KR20180129457A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물의 하부에 위치되고, 상기 채널 구조들을 상호 연결시키고 굴곡진 저면을 갖는 연결 구조; 및 상기 적층물을 관통하고 상기 연결 구조와 연결된 소스 픽업 라인을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물의 하부에 위치되고, 상기 채널 구조들을 상호 연결시키고 굴곡진 저면을 갖는 연결 구조; 및 상기 적층물을 관통하고 상기 연결 구조와 연결된 소스 픽업 라인을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물의 하부에 위치되고, 굴곡진 저면을 갖는 개구부를 포함하는 소스막; 및 상기 소스막의 상기 개구부 내에 형성되고, 상기 채널 구조들을 상호 연결시키는 연결 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 소스막 상에 제1 적층물을 형성하는 단계; 상기 제1 적층물을 관통하는 제1 개구부들을 형성하는 단계; 상기 소스막 내에 상기 제1 개구부들을 상호 연결시키는 제2 개구부를 형성하는 단계; 상기 제1 개구부들 내에 채널 구조들을 형성하는 단계; 상기 제2 개구부 내에 위치되고, 상기 채널 구조들을 상호 연결시키는 연결 구조를 형성하는 단계; 및 상기 제1 적층물을 관통하고 상기 연결 구조와 연결된 소스 픽업 라인을 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 연결 구조 및 소스막의 구조를 설명하기 위한 도면이다.
도 3a, 도 3b, 도 4a, 도 4b 및 도 5 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1a는 레이아웃이고 도 1b는 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 적층물(ST)을 관통하는 채널 구조들(CH), 적층물(ST)의 하부에 위치된 연결 구조(CN) 및 적층물(ST)을 관통하는 소스 픽업 라인(23)을 포함한다. 또한, 반도체 장치는 적층물(ST)을 관통하는 더미 채널 구조(D_CH), 소스막(10), 비트라인들(21) 및 적어도 하나의 웰 픽업 라인(22)을 더 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함한다. 여기서, 도전막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있으며, 텅스텐 등의 금속을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(11)을 상호 절연시키며, 산화물 등의 절연물을 포함할수 있다. 예를 들어, 최상부 적어도 하나의 도전막들(11)은 드레인 선택 트랜지스터의 게이트 전극이고, 최하부 적어도 하나의 도전막들(11)은 소스 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(11)은 메모리 셀의 게이트 전극일 수 있다. 이러한 경우, 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결되어, 수직 메모리 스트링을 구성할 수 있다.
적층물(ST)은 소스막(10)의 상부에 위치될 수 있다. 여기서, 소스막(10)은 폴리실리콘막일수 있으며, 소스막(10)의 하부에는 주변 회로(미도시됨)가 위치될 수 있다. 또한, 적층물(ST)의 상부에는 층간절연막(13)이 위치될 수 있으며, 층간절연막(13) 내에는 비트 라인(21), 웰 픽업 라인(22) 등이 위치될 수 있다.
각각의 채널 구조들(CH)은 적층물(ST)을 관통하는 채널 패턴들(15A)을 포함할 수 있다. 여기서, 채널 패턴들(15A)은 실리콘(Si), 저마늄(Ge) 등을 포함하는 반도체 패턴일 수 있다. 채널 패턴들(15A)은 중심 영역까지 완전히 채워진 구조를 갖거나, 중심 영역이 오픈된 튜브 구조를 가질 수 있다. 채널 패턴들(15A)이 튜브 구조를 갖는 경우, 채널 패턴들(15A) 내에 갭필 절연 패턴들(16A)이 채워질 수 있다. 또한, 채널 패턴들(15A)은 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다.
각각의 채널 구조들(CH)은 채널 패턴(15A)의 측벽을 감싸는 메모리 패턴(14A)을 더 포함할 수 있다. 여기서, 메모리 패턴(14A)은 채널 패턴(15A)의 측벽을 차례로 감싸는 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있다. 데이터 저장막은 플로팅 게이트, 전하트랩막, 질화물, 상변화 물질, 가변 저항 물질, 나노 닷 등을 포함할 수 있다.
각각의 채널 구조들(CH)은 갭필 절연 패턴(16A)의 상부에 위치된 제1 패드(17A)를 더 포함할 수 있다. 제1 패드(17A)는 채널 패턴(15A)과 접할 수 있으며, 제1 패드(17A)를 통해 채널 패턴(15A)과 비트 라인(21)이 연결될 수 있다. 여기서, 제1 패드(17A)는 N타입의 불순물을 포함할 수 있다.
또한, 채널 구조들(CH)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있다. 또한, 채널 구조들(CH)은 중심이 오프셋되도록 엇갈리게 배열될 수 있다. 예를 들어, 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 이웃한 4개의 채널 구조들(CH)의 중심에 또 다른 채널 구조(CH)가 위치될 수 있다. 또한, 제2 방향(Ⅱ-Ⅱ')으로 배열된 채널 구조들(CH)이 하나의 채널 열을 구성하는 경우, 하나의 메모리 블록 내에 8개 또는 9개의 채널 열이 배열될 수 있다.
더미 채널 구조들(D_CH)은 채널 구조들(CH)과 유사한 구조를 갖고, 유사한 물질로 형성될 수 있다. 각각의 더미 채널 구조들(D_CH)은 더미 채널 패턴(15B), 더미 메모리 패턴(14B), 더미 갭필 절연 패턴(16B) 및 제2 패드(17B)를 포함할 수 있다. 여기서, 제2 패드(17B)는 더미 채널 패턴(15B)과 접할 수 있으며, 제2 패드(17B)를 통해 더미 채널 패턴(15B)과 웰 픽업 라인(22)이 연결될 수 있다. 또한, 제2 패드(17B)는 제1 패드(17A)에 포함된 불순물과 상이한 타입의 불순물을 포함할 수 있다. 예를 들어, 제2 패드(17B)는 P타입의 불순물을 포함한다.
그 외에, 더미 채널 패턴(15B)은 채널 패턴(15A)에 대응되고, 더미 메모리 패턴(14B)은 메모리 패턴(14A)에 대응되고, 더미 갭필 절연 패턴(16B)은 갭필 절연 패턴(16A)에 대응되므로, 중복되는 설명은 생략하도록 한다.
더미 채널 구조들(D_CH)은 채널 구조들(CH)의 사이에 위치될 수 있다. 예를 들어, 더미 채널 구조들(D_CH)은 제2 방향(Ⅱ-Ⅱ')으로 배열될 수 있으며, 제1 방향(I-I')으로 이웃한 채널 구조들(C_H)과 중심이 엇갈리도록 배열될 수 있다. 또한, 하나의 메모리 블록이 차례로 배열된 제1 내지 제8 채널 열들을 포함하는 경우, 제4 채널 열과 제5 채널 열의 사이에 더미 채널 열이 위치될 수 있다.
연결 구조(CN)는 채널 구조들(CH)을 상호 연결시키기 위한 것으로, 소스막(10)과 적층물(ST)의 사이에 위치된다. 또한, 반도체 장치가 더미 채널 구조들(D_CH)을 포함하는 경우, 연결 구조(CN)는 더미 채널 구조들(D_CH)을 상호 연결시킬 뿐만 아니라, 채널 구조들(CH)과 더미 채널 구조들(D_CH)을 상호 연결시킬 수 있다.
연결 구조(CN)는 소스 픽업 라인(23)과 연결되며, 소스 픽업 라인(23)과 채널 구조들(CH) 간에 전류 경로를 제공한다. 따라서, 연결 구조(CN)는 소스 픽업 라인(23)과 연결될 수 있도록 넓은 폭을 가지며, 소스 픽업 라인(23)을 향해 돌출된다. 즉, 연결 패턴(15C)의 측벽은 채널 패턴(15A)의 측벽에 비해 돌출된다(도면 부호 "X" 참조). 또한. 연결 구조(CN)는 굴곡진 저면을 갖는다. 예를 들어, 연결 구조(CN)는 채널 구조(CH)의 하부에서 반구 형태를 가지며, 복수의 반구들이 중첩된 형태를 갖는다.
연결 구조(CN)은 연결 패턴(15C) 및 더미 메모리 패턴(14C)을 포함할 수 있다. 여기서, 연결 패턴(15C)은 실리콘(Si), 저마늄(Ge) 등을 포함하는 반도체 패턴일 수 있다. 연결 패턴(15C)은 중심 영역까지 완전히 채워진 구조를 갖거나, 중심 영역이 오픈된 튜브 구조를 가질 수 있다. 연결 패턴(15C)이 튜브 구조를 갖는 경우, 연결 패턴(15C) 내에 더미 갭필 절연 패턴들(16C)이 채워질 수 있다.
더미 메모리 패턴(14C)은 연결 패턴(15C)의 외면을 감싸는 다층막일 수 있으며, 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있다. 또한, 더미 메모리 패턴(14C)은 연결 패턴(15C)의 일부 영역을 노출시키는 개구부를 포함할 수 있다. 예를 들어, 개구부는 연결 패턴(15C)의 측벽을 노출시킨다.
한편, 채널 구조들(CH), 더미 채널 구조들(D_CH) 및 연결 구조(CN)는 동일한 공정에 의해 형성된 것일 수 있다. 예를 들어, 채널 패턴들(15A), 더미 채널 패턴들(15B) 및 연결 패턴(15C)은 일체로 연결된 하나의 반도체막일 수 있으며, 반도체막의 영역에 따라 상이한 기능을 가질 수 있다. 메모리 패턴(14A), 더미 메모리 패턴(14B) 및 더미 메모리 패턴(14C) 또한 일체로 연결된 막일 수 있으며, 갭필 절연 패턴(16A), 더미 갭필 절연 패턴(16B) 및 더미 갭필 절연 패턴(16C) 또한 일체로 연결된 막일 수 있다.
소스 픽업 라인(23)은 적층물(ST)을 관통하여 소스막(10) 및 연결 구조(CN)와 연결되고, 제2 방향(Ⅱ-Ⅱ')으로 확장될 수 있다. 또한, 소스 픽업 라인(23)은 굴곡진 저면을 가질 수 있으며, 예를 들어, 반구 형태의 저면을 가질 수 있다.
소스 픽업 라인(23)은 연결 구조(CN)와 직접 접할 수 있다. 예를 들어, 더미 메모리 패턴(14C)의 개구부를 통해 노출된 연결 패턴(15C)과 직접 접할 수 있다. 이러한 경우, 소스 픽업 라인(23)은 연결 구조(CN)와 직접 접한 제1 막(23A) 및 제1 막(23A)에 비해 낮은 저항을 갖는 제2 막(23B)을 포함하는 다층막일 수 있다. 여기서, 제1 막(23A)은 N타입의 폴리실리콘막일 수 있고, 제2 막(23B)은 텅스텐 등의 금속막일 수 있다.
소스 픽업 라인(23)의 측벽은 절연 스페이서(24)에 의해 감싸질 수 있다. 절연 스페이서(24)는 산화막 또는 질화막을 포함하며, 소스 픽업 라인(23)과 도전막들(11)을 상호 절연시키는 역할을 한다.
전술한 바와 같은 구조에 따르면, 굴곡진 저면을 갖는 연결 구조(CN)를 이용하여 채널 구조들(CH)과 소스 픽업 라인(23)을 용이하게 연결시킬 수 있다. 따라서, 리드 동작 시에, 비트 라인들(21), 채널 구조들(CH), 연결 구조(CN), 소스 픽업 라인(23) 및 소스막(10) 간에 전류 경로를 제공할 수 있다. 또한, 소거 동작 시에, 웰 픽업 라인(22), 더미 채널 구조들(D_CH), 연결 구조(CN) 및 채널 구조들(CH) 간에 정공 이동 경로를 제공할 수 있으므로, 메모리 셀에 충분한 양의 정공을 공급할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 연결 구조 및 소스막의 구조를 설명하기 위한 도면이다. 도 2a는 레이아웃이고 도 2b는 도 2a의 A-A' 단면도이고 도 2c는 도 2a의 B-B' 단면도이다.
도 2a 내지 도 2c를 참조하면, 소스막(10)은 개구부(OP)를 포함하며, 소스막(10)의 개구부(OP) 내에 연결 구조(CN)가 형성된다. 여기서, 개구부(OP)는 반구 형태를 갖는 복수의 리세스 영역들(R)을 포함한다. 리세스 영역들(R)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열된다. 리세스 영역들(R)은 중심이 오프셋되도록 엇갈리게 배열될 수 있으며, 제1 방향(I) 및 제2 방향(Ⅱ)으로 이웃한 4개의 리세스 영역들(R)의 중심에 또 다른 리세스 영역(R)이 위치될 수 있다.
각각의 리세스 영역들(R)은 채널 구조들(CH) 및 더미 채널 구조들(D_CH)의 위치에 대응하여 위치될 수 있다. 예를 들어, 리세스 영역들(R)이 채널 구조들(CH) 및 더미 채널 구조들(D_CH)의 하부에 각각 위치되고, 리세스 영역들(R)의 중심이 채널 구조들(CH) 및 더미 채널 구조들(D_CH)의 중심과 각각 일치할 수 있다. 단, 각각의 리세스 영역들(R)은 각각의 채널 구조들(CH) 또는 각각의 더미 채널 구조들(D_CH)에 비해 넓은 지름을 가질 수 있다(D1<D2).
제1 방향(I)으로 이웃한 리세스 영역들(R)은 상호 이격되고, 제2 방향(Ⅱ)으로 이웃한 리세스 영역들(R)은 상호 이격된다. 반면에, 제1 및 제2 방향(I, Ⅱ)과 교차된 제3 방향(Ⅲ)으로 이웃한 리세스 영역들(R)은 상호 중첩될 수 있다(도면 부호 "Y" 참조). 예를 들어, 제1 방향(I)으로 이웃한 리세스 영역들(R)의 중심 간의 거리가 "D3"이고, 제2 방향(Ⅱ)으로 이웃한 리세스 영역들(R)의 중심 간의 거리가 "D4"이고, 제3 방향(Ⅲ)으로 이웃한 리세스 영역들(R)의 중심 간의 거리가 "D5"인 경우, D3>D5이고, D4>D5일 수 있다.
이와 같이 리세스 영역들(R)이 일부 중첩하는 경우, 개구부(OP)는 메쉬 형태의 단면을 가질 수 있다. 또한, 소스막(10)은, 이웃한 리세스 영역들(R)의 사이에 위치되고 리세스 영역들(R)의 사이로 돌출되어 적층물(ST)을 지지하는 지지체들(SP)을 포함할 수 있다. 마찬가지로, 연결 구조(CN)는 개구부(OP) 내에 형성되므로, 연결 구조(CN) 또한 메쉬 형태의 저면을 가질 수 있다. 이러한 경우, 소스막(10)의 지지체들(SP)이 연결 구조(CN) 내로 돌출되며, 연결 구조(CN)의 더미 메모리 패턴(14C) 및 연결 패턴(15C)이 소스막(10)의 지지체들(SP)의 측벽을 감싼다.
한편, 리세스 영역들(R) 간의 거리, 리세스 영역들(R)의 지름은 설계 조건에 따라 다양하게 변경될 수 있다. 예를 들어, 제1 및 제2 방향(I, Ⅱ)으로 이웃한 리세스 영역들(R)이 상호 중첩되는 것도 가능하며, 이러한 경우, 소스막(10)은 지지체들(SP)을 포함하지 않는다.
도 3a, 도 3b, 도 4a, 도 4b 및 도 5 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 3a 및 도 4a는 레이아웃을 나타내고, 도 3b, 도 4b 및 도 5 내지 도 14는 단면도를 나타낸다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 소스막(30) 상에 제1 적층물(ST1)을 형성한다. 제1 적층물(ST1)은 교대로 적층된 적어도 하나의 제1 물질막들(31A) 및 적어도 하나의 제2 물질막들(32A)을 포함할 수 있다.
제1 물질막들(31A)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(32A)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 여기서, 제1 물질막들(31A)은 제2 물질막들(32A)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(31A)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(32A)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(31A)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(32A)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(31A)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(32A)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
이어서, 제1 적층물(ST1)을 관통하여 소스막(30)을 노출시키는 제1 개구부들(OP1)을 형성한다. 예를 들어, 제1 적층물(ST1) 상에 마스크 패턴(33)을 형성한 후, 마스크 패턴(33)을 식각 베리어로 제1 적층물(ST1)을 식각한다. 이어서, 소스막(30)을 일부 깊이 식각하여 제1 개구부들(OP1)을 형성할 수 있다.
제1 개구부들(OP1)은 제1 방향(I) 및 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열된다. 제1 개구부들(OP1)은 중심이 오프셋되도록 엇갈리게 배열될 수 있으며, 제1 방향(I) 및 제2 방향(Ⅱ)으로 이웃한 4개의 제1 개구부들(OP1)의 중심에 또 다른 제1 개구부(OP1)가 위치될 수 있다.
제1 개구부들(OP1)의 간격은 후속 공정에서 형성될 리세스 영역들의 폭을 고려하여 결정될 수 있다. 예를 들어, 리세스 영역들을 중첩시키고자 하면 제1 개구부들(OP1)을 상대적으로 좁은 간격으로 배치하고. 리세스 영역들을 상호 분리시키고자 하면 제1 개구부들(OP1)을 상대적으로 넓은 간격으로 배치한다. 또한, 제1 개구부들(OP1)은 방향에 따라 상이한 간격으로 배치할 수 있다. 예를 들어, 제1 방향(I)으로 이웃한 제1 개구부들(OP1)의 중심 간의 간격이 "W1"이고 제2 방향(Ⅱ)으로 이웃한 제1 개구부들(OP1)의 중심 간의 간격이 "W2"이고 제3 방향(Ⅲ)으로 이웃한 제1 개구부들(OP1)의 중심 간의 간격이 "W3"인 경우, W1>W3이고 W2>W3일 수 있다. 참고로, 도 3b의 점선은 뒷편에 위치된 제1 개구부들(OP1)을 나타낸다.
도 4a 및 도 4b를 참조하면, 마스크 패턴(33)을 제거한 후, 소스막(30) 내에 제1 개구부들(OP1)을 상호 연결시키는 제2 개구부(OP2)를 형성한다. 예를 들어, 제1 개구부들(OP1)을 통해 노출된 소스막(30)을 선택적으로 식각하여 제1 개구부들(OP1)의 하부에 리세스 영역들(R)을 형성한다. 이때, 등방성 식각 공정을 이용하여 소스막(30)을 식각함으로써(화살표 참조), 반구 형태의 리세스 영역들(R)을 형성할 수 있다.
또한, 초기의 리세스 영역들(R)은 상호 분리되어 있지만, 식각 공정이 진행됨에 따라 리세스 영역들(R)의 폭이 증가되고 이웃한 리세스 영역들(R)이 상호 연결된다. 따라서, 제1 개구부들(OP1)을 상호 연결시키는 제2 개구부(OP2)를 형성할 수 있다. 참고로, 도 4b의 점선은 뒷편에 위치된 리세스 영역들(R)을 나타낸다.
여기서, 제2 개구부(OP2)의 형태는, 제1 개구부들(OP1)의 배열 방식, 리세스 영역들(R)의 폭, 소스막(30)의 식각 조건, 소스막(30)의 식각량 등에 따라 변경될 수 있다. 이웃한 제1 개구부들(OP1) 간의 거리가 상대적으로 좁거나 소스막(30)의 식각량이 상대적으로 많은 경우, 이웃한 리세스 영역들(R)이 중첩되어 상호 연결된다. 또한, 이웃한 제1 개구부들(OP1) 간의 거리가 상대적으로 넓거나 식각량이 상대적으로 적은 경우, 이웃한 리세스 영역들(R)이 이격되어 상호 분리될 수 있다.
예를 들어, 제3 방향(Ⅲ)으로 이웃한 리세스 영역들(R)은 상대적으로 근거리에 위치되므로, 상호 중첩되어 연결된다. 반면에, 제1 방향(I)으로 이웃한 리세스 영역들(R) 또는 제2 방향(Ⅱ)으로 이웃한 리세스 영역들(R)은 상대적으로 원거리에 위치되므로, 상호 분리된다. 따라서, 제1 방향(I)으로 이웃한 리세스 영역들(R)의 사이 또는 제2 방향(Ⅱ)으로 이웃한 리세스 영역들(R)의 사이에는 소스막(30)이 잔류하게 되며, 잔류된 소스막(30)이 지지체(SP)로서 역할을 하게 된다. 또한, 제2 개구부(OP2)는 메쉬 형태의 단면을 갖게 된다.
참고로, 소스막(30)의 식각량을 증가시키는 경우, 즉, 리세스 영역들(R)의 폭을 증가시키는 경우, 지지체(SP)없이 리세스 영역들(R)이 연결될 수 있다. 이러한 경우, 제1 방향(I)으로 이웃한 리세스 영역들(R) 뿐만 아니라 제2 방향(Ⅱ)으로 이웃한 리세스 영역들(R) 또한 상호 중첩되어 연결될 수 있다.
도 5를 참조하면, 제1 및 제2 개구부들(OP1, OP2) 내에 희생막(34)을 형성한다. 예를 들어, 제1 및 제2 개구부들(OP1, OP2)이 채워지도록 제1 적층물(ST1) 상에 희생막(34)을 형성한 후, 제1 적층물(ST1)의 표면이 노출될 때까지 희생막(34)을 평탄화한다. 이때, 제1 적층물(ST1)에 포함된 최상부 제2 물질막(32)이 일부 두께 식각될 수 있다.
여기서, 희생막(34)은 소스막(30), 제1 물질막들(31A) 및 제2 물질막들(32A)에 대해 식각 선택비가 높은 물질로 형성될 수 있다. 소스막(30)이 폴리실리콘막이고 제1 물질막들(31A)이 질화막이고 제2 물질막들(32A)이 산화막인 경우, 희생막(34)은 티타늄 질화물(TiN)을 포함할 수 있다.
이어서, 제1 적층물(ST1) 상에 제2 적층물(ST2)을 형성한다. 제2 적층물(ST2)은 교대로 적층된 제1 물질막들(31B) 및 제2 물질막들(32B)을 포함할 수 있다. 여기서, 제1 물질막들(31B)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(32B)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 여기서, 제1 물질막들(31B)은 제2 물질막들(32B)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(31B)은 희생막이고 제2 물질막들(32B)은 절연막일 수 있다. 다른 예로, 제1 물질막들(31B)은 도전막이고 제2 물질막들(32B)은 절연막일 수 있다. 또 다른 예로, 제1 물질막들(31B)은 도전막이고 제2 물질막들(32B)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
참고로, 제1 적층물(ST1)은 적어도 하나의 하부 선택 트랜지스터를 형성하기 위한 것이고 제2 적층물(ST2)은 메모리 셀들 및 적어도 하나의 상부 트랜지스터를 형성하기 위한 것일 수 있다. 또한, 제1 물질막들(31A)과 제1 물질막들(31B)은 실질적으로 동일한 물질로 형성될 수 있고, 제2 물질막들(32A)과 제2 물질막들(32B)은 실질적으로 동일한 물질로 형성될 수 있다.
이어서, 제2 적층물(ST2)을 관통하고 제1 개구부들(OP1)과 각각 연결된 제3개구부들(OP3)을 형성한다. 제3 개구부들(OP3)은 제1 개구부들(OP1)과 대응하도록 위치될 수 있으며, 하부로 갈수록 폭이 감소될 수 있다.
도 6을 참조하면, 제3 개구부들(OP3)을 통해 희생막(34)을 제거한다. 이를 통해, 제1 개구부들(OP1) 및 제2 개구부(OP2)가 다시 오픈되며, 제1 내지 제3 개구부들(OP1~OP3)이 일체로 연결된다. 이때, 소스막(30)의 지지체들(SP)에 의해 제2 개구부(OP2) 상의 제1 및 제2 적층물들(ST1, ST2)이 지지된다.
이어서, 채널 구조(CH)들, 더미 채널 구조들(D_CH) 및 연결 구조(CN)를 형성한다. 여기서, 각각의 채널 구조들(CH)은 제1 및 제3 개구부들(OP1, OP3) 내에 위치된 메모리 패턴(35A), 반도체 패턴(36A) 및 갭필 절연 패턴(37A)을 포함할 수 있다. 각각의 더미 채널 구조들(D_CH)은 제1 및 제3 개구부들(OP1, OP3) 내에 위치된 더미 메모리 패턴(35B), 더미 반도체 패턴(36B) 및 더미 갭필 절연 패턴(37B)을 포함할 수 있다. 또한, 연결 구조(CN)는 제2 개구부(OP2) 내에 위치된 더미 메모리 패턴(35C), 더미 반도체 패턴(36C) 및 더미 갭필 절연 패턴(37C)을 포함할 수 있다.
예를 들어, 제1 내지 제3 개구부들(OP1~OP3) 내에 메모리막(35A~35C), 반도체막(36A~36C) 및 갭필 절연막(37A~37C)을 차례로 형성하여, 채널 구조들(CH), 더미 채널 구조들(D_CH) 및 연결 구조(CN)를 형성할 수 있다. 여기서, 메모리막(35A~35C)은 전하차단막, 데이터저장막 및 터널절연막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 플로팅 게이트, 전하 트랩 물질, 질화물, 상변화 물질, 가변 저항 물질, 나노 닷 등을 포함할 수 있다.
도 7을 참조하면, 갭필 절연막(37A~37C)을 일부 깊이 식각하여 제3 개구부들(OP3)의 일부 영역을 제3 개구부들(OP3)을 재오픈시킨다. 이어서, 재오픈된 영역을 채우도록 제2 적층물(ST2) 상에 제1 도전막(38)을 형성한다. 제1 도전막(38)은 N타입의 불순물을 포함할 수 있으며, 폴리실리콘막일 수 있다.
도 8을 참조하면, 제1 도전막(38) 중 더미 채널구조(D_CH) 상에 위치된 영역을 선택적으로 제거한다. 예를 들어, 제1 도전막(38) 상에 더미 채널 구조(D_CH)가 위치된 영역을 노출시키는 개구부를 포함한 마스크 패턴(39)을 형성한 후, 마스크 패턴(39)을 식각 베리어로 제1 도전막(38)을 식각한다. 이때, 제1 도전막(38)을 식각하는 과정에서 더미 채널 패턴들(36B)이 함께 식각될 수 있다. 이를 통해, 더미 채널 구조들(D_CH)이 위치된 제3 개구부들(OP3)의 일부 영역이 재오픈된다.
도 9를 참조하면, 마스크 패턴(39)을 제거한 후 제2 도전막(40)을 형성한다. 제2 도전막(40)은 제1 도전막(38)과 상이한 타입의 불순물을 포함할 수 있으며, 예를 들어, P타입의 불순물을 포함한 폴리실리콘막일 수 있다.
도 10을 참조하면, 제2 적층물(ST2)의 표면이 노출될 때까지 제1 및 제2 도전막들(38, 40)을 평탄화하여 제1 패드들(38A) 및 제2 패드들(40A)을 형성한다. 여기서, 제1 패드들(38A)은 갭필 절연 패턴(37A)의 상부에 위치되고, 채널 패턴(36A)의 내부에 위치될 수 있다. 제2 패드들(40A)은 더미 갭필 절연 패턴(37A) 및 더미 채널 패턴(36B)의 상부에 위치될 수 있다. 또한, 제2패드들(40A)은 제1 패드들(38A)에 비해 넓은 폭을 가질 수 있다.
이를 통해, 각각의 채널 구조들(CH)은 메모리 패턴(35A), 반도체 패턴(36A), 갭필 절연 패턴(37A) 및 제1 도전 패턴(38A)을 포함하게 된다. 또한, 각각의 더미 채널 구조들(D_CH)은 더미 메모리 패턴(35B), 더미 반도체 패턴(36B), 더미 갭필 절연 패턴(37B) 및 제2 패드(40A)를 포함하게 된다.
한편, 제1 도전막(38)만을 이용하여 제1 및 제2 패드들(38A, 40A)을 형성하는 것도 가능하다. 예를 들어, 도 7의 제1 도전막(38)을 평탄화하여 제1 및 제2 패드들(38A, 40A)을 형성한 후, 제2 패드들(40A)에 선택적으로 불순물을 도핑할 수 있다.
도 11을 참조하면, 제2 적층물(ST2) 상에 제1 층간절연막(41)을 형성한 후 제1 및 제2 적층물들(ST1, ST2)을 관통하는 슬릿(SL)을 형성한다. 슬릿(SL)은 소스막(30)을 노출시키는 깊이로 형성되며, 소스막(30)을 일부 깊이 관통할 수 있다.
이어서, 슬릿(SL)을 통해 제1 물질막들(31A, 31B) 또는 제2 물질막들(32A, 32B)을 제3 물질막들(42)로 대체한다. 일 예로, 제1 물질막들(31A, 31B)이 희생막이고 제2 물질막들(32A, 32B)이 절연막인 경우, 제1 물질막들(31A, 31B)을 도전막들로 대체한다. 다른 예로, 제1 물질막들(31A, 31B)이 도전막이고 제2 물질막들(32A, 32B)이 절연막인 경우, 제1 물질막들(31A, 31B)을 실리사이드화한다. 또 다른 예로, 제1 물질막들(31A, 31B)이 도전막이고 제2 물질막들(32A, 32B)이 희생막인 경우, 제2 물질막들(32A, 32B)을 절연막들로 대체한다.
도 12를 참조하면, 슬릿(SL)의 내벽에 절연 스페이서(43)를 형성한다. 절연 스페이서(43)는 후속 공정에서 제1 및 제2 적층물들(ST1, ST2)을 보호하는 역할을 할 뿐만 아니라, 소스 픽업 라인과 도전막들(예를 들어, 제3 물질막들(42))을 상호 절연시키는 역할을 한다. 따라서, 후속 공정에서 손실되는 양을 고려하여 충분한 두께로 절연 스페이서(43)를 형성한다.
이어서, 슬릿(SL)을 통해 노출된 소스막(30)을 일부 식각하여 연결 구조(CN)를 노출시킨다. 예를 들어, 등방성 식각 공정으로 소스막(30)을 식각하여 슬릿(SL)의 하부를 확장시킨다. 이때, 딥 아웃 공정을 이용할 수 있으며, 반구 형태로 소스막(30)이 식각될 수 있다.
앞서 설명한 바와 같이, 연결 구조(CN)는 반구 형태를 갖는 복수의 리세스 영역들(R)을 포함하므로, 채널 구조들(CN)에 비해 슬릿(SL)과 인접하게 위치된다. 따라서, 슬릿(SL)의 하부를 확장시켜 연결 구조(CN)를 용이하게 노출시킬 수 있다.
도 13을 참조하면, 확장된 슬릿(SL)의 하부를 통해 노출된 더미 메모리 패턴(35C)을 제거한다. 이를 통해, 더미 메모리 패턴(35C)이 개구부를 갖게 되고, 개구부를 통해 더미 채널 패턴(36C)이 노출된다. 더미 메모리 패턴(35C)을 제거하는 과정에서 절연 스페이서(43)가 일부 두께 손실될 수 있다.
도 14를 참조하면, 확장된 슬릿(SL) 내에 소스 픽업 라인(44)을 형성한다. 소스 픽업 라인(44)은 소스막(30) 및 연결 구조(CN)와 연결되며, 소스막(30) 및 연결 구조(CN)의 더미 채널 패턴(36C)과 직접 접할 수 있다. 또한, 소스 픽업 라인(44)은 확장된 슬릿(SL)의 하부 영역을 채우는 제1 막(44A) 및 슬릿(SL)의 상부 영역을 채우는 제2 막(44B)을 포함할 수 있다.
예를 들어, 확장된 슬릿(SL)의 하부를 채우도록 제1 막(44A)을 형성한 후 제2 막(44B)을 형성한다. 여기서, 제1 막(44A)은 폴리실리콘막이고 제2 막(44B)은 제1 막(44A)에 비해 저항이 낮은 금속막일 수 있다.
제1 막(44A)은 증착 공정을 이용하여 폴리실리콘막을 증착한 후에 에치 백 공정을 실시함으로써 형성될 수 있다. 또는, 선택적 성장 공정을 이용하여 소스막(30) 및 더미 채널 패턴(36C)으로부터 폴리실리콘막을 성장시킴으로써, 제1 막(44A)을 형성할 수 있다. 또한, 제2 막(44B)은 텅스텐 등을 포함하는 금속막을 증착한 후에 제1 층간절연막(41)의 표면이 노출될 때까지 평탄화 공정을 수행함으로써 형성될 수 있다.
이어서, 비트 라인들(45) 및 웰 픽업 라인(46)을 포함하는 제2 층간절연막(47)을 형성한다. 비트 라인들(45)은 채널 구조들(CH)과 연결되고 웰 픽업 라인들(46)은 더미 채널 구조들(D_CH)과 연결될 수 있다. 여기서, 비트 라인들(45)과 웰 픽업 라인(46)은 동일한 레벨에 위치되거나 상이한 레벨에 위치될 수 있다. 또한, 비트 라인들(45) 및 웰 픽업 라인(46)의 콘택 플러그는 소스 픽업 라인(44)의 제2 막(44B) 형성 시에 함께 형성될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 반구 형태의 리세스 영역들(R)을 포함하는 제2 개구부(OP) 내에 연결 구조(CN)를 형성함으로써, 소스 픽업 라인(44)과 연결 구조(CN)를 용이하게 연결할 수 있다. 또한, 소스막(30)이 지지체들(SP)을 포함므로, 제조 과정에서 적층물이 붕괴되거나 기울어지는 등의 불량이 발생하는 것을 방지할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 14를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 14를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물의 하부에 위치되고, 상기 채널 구조들을 상호 연결시키고 굴곡진 저면을 갖는 연결 구조; 및 상기 적층물을 관통하고 상기 연결 구조와 연결된 소스 픽업 라인을 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 16을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 14를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 14를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물의 하부에 위치되고, 상기 채널 구조들을 상호 연결시키고 굴곡진 저면을 갖는 연결 구조; 및 상기 적층물을 관통하고 상기 연결 구조와 연결된 소스 픽업 라인을 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 17은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 17을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 14를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 14를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물의 하부에 위치되고, 상기 채널 구조들을 상호 연결시키고 굴곡진 저면을 갖는 연결 구조; 및 상기 적층물을 관통하고 상기 연결 구조와 연결된 소스 픽업 라인을 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 16을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 18은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 14를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 14를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 적층물; 상기 적층물을 관통하는 채널 구조들; 상기 적층물의 하부에 위치되고, 상기 채널 구조들을 상호 연결시키고 굴곡진 저면을 갖는 연결 구조; 및 상기 적층물을 관통하고 상기 연결 구조와 연결된 소스 픽업 라인을 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 소스막 11: 도전막
12: 절연막 13: 층간절연막
14A: 메모리 패턴 14B, 14C: 더미 메모리 패턴
15A: 채널 패턴 15B, 15C: 더미 채널 패턴
16A: 갭필 절연 패턴 16B, 16C: 더미 갭필 절연 패턴
17A: 제1 패드 17B: 제2 패드
21: 비트 라인 22: 웰 픽업 라인
23A: 제1 막 23B: 제2 막
23: 소스 픽업 라인 24: 절연 스페이서

Claims (29)

  1. 적층물;
    상기 적층물을 관통하는 채널 구조들;
    상기 적층물의 하부에 위치되고, 상기 채널 구조들을 상호 연결시키고 굴곡진 저면을 갖는 연결 구조; 및
    상기 적층물을 관통하고 상기 연결 구조와 연결된 소스 픽업 라인
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 연결 구조의 저면은 메쉬 형태를 갖는
    반도체 장치.
  3. 제1항에 있어서,
    상기 적층물의 하부에 위치되고, 상기 소스 픽업 라인을 통해 상기 연결 구조와 연결되는 소스막
    을 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 소스막은 상기 연결 구조 내로 돌출된 돌출부를 포함하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 적층물을 관통하고, 상기 연결 구조에 의해 상기 채널 구조들과 연결된 더미 채널 구조들
    을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 채널 구조들과 연결되고 N 타입의 불순물을 포함하는 제1 패드들; 및
    상기 더미 채널 구조들과 연결되고 P 타입의 불순물을 포함하는 제2 패드들
    을 더 포함하는 반도체 장치.
  7. 제5항에 있어서,
    상기 더미 채널 구조들과 전기적으로 연결된 웰 픽업 라인
    을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 소스 픽업 라인은,
    상기 연결 구조와 접하는 N타입의 폴리실리콘막; 및
    상기 폴리실리콘막 상에 위치된 금속막을 포함하는
    반도체 장치.
  9. 제8항에 있어서,
    상기 폴리실리콘막은 반구 형태의 저면을 갖는
    반도체 장치.
  10. 적층물;
    상기 적층물을 관통하는 채널 구조들;
    상기 적층물의 하부에 위치되고, 굴곡진 저면을 갖는 개구부를 포함하는 소스막; 및
    상기 소스막의 상기 개구부 내에 형성되고, 상기 채널 구조들을 상호 연결시키는 연결 구조
    을 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 개구부는,
    상기 채널 구조들의 하부에 각각 위치된 반구 형태의 리세스 영역들을 포함하고, 상기 리세스 영역들이 상호 연결된
    반도체 장치.
  12. 제11항에 있어서,
    각각의 상기 리세스 영역들은 각각의 상기 채널 구조들에 비해 넓은 폭을 갖고, 제1 방향으로 이웃한 리세스 영역들은 상호 이격되고 상기 제1 방향과 교차된 제2 방향으로 이웃한 리세스 영역들은 중첩된
    반도체 장치.
  13. 제11항에 있어서,
    상기 소스막은 상기 리세스 영역들의 사이로 돌출된 지지체들을 포함하는
    반도체 장치.
  14. 제10항에 있어서,
    상기 적층물을 관통하고, 상기 소스막 및 상기 연결 구조와 연결된 소스 픽업 라인
    을 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 소스 픽업 라인은 반구 형태의 저면을 갖는
    반도체 장치.
  16. 제14항에 있어서,
    상기 소스 픽업 라인은,
    상기 연결 구조와 접하는 N타입의 폴리실리콘막; 및
    상기 폴리실리콘막 상에 위치된 금속막을 포함하는
    반도체 장치.
  17. 제10항에 있어서,
    상기 적층물을 관통하고, 상기 연결 구조에 의해 상기 채널 구조들과 연결된 더미 채널 구조들
    을 더 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 채널 구조들과 연결되고 N 타입의 불순물을 포함하는 제1 패드들; 및
    상기 더미 채널 구조들과 연결되고 P 타입의 불순물을 포함하는 제2 패드들
    을 더 포함하는 반도체 장치.
  19. 제17항에 있어서,
    상기 더미 채널 구조들과 전기적으로 연결된 웰 픽업 라인
    을 더 포함하는 반도체 장치.
  20. 소스막 상에 제1 적층물을 형성하는 단계;
    상기 제1 적층물을 관통하는 제1 개구부들을 형성하는 단계;
    상기 소스막 내에 상기 제1 개구부들을 상호 연결시키는 제2 개구부를 형성하는 단계;
    상기 제1 개구부들 내에 채널 구조들을 형성하는 단계;
    상기 제2 개구부 내에 위치되고, 상기 채널 구조들을 상호 연결시키는 연결 구조를 형성하는 단계; 및
    상기 제1 적층물을 관통하고 상기 연결 구조와 연결된 소스 픽업 라인을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 제2 개구부를 형성하는 단계는,
    상기 제1 개구부들을 통해 상기 소스막을 등방성 식각하여, 상기 제1 개구부들의 하부에 반구 형태의 리세스 영역들을 형성하는
    반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    각각의 상기 리세스 영역들은 각각의 상기 제1 개구부들에 비해 넓은 폭을 갖고, 제1 방향으로 이웃한 리세스 영역들은 상호 이격되고 상기 제1 방향과 교차된 제2 방향으로 이웃한 리세스 영역들은 중첩된
    반도체 장치의 제조 방법.
  23. 제20항에 있어서,
    상기 제1 및 제2 개구부들 내에 희생막을 형성하는 단계;
    상기 제1 적층물 상에 제2 적층물을 형성하는 단계;
    상기 제2 적층물을 관통하고 상기 제1 개구부들과 각각 연결된 제3 개구부들을 형성하는 단계; 및
    상기 제3 개구부들을 통해 상기 희생막을 제거하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  24. 제20항에 있어서,
    상기 연결 구조를 형성하는 단계는,
    상기 제2 개구부 내에 더미 메모리 패턴을 형성하는 단계; 및
    상기 더미 메모리 패턴 내에 더미 채널 패턴을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 소스 픽업 라인을 형성하는 단계는,
    상기 제1 적층물을 관통하고 상기 연결 구조를 노출시키는 슬릿을 형성하는 단계; 및
    상기 슬릿을 통해 노출된 상기 더미 메모리 패턴을 일부 제거하는 단계를 포함하는
    반도체 장치의 제조 방법.
  26. 제20항에 있어서,
    상기 소스 픽업 라인을 형성하는 단계는,
    상기 제1 적층물을 관통하는 슬릿을 형성하는 단계;
    상기 연결 구조를 노출시키도록 상기 슬릿의 하부를 확장시키는 단계; 및
    상기 확장된 슬릿 내에 상기 연결 구조와 접하는 상기 소스 픽업 라인을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 소스막을 등방성 식각하여 상기 슬릿의 하부를 확장시키는
    반도체 장치의 제조 방법.
  28. 제26항에 있어서,
    상기 소스 픽업 라인을 형성하는 단계는,
    상기 확장된 슬릿의 하부에, 상기 연결 구조와 접하는 N타입의 폴리실리콘막을 형성하는 단계; 및
    상기 폴리실리콘막 상에 금속막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  29. 제26항에 있어서,
    상기 제1 적층물은 교대로 적층된 적어도 하나의 제1 물질막들 및 적어도 하나의 제2 물질막들을 포함하고, 상기 슬릿을 통해 상기 제1 물질막들을 제3 물질막들로 대체하는
    반도체 장치의 제조 방법.
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