JPH0945853A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0945853A JPH0945853A JP19003195A JP19003195A JPH0945853A JP H0945853 A JPH0945853 A JP H0945853A JP 19003195 A JP19003195 A JP 19003195A JP 19003195 A JP19003195 A JP 19003195A JP H0945853 A JPH0945853 A JP H0945853A
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Abstract
(57)【要約】
【目的】 保護素子の積み重ね（スタック化）を行うこ
とにより、保護素子全体の面積の縮小化を図ることがで
きる半導体装置を提供する。 【構成】入出力回路に保護用素子を具備する半導体装置
において、Ｐ型Ｓｉ基板１１上に形成されるＮ型ウェル
１２と、このＮ型ウェル１２内に形成されるＰ型ウェル
１３と、このＰ型ウェル１３内に形成される第１及び第
２の保護用Ｎ型ＭＯＳＦＥＴ１４，１５と、第１及び第
２の保護用Ｎ型ＭＯＳＦＥＴのドレイン１４ｃ，１５ｃ
となるＮ+ 拡散層が接続される入出力端子１６と、前記
第１及び第２の保護用Ｎ型ＭＯＳＦＥＴのドレイン１４
ｃ，１５ｃとなるＮ+ 拡散層／前記Ｐ型ウェル１３／前
記Ｎ型ウェル１２からなる保護用ＮＰＮ型バイポーラト
ランジスタ１７とを有し、前記第１の保護用Ｎ型ＭＯＳ
ＦＥＴのソース１４ｂとなるＮ+ 拡散層をグランド電位
Ｖｓｓに接続し、かつ前記第２の保護用Ｎ型ＭＯＳＦＥ
Ｔのソース１５ｂとなるＮ+ 拡散層を電源電圧電位Ｖｃ
ｃに接続し、前記Ｐ型ウェル１３をグランド電位Ｖｓｓ
に、Ｎ型ウェル１２を電源電圧電位Ｖｃｃに接続する。
とにより、保護素子全体の面積の縮小化を図ることがで
きる半導体装置を提供する。 【構成】入出力回路に保護用素子を具備する半導体装置
において、Ｐ型Ｓｉ基板１１上に形成されるＮ型ウェル
１２と、このＮ型ウェル１２内に形成されるＰ型ウェル
１３と、このＰ型ウェル１３内に形成される第１及び第
２の保護用Ｎ型ＭＯＳＦＥＴ１４，１５と、第１及び第
２の保護用Ｎ型ＭＯＳＦＥＴのドレイン１４ｃ，１５ｃ
となるＮ+ 拡散層が接続される入出力端子１６と、前記
第１及び第２の保護用Ｎ型ＭＯＳＦＥＴのドレイン１４
ｃ，１５ｃとなるＮ+ 拡散層／前記Ｐ型ウェル１３／前
記Ｎ型ウェル１２からなる保護用ＮＰＮ型バイポーラト
ランジスタ１７とを有し、前記第１の保護用Ｎ型ＭＯＳ
ＦＥＴのソース１４ｂとなるＮ+ 拡散層をグランド電位
Ｖｓｓに接続し、かつ前記第２の保護用Ｎ型ＭＯＳＦＥ
Ｔのソース１５ｂとなるＮ+ 拡散層を電源電圧電位Ｖｃ
ｃに接続し、前記Ｐ型ウェル１３をグランド電位Ｖｓｓ
に、Ｎ型ウェル１２を電源電圧電位Ｖｃｃに接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置における静
電保護回路に関するものである。
電保護回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示されるようなものがあった。一般に、
従来の半導体装置において、半導体装置の取扱い、もし
くは、プリント基板への実装時等に発生する静電気が、
入出力ピンに注入され、その静電気による半導体装置の
破壊を防止するために保護素子を備えている。
例えば、以下に示されるようなものがあった。一般に、
従来の半導体装置において、半導体装置の取扱い、もし
くは、プリント基板への実装時等に発生する静電気が、
入出力ピンに注入され、その静電気による半導体装置の
破壊を防止するために保護素子を備えている。
【０００３】ＭＯＳＦＥＴ型保護素子を用いた場合、す
なわち、図３に示すように、従来、３つのＭＯＳＦＥＴ
型保護素子で構成されている。これは、保護ＭＯＳＦＥ
Ｔ１により入出力パッド４に、グランド電位Ｖｓｓに対
し正の静電気が印加されたときの保護を行う。保護ＭＯ
ＳＦＥＴ２により、電源電圧電位Ｖｃｃに対し正の静電
気が印加されたときの保護を行う。保護ＭＯＳＦＥＴ３
により、電源電圧電位Ｖｃｃに対し負の静電気が印加さ
れたときの保護の役目をしている。なお、５は入出力回
路である。
なわち、図３に示すように、従来、３つのＭＯＳＦＥＴ
型保護素子で構成されている。これは、保護ＭＯＳＦＥ
Ｔ１により入出力パッド４に、グランド電位Ｖｓｓに対
し正の静電気が印加されたときの保護を行う。保護ＭＯ
ＳＦＥＴ２により、電源電圧電位Ｖｃｃに対し正の静電
気が印加されたときの保護を行う。保護ＭＯＳＦＥＴ３
により、電源電圧電位Ｖｃｃに対し負の静電気が印加さ
れたときの保護の役目をしている。なお、５は入出力回
路である。
【０００４】また一般に、グランド電位Ｖｓｓに対し、
負の静電気が印加されたときは、保護素子は、通常ＮＭ
ＯＳ型のため入出力部のＮ+ とＰ（グランド電位Ｖｓ
ｓ）間の順方向ダイオードで電流を流している。以上の
ように、入出力パッド４に対し、電源電圧電位Ｖｃｃ、
グランド電位Ｖｓｓ、正負どちらにも保護回路が構成さ
れている。
負の静電気が印加されたときは、保護素子は、通常ＮＭ
ＯＳ型のため入出力部のＮ+ とＰ（グランド電位Ｖｓ
ｓ）間の順方向ダイオードで電流を流している。以上の
ように、入出力パッド４に対し、電源電圧電位Ｖｃｃ、
グランド電位Ｖｓｓ、正負どちらにも保護回路が構成さ
れている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来の構成では、保護素子は３個必要となり、また、
１つのＭＯＳ型保護素子は、保護できる耐量を確保する
ため、ある程度の面積が必要となり、半導体装置の微細
化という点では不利であった。本発明は、上記問題点を
除去し、保護素子の積み重ね（スタック化）を行うこと
により、保護素子全体の面積の縮小化を図ることができ
る半導体装置を提供することを目的とする。
た従来の構成では、保護素子は３個必要となり、また、
１つのＭＯＳ型保護素子は、保護できる耐量を確保する
ため、ある程度の面積が必要となり、半導体装置の微細
化という点では不利であった。本発明は、上記問題点を
除去し、保護素子の積み重ね（スタック化）を行うこと
により、保護素子全体の面積の縮小化を図ることができ
る半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕入出力回路に保護用素子を具備する半導体装置に
おいて、Ｐ型半導体基板（１１）上に形成されるＮ型ウ
ェル（１２）と、このＮ型ウェル（１２）内に形成され
るＰ型ウェル（１３）と、このＰ型ウェル（１３）内に
形成される第１及び第２の保護用Ｎ型ＭＯＳＦＥＴ（１
４，１５）と、この第１及び第２の保護用Ｎ型ＭＯＳＦ
ＥＴのドレイン（１４ｃ，１５ｃ）となるＮ+ 拡散層が
接続される入出力端子（１６）と、前記第１及び第２の
保護用Ｎ型ＭＯＳＦＥＴのドレイン（１４ｃ，１５ｃ）
となるＮ+ 拡散層／前記Ｐ型ウェル１３／前記Ｎ型ウェ
ル１２から構成される保護用ＮＰＮ型バイポーラトラン
ジスタ（１７）とを有し、前記第１の保護用Ｎ型ＭＯＳ
ＦＥＴのソース（１４ｂ）となるＮ+ 拡散層をグランド
電位Ｖｓｓに接続し、かつ前記第２の保護用Ｎ型ＭＯＳ
ＦＥＴのソース（１５ｂ）となるＮ+ 拡散層を電源電圧
電位Ｖｃｃに接続し、前記Ｐ型ウェル（１３）をグラン
ド電位Ｖｓｓに、Ｎ型ウェル（１２）を電源電圧電位Ｖ
ｃｃに接続するようにしたものである。
成するために、 〔１〕入出力回路に保護用素子を具備する半導体装置に
おいて、Ｐ型半導体基板（１１）上に形成されるＮ型ウ
ェル（１２）と、このＮ型ウェル（１２）内に形成され
るＰ型ウェル（１３）と、このＰ型ウェル（１３）内に
形成される第１及び第２の保護用Ｎ型ＭＯＳＦＥＴ（１
４，１５）と、この第１及び第２の保護用Ｎ型ＭＯＳＦ
ＥＴのドレイン（１４ｃ，１５ｃ）となるＮ+ 拡散層が
接続される入出力端子（１６）と、前記第１及び第２の
保護用Ｎ型ＭＯＳＦＥＴのドレイン（１４ｃ，１５ｃ）
となるＮ+ 拡散層／前記Ｐ型ウェル１３／前記Ｎ型ウェ
ル１２から構成される保護用ＮＰＮ型バイポーラトラン
ジスタ（１７）とを有し、前記第１の保護用Ｎ型ＭＯＳ
ＦＥＴのソース（１４ｂ）となるＮ+ 拡散層をグランド
電位Ｖｓｓに接続し、かつ前記第２の保護用Ｎ型ＭＯＳ
ＦＥＴのソース（１５ｂ）となるＮ+ 拡散層を電源電圧
電位Ｖｃｃに接続し、前記Ｐ型ウェル（１３）をグラン
ド電位Ｖｓｓに、Ｎ型ウェル（１２）を電源電圧電位Ｖ
ｃｃに接続するようにしたものである。
【０００７】〔２〕入出力回路に保護用素子を具備する
半導体装置において、Ｐ型半導体基板（２１）上に形成
されるＮ型ウェル（２２）と、このＮ型ウェル（２２）
内に形成されるＰ型ウェル（２３）と、このＰ型ウェル
（２３）内に形成される保護用Ｎ型ＭＯＳＦＥＴ（２
４）と、前記Ｐ型ウェル（２３）が形成されている領域
以外の前記Ｎ型ウェル（２２）に形成される保護用Ｐ型
ＭＯＳＦＥＴ（２５）と、前記保護用Ｎ型ＭＯＳＦＥＴ
のドレイン（２４ｃ）となるＮ+ 拡散層及び前記保護用
Ｐ型ＭＯＳＦＥＴのドレイン（２５ｃ）となるＰ+ 拡散
層が接続される入出力端子（２６）と、前記保護用Ｎ型
ＭＯＳＦＥＴのドレイン（２４ｃ）となるＮ+ 拡散層／
前記Ｐ型ウェル（２３）／前記Ｎ型ウェル（２２）から
構成される保護用ＮＰＮ型バイポーラトランジスタ（２
７）とを有し、前記保護用Ｎ型ＭＯＳＦＥＴのソース
（２４ｂ）となるＮ+ 拡散層をグランド電位Ｖｓｓに接
続し、前記保護用Ｐ型ＭＯＳＦＥＴのソース（２５ｂ）
となるＰ+ 拡散層を電源電圧電位Ｖｃｃに接続し、前記
Ｐ型ウェル（２３）をグランド電位Ｖｓｓに、前記Ｎ型
ウェル（２２）を電源電圧電位Ｖｃｃに接続するように
したものである。
半導体装置において、Ｐ型半導体基板（２１）上に形成
されるＮ型ウェル（２２）と、このＮ型ウェル（２２）
内に形成されるＰ型ウェル（２３）と、このＰ型ウェル
（２３）内に形成される保護用Ｎ型ＭＯＳＦＥＴ（２
４）と、前記Ｐ型ウェル（２３）が形成されている領域
以外の前記Ｎ型ウェル（２２）に形成される保護用Ｐ型
ＭＯＳＦＥＴ（２５）と、前記保護用Ｎ型ＭＯＳＦＥＴ
のドレイン（２４ｃ）となるＮ+ 拡散層及び前記保護用
Ｐ型ＭＯＳＦＥＴのドレイン（２５ｃ）となるＰ+ 拡散
層が接続される入出力端子（２６）と、前記保護用Ｎ型
ＭＯＳＦＥＴのドレイン（２４ｃ）となるＮ+ 拡散層／
前記Ｐ型ウェル（２３）／前記Ｎ型ウェル（２２）から
構成される保護用ＮＰＮ型バイポーラトランジスタ（２
７）とを有し、前記保護用Ｎ型ＭＯＳＦＥＴのソース
（２４ｂ）となるＮ+ 拡散層をグランド電位Ｖｓｓに接
続し、前記保護用Ｐ型ＭＯＳＦＥＴのソース（２５ｂ）
となるＰ+ 拡散層を電源電圧電位Ｖｃｃに接続し、前記
Ｐ型ウェル（２３）をグランド電位Ｖｓｓに、前記Ｎ型
ウェル（２２）を電源電圧電位Ｖｃｃに接続するように
したものである。
【０００８】〔３〕入出力回路に保護用素子を具備する
半導体装置において、Ｐ型半導体基板（３１）上に形成
されるＮ型ウェル（３２）と、このＮ型ウェル（３２）
内に形成されるＰ型ウェル（３３）と、このＰ型ウェル
（３３）内に形成される保護用Ｎ型ＭＯＳＦＥＴ（３
４）と、前記Ｎ型ウェル（３２）中に形成されＰ+ 拡散
層（３５ａ）／Ｎ型ウェル（３２）からなる保護用接合
ダイオード（３５）と、前記保護用Ｎ型ＭＯＳＦＥＴの
ドレイン（３４ｃ）となるＮ+ 拡散層及び前記Ｎ型ウェ
ル（３２）に形成されるＰ+ 拡散層（３５ａ）が接続さ
れる入出力端子（３６）と、前記保護用Ｎ型ＭＯＳＦＥ
Ｔのドレイン（３４ｃ）となるＮ+ 拡散層／前記Ｐ型ウ
ェル（３３）／前記Ｎ型ウェル（３２）から構成される
保護用ＮＰＮ型バイポーラトランジスタ（３７）とを有
し、前記保護用Ｎ型ＭＯＳＦＥＴのソース（３４ｂ）と
なるＮ+ 拡散層（３４ｂ）をグランド電位Ｖｓｓに接続
し、前記Ｐ型ウェル（３３）をグランド電位Ｖｓｓに、
前記Ｎ型ウェル（３２）を電源電圧電位Ｖｃｃに接続す
るようにしたものである。
半導体装置において、Ｐ型半導体基板（３１）上に形成
されるＮ型ウェル（３２）と、このＮ型ウェル（３２）
内に形成されるＰ型ウェル（３３）と、このＰ型ウェル
（３３）内に形成される保護用Ｎ型ＭＯＳＦＥＴ（３
４）と、前記Ｎ型ウェル（３２）中に形成されＰ+ 拡散
層（３５ａ）／Ｎ型ウェル（３２）からなる保護用接合
ダイオード（３５）と、前記保護用Ｎ型ＭＯＳＦＥＴの
ドレイン（３４ｃ）となるＮ+ 拡散層及び前記Ｎ型ウェ
ル（３２）に形成されるＰ+ 拡散層（３５ａ）が接続さ
れる入出力端子（３６）と、前記保護用Ｎ型ＭＯＳＦＥ
Ｔのドレイン（３４ｃ）となるＮ+ 拡散層／前記Ｐ型ウ
ェル（３３）／前記Ｎ型ウェル（３２）から構成される
保護用ＮＰＮ型バイポーラトランジスタ（３７）とを有
し、前記保護用Ｎ型ＭＯＳＦＥＴのソース（３４ｂ）と
なるＮ+ 拡散層（３４ｂ）をグランド電位Ｖｓｓに接続
し、前記Ｐ型ウェル（３３）をグランド電位Ｖｓｓに、
前記Ｎ型ウェル（３２）を電源電圧電位Ｖｃｃに接続す
るようにしたものである。
【０００９】〔４〕入出力回路に保護用素子を具備する
半導体装置において、Ｐ型半導体基板（４１）上に形成
されるＮ型ウェル（４２）と、このＮ型ウェル（４２）
内に形成されるＰ型ウェル（４３）と、このＰ型ウェル
に形成されるＮ+ 拡散層（４４ａ）及び前記Ｎ型ウェル
（４２）に形成されるＰ+ 拡散層（４５ａ）が接続され
る入出力端子（４６）と、前記Ｐ型ウェル（４３）に形
成されるＮ+ 拡散層（４４ａ）／Ｐ型ウェル（４３）か
らなる第１の保護用接合ダイオード（４４）と、前記Ｎ
型ウェル（４２）中に形成されＰ+ 拡散層（４５ａ）／
Ｎ型ウェル（４２）からなる第２の保護用接合ダイオー
ド（４５）と、前記Ｐ型ウェル（４３）内に形成される
Ｎ+ 拡散層（４４ａ）／前記Ｐ型ウェル（４３）／前記
Ｎ型ウェル（４２）から構成される保護用ＮＰＮ型バイ
ポーラトランジスタ（４７）とを有し、前記Ｐ型ウェル
（４３）をグランド電位Ｖｓｓに、前記Ｎ型ウェル（４
２）を電源電圧電位Ｖｃｃに接続するようにしたもので
ある。
半導体装置において、Ｐ型半導体基板（４１）上に形成
されるＮ型ウェル（４２）と、このＮ型ウェル（４２）
内に形成されるＰ型ウェル（４３）と、このＰ型ウェル
に形成されるＮ+ 拡散層（４４ａ）及び前記Ｎ型ウェル
（４２）に形成されるＰ+ 拡散層（４５ａ）が接続され
る入出力端子（４６）と、前記Ｐ型ウェル（４３）に形
成されるＮ+ 拡散層（４４ａ）／Ｐ型ウェル（４３）か
らなる第１の保護用接合ダイオード（４４）と、前記Ｎ
型ウェル（４２）中に形成されＰ+ 拡散層（４５ａ）／
Ｎ型ウェル（４２）からなる第２の保護用接合ダイオー
ド（４５）と、前記Ｐ型ウェル（４３）内に形成される
Ｎ+ 拡散層（４４ａ）／前記Ｐ型ウェル（４３）／前記
Ｎ型ウェル（４２）から構成される保護用ＮＰＮ型バイ
ポーラトランジスタ（４７）とを有し、前記Ｐ型ウェル
（４３）をグランド電位Ｖｓｓに、前記Ｎ型ウェル（４
２）を電源電圧電位Ｖｃｃに接続するようにしたもので
ある。
【００１０】
〔１〕請求項１記載の入出力回路に保護用素子を具備す
る半導体装置によれば、第１の保護用Ｎ型ＭＯＳＦＥＴ
及び第２の保護用Ｎ型ＭＯＳＦＥＴの下部に、保護用Ｎ
ＰＮ型バイポーラトランジスタが形成されるため、従来
のものに比して占有面積を低減することができ、保護回
路全体の面積が縮小されるため、半導体装置の面積の縮
小が可能となる。
る半導体装置によれば、第１の保護用Ｎ型ＭＯＳＦＥＴ
及び第２の保護用Ｎ型ＭＯＳＦＥＴの下部に、保護用Ｎ
ＰＮ型バイポーラトランジスタが形成されるため、従来
のものに比して占有面積を低減することができ、保護回
路全体の面積が縮小されるため、半導体装置の面積の縮
小が可能となる。
【００１１】また、保護用ＭＯＳＦＥＴがＰ型半導体基
板とＮウェルで完全に分離されたＰウェル中に形成され
ているため、例えば、ＤＲＡＭ等で用いている基板電位
発生回路を用いてＰ型半導体基板に基板電位が供給され
ていたとしても、注入された静電気は、Ｐ型半導体基板
には注入されず、全てグランド電位Ｖｓｓもしくは電源
電圧電位Ｖｃｃへ流れるため、Ｐ型半導体基板を介して
の出力ＭＯＳＦＥＴへの影響は抑制される。
板とＮウェルで完全に分離されたＰウェル中に形成され
ているため、例えば、ＤＲＡＭ等で用いている基板電位
発生回路を用いてＰ型半導体基板に基板電位が供給され
ていたとしても、注入された静電気は、Ｐ型半導体基板
には注入されず、全てグランド電位Ｖｓｓもしくは電源
電圧電位Ｖｃｃへ流れるため、Ｐ型半導体基板を介して
の出力ＭＯＳＦＥＴへの影響は抑制される。
【００１２】〔２〕請求項２記載の入出力回路に保護用
素子を具備する半導体装置によれば、Ｎ+ 拡散層／Ｐウ
ェル／Ｎウェルの保護用ＮＰＮ型バイポーラトランジス
タ上に保護用Ｎ型ＭＯＳＦＥＴを構成するようにしたの
で、保護素子面積を縮小するとが可能となる。かつ、電
源電圧電位Ｖｃｃに対しての入出力パッドへの静電気保
護に保護用Ｐ型ＭＯＳＦＥＴを形成するようにしたの
で、対電源電圧電位Ｖｃｃの静電気耐量のさらなる改善
が見込まれる。
素子を具備する半導体装置によれば、Ｎ+ 拡散層／Ｐウ
ェル／Ｎウェルの保護用ＮＰＮ型バイポーラトランジス
タ上に保護用Ｎ型ＭＯＳＦＥＴを構成するようにしたの
で、保護素子面積を縮小するとが可能となる。かつ、電
源電圧電位Ｖｃｃに対しての入出力パッドへの静電気保
護に保護用Ｐ型ＭＯＳＦＥＴを形成するようにしたの
で、対電源電圧電位Ｖｃｃの静電気耐量のさらなる改善
が見込まれる。
【００１３】〔３〕請求項３記載の入出力回路に保護用
素子を具備する半導体装置によれば、Ｎ+ 拡散層／Ｐウ
ェル／Ｎウェルの保護用ＮＰＮ型バイポーラトランジス
タ上に保護用Ｎ型ＭＯＳＦＥＴを構成するようにしたの
で、保護素子面積を縮小することが可能であり、かつ、
電源電圧電位Ｖｃｃに対する静電気保護素子がＰ+ 拡散
層／Ｎウェルの保護用接合ダイオードだけで構成するこ
とができるため、さらなる面積の縮小が可能である。
素子を具備する半導体装置によれば、Ｎ+ 拡散層／Ｐウ
ェル／Ｎウェルの保護用ＮＰＮ型バイポーラトランジス
タ上に保護用Ｎ型ＭＯＳＦＥＴを構成するようにしたの
で、保護素子面積を縮小することが可能であり、かつ、
電源電圧電位Ｖｃｃに対する静電気保護素子がＰ+ 拡散
層／Ｎウェルの保護用接合ダイオードだけで構成するこ
とができるため、さらなる面積の縮小が可能である。
【００１４】〔４〕請求項４記載の入出力回路に保護用
素子を具備する半導体装置によれば、Ｎ+ 拡散層／Ｐウ
ェル／Ｎウェルの保護用ＮＰＮ型バイポーラトランジス
タ上にＮ+ 拡散層／Ｐウェルの保護用接合ダイオードを
構成するようにしたので、保護素子面積を縮小すること
が可能となる。また、保護素子としてＮ+ 拡散層／Ｐウ
ェル及びＰ+ 拡散層／Ｎウェルの保護用接合ダイオード
を形成するようにしたので、ＭＯＳＦＥＴ型保護素子に
比較し、ゲートを形成する必要がなく、そのため保護素
子面積をより縮小することが可能である。
素子を具備する半導体装置によれば、Ｎ+ 拡散層／Ｐウ
ェル／Ｎウェルの保護用ＮＰＮ型バイポーラトランジス
タ上にＮ+ 拡散層／Ｐウェルの保護用接合ダイオードを
構成するようにしたので、保護素子面積を縮小すること
が可能となる。また、保護素子としてＮ+ 拡散層／Ｐウ
ェル及びＰ+ 拡散層／Ｎウェルの保護用接合ダイオード
を形成するようにしたので、ＭＯＳＦＥＴ型保護素子に
比較し、ゲートを形成する必要がなく、そのため保護素
子面積をより縮小することが可能である。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の第１実施例を示す半導
体装置の模式的断面図、図２はその半導体装置の等価回
路図である。図１に示すように、Ｐ型Ｓｉ基板１１上に
Ｎウェル１２を形成し、そのＮウェル１２中にＰウェル
１３を形成し、そのＰウェル１３中に保護用Ｎ型ＭＯＳ
ＦＥＴ１４及び１５を形成している。
ながら説明する。図１は本発明の第１実施例を示す半導
体装置の模式的断面図、図２はその半導体装置の等価回
路図である。図１に示すように、Ｐ型Ｓｉ基板１１上に
Ｎウェル１２を形成し、そのＮウェル１２中にＰウェル
１３を形成し、そのＰウェル１３中に保護用Ｎ型ＭＯＳ
ＦＥＴ１４及び１５を形成している。
【００１６】保護用Ｎ型ＭＯＳＦＥＴ１４のゲート１４
ａとソース１４ｂはグランド電位Ｖｓｓに、ドレイン１
４ｃは入出力パッド１６に接続されており、バックゲー
トとなるＰウェル１３は、Ｐ+ 拡散層１３ａを介してグ
ランド電位Ｖｓｓに接続し、Ｐウェル１３下部のＮウェ
ル１２はＮ+ 拡散層１２ａを介して電源電圧電位Ｖｃｃ
に接続し、Ｐ型Ｓｉ基板１１はＰ+ 拡散層１１ａを介し
てグランド電位Ｖｓｓもしくは、基板電位Ｖｂｂに接続
されている。保護用ＭＯＳＦＥＴ１５のソース１５ｂは
電源電圧電位Ｖｃｃに、ゲート１５ａはグランド電位Ｖ
ｓｓに、ドレイン１５ｃは入出力パッド１６に接続され
ている。１９はフィールド酸化膜である。
ａとソース１４ｂはグランド電位Ｖｓｓに、ドレイン１
４ｃは入出力パッド１６に接続されており、バックゲー
トとなるＰウェル１３は、Ｐ+ 拡散層１３ａを介してグ
ランド電位Ｖｓｓに接続し、Ｐウェル１３下部のＮウェ
ル１２はＮ+ 拡散層１２ａを介して電源電圧電位Ｖｃｃ
に接続し、Ｐ型Ｓｉ基板１１はＰ+ 拡散層１１ａを介し
てグランド電位Ｖｓｓもしくは、基板電位Ｖｂｂに接続
されている。保護用ＭＯＳＦＥＴ１５のソース１５ｂは
電源電圧電位Ｖｃｃに、ゲート１５ａはグランド電位Ｖ
ｓｓに、ドレイン１５ｃは入出力パッド１６に接続され
ている。１９はフィールド酸化膜である。
【００１７】この構造の等価回路は、図２に示すよう
に、Ｎ+ 拡散層／Ｐウェル／Ｎウェルで構成される保護
用ＮＰＮ型バイポーラＴｒ１７と、電源電圧電位Ｖｃｃ
側とグランド電位Ｖｓｓ側に接続された保護用Ｎ型ＭＯ
ＳＦＥＴ１４，１５とで構成される。以下、この半導体
装置（保護素子）の動作について説明する。
に、Ｎ+ 拡散層／Ｐウェル／Ｎウェルで構成される保護
用ＮＰＮ型バイポーラＴｒ１７と、電源電圧電位Ｖｃｃ
側とグランド電位Ｖｓｓ側に接続された保護用Ｎ型ＭＯ
ＳＦＥＴ１４，１５とで構成される。以下、この半導体
装置（保護素子）の動作について説明する。
【００１８】入出力パッド１６に、グランド電位Ｖｓｓ
に対し正の静電気が印加された場合、保護用Ｎ型ＭＯＳ
ＦＥＴ１４のドレイン電位が、そのソース・ドレイン間
耐圧を超え、バイポーラ動作し、静電気はグランド電位
Ｖｓｓ側に流れ、保護されるべき入出力回路（入出力素
子）１８への静電気の注入を抑制している。また、入出
力パッド１６に、グランド電位Ｖｓｓに対し負の静電気
が印加された場合、入出力パッド１６に接続されたＮ+
とグランド電位Ｖｓｓに接続されたＰウェル１３は順方
向のバイアス印加と等しいため、このＮ+ ／Ｐダイオー
ドの順方向電流によって静電気が消費され、入出力回路
１８を保護する。
に対し正の静電気が印加された場合、保護用Ｎ型ＭＯＳ
ＦＥＴ１４のドレイン電位が、そのソース・ドレイン間
耐圧を超え、バイポーラ動作し、静電気はグランド電位
Ｖｓｓ側に流れ、保護されるべき入出力回路（入出力素
子）１８への静電気の注入を抑制している。また、入出
力パッド１６に、グランド電位Ｖｓｓに対し負の静電気
が印加された場合、入出力パッド１６に接続されたＮ+
とグランド電位Ｖｓｓに接続されたＰウェル１３は順方
向のバイアス印加と等しいため、このＮ+ ／Ｐダイオー
ドの順方向電流によって静電気が消費され、入出力回路
１８を保護する。
【００１９】次に、入出力パッド１６に、電源電圧電位
Ｖｃｃに対し正の静電気が印加された場合、保護用ＭＯ
ＳＦＥＴ１５のソースに対するドレイン電位が、そのソ
ース・ドレイン間耐圧を超えバイポーラ動作し、静電気
は、電源電圧電位Ｖｃｃ側へ消費され入出力回路１８を
保護する。また、入出力パッド１６に、電源電圧電位Ｖ
ｃｃに対し負の静電気が印加された場合、静電はサージ
であるため、通常電源電圧電位Ｖｃｃ−グランド電位Ｖ
ｓｓ間には大きな容量があり、これにより、グランド電
位Ｖｓｓは、入出力パッド１６の電位に対し上昇し、保
護用ＮＰＮ型バイポーラＴｒ１７のベース・エミッタ
間、つまり、グランド電位Ｖｓｓ−入出力パッド間１６
にベース電流が流れ、それにより保護用ＮＰＮ型バイポ
ーラＴｒ１７はオンし、コレクタ電流が流れるため、入
出力パッド１６に注入された負の静電気は、電源電圧電
位Ｖｃｃ側へ保護用ＮＰＮ型バイポーラＴｒ１７を介し
流れるため、入出力回路１８は保護される。
Ｖｃｃに対し正の静電気が印加された場合、保護用ＭＯ
ＳＦＥＴ１５のソースに対するドレイン電位が、そのソ
ース・ドレイン間耐圧を超えバイポーラ動作し、静電気
は、電源電圧電位Ｖｃｃ側へ消費され入出力回路１８を
保護する。また、入出力パッド１６に、電源電圧電位Ｖ
ｃｃに対し負の静電気が印加された場合、静電はサージ
であるため、通常電源電圧電位Ｖｃｃ−グランド電位Ｖ
ｓｓ間には大きな容量があり、これにより、グランド電
位Ｖｓｓは、入出力パッド１６の電位に対し上昇し、保
護用ＮＰＮ型バイポーラＴｒ１７のベース・エミッタ
間、つまり、グランド電位Ｖｓｓ−入出力パッド間１６
にベース電流が流れ、それにより保護用ＮＰＮ型バイポ
ーラＴｒ１７はオンし、コレクタ電流が流れるため、入
出力パッド１６に注入された負の静電気は、電源電圧電
位Ｖｃｃ側へ保護用ＮＰＮ型バイポーラＴｒ１７を介し
流れるため、入出力回路１８は保護される。
【００２０】また、この実施例では、入出力パッド１６
に対し負の静電気が印加され、電源電圧電位Ｖｃｃと入
出力パッド１６間電圧が、保護用Ｎ型ＭＯＳＦＥＴ１５
のソース・ドレイン間耐圧を超えると、電源電圧電位Ｖ
ｃｃからＰウェル１３へ電流が流入し、実効のＰウェル
電位をグランド電位Ｖｓｓ電位から正へシフトさせ、Ｎ
+ ／Ｐウェル接合が順方向バイアスとなり、電流が流
れ、これが保護用ＮＰＮ型バイポーラＴｒ１７のベース
電流となるため、電源電圧電位Ｖｃｃに接続されたＮウ
ェル１２から入出力パッド（Ｎ+ ）１６へコレクタ電流
が流れ、静電気を消費する。つまり、保護用Ｎ型ＭＯＳ
ＦＥＴ１５は保護用ＮＰＮ型バイポーラＴｒ１７のベー
ス電流のトリガ源ともなっている。
に対し負の静電気が印加され、電源電圧電位Ｖｃｃと入
出力パッド１６間電圧が、保護用Ｎ型ＭＯＳＦＥＴ１５
のソース・ドレイン間耐圧を超えると、電源電圧電位Ｖ
ｃｃからＰウェル１３へ電流が流入し、実効のＰウェル
電位をグランド電位Ｖｓｓ電位から正へシフトさせ、Ｎ
+ ／Ｐウェル接合が順方向バイアスとなり、電流が流
れ、これが保護用ＮＰＮ型バイポーラＴｒ１７のベース
電流となるため、電源電圧電位Ｖｃｃに接続されたＮウ
ェル１２から入出力パッド（Ｎ+ ）１６へコレクタ電流
が流れ、静電気を消費する。つまり、保護用Ｎ型ＭＯＳ
ＦＥＴ１５は保護用ＮＰＮ型バイポーラＴｒ１７のベー
ス電流のトリガ源ともなっている。
【００２１】次に、本発明の第２実施例について説明す
る。図４は本発明の第２実施例を示す半導体装置（保護
素子）の模式的断面図であり、図５はその半導体装置
（保護素子）の等価回路図である。図４に示すように、
Ｐ型Ｓｉ基板２１上にＮウェル２２を形成し、保護用Ｎ
型ＭＯＳＦＥＴ２４が形成される位置にのみＰウェル２
３を形成し、保護用Ｎ型ＭＯＳＦＥＴ２４をＰウェル２
３上に形成している。また、このＰウェル２３を形成し
ていないＮウェル２２中に保護用Ｐ型ＭＯＳＦＥＴ２５
を形成する構造となっている。保護用Ｎ型ＭＯＳＦＥＴ
２４のゲート２４ａとソース２４ｂは、グランド電位Ｖ
ｓｓに、ドレイン２４ｃは入出力パッド２６に接続され
ている。
る。図４は本発明の第２実施例を示す半導体装置（保護
素子）の模式的断面図であり、図５はその半導体装置
（保護素子）の等価回路図である。図４に示すように、
Ｐ型Ｓｉ基板２１上にＮウェル２２を形成し、保護用Ｎ
型ＭＯＳＦＥＴ２４が形成される位置にのみＰウェル２
３を形成し、保護用Ｎ型ＭＯＳＦＥＴ２４をＰウェル２
３上に形成している。また、このＰウェル２３を形成し
ていないＮウェル２２中に保護用Ｐ型ＭＯＳＦＥＴ２５
を形成する構造となっている。保護用Ｎ型ＭＯＳＦＥＴ
２４のゲート２４ａとソース２４ｂは、グランド電位Ｖ
ｓｓに、ドレイン２４ｃは入出力パッド２６に接続され
ている。
【００２２】また、保護用Ｐ型ＭＯＳＦＥＴ２５のゲー
ト２５ａとソース２５ｂは電源電圧電位Ｖｃｃに、ドレ
イン２５ｃは入出力パッド２６に接続されている。保護
用Ｎ型ＭＯＳＦＥＴ２４のバックゲートとなるＰウェル
２３は、Ｐ+ 拡散層３０ａ，３０ｂを介してグランド電
位Ｖｓｓに、このＰウェル２３を包みかつ、保護用Ｐ型
ＭＯＳＦＥＴ２５のバックゲートとなるＮウェル２２
は、Ｎ+ 拡散層３０ｃ，３０ｄを介して電源電圧電位Ｖ
ｃｃに接続されている。Ｐ型Ｓｉ基板２１はＰ+拡散層
３０ｅ，３０ｆを介し、グランド電位Ｖｓｓもしくは基
板電位Ｖｂｂに接続されている。なお、２９はフィール
ド酸化膜である。
ト２５ａとソース２５ｂは電源電圧電位Ｖｃｃに、ドレ
イン２５ｃは入出力パッド２６に接続されている。保護
用Ｎ型ＭＯＳＦＥＴ２４のバックゲートとなるＰウェル
２３は、Ｐ+ 拡散層３０ａ，３０ｂを介してグランド電
位Ｖｓｓに、このＰウェル２３を包みかつ、保護用Ｐ型
ＭＯＳＦＥＴ２５のバックゲートとなるＮウェル２２
は、Ｎ+ 拡散層３０ｃ，３０ｄを介して電源電圧電位Ｖ
ｃｃに接続されている。Ｐ型Ｓｉ基板２１はＰ+拡散層
３０ｅ，３０ｆを介し、グランド電位Ｖｓｓもしくは基
板電位Ｖｂｂに接続されている。なお、２９はフィール
ド酸化膜である。
【００２３】この半導体装置の等価回路は、図５に示す
ように、保護素子はＮ+ 拡散層２４ｃ／Ｐウェル２３／
Ｎウェル２２で構成されるＮＰＮ型の保護用バイポーラ
Ｔｒ２７と、Ｐウェル２３中に構成される保護用Ｎ型Ｍ
ＯＳＦＥＴ２４とＮウェル２３中に構成される保護用Ｐ
型ＭＯＳＦＥＴ２５で構成される。以下、この第２実施
例の半導体装置（保護素子）の動作について説明する。
ように、保護素子はＮ+ 拡散層２４ｃ／Ｐウェル２３／
Ｎウェル２２で構成されるＮＰＮ型の保護用バイポーラ
Ｔｒ２７と、Ｐウェル２３中に構成される保護用Ｎ型Ｍ
ＯＳＦＥＴ２４とＮウェル２３中に構成される保護用Ｐ
型ＭＯＳＦＥＴ２５で構成される。以下、この第２実施
例の半導体装置（保護素子）の動作について説明する。
【００２４】入出力パッド２６に、グランド電位Ｖｓｓ
に対し正もしくは負の静電気が印加された場合は、第１
実施例で説明した様に、保護用Ｎ型ＭＯＳＦＥＴ２４を
介して静電気をグランド電位Ｖｓｓ側へ流すため、入出
力回路２８は保護される。次に、入出力パッド２６に、
電源電圧電位Ｖｃｃに対し正の静電気が印加された場
合、保護用Ｐ型ＭＯＳＦＥＴ２５のドレインであるＰ+
拡散層２５ｃと電源電圧電位Ｖｃｃと接続されているＮ
ウェル２２が、Ｐ+ 拡散層２５ｃ／Ｎウェル２２接合の
順方向バイアスとなるため、この接合ダイオードを介
し、静電気は電源電圧電位Ｖｃｃ側へ流れ、入出力回路
２８は保護される。
に対し正もしくは負の静電気が印加された場合は、第１
実施例で説明した様に、保護用Ｎ型ＭＯＳＦＥＴ２４を
介して静電気をグランド電位Ｖｓｓ側へ流すため、入出
力回路２８は保護される。次に、入出力パッド２６に、
電源電圧電位Ｖｃｃに対し正の静電気が印加された場
合、保護用Ｐ型ＭＯＳＦＥＴ２５のドレインであるＰ+
拡散層２５ｃと電源電圧電位Ｖｃｃと接続されているＮ
ウェル２２が、Ｐ+ 拡散層２５ｃ／Ｎウェル２２接合の
順方向バイアスとなるため、この接合ダイオードを介
し、静電気は電源電圧電位Ｖｃｃ側へ流れ、入出力回路
２８は保護される。
【００２５】また、電源電圧電位Ｖｃｃに対し負の静電
気が印加された場合は、第１実施例と同様に保護用ＮＰ
Ｎ型バイポーラＴｒ２７により、電源電圧電位Ｖｃｃ側
へ流れるが、この実施例においては、また保護用Ｐ型Ｍ
ＯＳＦＥＴ２５のソース・ドレイン間でも、バイポーラ
動作により電流が流れるため、さらなる静電耐量の改善
が見込まれる。
気が印加された場合は、第１実施例と同様に保護用ＮＰ
Ｎ型バイポーラＴｒ２７により、電源電圧電位Ｖｃｃ側
へ流れるが、この実施例においては、また保護用Ｐ型Ｍ
ＯＳＦＥＴ２５のソース・ドレイン間でも、バイポーラ
動作により電流が流れるため、さらなる静電耐量の改善
が見込まれる。
【００２６】次に、本発明の第３実施例について説明す
る。図６は本発明の第３実施例を示す半導体装置（保護
素子）の模式的断面図であり、図７はその半導体装置
（保護素子）の等価回路図である。図６に示すように、
Ｐ型Ｓｉ基板３１上にＮウェル３２を形成し、保護用Ｎ
型ＭＯＳＦＥＴ３４が形成される位置にのみＰウェル３
３を形成し、保護用Ｎ型ＭＯＳＦＥＴ３４をＰウェル３
３上に形成している。
る。図６は本発明の第３実施例を示す半導体装置（保護
素子）の模式的断面図であり、図７はその半導体装置
（保護素子）の等価回路図である。図６に示すように、
Ｐ型Ｓｉ基板３１上にＮウェル３２を形成し、保護用Ｎ
型ＭＯＳＦＥＴ３４が形成される位置にのみＰウェル３
３を形成し、保護用Ｎ型ＭＯＳＦＥＴ３４をＰウェル３
３上に形成している。
【００２７】また、このＰウェル３３を形成していない
Ｎウェル３２中にＰ+ 拡散層３５ａを形成し、このＰ+
拡散層３５ａ／Ｎウェル３２の保護用接合ダイオード３
５を得る構造にしている。保護用Ｎ型ＭＯＳＦＥＴ３４
のゲート３４ａとソース３４ｂはグランド電位Ｖｓｓ
に、ドレイン３４ｃは入出力パッド３６に接続されてお
り、また、保護用接合ダイオード３５のＰ+ 拡散層３５
ａは入出力パッド３６に接続されている。保護用Ｎ型Ｍ
ＯＳＦＥＴ３４のバックゲートとなるＰウェル３３は、
Ｐ+ 拡散層４０ａを介してグランド電位Ｖｓｓに、この
Ｐウェル３３を包み、かつ保護用接合ダイオード３５の
片方の電極となるＮウェル３２は、Ｎ+ 拡散層４０ｂ，
４０ｃを介して電源電圧電位Ｖｃｃに接続されている。
Ｎウェル３２中にＰ+ 拡散層３５ａを形成し、このＰ+
拡散層３５ａ／Ｎウェル３２の保護用接合ダイオード３
５を得る構造にしている。保護用Ｎ型ＭＯＳＦＥＴ３４
のゲート３４ａとソース３４ｂはグランド電位Ｖｓｓ
に、ドレイン３４ｃは入出力パッド３６に接続されてお
り、また、保護用接合ダイオード３５のＰ+ 拡散層３５
ａは入出力パッド３６に接続されている。保護用Ｎ型Ｍ
ＯＳＦＥＴ３４のバックゲートとなるＰウェル３３は、
Ｐ+ 拡散層４０ａを介してグランド電位Ｖｓｓに、この
Ｐウェル３３を包み、かつ保護用接合ダイオード３５の
片方の電極となるＮウェル３２は、Ｎ+ 拡散層４０ｂ，
４０ｃを介して電源電圧電位Ｖｃｃに接続されている。
【００２８】Ｐ型Ｓｉ基板３１は、またＰ+ 拡散層４０
ｄ，４０ｅを介してグランド電位Ｖｓｓもしくは基板電
位Ｖｂｂに接続されている。なお、３９はフィールド酸
化膜である。図７から明らかなように、この半導体装置
の等価回路は、Ｎ+ 拡散層３４ｃ／Ｐウェル３３／Ｎウ
ェル３２からなるＮＰＮ型の保護用バイポーラＴｒ３７
と、Ｐウェル３３中に構成される保護用Ｎ型ＭＯＳＦＥ
Ｔ３４と、Ｎウェル３２中に構成される保護用接合ダイ
オード３５で構成されている。
ｄ，４０ｅを介してグランド電位Ｖｓｓもしくは基板電
位Ｖｂｂに接続されている。なお、３９はフィールド酸
化膜である。図７から明らかなように、この半導体装置
の等価回路は、Ｎ+ 拡散層３４ｃ／Ｐウェル３３／Ｎウ
ェル３２からなるＮＰＮ型の保護用バイポーラＴｒ３７
と、Ｐウェル３３中に構成される保護用Ｎ型ＭＯＳＦＥ
Ｔ３４と、Ｎウェル３２中に構成される保護用接合ダイ
オード３５で構成されている。
【００２９】以下、この第３実施例の半導体装置（保護
素子）の動作について説明する。入出力パッド３６にグ
ランド電位Ｖｓｓに対し、正もしくは負の静電気が印加
された場合は、第１実施例で説明したように、保護用Ｎ
型ＭＯＳＦＥＴ３４を介して静電気をグランド電位Ｖｓ
ｓ側へ流すため入出力回路３８は保護される。次に、入
出力パッド３６に、電源電圧電位Ｖｃｃに対し正の静電
気が印加された場合、保護用接合ダイオード３５に順方
向にバイアスが印加されるため、順方向電流として電源
電圧電位Ｖｃｃ側へ電荷は流れるので入出力回路３８は
保護される。
素子）の動作について説明する。入出力パッド３６にグ
ランド電位Ｖｓｓに対し、正もしくは負の静電気が印加
された場合は、第１実施例で説明したように、保護用Ｎ
型ＭＯＳＦＥＴ３４を介して静電気をグランド電位Ｖｓ
ｓ側へ流すため入出力回路３８は保護される。次に、入
出力パッド３６に、電源電圧電位Ｖｃｃに対し正の静電
気が印加された場合、保護用接合ダイオード３５に順方
向にバイアスが印加されるため、順方向電流として電源
電圧電位Ｖｃｃ側へ電荷は流れるので入出力回路３８は
保護される。
【００３０】また、電源電圧電位Ｖｃｃに対し負の静電
気が印加された場合は、第１実施例で説明したように、
保護用ＮＰＮ型バイポーラＴｒ３７により、電源電圧電
位Ｖｃｃ側へ流れるため、入出力回路３８は保護され
る。次に、本発明の第４実施例について説明する。図８
は本発明の第４実施例を示す半導体装置（保護素子）の
模式的断面図であり、図９はその半導体装置（保護素
子）の等価回路図である。
気が印加された場合は、第１実施例で説明したように、
保護用ＮＰＮ型バイポーラＴｒ３７により、電源電圧電
位Ｖｃｃ側へ流れるため、入出力回路３８は保護され
る。次に、本発明の第４実施例について説明する。図８
は本発明の第４実施例を示す半導体装置（保護素子）の
模式的断面図であり、図９はその半導体装置（保護素
子）の等価回路図である。
【００３１】図８に示すように、Ｐ型Ｓｉ基板４１上に
Ｎウェル４２を形成し、Ｎ+ 拡散層４４ａ／Ｐウェル４
３からなる保護用接合ダイオード４４が形成される位置
にのみＰウェル４３を形成し、Ｎ+ 拡散層４４ａ／Ｐウ
ェル４３からなる保護用接合ダイオード４４を形成して
いる。また、上記Ｐウェル４３を形成していないＮウェ
ル４２に、Ｐ+ 拡散層４５ａ／Ｎウェル４２からなる保
護用接合ダイオード４５を形成している。
Ｎウェル４２を形成し、Ｎ+ 拡散層４４ａ／Ｐウェル４
３からなる保護用接合ダイオード４４が形成される位置
にのみＰウェル４３を形成し、Ｎ+ 拡散層４４ａ／Ｐウ
ェル４３からなる保護用接合ダイオード４４を形成して
いる。また、上記Ｐウェル４３を形成していないＮウェ
ル４２に、Ｐ+ 拡散層４５ａ／Ｎウェル４２からなる保
護用接合ダイオード４５を形成している。
【００３２】保護用接合ダイオード４４のＮ+ 拡散層４
４ａ及び保護用接合ダイオード４５のＰ+ 拡散層４５ａ
は入出力パッド４６に接続されており、Ｐウェル４３は
Ｐ+拡散層５０ａ，５０ｂを介してグランド電位Ｖｓｓ
に、Ｎウェル４２はＮ+ 拡散層５０ｃ，５０ｄを介して
電源電圧電位Ｖｃｃに接続されている。Ｐ型Ｓｉ基板４
１は、またＰ+ 拡散層５０ｅ，５０ｆを介してグランド
電位Ｖｓｓもしくは基板電位Ｖｂｂに接続されている。
４ａ及び保護用接合ダイオード４５のＰ+ 拡散層４５ａ
は入出力パッド４６に接続されており、Ｐウェル４３は
Ｐ+拡散層５０ａ，５０ｂを介してグランド電位Ｖｓｓ
に、Ｎウェル４２はＮ+ 拡散層５０ｃ，５０ｄを介して
電源電圧電位Ｖｃｃに接続されている。Ｐ型Ｓｉ基板４
１は、またＰ+ 拡散層５０ｅ，５０ｆを介してグランド
電位Ｖｓｓもしくは基板電位Ｖｂｂに接続されている。
【００３３】この半導体装置の等価回路は、図９に示す
ように、Ｎ+ 拡散層４４ａ／Ｐウェル４３／Ｎウェル４
２で構成される保護用ＮＰＮ型バイポーラＴｒ４７とＰ
ウェル４３中に構成されるＮ+ 拡散層４４ａ／Ｐウェル
４３からなる保護用接合ダイオード４４及びＮウェル４
２中に構成されるＰ+ 拡散層４５ａ／Ｎウェル４２から
なる保護用接合ダイオード４５で構成される。
ように、Ｎ+ 拡散層４４ａ／Ｐウェル４３／Ｎウェル４
２で構成される保護用ＮＰＮ型バイポーラＴｒ４７とＰ
ウェル４３中に構成されるＮ+ 拡散層４４ａ／Ｐウェル
４３からなる保護用接合ダイオード４４及びＮウェル４
２中に構成されるＰ+ 拡散層４５ａ／Ｎウェル４２から
なる保護用接合ダイオード４５で構成される。
【００３４】以下、この第４実施例の半導体装置（保護
素子）の動作について説明する。入出力パッド４６に、
グランド電位Ｖｓｓに対して正の静電気が印加された場
合、保護用接合ダイオード４４の逆方向バイアスの耐圧
を入出力パッド４６のグランド電位Ｖｓｓに対する電位
が超えると、保護用接合ダイオード４４のアバランシェ
降状もしくはツェナー降状により、入出力パッド４６か
らグランド電位Ｖｓｓへ印加された電荷が流れることで
入出力回路４８を保護している。このとき保護用接合ダ
イオード４５の逆方向耐圧は、入出力回路の耐圧よりも
十分に低く、設定しなければならないが、この耐圧の設
定はＰウェル濃度をある程度高くすることで可能であ
る。
素子）の動作について説明する。入出力パッド４６に、
グランド電位Ｖｓｓに対して正の静電気が印加された場
合、保護用接合ダイオード４４の逆方向バイアスの耐圧
を入出力パッド４６のグランド電位Ｖｓｓに対する電位
が超えると、保護用接合ダイオード４４のアバランシェ
降状もしくはツェナー降状により、入出力パッド４６か
らグランド電位Ｖｓｓへ印加された電荷が流れることで
入出力回路４８を保護している。このとき保護用接合ダ
イオード４５の逆方向耐圧は、入出力回路の耐圧よりも
十分に低く、設定しなければならないが、この耐圧の設
定はＰウェル濃度をある程度高くすることで可能であ
る。
【００３５】次に、グランド電位Ｖｓｓに対して負の静
電気が印加された場合、保護用接合ダイオード４４は順
方向バイアスとなるため静電気はグランド電位Ｖｓｓへ
流れ入出力回路４８は保護される。電源電圧電位Ｖｃｃ
に対して正の静電気が印加された場合は、第３実施例で
説明したように電源電圧電位Ｖｃｃ側へ静電気は流れ、
電源電圧電位Ｖｃｃに対して負の静電気の場合も第１実
施例で説明したように保護用ＮＰＮ型バイポーラＴｒ４
７を介して電源電圧電位Ｖｃｃ側へ流れ、入出力回路４
８は保護される。
電気が印加された場合、保護用接合ダイオード４４は順
方向バイアスとなるため静電気はグランド電位Ｖｓｓへ
流れ入出力回路４８は保護される。電源電圧電位Ｖｃｃ
に対して正の静電気が印加された場合は、第３実施例で
説明したように電源電圧電位Ｖｃｃ側へ静電気は流れ、
電源電圧電位Ｖｃｃに対して負の静電気の場合も第１実
施例で説明したように保護用ＮＰＮ型バイポーラＴｒ４
７を介して電源電圧電位Ｖｃｃ側へ流れ、入出力回路４
８は保護される。
【００３６】なお、上記実施例ではＳｉ半導体に適用し
た例を説明したが、化合物半導体装置への適用も可能で
ある。また、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
た例を説明したが、化合物半導体装置への適用も可能で
ある。また、本発明は上記実施例に限定されるものでは
なく、本発明の趣旨に基づいて種々の変形が可能であ
り、これらを本発明の範囲から排除するものではない。
【００３７】
【発明の効果】以上のように、本発明によれば、以下の
ような効果を奏することができる。 （１）請求項１記載の発明によれば、第１の保護用ＭＯ
ＳＦＥＴ及び第２の保護用ＭＯＳＦＥＴの下部に、保護
用ＮＰＮ型バイポーラトランジスタが形成されるため、
従来のものに比して占有面積を低減することができ、保
護回路全体の面積が縮小されるため、半導体装置の面積
の縮小が可能となる。
ような効果を奏することができる。 （１）請求項１記載の発明によれば、第１の保護用ＭＯ
ＳＦＥＴ及び第２の保護用ＭＯＳＦＥＴの下部に、保護
用ＮＰＮ型バイポーラトランジスタが形成されるため、
従来のものに比して占有面積を低減することができ、保
護回路全体の面積が縮小されるため、半導体装置の面積
の縮小が可能となる。
【００３８】また、保護用ＭＯＳＦＥＴがＰ型半導体基
板とＮウェルで完全に分離されたＰウェル中に形成され
ているため、例えば、ＤＲＡＭ等で用いている基板電位
発生回路を用いてＰ型半導体基板に基板電位が供給され
ていたとしても、注入された静電気は、Ｐ型半導体基板
には注入されず、全てグランド電位Ｖｓｓもしくは電源
電圧電位Ｖｃｃへ流れるため、Ｐ型半導体基板を介して
の出力ＭＯＳＦＥＴへの影響は抑制される。
板とＮウェルで完全に分離されたＰウェル中に形成され
ているため、例えば、ＤＲＡＭ等で用いている基板電位
発生回路を用いてＰ型半導体基板に基板電位が供給され
ていたとしても、注入された静電気は、Ｐ型半導体基板
には注入されず、全てグランド電位Ｖｓｓもしくは電源
電圧電位Ｖｃｃへ流れるため、Ｐ型半導体基板を介して
の出力ＭＯＳＦＥＴへの影響は抑制される。
【００３９】（２）請求項２記載の発明によれば、Ｎ+
拡散層／Ｐウェル／Ｎウェルの保護用ＮＰＮ型バイポー
ラトランジスタ上に保護用Ｎ型ＭＯＳＦＥＴを構成する
ようにしたので、保護素子面積を縮小するとが可能とな
る。かつ、電源電圧電位Ｖｃｃに対しての入出力パッド
への静電気保護に保護用Ｐ型ＭＯＳＦＥＴを形成するよ
うにしたので、対電源電圧電位Ｖｃｃの静電気耐量のさ
らなる改善が見込まれる。
拡散層／Ｐウェル／Ｎウェルの保護用ＮＰＮ型バイポー
ラトランジスタ上に保護用Ｎ型ＭＯＳＦＥＴを構成する
ようにしたので、保護素子面積を縮小するとが可能とな
る。かつ、電源電圧電位Ｖｃｃに対しての入出力パッド
への静電気保護に保護用Ｐ型ＭＯＳＦＥＴを形成するよ
うにしたので、対電源電圧電位Ｖｃｃの静電気耐量のさ
らなる改善が見込まれる。
【００４０】（３）請求項３記載の発明によれば、Ｎ+
拡散層／Ｐウェル／Ｎウェルの保護用ＮＰＮ型バイポー
ラトランジスタ上に保護用Ｎ型ＭＯＳＦＥＴを構成する
ようにしたので、保護素子面積を縮小することが可能で
あり、かつ、電源電圧電位Ｖｃｃに対する静電気保護素
子がＰ+ 拡散層／Ｎウェルの保護用接合ダイオードだけ
で構成することができるため、さらなる面積の縮小が可
能である。
拡散層／Ｐウェル／Ｎウェルの保護用ＮＰＮ型バイポー
ラトランジスタ上に保護用Ｎ型ＭＯＳＦＥＴを構成する
ようにしたので、保護素子面積を縮小することが可能で
あり、かつ、電源電圧電位Ｖｃｃに対する静電気保護素
子がＰ+ 拡散層／Ｎウェルの保護用接合ダイオードだけ
で構成することができるため、さらなる面積の縮小が可
能である。
【００４１】（４）請求項４記載の発明によれば、Ｎ+
拡散層／Ｐウェル／Ｎウェルの保護用ＮＰＮ型バイポー
ラトランジスタ上にＮ+ 拡散層／Ｐウェルの保護用接合
ダイオードを構成するようにしたので、保護素子面積を
縮小することが可能となる。また、保護素子としてＮ+
拡散層／Ｐウェル及びＰ+ 拡散層／Ｎウェルの保護用接
合ダイオードを形成するようにしたので、ＭＯＳＦＥＴ
型保護素子に比較し、ゲートを形成する必要がなく、そ
のため保護素子面積をより縮小することが可能である。
拡散層／Ｐウェル／Ｎウェルの保護用ＮＰＮ型バイポー
ラトランジスタ上にＮ+ 拡散層／Ｐウェルの保護用接合
ダイオードを構成するようにしたので、保護素子面積を
縮小することが可能となる。また、保護素子としてＮ+
拡散層／Ｐウェル及びＰ+ 拡散層／Ｎウェルの保護用接
合ダイオードを形成するようにしたので、ＭＯＳＦＥＴ
型保護素子に比較し、ゲートを形成する必要がなく、そ
のため保護素子面積をより縮小することが可能である。
【図１】本発明の第１実施例を示す半導体装置の模式的
断面図である。
断面図である。
【図２】本発明の第１実施例を示す半導体装置の等価回
路図である。
路図である。
【図３】従来の半導体装置の等価回路図である。
【図４】本発明の第２実施例を示す半導体装置の模式的
断面図である。
断面図である。
【図５】本発明の第２実施例を示す半導体装置の等価回
路図である。
路図である。
【図６】本発明の第３実施例を示す半導体装置の模式的
断面図である。
断面図である。
【図７】本発明の第３実施例を示す半導体装置の等価回
路図である。
路図である。
【図８】本発明の第４実施例を示す半導体装置の模式的
断面図である。
断面図である。
【図９】本発明の第４実施例を示す半導体装置の等価回
路図である。
路図である。
１１，２１，３１，４１ Ｐ型Ｓｉ基板 １１ａ，１３ａ，２５ｃ，３０ａ，３０ｂ，３０ｅ，３
０ｆ，３５ａ，４０ａ，４０ｄ，４０ｅ，４５ａ，５０
ａ，５０ｂ，５０ｅ，５０ｆ Ｐ+ 拡散層 １２，２２，３２，４２ Ｎウェル １２ａ Ｎ+ 拡散層 １３，２３，３３，４３ Ｐウェル（Ｐ+ 拡散層） １４，１５，２４，３４ 保護用Ｎ型ＭＯＳＦＥＴ １４ａ，１５ａ，２４ａ，２５ａ，３４ａ ゲート １４ｂ，１５ｂ，２４ｂ，２５ｂ，３４ｂ ソース １４ｃ，１５ｃ，２４ｃ，２５ｃ，３４ｃ ドレイン
（Ｎ+ 拡散層） １６，２６，３６，４６ 入出力パッド １７，２７，３７，４７ 保護用ＮＰＮ型バイポーラ
Ｔｒ １８，２８，３８，４８ 入出力回路（入出力素子） １９ フィールド酸化膜 ２５ 保護用Ｐ型ＭＯＳＦＥＴ ３０ｃ，３０ｄ，４０ｂ，４０ｃ，４４ａ，５０ｃ，５
０ｄ Ｎ+ 拡散層 ３５，４４，４５ 保護用接合ダイオード
０ｆ，３５ａ，４０ａ，４０ｄ，４０ｅ，４５ａ，５０
ａ，５０ｂ，５０ｅ，５０ｆ Ｐ+ 拡散層 １２，２２，３２，４２ Ｎウェル １２ａ Ｎ+ 拡散層 １３，２３，３３，４３ Ｐウェル（Ｐ+ 拡散層） １４，１５，２４，３４ 保護用Ｎ型ＭＯＳＦＥＴ １４ａ，１５ａ，２４ａ，２５ａ，３４ａ ゲート １４ｂ，１５ｂ，２４ｂ，２５ｂ，３４ｂ ソース １４ｃ，１５ｃ，２４ｃ，２５ｃ，３４ｃ ドレイン
（Ｎ+ 拡散層） １６，２６，３６，４６ 入出力パッド １７，２７，３７，４７ 保護用ＮＰＮ型バイポーラ
Ｔｒ １８，２８，３８，４８ 入出力回路（入出力素子） １９ フィールド酸化膜 ２５ 保護用Ｐ型ＭＯＳＦＥＴ ３０ｃ，３０ｄ，４０ｂ，４０ｃ，４４ａ，５０ｃ，５
０ｄ Ｎ+ 拡散層 ３５，４４，４５ 保護用接合ダイオード
Claims (4)
- 【請求項１】 入出力回路に保護用素子を具備する半導
体装置において、（ａ）Ｐ型半導体基板上に形成される
Ｎ型ウェルと、（ｂ）該Ｎ型ウェル内に形成されるＰ型
ウェルと、（ｃ）該Ｐ型ウェル内に形成される第１及び
第２の保護用Ｎ型ＭＯＳＦＥＴと、（ｄ）該第１及び第
２の保護用Ｎ型ＭＯＳＦＥＴのドレインとなるＮ+ 拡散
層が接続される入出力端子と、（ｅ）前記第１及び第２
の保護用Ｎ型ＭＯＳＦＥＴのドレインとなるＮ+ 拡散層
／前記Ｐ型ウェル／前記Ｎ型ウェルから構成される保護
用ＮＰＮ型バイポーラトランジスタとを有し、（ｆ）前
記第１の保護用Ｎ型ＭＯＳＦＥＴのソースとなるＮ+ 拡
散層をグランド電位Ｖｓｓに接続し、かつ、前記第２の
保護用Ｎ型ＭＯＳＦＥＴのソースとなるＮ+ 拡散層を電
源電圧電位Ｖｃｃに接続し、前記Ｐ型ウェルをグランド
電位Ｖｓｓに、Ｎ型ウェルを電源電圧電位Ｖｃｃに接続
するようにしたことを特徴とする半導体装置。 - 【請求項２】 入出力回路に保護用素子を具備する半導
体装置において、（ａ）Ｐ型半導体基板上に形成される
Ｎ型ウェルと、（ｂ）該Ｎ型ウェル内に形成されるＰ型
ウェルと、（ｃ）該Ｐ型ウェル内に形成される保護用Ｎ
型ＭＯＳＦＥＴと、（ｄ）前記Ｐ型ウェルが形成されて
いる領域以外の前記Ｎ型ウェルに形成される保護用Ｐ型
ＭＯＳＦＥＴと、（ｅ）前記保護用Ｎ型ＭＯＳＦＥＴの
ドレインとなるＮ+ 拡散層、及び前記保護用Ｐ型ＭＯＳ
ＦＥＴのドレインとなるＰ+ 拡散層が接続される入出力
端子と、（ｆ）前記保護用Ｎ型ＭＯＳＦＥＴのドレイン
となるＮ+ 拡散層／前記Ｐ型ウェル／前記Ｎ型ウェルか
ら構成される保護用ＮＰＮ型バイポーラトランジスタと
を有し、（ｇ）前記保護用Ｎ型ＭＯＳＦＥＴのソースと
なるＮ+ 拡散層をグランド電位Ｖｓｓに接続し、前記保
護用Ｐ型ＭＯＳＦＥＴのソースとなるＰ+ 拡散層を電源
電圧電位Ｖｃｃに接続し、前記Ｐ型ウェルをグランド電
位Ｖｓｓに、前記Ｎ型ウェルを電源電圧電位Ｖｃｃに接
続するようにしたことを特徴とする半導体装置。 - 【請求項３】 入出力回路に保護用素子を具備する半導
体装置において、（ａ）Ｐ型半導体基板上に形成される
Ｎ型ウェルと、（ｂ）該Ｎ型ウェル内に形成されるＰ型
ウェルと、（ｃ）該Ｐ型ウェル内に形成される保護用Ｎ
型ＭＯＳＦＥＴと、（ｄ）前記Ｎ型ウェル中に形成され
Ｐ+ 拡散層／Ｎ型ウェルからなる保護用接合ダイオード
と、（ｅ）前記保護用Ｎ型ＭＯＳＦＥＴのドレインとな
るＮ+ 拡散層及び前記Ｎ型ウェルに形成されるＰ+ 拡散
層が接続される入出力端子と、（ｆ）前記保護用Ｎ型Ｍ
ＯＳＦＥＴのドレインとなるＮ+ 拡散層／前記Ｐ型ウェ
ル／前記Ｎ型ウェルから構成される保護用ＮＰＮ型バイ
ポーラトランジスタとを有し、（ｇ）前記保護用Ｎ型Ｍ
ＯＳＦＥＴのソースとなるＮ+ 拡散層をグランド電位Ｖ
ｓｓに接続し、前記Ｐ型ウェルをグランド電位Ｖｓｓ
に、前記Ｎ型ウェルを電源電圧電位Ｖｃｃに接続するよ
うにしたことを特徴とする半導体装置。 - 【請求項４】 入出力回路に保護用素子を具備する半導
体装置において、（ａ）Ｐ型半導体基板上に形成される
Ｎ型ウェルと、（ｂ）該Ｎ型ウェル内に形成されるＰ型
ウェルと、（ｃ）前記Ｐ型ウェルに形成されるＮ+ 拡散
層及び前記Ｎ型ウェルに形成されるＰ+ 拡散層が接続さ
れる入出力端子と、（ｄ）前記Ｐ型ウェルに形成される
Ｎ+ 拡散層／Ｐ型ウェルからなる第１の保護用接合ダイ
オードと、（ｅ）前記Ｎ型ウェル中に形成されＰ+ 拡散
層／Ｎ型ウェルからなる第２の保護用接合ダイオード
と、（ｆ）前記Ｐ型ウェルに形成されるＮ+ 拡散層／前
記Ｐ型ウェル／前記Ｎ型ウェルから構成される保護用Ｎ
ＰＮ型バイポーラトランジスタとを有し、（ｇ）前記Ｐ
型ウェルをグランド電位Ｖｓｓに、前記Ｎ型ウェルを電
源電圧電位Ｖｃｃに接続するようにしたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19003195A JPH0945853A (ja) | 1995-07-26 | 1995-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19003195A JPH0945853A (ja) | 1995-07-26 | 1995-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945853A true JPH0945853A (ja) | 1997-02-14 |
Family
ID=16251220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19003195A Withdrawn JPH0945853A (ja) | 1995-07-26 | 1995-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945853A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066246A (ja) * | 2009-09-17 | 2011-03-31 | Seiko Instruments Inc | 静電気保護用半導体装置 |
| WO2013038616A1 (ja) * | 2011-09-16 | 2013-03-21 | パナソニック株式会社 | 半導体集積回路装置 |
| CN108933141A (zh) * | 2017-05-26 | 2018-12-04 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
-
1995
- 1995-07-26 JP JP19003195A patent/JPH0945853A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066246A (ja) * | 2009-09-17 | 2011-03-31 | Seiko Instruments Inc | 静電気保護用半導体装置 |
| CN102024792A (zh) * | 2009-09-17 | 2011-04-20 | 精工电子有限公司 | 静电保护用半导体装置 |
| US9653452B2 (en) | 2011-09-16 | 2017-05-16 | Socionext Inc. | Semiconductor integrated circuit device having an ESD protection circuit |
| US8994111B2 (en) | 2011-09-16 | 2015-03-31 | Panasonic Corporation | Semiconductor integrated circuit device |
| US9224725B2 (en) | 2011-09-16 | 2015-12-29 | Socionext Inc. | Semiconductor integrated circuit device |
| US9385113B2 (en) | 2011-09-16 | 2016-07-05 | Socionext Inc. | Semiconductor integrated circuit device |
| WO2013038616A1 (ja) * | 2011-09-16 | 2013-03-21 | パナソニック株式会社 | 半導体集積回路装置 |
| US9871033B2 (en) | 2011-09-16 | 2018-01-16 | Socionext Inc. | Semiconductor integrated circuit device |
| US10096593B2 (en) | 2011-09-16 | 2018-10-09 | Socionext Inc. | Semiconductor integrated circuit device having an ESD protection circuit |
| US10446540B2 (en) | 2011-09-16 | 2019-10-15 | Socionext Inc. | Semiconductor integrated circuit device |
| US10658355B2 (en) | 2011-09-16 | 2020-05-19 | Socionext Inc. | Semiconductor integrated circuit device |
| CN108933141A (zh) * | 2017-05-26 | 2018-12-04 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN108933141B (zh) * | 2017-05-26 | 2023-12-01 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021001 |