JP2011066246A - 静電気保護用半導体装置 - Google Patents

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Abstract

【課題】高耐圧の内部素子をＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズから保護する静電保護回路装置を提供する。
【解決手段】ＥＳＤ保護素子のガードリングとラッチアップ試験の過電流ノイズから保護するラッチアップ保護ダイオードのカソードを共有することにより、ＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズの両方のノイズから、内部回路を保護しつつ、静電保護回路装置のサイズ縮小を図ることができる。
【選択図】図１

Description

本発明は、高耐圧な半導体集積回路の静電気保護用半導体装置に関する。
半導体集積回路は、外部端子から印加される過電流ノイズ（例えばＥＳＤ (Electrostatic Discharge) やラッチアップ試験が想定するような過電流パルスによって、内部回路が破壊するのを防ぐために、通常外部端子と内部回路の間に静電保護回路が設けられている。上記の静電保護回路は、例えばＩ/Ｏ端子に過電流ノイズが印加された場合、Ｉ/Ｏ端子の電圧が半導体集積回路の最大動作電圧よりも数ボルト程度高い電圧（以下、トリガー電圧と呼ぶ）になったとき動作し、過電流ノイズを接地端子或いは、電源端子に流すように設計される。この目的を満たす最も簡単な方法としては、ダイオード(逆方向接続)、ゲートをオフしたＭＯＳトランジスタ、サイリスタなど、ある印加電圧までは電流を流さないが、ある印加電圧以上になると急激に電流が流れるような特性を持つ素子を静電保護素子としてＩ/Ｏ端子と接地端子の間に接続することによって実現できる。上記のような静電保護素子を備えた半導体集積回路の過電流ノイズに対する耐量は、ＥＳＤシミュレータやラッチアップシミュレータなどのシミュレータを用いて評価される。
より耐圧の高い半導体集積回路を作製しようとする場合、保護するために用いられる静電保護素子は、より高いトリガー電圧で過電流ノイズを接地端子或いは電源端子へ流すことが出来なければならず、ジュール熱による破壊に関してより強い素子でなければならない。更に、過電流ノイズのパルス幅に関しても、時間的に長いパルス幅の方が、ジュール熱による破壊に関して厳しい条件となる。特にラッチアップ試験に用いられる過電流ノイズのパルス幅は、数msオーダーと他のノイズに比べ時間が長いため、静電保護素子自体の破壊に関して特に注意が必要である。
ジュール熱によって静電保護素子自体が破壊しないようにするためには、電流が流れる断面の単位面積当たりの電流密度を下げて、発熱を抑制することが必要であるが、素子サイズの拡大につながるので、コストの観点から際限なく大きくすることは出来ない。また、過電流ノイズが印加される際の各端子の状態によっても、保護の方法が異なってくる。例えば、ＥＳＤの場合は、ノイズが印加される端子と接地端子以外の端子はオープンの状態でノイズが印加されるので、ノイズを逃がす端子は接地端子しか無いが、ラッチアップ試験の過電流ノイズの場合は、電源端子と接地端子をそれぞれ通電した状態で、残りの端子に過電流ノイズを印加するので、過電流ノイズを逃がせる端子は、電源端子と接地端子の2つになるといった具合である。
特開２００５−７２６０７号公報
上記のように、より耐圧の高い内部回路を保護する場合、チップサイズを大きくせずに、ＥＳＤの過電流ノイズ及びラッチアップシミュレータの試験パルスのような数msオーダーのパルス幅の過電流ノイズから保護する方法として、第１の従来例（図４）或いは第２の従来例（図５）のような保護回路が考えられた。
第１の従来例（図４）は、ＥＳＤの過電流ノイズから保護するためにＩ/Ｏ端子２と接地端子３の間に接続された保護ダイオード５とラッチアップ試験の過電流ノイズを保護するために電源端子１とＩ/Ｏ端子２との間に接続された保護ダイオード４で構成された保護回路である。例えばＩ/Ｏ端子２にＥＳＤの過電流ノイズが印加される場合、電源端子１は接続されないので、Ｉ/Ｏ端子２と接地端子３の間に接続した保護ダイオード５が降伏し、前記過電流ノイズを接地端子３に逃がすことができる。ラッチアップ試験の場合においては、電源端子１には電源が接続され最大動作電圧に電位が維持される。例えばこの状態でＩ/Ｏ端子２に過電流ノイズが印加されると、過電流ノイズは、Ｉ/Ｏ端子２の電位が（電源端子１の電位＋保護ダイオード４の拡散電位）以上になったときに、Ｉ/Ｏ端子３と電源端子１の間に接続された保護ダイオード４を通り、順方向で電源端子１に流れることになる。
第２の従来例（図５）は、ＥＳＤの過電流ノイズから保護するためにＩ/Ｏ端子７と接地端子８の間に接続されたオフＭＯＳ型電界効果トランジスタ１０とラッチアップ試験の過電流ノイズを保護するために電源端子６とＩ/Ｏ端子７との間に接続された保護ダイオード９で構成された保護回路である。例えばＩ/Ｏ端子７にＥＳＤの過電流ノイズが印加される場合、電源端子６は接続されないので、Ｉ/Ｏ端子７と接地端子８の間に接続したゲートがオフされたＭＯＳ型電界効果トランジスタ１０が降伏し、前記過電流ノイズを接地端子８に逃がすことができる。ラッチアップ試験の場合においては、電源端子６には電源が接続され最大動作電圧に電位が維持される。例えばこの状態でＩ/Ｏ端子７に過電流ノイズが印加されると、過電流ノイズは、Ｉ/Ｏ端子７の電位が（電源端子６の電位＋保護ダイオード９の拡散電位）以上になったときに、Ｉ/Ｏ端子７と電源端子６の間に接続された保護ダイオード９を通り、順方向で電源端子６に流れることになる。
前記従来例のような静電保護回路を実際に作る場合に考慮すべきことは、静電保護素子に過電流ノイズが印加された場合、過電流ノイズによって電子及び正孔が発生し、内部素子間の寄生バイポーラトランジスタをオンする可能性があるということである。過電流ノイズによって発生した電子及び正孔を吸収、或いは内部回路への拡散を抑制し、内部素子間の寄生バイポーラトランジスタがオンすることを防ぐ方法として、例えば電源端子に接続され電位が固定された基板と逆の導電型の拡散領域（以下ガードリングと呼ぶ）と例えば接地端子に接続され電位が固定された基板と同じ導電型のガードリングの２つのリングで保護素子の周囲を囲むということが挙げられる。
従来例のような静電保護回路を実際につくろうとした場合、図６に示すとおり、例えばＰ型半導体基板上に、ＥＳＤの過電流ノイズから保護するＥＳＤ保護素子として例えばゲートをオフしたＮチャネル型ＭＯＳトランジスタ１９を設け、前記Ｎチャネル型ＭＯＳトランジスタ１９のドレインを電源端子、ソース及びゲート及びバックゲートを接地端子にそれぞれ接続し、その周囲を基板と同じ導電型のガードリングとして例えばＰ型ウェル１３及び接地端子とコンタクトをとるための例えばＰ型高濃度領域１４を設け、更にその外周を基板と逆の導電型のガードリングとして例えばＮ型ウェル１１及び接地端子とコンタクトをとるための例えばＮ型高濃度領域１２で構成される保護素子１００を設け、更にラッチアップ試験の過電流ノイズから保護するラッチアップ保護ダイオードとして、例えばＰ型高濃度領域１７をアノード、例えばＮ型ウェル１５及び例えばＮ型高濃度領域１６をカソードとしたラッチアップ保護ダイオード１８を設け、前記アノードをＩ/Ｏ端子、前記カソードを電源端子にそれぞれ接続し、その周囲を同じ導電型のガードリングとして例えばＰウェル１３及び接地端子とコンタクトをとるための例えばＰ型高濃度領域１４を設け、更にその外周を基板と逆の導電型のガードリングとして例えばＮ型ウェル１１及び接地端子とコンタクトをとるための例えばＮ型高濃度領域１２で構成される静電保護回路装置１０１を設けるような構成になる。
上記従来例のような静電保護回路装置を作る場合の問題点としては、ＥＳＤの過電流ノイズから保護するＮチャンネル型のゲートがオフされたＭＯＳ型電界効果トランジスタ１９とラッチアップ試験の過電流ノイズから保護するラッチアップ保護ダイオード１８の２つの保護素子が必要となり、それぞれの素子を基板と同じ導電型のガードリング１１と、基板と逆の導電型のガードリング１３で囲わなければならず、チップ面積が大きくなってしまうということが挙げられる。
上記課題を解決するたに、本発明に係る静電気保護用半導体装置は、Ｉ/Ｏ端子と接地端子の間に接続されたＥＳＤ保護素子と、ラッチアップ試験の過電流ノイズから保護するラッチアップ保護ダイオードである前記ＥＳＤ保護素子のガードリングをカソードとして電源端子に接続され、Ｉ/Ｏ端子をアノードとして接続されたダイオードとを有する保護回路を含むようにした。更に、アノードからカソードを通り抜け基板に流れるキャリアが多い場合には、前記キャリアが内部回路の寄生バイポーラトランジスタをオンさせることがあるので、前記ＥＳＤ保護素子のガードリングに前記ガードリングと同じ極性を持つ埋め込み拡散領域を追加することにより、基板に流れるキャリアを抑制し、前記寄生バイポーラトランジスタをオンさせるのを防ぎつつ、ＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズの両方のノイズから、内部回路を保護することができるようにした。
ＥＳＤ保護素子のガードリングとラッチアップ試験の過電流ノイズから保護するラッチアップ保護ダイオードのカソードを共有することにより、ＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズの両方のノイズから、内部回路を保護しつつ、保護素子のサイズ縮小を図ることができる。
本発明の第１の実施形態に係る静電気保護用半導体装置の平面図。 本発明の第１の実施形態に係る静電気保護用半導体装置の断面図。 本発明の第２の実施形態に係る静電気保護用半導体装置の断面図。 第１の従来例に係る保護回路図。 第２の従来例に係る保護回路図。 第２の従来例に係る保護回路の平面図。
以下、本発明を実施するための最良の形態について、図面に基づいて説明する。なお、以下の説明においてはＩ/Ｏ端子あるいは入出力端子という語句はいわゆる入出力端子だけではなく、入力のみの端子および出力のみの端子も含むものとして使用する。
図１は、本発明の第１の実施形態に係る静電気保護用半導体装置１０２の平面図である。
静電気保護用半導体装置１０２は以下のような構成である。例えば抵抗が20〜30ΩcnのＰ型シリコン基板表面に、ＥＳＤの過電圧ノイズから保護するＥＳＤ保護素子１９として、例えばゲートがオフされたＮチャネルＭＯＳ型電界効果トランジスタを設け、前記ＮチャンネルＭＯＳ型電界効果トランジスタ１９の周囲に第１導電型ガードリングとして例えば不純物がボロンとして濃度は1×1016cm-3程度で例えば深さ10um〜15umのＰ型ウェル領域１３を設け、前記Ｐ型ウェル領域１３上に例えば接地端子とコンタクトをとるためのＰ型高濃拡散領域１４として例えば不純物がボロンとして濃度は1×1020cm-3程度の領域を設ける。
次いで、前記Ｐウェルの周囲に第２導電型ガードリングとして例えば不純物がリンとして濃度は1×1016cm-3程度で例えば深さ10um〜15umのＮ型ウェル領域１１を設け、前記Ｎ型ウェル領域１１の一部にラッチアップ試験の過電流ノイズから保護する保護ダイオードのアノードとして例えば不純物がボロンとして濃度は1×1020cm-3程度のP型高濃度領域１７を設ける。前記Ｎ型ウェル領域１１は、前記保護ダイオードのカソードと前記２導電型ガードリングを兼ねることになる。
次いで、前記N型ウェル領域１１の例えば電源端子へのコンタクトとして、前記Ｎ型ウェル領域１１内に前記P型高濃度領域１７と前記Ｐ型ウェル領域１３を囲むように、例えば不純物がリンとして濃度は1×1020cm-3程度のＮ型高濃度領域１２を設けるという構成である。そして、前記ＮチャンネルオフＭＯＳ型電界効果トランジスタ１９のドレインと前記保護ダイオードのアノードであるＰ型高濃度領域１７をＩ/Ｏ端子に接続し、第１導電型ガードリングのＰ型高濃拡散領域１４を接地端子に接続し、第２導電型ガードリングのコンタクトと前記保護ダイオードのカソードを兼ねたＮ型高濃度領域１２を電源端子に接続することにより、第２の従来例（図５）と同じ回路構成を有する静電気保護用半導体装置となる。
本実施例においては、ＥＳＤ保護素子１９としてゲートがオフされたNチャネルＭＯＳ型電界効果トランジスタを用いた場合について説明したが、ＥＳＤ保護素子１９としては、この他に保護ダイオード、サイリスタを用いることも可能である。
Ｐ型高濃度領域１７からＰ型高濃度領域１７を囲むＮ型高濃度領域１２までの距離は、ラッチアップ試験の過電流ノイズがＩ/Ｏ端子に印加された場合の前記過電流ノイズがＮ型高濃度領域１２を通過して、基板へ流れないようなサイズに設定しなければならない。前記過電流ノイズが基板へ流れる原因は、アノードにあたるＰ型高濃度領域１７からＮ型ウェル領域１１へ注入された少数キャリアがＮ型ウェル領域１１内で再結合せず、再結合できなかった少数キャリアが、Ｐ型基板に到達してしまうからである。よって、Ｎ型ウェル領域１１を十分広くとる必要がある。Ｐ型高濃度領域１７とＮ型高濃度領域１２の端までの横方向の距離２０を例えば10um程度に設定する。
図２は、本発明の第１の実施形態に係る静電気保護用半導体装置１０２の切断線Ａ−Ａにおける断面図である。ラッチアップ試験の過電流ノイズがＩ/Ｏ端子に印加された場合において、前記過電流ノイズがＮ型高濃度領域１２を通過して、基板端子へ流れる電流量は、ラッチアップ試験の過電流ノイズから保護するダイオードのアノードとカソード間の縦方向の距離２１で律速される場合がある。そこで、このような場合に好適な実施例として、本発明の第２の実施形態に係る静電気保護用半導体装置１０４の断面図を図３に示す。本実施形態では、実施例１のＮ型ウェル領域１１の下に例えば不純物がリンとして濃度は1×1016cm-3程度のＮ型埋め込み領域２２を設ける。このような構成とすることで、この部分での再結合するキャリアが増えるので、Ｎ型高濃度領域１２を通過して基板へ流れる電流が減り、内部素子間の寄生バイポーラトランジスタがオンすることを抑制しつつ、ＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズの両方のノイズから、内部回路を保護し、更に保護素子のサイズ縮小を図ることができる。なお、アノードとカソード間の縦方向の距離２３は、例えば20um程度が好ましい。
１、６ 電源端子
２、７ Ｉ/Ｏ端子
３、８ 接地端子
４、５、６ 保護ダイオード
１０ ゲートをオフとしたＮチャネルＭＯＳ型電界効果トランジスタ
１１、１５ Ｎ型ウェル
１２、１６ Ｎ型高濃度領域
１３ Ｐ型ウェル
１４、１７ Ｐ型高濃度領域
１８ ラッチアップ保護ダイオード
１９ ＥＳＤ保護素子
２０ Ｐ型高濃度領域１７とＮ型高濃度領域１２の端までの横方向の距離
２１、２３ アノードとカソード間の縦方向の距離
２２ Ｎ型埋め込み領域
１００、１０１ 保護素子
１０２ 本発明の第１の実施形態に係る静電気保護用半導体装置
１０４ 本発明の第２の実施形態に係る静電気保護用半導体装置

Claims (5)

  1. 半導体基板と、
    前記半導体基板の表面に配置され、入出力端子と接地端子の間に接続されたＥＳＤ保護素子と、
    前記ＥＳＤ保護素子を囲む前記半導体基板と同導電型の第１のウェル領域と、
    前記第１のウェル領域上で前記ＥＳＤ保護素子を囲むように設けられた前記半導体基板と同導電型の第１の高濃度基板領域と、
    前記第１のウェル領域の外側を囲む前記半導体基板と逆導電型の第２のウェル領域と、
    前記第２のウェル領域内に設けられた基板と同導電型の高濃度アノード領域と、
    前記高濃度アノード領域と前記第１のウェル領域とをそれぞれ囲むとともにその一部を共用するように前記第２のウェル領域内に配置された前記半導体基板と逆導電型の第２の高濃度拡散領域とを備え、
    前記高濃度アノード領域は前記入出力端子に接続され、
    前記第１の高濃度基板領域は前記接地端子に接続され、
    前記第２の高濃度拡散領域は電源端子に接続されている静電気保護用半導体装置。
  2. 前記ＥＳＤ保護素子は、アノードが前記入出力端子に接続され、カソードが前記接地端子に接続された保護ダイオードである請求項１に記載の静電気保護用半導体装置。
  3. 前記ＥＳＤ保護素子は、ドレインが前記入出力端子に接続され、ソースとゲートとバックゲートが前記接地端子に接続されたＭＯＳトランジスタである請求項１に記載の静電気保護用半導体装置。
  4. 前記ＥＳＤ保護素子は、アノードが前記入出力端子に接続され、カソードが前記接地端子に接続されたたサイリスタである請求項１に記載の静電気保護用半導体装置。
  5. 再結合するキャリアを増やすために前記第２のウェル領域の下に前記第２のウェルと同じ導電型の埋め込み層をさらに有する請求項１記載の静電気保護用半導体装置。
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