WO2016148156A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
WO2016148156A1
WO2016148156A1 PCT/JP2016/058211 JP2016058211W WO2016148156A1 WO 2016148156 A1 WO2016148156 A1 WO 2016148156A1 JP 2016058211 W JP2016058211 W JP 2016058211W WO 2016148156 A1 WO2016148156 A1 WO 2016148156A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor region
semiconductor
region
type
diffusion region
Prior art date
Application number
PCT/JP2016/058211
Other languages
English (en)
French (fr)
Inventor
善昭 豊田
英明 片倉
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to CN201680002320.8A priority Critical patent/CN106796917B/zh
Priority to JP2017506574A priority patent/JP6341331B2/ja
Publication of WO2016148156A1 publication Critical patent/WO2016148156A1/ja
Priority to US15/447,088 priority patent/US10141299B2/en
Priority to US16/189,583 priority patent/US10720421B2/en
Priority to US16/894,364 priority patent/US10964686B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • the power supply circuit 112 is composed of a high-breakdown-voltage circuit element (not shown), receives a power supply voltage potential (VCC terminal potential) of the n-type semiconductor substrate, and outputs a low potential to the circuit element 111, thereby generating a lateral n-channel.
  • a power supply voltage is supplied to various inverter circuits including the MOSFET 120 and the circuit element 111.
  • Such a vehicle-mounted power IC is required to have a high surge resistance.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the ninth semiconductor region has a second conductivity type impurity concentration higher than that of the fourth semiconductor region.
  • the MOS gate structure of the vertical MOSFET 10 is a general trench gate structure including a trench 3, a gate insulating film 4, a gate electrode 5, a p-type base region 6, an n + type source region 7 and a p ++ type contact region 8. is there.
  • the planar layout of the MOS gate structure of the vertical MOSFET 10 is not shown.
  • the n + -type source region 7 and the p ++ -type contact region 8 are connected to a source electrode (source terminal), and the source terminal is connected to an output terminal (on the front side of the substrate via a wiring layer (not shown)).
  • OUT terminal The drain electrode (drain terminal (second electrode)) 9 of the vertical MOSFET 10 connected to the back surface of the substrate (the back surface of the n + type support substrate 1) is, for example, a power supply voltage potential VCC terminal.
  • n + -type diffusion region 33 may be in contact with the p ++ -type contact region 32 may be spaced apart a p ++ type contact region 32.
  • p + -type diffusion region 34 may be in contact with the n + -type diffusion region 33 may be spaced apart with n + -type diffusion region 33.
  • the depth of the p + -type diffusion region 34 is deeper than the depth of the p ⁇ -type diffusion region 31, and a vertical diode is formed by the pn junction between the p + -type diffusion region 34 and the n ⁇ -type epitaxial layer 2.
  • the current I2a flowing to the n + type source region 22 side becomes a base current, and the parasitic bipolar element T2 including the n + type source region 22, the p ⁇ type base region 21 and the n ⁇ type epitaxial layer 2 is turned on, and snapback is performed. To do. At this time, the voltage applied to the circuit unit decreases to a voltage Vh2 lower than the breakdown voltage Vbv2 of the vertical diode D2.
  • each diffusion region of the protection element portion can be simultaneously formed by the same impurity implantation and impurity diffusion step as each diffusion region having the same impurity concentration and depth in the circuit portion. Therefore, it is not necessary to add a new process, and the cost increase can be suppressed.
  • the protection element portion and the circuit portion are formed in the same diffusion layer by simultaneously forming the diffusion region of the protection element portion and the diffusion region of the circuit portion by the same impurity implantation and impurity diffusion step. Due to the configuration, the variation in the snapback start current of the parasitic bipolar element due to the process variation is the same in the protection element unit and the circuit unit. Therefore, the balance of the current magnitude relationship at the start of the snapback of the parasitic bipolar element is maintained in the protection element section and the circuit section, and a stable protection operation against process variations becomes possible.
  • the width x11 of the p + -type diffusion region 44 is changed from the vicinity of the outer periphery of the p ⁇ -type base region 21 to the n + -type source region 22 in a portion facing the n + -type source region 22 of the lateral n-channel MOSFET 20. Wide enough to reach.
  • the p + type diffusion region 44 may be arranged so as to overlap a part of the n + type source region 22.
  • p + -type diffusion width of the p ++ type contact region 45 which is selectively provided inside the region 44 x12 may be widely depending on the width x11 of the p + -type diffusion region 44.
  • the p ++ type contact region 45 may be in contact with the n + type source region 22.
  • FIG. 11 is a cross-sectional view illustrating the structure of the semiconductor device according to the sixth embodiment.
  • FIG. 12 is a sectional view showing another example of the structure of the semiconductor device according to the sixth embodiment.
  • the configuration of the circuit unit and the output stage unit of the semiconductor device according to the sixth embodiment is the same as that of the semiconductor device according to the first embodiment.
  • the semiconductor device according to the sixth embodiment is different from the semiconductor device according to the first embodiment in that a p ++ -type contact region (sixth semiconductor region) 32 is provided without providing a p ⁇ -type diffusion region in the protection element portion.
  • the protection element part is constituted by the n + type diffusion region 33 and the p + type diffusion region (fourth semiconductor region) 81 constituting the vertical diode D1.
  • the depths of the p ++ type contact region 32, the n + type diffusion region 33, and the p + type diffusion region 81 are, for example, the p ++ type contact region 25, the n + type source region 22 and the p + of the circuit portion, respectively.
  • the depth is preferably the same as the depth of the mold diffusion region 24. The reason for this is that each diffusion region of the protection element portion is subjected to the same impurity implantation and impurity diffusion step (impurity implantation and impurity diffusion treatment) as the diffusion region having the same conductivity type, impurity concentration and depth disposed in the circuit portion. It is because it can form.
  • the n + -type diffusion regions 33 may be arranged in a substantially linear planar layout, for example.
  • the p ++ type contact region 32 may be arranged on a straight line passing through the n + type diffusion region 33 in parallel to the longitudinal direction of the n + type diffusion region 33 (direction extending linearly), for example.
  • the diffusion region 91 is arranged in, for example, a substantially linear planar layout that covers the periphery of the n + -type diffusion region 33.
  • n + -type diffusion region 33 and the wiring layer contact hole 37b constituting the contact portion 37a see FIG.
  • Diffusion region 91 is arranged, for example, in a substantially linear planar layout that covers the periphery of n + -type diffusion region 33, apart from p ++ -type contact region 25 inside p + -type diffusion region 83 (83 b).
  • the configuration other than the arrangement of the diffusion region 91 is the same as that of the seventh embodiment.
  • the p + -type diffusion region 83 although integrated protection element 40 on one side facing the n + -type source region 22 of the lateral n-channel MOSFET 20, protection in addition to the sides of the p + -type diffusion region 83
  • the element 40 may be integrated.
  • the eighth embodiment is applied to the seventh embodiment, and the protection element 40 disposed inside the circuit portion and the protection element of the protection element portion disposed outside the circuit portion (reference numerals in FIG. 14). 30) may be used in combination.
  • the protection element 40 formed of the vertical diode D2 is integrated with the guard ring, by providing the n-type or p-type diffusion region 91 so as to cover the entire lower portion of the n + -type diffusion region 33, The same effect as in the seventh embodiment can be obtained. Further, when the parasitic bipolar element T1 including the n + type diffusion region 33, the p + type diffusion region 83, and the n ⁇ type epitaxial layer 2 of the protection element 40 snaps back, the n + type source region 22 of the lateral n-channel MOSFET 20 and An avalanche current flows through the n + type diffusion region 33 inside the p + type diffusion region 83.
  • the avalanche current is distributed to the n + type source region 22 and the p + type diffusion region 83 of the lateral n-channel MOSFET 20 as compared with the case where the vertical diode D2 that performs parasitic operation in the guard ring is not provided, the avalanche current is larger. Current can flow.
  • the n-type or A p-type diffusion region 92 is disposed along the n + -type diffusion region 33 arranged in a substantially rectangular annular plane layout surrounding the periphery of the p ++ type contact region 32 of the protection element portion. Similar to the seventh embodiment, diffusion region 92 is provided so as to cover the entire lower portion of n + -type diffusion region 33. By adjusting the n-type impurity concentration and the p-type impurity concentration of the diffusion region 92, the snapback start voltage Vt1 of the parasitic bipolar element T1 of the protective element 30 can be adjusted as in the seventh embodiment.
  • the protection element 30 is set so that the parasitic bipolar element T1 operates immediately after exceeding the breakdown voltage. Specifically, the distance x1 from the p + type diffusion region 34 to the p ++ type contact region 32 is made sufficiently long. In such a protection element 30, snapback is caused by the operation of the parasitic bipolar element T 1, so that it is not necessary to adjust the impurity concentration and depth of the p ⁇ -type diffusion region 31 to adjust the snapback start current.
  • FIG. 26 is a characteristic diagram showing snapback characteristics of the semiconductor device according to the eleventh embodiment.
  • the protective element 50 exists alone will be described with reference to the current-voltage (IV) waveform w12.
  • the vertical diode D3 is connected between the p + -type diffusion region 53 and the n ⁇ -type epitaxial layer 2. A breakdown occurs at the pn junction, and current (avalanche current) begins to flow.
  • the vertical diode D1 is connected between the p + type diffusion region 34 and the n ⁇ type epitaxial layer 2.
  • the breakdown occurs at the pn junction and the avalanche current begins to flow.
  • Positive carriers (holes) generated in the vertical diode D1 by the avalanche current pass through the p + type diffusion region 34 and the p ⁇ type diffusion region 31, and are connected to the GND terminal from the p ++ type contact region 32 through the wiring layer 35. Flow into.
  • the semiconductor device and the method for manufacturing the semiconductor device according to the present invention are suitable for a semiconductor device including a device constituting a circuit unit and a protective element for protecting the device from surge on the same semiconductor substrate. Yes.

Abstract

　回路部には、基体おもて面側のｐ-型ベース領域（２１）を深さ方向に貫通し、ＭＯＳＦＥＴ（２０）の周囲を囲むｐ+型拡散領域（２４）が設けられる。回路部と同一基板上の保護素子部には、基体おもて面側のｐ-型拡散領域（３１）の内部に、ｐ++型コンタクト領域（３２）、ｎ+型拡散領域（３３）およびｐ+型拡散領域（３４）が選択的に設けられる。ｐ+型拡散領域（３４）は、ｐ-型拡散領域（３１）の外周でｐ-型拡散領域（３１）を深さ方向に貫通する。ｎ+型ソース領域（２２）、ｐ+型拡散領域（２４）、ｐ++型コンタクト領域（３２）およびｎ+型拡散領域（３３）はＧＮＤ端子に接続される。基板裏面はＶＣＣ端子に接続される。保護素子部の寄生バイポーラ素子（Ｔ１）のスナップバック開始電圧は、回路部の寄生バイポーラ素子（Ｔ２）のスナップバック開始電圧よりも低い。これにより、微細化、サージ耐量の向上、コストの抑制が実現可能である。

Description

半導体装置および半導体装置の製造方法
　この発明は、半導体装置および半導体装置の製造方法に関する。
　従来、パワー半導体素子の高信頼性化、小型化および低コスト化を目的として、縦型パワー半導体素子と、この縦型パワー半導体素子の制御・保護用回路用の横型半導体素子とを同一の半導体基板（半導体チップ）上に設けたパワー半導体装置が公知である（例えば、下記特許文献１，２参照。）。従来の半導体装置の構造について、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）と、制御回路用の横型ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ：相補型ＭＯＳ）とを同一の半導体基板上に設けたパワー半導体装置を例に説明する。図１３は、従来の半導体装置の構造を示す断面図である。
　図１３に示す従来の半導体装置は、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴをトレンチゲート構造の縦型ＭＯＳＦＥＴ１１０とした車載用のハイサイド型パワーＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ：集積回路）の一例である。図１３に示すように、従来の半導体装置は、ｎ+型支持基板１０１のおもて面上にｎ-型半導体層１０２を積層してなるｎ型半導体基体（半導体基板）上に、出力段部、回路部、およびこれらをサージから保護する保護素子部を備える。出力段部には、出力段用の縦型ＭＯＳＦＥＴ１１０が設けられている。回路部には、制御回路用の横型ＣＭＯＳなどが設けられている。回路部には、制御回路用の横型ＣＭＯＳを構成する相補に接続された横型ｐチャネルＭＯＳＦＥＴおよび横型ｎチャネルＭＯＳＦＥＴのうち、横型ｎチャネルＭＯＳＦＥＴ１２０のみを図示する。保護素子部には、保護素子部である縦型ダイオード１３０が設けられている。
　出力段部において、ｎ+型支持基板１０１およびｎ-型半導体層１０２はそれぞれドレイン層およびドリフト層として機能する。基体裏面（ｎ+型支持基板１０１の裏面）に接続されたドレイン電極１０９（ドレイン端子）は、車載用バッテリーが接続される電源電圧端子（以下、ＶＣＣ端子とする）である。基体おもて面側（ｎ-型半導体層１０２の、ｎ+型支持基板１０１側に対して反対側）には、接地端子（以下、ＧＮＤ端子とする）および出力端子（以下、ＯＵＴ端子とする）が設けられている。ＯＵＴ端子には、縦型ＭＯＳＦＥＴ１１０のｎ+型ソース領域１０７およびｐ++型拡散領域１０８が電気的に接続されている。符号１０３～１０６は、それぞれ縦型ＭＯＳＦＥＴ１１０のトレンチ、ゲート絶縁膜、ゲート電極およびｐ型ベース領域である。
　回路部の横型ＣＭＯＳを構成する横型ｎチャネルＭＯＳＦＥＴ１２０は、基体おもて面の表面層に選択的に設けられたｐ-型ベース領域１２１の内部に配置されている。また、ｐ-型ベース領域１２１の内部には、ｐ-型ベース領域１２１の外周付近に、横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２およびｎ+型ドレイン領域１２３と離してｐ+型拡散領域１２４が設けられている。ｐ+型拡散領域１２４の深さは、ｐ-型ベース領域１２１の深さと同じか、ｐ-型ベース領域１２１の深さよりも深い。図１３には、ｐ+型拡散領域１２４の深さがｐ-型ベース領域１２１の深さより深い場合を示す。このｐ+型拡散領域１２４は、基体おもて面上に積層される配線層の電位によるｐ-型ベース領域１２１の反転を防止する反転防止層として機能する。
　ｐ+型拡散領域１２４の内部には、配線層とのコンタクト（電気的接触部）となるｐ++型コンタクト領域１２５が選択的に設けられている。図１３には、横型ｎチャネルＭＯＳＦＥＴ１２０が制御回路内のＣＭＯＳインバータやＥＤ（Ｅｎｈａｎｃｅｍｅｎｔ／Ｄｅｐｌｅｔｉｏｎ）インバータ、抵抗負荷インバータなどの各種インバータ回路に用いられる場合の一例を示しており、横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２に接続されたソース端子はＧＮＤ端子に電気的に接続されている。バックゲートであるｐ-型ベース領域１２１もｐ+型拡散領域１２４およびｐ++型コンタクト領域１２５を介してＧＮＤ端子に電気的に接続されている。符号１２６は、横型ｎチャネルＭＯＳＦＥＴ１２０のゲート電極である。
　横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ドレイン領域１２３が接続されたドレイン端子には、横型ｐチャネルＭＯＳＦＥＴやデプレッション型ＭＯＳＦＥＴ、抵抗素子などの回路素子１１１が接続され、制御回路内の各種インバータ回路が構成されている。回路素子１１１は、電源回路１１２を介して、基体おもて面の表面層に選択的に設けられたｎ+型拡散領域１１３に接続されている。電源回路１１２は、高耐圧の回路素子（不図示）によって構成されており、ｎ型半導体基体の電源電圧電位（ＶＣＣ端子の電位）を受けて回路素子１１１に低電位を出力し、横型ｎチャネルＭＯＳＦＥＴ１２０および回路素子１１１からなる各種インバータ回路に電源電圧を供給している。このような車載用のパワーＩＣには、高いサージ耐量が要求される。
　ＶＣＣ端子とＧＮＤ端子との間にＥＳＤ（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ：静電気放電）等の高いサージ電圧が印加された場合、ＶＣＣ端子からｎ-型半導体層１０２、電源回路１１２、回路素子１１１、横型ｎチャネルＭＯＳＦＥＴ１２０およびＧＮＤ端子の経路で順にサージが侵入し高電圧が印加される。これらサージが侵入する各構成部のうち、回路素子１１１や横型ｎチャネルＭＯＳＦＥＴ１２０はサイズが小さく、素子単体ではサージ耐量が低い。このため、ＶＣＣ端子とＧＮＤ端子との間に並列にサージ電流吸収用（サージ保護用）の縦型ダイオード１３０が接続されている。縦型ダイオード１３０は、基体おもて面の表面層にｐ+型拡散領域１３１が選択的に設けられてなるｐｎ接合で構成される。横型ｎチャネルＭＯＳＦＥＴ１２０と同一のｎ型半導体基体に縦型ダイオード１３０を形成するにあたって工程数が増えないように、縦型ダイオード１３０のｐ+型拡散領域１３１は横型ｎチャネルＭＯＳＦＥＴ１２０のｐ+型拡散領域１２４と同時に形成される。
　縦型ダイオード１３０は、ＶＣＣ端子とＧＮＤ端子との間にサージ電圧が印加されたときにアバランシェブレイクダウン（アバランシェ降伏）し、ＶＣＣ端子側からｐ+型拡散領域１３１およびｐ++型コンタクト領域１３２を通ってＧＮＤ端子に向う縦方向に電流Ｉ１０１を流してサージ電流を吸収する。一方、回路部（横型ｎチャネルＭＯＳＦＥＴ１２０が設けられている領域）に設けられたｐ+型拡散領域１２４とｎ-型半導体層１０２との間にも縦型ダイオード１３０と同様にｐｎ接合が形成される。このｐ+型拡散領域１２４とｎ-型半導体層１０２との間のｐｎ接合も縦型ダイオード１３０と同程度の印加電圧でブレイクダウンする。これは回路部内に縦型ダイオード１３０よりもｐｎ接合面積の小さい縦型ダイオード（以下、回路部ダイオードとする）１２７が複数内蔵されていることと等価であり、パワーＩＣで大きな面積を占める回路部の一部をサージ保護用の縦型ダイオード１３０として利用することができる。このため、サージ保護用の縦型ダイオード１３０の実効的なｐｎ接合面積を大きくすることができる。
　縦型ダイオード１３０の破壊電流量（電流破壊を生じさせない最大電流値）はｐｎ接合面積に比例して大きくなる。このため、回路部の一部を利用して回路部ダイオード１２７を構成することで、単独で縦型ダイオード１３０を構成する場合よりも縦型ダイオード１３０自体の破壊耐量を向上させることができ、それに伴いパワーＩＣのサージ耐量を向上させることができる。また、縦型ダイオード１３０の耐圧は温度上昇とともに増加する。このため、仮に、回路部の一部を利用して構成されたｐｎ接合面積の小さい回路部ダイオード１２７に電流が集中しても、回路部ダイオード１２７の耐圧は発熱により増加し、回路部ダイオード１２７への電流集中が緩和される。したがって、上述したように回路部に回路部ダイオード１２７を点在させても、回路部の局所的な破壊は生じにくい。
　一方、パワーＩＣに限らず一般的に、ダイオードに代えてバイポーラ素子をサージ保護用の保護素子として用いてサージ耐量を向上させる技術が知られている。サージ保護用の保護素子としてバイポーラ素子を用いた場合、バイポーラ素子のスナップバック特性を利用してサージ電流の吸収能力を向上させることで被保護素子のサージ耐量を向上させている。バイポーラ素子のスナップバック特性はデバイス構造に依存するため、この特性を改良するために各種バイポーラ構造を備えた保護素子が提案されている（例えば、下記特許文献３～１２参照。）。下記特許文献３では、バイポーラＥＳＤ保護素子のベース層の下部層に連続した同型の半導体層を設けることによりバイポーラＥＳＤ保護素子のベース層のベース幅を広くし、バイポーラＥＳＤ保護素子自体の電圧耐性を向上させている。
　下記特許文献４では、保護素子のベース電極とベース領域との接触部を当該ベース領域のコレクタ電極側の端部とエミッタ領域との間に位置させることで、保護素子のホールド電圧を高くしている。下記特許文献５では、トリガ素子におけるブレイクダウンをトリガとして保護素子のバイポーラ動作を開始させることで、ＥＳＤ耐量およびノイズ耐性を向上させている。下記特許文献６では、バイポーラトランジスタのブレイクダウンをトリガとして保護素子であるサイリスタを動作させる構成とし、トリガ電圧をサイリスタのホールド電圧から独立して調整している。下記特許文献７では、保護素子のｎ+型ソース層の下方のボディ層の底部に窪み部を形成し、保護素子のスナップバック電圧を被保護素子のスナップバック電圧より低くしている。
　下記特許文献８では、保護素子の低濃度コレクタ層の内部に設けた第２導電型層とベース層との間隔を調節することにより、ホールド電圧を変化させずに、トリガ電圧のみを調節している。下記特許文献９では、区分された各領域にそれぞれ形成された不純物拡散領域または半導体層の底面に、半導体装置の常用動作電圧より高く、かつ半導体装置を構成する各素子の耐圧よりも低く逆方向降伏電圧が設定されたｐｎ接合ダイオードを形成することにより、チップ面積の増大を抑制している。下記特許文献１０では、トランジスタの降伏動作時の抵抗よりダイオードの降伏動作時の抵抗を小さく、かつ、トランジスタの二次降伏電流よりダイオードの二次降伏電流を大きくすることにより、ＥＳＤ耐量およびサージ耐量を高くしている。下記特許文献１１、１２には、寄生バイポーラ素子がスナップバックを開始する電圧を制御する方法が開示されている。
特開２００２－３５９２９４号公報 特開２０００－９１３４４号公報 特開２００６－９３３６１号公報 特開２００９－６４９７４号公報 特開２０１１－１８６８５号公報 特開２０１２－３８９７４号公報 特開２０１２－９４７９７号公報 特開２０１２－９９６２６号公報 特開平３－４９２５７号公報 特開２０１０－２８７９０９号公報 特開２０１０－１８２７２７号公報 特開２０１０－１５７６４２号公報
　しかしながら、発明者らが鋭意研究を重ねた結果、次のことが新たに判明した。パワーＩＣの回路部には、横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２が形成されており、ｎ-型半導体層１０２、ｐ-型ベース領域１２１およびｎ+型ソース領域１２２からなる縦型の寄生バイポーラ素子Ｔ１０２が形成される。ｎ+型ソース領域１２２は低電位側のＧＮＤ端子に電気的に接続されているため、回路部を流れる電流がサージ電圧の上昇に伴って増加してくると、回路部ダイオード１２７がブレイクダウンしてｐ+型拡散領域１２４に電流（以下、アバランシェ電流とする）Ｉ１０２が流れる。このアバランシェ電流Ｉ１０２の一部の電流Ｉ１０２ａがｎ+型ソース領域１２２側に流れ込んでベース電流となり、寄生バイポーラ素子Ｔ１０２がオン状態になってスナップバックする。
　寄生バイポーラ素子Ｔ１０２がスナップバックすると、回路部のインピーダンスが急激に低下して横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２に電流が集中する。パワーＩＣの微細化により横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２は比較的小さい占有面積で形成されているため、破壊電流量が小さい。ｎ+型ソース領域１２２への電流集中により配線層との接触部１２８でｎ+型ソース領域１２２が破壊された場合、寄生バイポーラ素子Ｔ１０２がスナップバックを開始する電流Ｉ１０２ａでパワーＩＣ全体のサージ耐量が決定されてしまう。したがって、縦型ダイオード１３０や回路部ダイオード１２７の占有面積を大きくしてこれらの縦型ダイオードの破壊耐量を上げたとしても、パワーＩＣ全体のサージ耐量を効果的に上げることができない。
　このような問題を解消するには、回路部の寄生バイポーラ素子Ｔ１０２がスナップバックしても回路部で破壊が生じない、または、回路部の寄生バイポーラ素子Ｔ１０２をスナップバックさせないことが必要である。回路部の寄生バイポーラ素子Ｔ１０２がスナップバックしても回路部で破壊が生じなければ、所定電流以上の電流Ｉ１０２ａが回路部に流れたときに、寄生バイポーラ素子Ｔ１０２が保護素子として機能する。このように回路部の寄生バイポーラ素子Ｔ１０２を保護素子として機能させることができれば、縦型ダイオード１３０や回路部ダイオード１２７を配置する場合よりもサージ電流の吸収能力が大幅に向上するため、パワーＩＣ全体のサージ耐量の向上に有用である。
　しかしながら、回路部の微細化が進むと、横型ｎチャネルＭＯＳＦＥＴ１２０のｎ+型ソース領域１２２の占有面積の減少とともに、ｎ+型ソース領域１２２と配線層との接触部１２８となるコンタクトホールの幅が狭くなり、コンタクトホールの破壊電流量が小さくなる。このため、回路部の寄生バイポーラ素子Ｔ１０２がスナップバックした場合、スナップバック後にｎ+型ソース領域１２２と配線層との接触部１２８に電流が集中してコンタクトホールが破壊されやすくなり、回路部の破壊電流量がよりいっそう低下する。すなわち、回路部の微細化と破壊電流量の増加とを両立させることは困難であり、回路部の寄生バイポーラ素子Ｔ１０２がスナップバックしても回路部で破壊が生じない構成では、微細化されたパワーＩＣのサージ耐量を向上させることは難しい。
　したがって、微細化されたパワーＩＣのサージ耐量を向上させるには、回路部の寄生バイポーラ素子Ｔ１０２をスナップバックさせないように保護素子である縦型ダイオード１３０や回路部ダイオード１２７のサージ吸収能力を大幅に向上させて、回路部への電流集中を低減させる必要がある。上記特許文献は、保護素子であるバイポーラ素子のスナップバック特性を改善する技術であり、パワーＩＣの回路部に形成される寄生バイポーラ素子のスナップバック特性と、保護素子である縦型ダイオードの特性との関係を考慮した構造について記載されていない。また、上記特許文献には、スナップバック特性をもつ回路部を有するパワーＩＣのサージ耐量を向上させる方法や、このようなパワーＩＣの製造コストを抑制する方法について記載されていない。
　この発明は、上述した従来技術による問題点を解消するため、回路部と当該回路部を保護する保護素子とを同一の半導体基板に備え、微細化を図るとともに、サージ耐量を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、コストを抑制して、回路部と当該回路部を保護する保護素子とを同一の半導体基板に備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の第１主面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域内に、半導体素子の素子構造が設けられている。前記半導体素子の素子構造は、第１導電型の第２半導体領域を有する。前記第１半導体領域を深さ方向に貫通し、前記第１半導体領域の深さ以上の深さで、前記半導体素子の素子構造を囲むように、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域が選択的に設けられている。前記半導体基板の第１主面の表面層に、前記第１半導体領域と離して、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域の内部に、第１導電型の第５半導体領域が選択的に設けられている。前記第４半導体領域を深さ方向に貫通し、前記第４半導体領域の深さ以上の深さで、前記第４半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域が選択的に設けられている。第１電極は、前記第２半導体領域と、前記第３半導体領域と、前記第４半導体領域と、前記第５半導体領域と、に電気的に接続されている。第２電極は、前記半導体基板の第２主面に接続されている。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の第１主面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域内に、半導体素子の素子構造が設けられている。前記半導体素子の素子構造は、第１導電型の第２半導体領域を有する。前記第１半導体領域の内部に、前記半導体素子の素子構造を囲むように、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域が選択的に設けられている。前記半導体基板の第１主面の表面層に、前記第１半導体領域と離して第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域の内部に、第１導電型の第５半導体領域が選択的に設けられている。前記第４半導体領域の内部に、前記第４半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域が選択的に設けられている。第１電極は、前記第２半導体領域と、前記第３半導体領域と、前記第４半導体領域と、前記第５半導体領域と、に電気的に接続されている。第２電極は、前記半導体基板の第２主面に接続されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域の内部に選択的に設けられた、前記第４半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域をさらに備える。前記第１電極は、前記第７半導体領域を介して前記第４半導体領域に電気的に接続されている。前記第５半導体領域は、前記第６半導体領域と前記第７半導体領域との間に配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第４半導体領域の内部に、前記第４半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域が選択的に設けられている。前記第１電極は、前記第７半導体領域を介して前記第４半導体領域に電気的に接続されている。前記第７半導体領域は、前記第６半導体領域と離して配置されている。前記第５半導体領域は、前記第６半導体領域の内部に選択的に設けられている。
　また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第６半導体領域の内部に、前記第６半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域が選択的に設けられている。前記第１電極は、前記第７半導体領域を介して前記第４半導体領域に電気的に接続されている。前記第５半導体領域は、前記第６半導体領域の内部に選択的に設けられている。
　また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第６半導体領域の内部に、前記第６半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域が選択的に設けられている。前記第１電極は、前記第７半導体領域を介して前記第４半導体領域に電気的に接続されている。前記第５半導体領域は、前記第６半導体領域と離して配置されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、前記第７半導体領域の周囲を囲むように配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記第５半導体領域は、前記第７半導体領域の周囲を囲むように配置されている。前記第６半導体領域は、前記第５半導体領域の周囲を囲むように配置されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体領域は、前記第７半導体領域の周囲を囲むように配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体領域は、前記第５半導体領域の周囲を囲むように配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第６半導体領域は、前記第３半導体領域と同じ不純物濃度および深さを有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第１半導体領域と同じ不純物濃度および深さを有することを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板の第１主面の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域内に、半導体素子の素子構造が設けられている。前記半導体素子の素子構造は、第１導電型の第２半導体領域を有する。前記第１半導体領域を深さ方向に貫通し、前記第１半導体領域の深さ以上の深さで、前記半導体素子の素子構造を囲むように、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域が選択的に設けられている。前記半導体基板の第１主面の表面層に、前記第１半導体領域と離して、第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域の内部に、第１導電型の第５半導体領域が選択的に設けられている。第１電極は、前記第２半導体領域と、前記第３半導体領域と、前記第４半導体領域と、前記第５半導体領域と、に電気的に接続されている。第２電極は、前記半導体基板の第２主面に接続されている。
　また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第４半導体領域の内部に、前記第４半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域が選択的に設けられている。前記第１電極は、前記第６半導体領域を介して前記第４半導体領域に電気的に接続されている。前記第５半導体領域は、前記第６半導体領域の周囲を囲むように配置されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子もしくは前記第５半導体領域、前記第６半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第６半導体領域から前記第４半導体領域と前記第１電極との接触部までの距離が設定されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子もしくは前記第５半導体領域、前記第６半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第６半導体領域から前記第７半導体領域までの距離が設定されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第６半導体領域から前記第５半導体領域までの距離が設定されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第４半導体領域のコーナー部から前記第４半導体領域と前記第１電極との接触部までの距離が設定されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第４半導体領域のコーナー部から前記第６半導体領域までの距離が設定されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子もしくは前記第５半導体領域、前記第６半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第４半導体領域の不純物濃度が設定されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域、第１導電型の第８半導体領域、ゲート絶縁膜およびゲート電極で前記半導体素子の素子構造が構成される。前記第８半導体領域は、前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられている。前記ゲート電極は、前記第１半導体領域の、前記第２半導体領域と前記第８半導体領域とに挟まれた部分の表面上に前記ゲート絶縁膜を介して設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、同一工程で形成された前記第１半導体領域および前記第４半導体領域が設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、同一工程で形成された前記第３半導体領域および前記第６半導体領域が設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、同一工程で形成された前記第２半導体領域および前記第５半導体領域が設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、同一工程で形成された前記第３半導体領域および前記第４半導体領域が設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域と前記第５半導体領域との間に、前記第５半導体領域を覆うように設けられた第９半導体領域をさらに備えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第９半導体領域は、前記第４半導体領域よりも第１導電型不純物濃度が高いことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第９半導体領域は、前記第４半導体領域よりも第２導電型不純物濃度が高いことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域は、前記第３半導体領域の一部であることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、第２導電型の第１０～１２半導体領域をさらに備える。前記第１０半導体領域は、前記半導体基板の第１主面の表面層に、前記第１半導体領域および前記第４半導体領域と離して選択的に設けられている。前記第１１半導体領域は、前記第１０半導体領域を深さ方向に貫通し、前記第１０半導体領域の深さ以上の深さで選択的に設けられている。前記第１２半導体領域は、前記第１１半導体領域の表面層に選択的に設けられている。前記第１２半導体領域は、前記第１１半導体領域よりも不純物濃度が高い。そして、前記半導体基板と前記第３半導体領域とで構成される第１ダイオードの降伏電圧が前記半導体基板と前記第１１半導体領域とで構成される第２ダイオードの降伏電圧より高いことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面の表面において、前記半導体基板と前記第６半導体領域との間の距離が前記半導体基板と前記第１１半導体領域との距離より大きいことを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した半導体装置において、次の特徴を有する。同一の不純物注入および不純物拡散処理によって、前記半導体基板の第１主面の表面層に、互いに離して、前記第１半導体領域および前記第４半導体領域を選択的に形成する工程を行う。同一の不純物注入および不純物拡散処理によって、前記第１半導体領域の内部に前記第２半導体領域を選択的に形成するとともに、前記第４半導体領域の内部に前記第５半導体領域を選択的に形成する工程を行う。同一の不純物注入および不純物拡散処理によって、前記第１半導体領域を深さ方向に貫通する前記第３半導体領域を選択的に形成するとともに、前記第４半導体領域を深さ方向に貫通する前記第６半導体領域を選択的に形成する工程を行う。
　上述した発明によれば、第６半導体領域および半導体基板からなる保護素子部の縦型ダイオードの動作抵抗を、第３半導体領域および半導体基板からなる回路部の縦型ダイオードの動作抵抗よりも高くすることができる。これにより、サージ電圧が印加されたときに、保護素子部によってサージ電流を吸収することができる。このため、微細化により回路部の第２半導体領域と第１電極との接合部となるコンタクトホールの幅が狭くなったとしても、回路部の第２半導体領域と第１電極との接合部にサージ電流が集中することを抑制することができる。したがって、半導体装置全体のサージ耐量を上げることができる。
　本発明にかかる半導体装置および半導体装置の製造方法によれば、回路部と当該回路部を保護する保護素子とを同一の半導体基板に備え、微細化を図るとともに、サージ耐量を向上させることができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、回路部と当該回路部を保護する保護素子とを同一の半導体基板に備えた半導体装置のコストを抑制することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図３は、実施の形態１にかかる半導体装置の動作原理を説明する説明図である。 図４は、実施の形態１にかかる半導体装置のスナップバック特性を示す特性図である。 図５は、実施の形態２にかかる半導体装置の構造を示す断面図である。 図６は、実施の形態３にかかる半導体装置の構造を示す断面図である。 図７は、実施の形態４にかかる半導体装置の構造を示す断面図である。 図８は、実施の形態４にかかる半導体装置の保護素子部における平面レイアウトを示す平面図である。 図９は、実施の形態４にかかる半導体装置の保護素子部におけるスナップバック特性を示す特性図である。 図１０は、実施の形態５にかかる半導体装置の構造を示す断面図である。 図１１は、実施の形態６にかかる半導体装置の構造を示す断面図である。 図１２は、実施の形態６にかかる半導体装置の構造の別の一例を示す断面図である。 図１３は、従来の半導体装置の構造を示す断面図である。 図１４は、実施の形態７にかかる半導体装置の構造を示す断面図である。 図１５は、実施の形態７にかかる半導体装置の平面レイアウトを示す平面図である。 図１６は、実施の形態７にかかる半導体装置のスナップバック特性を示す特性図である。 図１７は、実施の形態８にかかる半導体装置の構造を示す断面図である。 図１８は、実施の形態８にかかる半導体装置の平面レイアウトを示す平面図である。 図１９は、実施の形態９にかかる半導体装置の構造を示す断面図である。 図２０は、実施の形態９にかかる半導体装置の平面レイアウトを示す平面図である。 図２１は、実施の形態９にかかる半導体装置の構造の別の一例を示す断面図である。 図２２は、実施の形態１０にかかる半導体装置の構造を示す断面図である。 図２３は、実施の形態１０にかかる半導体装置の構造の別の一例を示す断面図である。 図２４は、実施の形態１１にかかる半導体装置の構造を示す断面図である。 図２５は、実施の形態１１にかかる半導体装置の平面レイアウトを示す平面図である。 図２６は、実施の形態１１にかかる半導体装置のスナップバック特性を示す特性図である。
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１には、図２の切断線Ａ－Ａ’における断面構造を示す。図２は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。図２では、出力段部の平面レイアウトを図示省略する（図１５，１８においても同様）。平面レイアウトとは、半導体基板１００のおもて面側から見た各部の平面形状および配置構成である。
　図１には、実施の形態１にかかる半導体装置の一例として、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴと、制御回路用の横型ＣＭＯＳと、これらのＭＯＳＦＥＴをサージから保護する保護素子３０と、を同一の半導体基板（半導体チップ）上に設けた車載用のハイサイド型パワーＩＣを示す。回路部には、制御回路用の横型ＣＭＯＳを構成する相補に接続された横型ｐチャネルＭＯＳＦＥＴおよび横型ｎチャネルＭＯＳＦＥＴのうち、横型ｎチャネルＭＯＳＦＥＴ２０のみを図示する。
　具体的には、図１に示すように、ｎ+型支持基板１のおもて面上にｎ-型エピタキシャル層２を積層してなるｎ型エピタキシャル基体（半導体基板）上に、出力段部、回路部および保護素子部が互いに離して配置されている。出力段部には、出力段用の縦型ｎチャネルパワーＭＯＳＦＥＴとして、例えばトレンチゲート構造の縦型ＭＯＳＦＥＴ１０が配置されている。出力段部において、ｎ+型支持基板１およびｎ-型エピタキシャル層２はそれぞれ縦型ＭＯＳＦＥＴ１０のドレイン層およびドリフト層として機能する。基体おもて面側（ｎ-型エピタキシャル層２の、ｎ+型支持基板１側に対して反対側）には、縦型ＭＯＳＦＥＴ１０のＭＯＳゲート構造が設けられている。
　縦型ＭＯＳＦＥＴ１０のＭＯＳゲート構造は、トレンチ３、ゲート絶縁膜４、ゲート電極５、ｐ型ベース領域６、ｎ+型ソース領域７およびｐ++型コンタクト領域８からなる一般的なトレンチゲート構造である。縦型ＭＯＳＦＥＴ１０のＭＯＳゲート構造の平面レイアウトは図示省略する。ｎ+型ソース領域７およびｐ++型コンタクト領域８はソース電極（ソース端子）に接続され、ソース端子は配線層（不図示）を介して基体おもて面側に設けられた出力端子（ＯＵＴ端子）に電気的に接続されている。基体裏面（ｎ+型支持基板１の裏面）に接続された縦型ＭＯＳＦＥＴ１０のドレイン電極（ドレイン端子（第２電極））９は、例えば電源電圧電位ＶＣＣ端子である。
　図１，２に示すように、回路部には、制御回路用の横型ＣＭＯＳや、回路素子１１、電源回路１２などの各回路が設けられている。例えば、回路部において、基体おもて面の表面層にはｐ-型ベース領域（第１半導体領域）２１が選択的に設けられており、ｐ-型ベース領域２１の内部には、制御回路用の横型ＣＭＯＳを構成する横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域（第２半導体領域）２２およびｎ+型ドレイン領域（第８半導体領域）２３が互いに離してそれぞれ選択的に設けられている。ｎ+型ソース領域２２およびｎ+型ドレイン領域２３の深さは、例えば縦型ＭＯＳＦＥＴ１０のｎ+型ソース領域７の深さと同じであってもよい。
　ｐ-型ベース領域２１の、ｎ+型ソース領域２２とｎ+型ドレイン領域２３とに挟まれた部分の表面上には、ゲート絶縁膜（不図示）を介してゲート電極２７が設けられている。ゲート電極２７は、例えば直線状の平面レイアウトに設けられている。図２では、ゲート電極２７以外の電極（配線層）を図示省略する。また、ｐ-型ベース領域２１を深さ方向に貫通して、ｎ-型エピタキシャル層２の、ｐ-型ベース領域２１とｎ+型支持基板１とに挟まれた部分に達するｐ+型拡散領域（第３半導体領域）２４が設けられている。ｐ+型拡散領域２４は、ｐ-型ベース領域２１の外周付近に、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２およびｎ+型ドレイン領域２３と離して設けられている。
　また、ｐ+型拡散領域２４は、横型ｎチャネルＭＯＳＦＥＴ２０の周囲を囲む例えば略矩形枠状の平面レイアウトに設けられている。ｐ+型拡散領域２４の内側に、横型ｎチャネルＭＯＳＦＥＴ２０の単位セル（素子の機能単位）が複数配置されていてもよい。ｐ+型拡散領域２４の深さは、ｐ-型ベース領域２１の深さよりも深く、ｐ-型ベース領域２１の下側（ｎ+型支持基板１側）からｎ-型エピタキシャル層２内に突出している。ｐ+型拡散領域２４は、基体おもて面上に積層される配線層（不図示）の電位によるｐ-型ベース領域２１の反転を防止する反転防止層として機能する。また、ｐ+型拡散領域２４は、横型ｎチャネルＭＯＳＦＥＴ２０が隣接する他のデバイスから、ノイズ等の影響を受けるのを防止するガードリングとして機能する。
　ｐ+型拡散領域２４の内部には、配線層（不図示）とオーミック接触するｐ++型コンタクト領域２５が選択的に設けられている。ｐ++型コンタクト領域２５は、例えば横型ｎチャネルＭＯＳＦＥＴ２０の周囲を囲む矩形枠状の平面レイアウトに設けられている。ｐ++型コンタクト領域２５の深さは、例えば縦型ＭＯＳＦＥＴ１０のｐ++型コンタクト領域８の深さと同じであってもよい。後述する回路部の寄生バイポーラ素子Ｔ２のスナップバック特性に対して、保護素子部の寄生バイポーラ素子Ｔ１が所定のスナップバック特性を有していればよく（図４参照）、ｐ+型拡散領域２４の不純物濃度によってはｐ++型コンタクト領域２５を設けなくてもよい。
　図１，２には、横型ｎチャネルＭＯＳＦＥＴ２０が回路部において制御回路を構成するＣＭＯＳインバータやＥＤインバータ、抵抗負荷インバータなどの各種インバータ回路に用いられる場合の一例を示す（図３，５，１１，１２，１４，１５，１７～１９，２１２３においても同様）。したがって、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２に接続されたソース電極（ソース端子（第１電極））は、基体おもて面に設けられた接地電位のＧＮＤ端子（ＧＮＤパッド）に電気的に接続される。ｎ+型ソース領域２２とソース電位の配線層（ソース電極）との接触部２８ａを構成するコンタクトホール２８ｂは、例えば、略矩形状の平面形状を有し、１つ配置されている。
　バックゲートであるｐ-型ベース領域２１は、ｐ+型拡散領域２４、ｐ++型コンタクト領域２５および配線層（不図示）を介してＧＮＤ端子に電気的に接続される。横型ｎチャネルＭＯＳＦＥＴ２０のｐ++型コンタクト領域２５と配線層との接触部２６ａを構成するコンタクトホール２６ｂは、例えば、略矩形状の平面形状を有し、ｐ++型コンタクト領域２５の周方向に沿って点在するように複数設けられている。横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ドレイン領域２３は、ドレイン電極（ドレイン端子）を介して、横型ｐチャネルＭＯＳＦＥＴや、デプレッション型ＭＯＳＦＥＴ、抵抗素子など回路素子１１の各素子に接続されている。
　これら回路素子１１の各素子は横型ｎチャネルＭＯＳＦＥＴ２０のドレイン端子に接続されることで、上記各種インバータ回路を構成している。横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ドレイン領域２３とドレイン電位の配線層（ドレイン電極）との接触部２９ａを構成するコンタクトホール２９ｂは、例えば、略矩形状の平面形状を有し、１つ配置されている。また、回路素子１１は、電源回路１２を介して、基体おもて面の表面層に選択的に設けられた高電位側ｎ+型拡散領域１３に接続されている。電源回路１２は、高耐圧の回路素子（不図示）によって構成されており、ｎ型エピタキシャル基体の電源電位（ＶＣＣ端子の電位）を受けて回路素子１１に低電位を出力し、各種インバータ回路に電源電圧を供給している。
　図１，２に示すように、保護素子部には、縦型ダイオードからなる保護素子３０が配置されている。保護素子部において、基体おもて面の表面層には、回路部のｐ-型ベース領域２１と離して、ｐ-型拡散領域（第４半導体領域）３１が選択的に設けられている。ｐ-型拡散領域３１の内部には、ｐ++型コンタクト領域（第７半導体領域）３２、ｎ+型拡散領域（第５半導体領域）３３およびｐ+型拡散領域（第６半導体領域）３４がそれぞれ選択的に設けられている。ｐ++型コンタクト領域３２は、ｐ-型拡散領域３１の略中心部に配置されている。ｐ++型コンタクト領域３２は、配線層３５とオーミック接触している。ｎ+型拡散領域３３は、ｐ++型コンタクト領域３２の周囲を囲む略矩形環状の平面レイアウトで配置されている。
　ｐ+型拡散領域３４は、ｐ-型拡散領域３１の外周付近においてｐ-型拡散領域３１を深さ方向に貫通して、ｎ-型エピタキシャル層２の、ｐ-型拡散領域３１とｎ+型支持基板１とに挟まれた部分に達する。また、ｐ+型拡散領域３４は、例えば、ｎ+型拡散領域３３よりも外側に、ｎ+型拡散領域３３の周囲を囲むように略矩形環状の平面レイアウトで配置されている。すなわち、ｐ+型拡散領域３４とｐ++型コンタクト領域３２との間に、ｎ+型拡散領域３３が配置される。ｎ+型拡散領域３３は、ｐ++型コンタクト領域３２に接していてもよいし、ｐ++型コンタクト領域３２と離して配置されていてもよい。ｐ+型拡散領域３４は、ｎ+型拡散領域３３に接していてもよいし、ｎ+型拡散領域３３と離して配置されていてもよい。ｐ+型拡散領域３４の深さはｐ-型拡散領域３１の深さよりも深く、ｐ+型拡散領域３４とｎ-型エピタキシャル層２との間のｐｎ接合によって縦型ダイオードが構成される。
　ｐ-型拡散領域３１、ｐ++型コンタクト領域３２、ｎ+型拡散領域３３およびｐ+型拡散領域３４の深さは、例えば、それぞれ、回路部のｐ-型ベース領域２１、ｐ++型コンタクト領域２５、ｎ+型ソース領域２２およびｐ+型拡散領域２４の深さと同じであることが好ましい。その理由は、保護素子部の各拡散領域を、それぞれ、回路部に配置する導電型、不純物濃度および深さが同じ拡散領域と同一の不純物注入および不純物拡散工程（不純物注入および不純物拡散処理）によって形成することができるからである。これによって、プロセスがばらついたとしても、保護素子部および回路部の拡散領域のばらつき具合が同じ傾向となる。したがって、保護素子部および回路部をそれぞれ所定の動作特性に調整しやすくなる。また、同一の半導体基板に保護素子部と回路部とを形成するにあたって、新たな工程を追加する必要がないため、コストを抑制することができる。
　ｐ++型コンタクト領域３２およびｎ+型拡散領域３３は、配線層３５を介してＧＮＤ端子に接続されている。ｐ++型コンタクト領域３２およびｎ+型拡散領域３３が配線層３５との接触部３６ａ，３７ａを構成するコンタクトホール３６ｂ，３７ｂは、それぞれ１つ以上複数配置される。図２には、コンタクトホール３６ｂ，３７ｂともに複数配置した状態を示す（矩形ドット状の塗りつぶし部分）。保護素子部のｎ+型拡散領域３３が配線層３５との接触部３７ａを構成するコンタクトホール３７ｂの数は、回路部のｎ+型ソース領域２２とソース電位（接地電位）の配線層（不図示）との接触部２８ａを構成するコンタクトホール２８ｂの数よりも多いことが好ましい。また、保護素子部のｎ+型拡散領域３３とｐ-型拡散領域３１が形成するｐｎ接合面積は、回路部のｎ+型ソース領域２２とｐ-型ベース領域２１が形成するｐｎ接合面積よりも大きいことが好ましい。保護素子部においてコンタクトホール３７ｂの数またはｎ+型拡散領域３３とｐ-型拡散領域３１とのｐｎ接合面積、もしくはその両方を上記条件とすることで、回路部の寄生バイポーラ素子Ｔ２よりも保護素子部の寄生バイポーラ素子Ｔ１の破壊電流量を上げることができる。後述する回路部の寄生バイポーラ素子Ｔ２のスナップバック特性に対して、保護素子部の寄生バイポーラ素子Ｔ１が所定のスナップバック特性を有していればよく（図４参照）、ｐ-型拡散領域３１の不純物濃度によってはｐ++型コンタクト領域３２を設けなくてもよい。この場合、ｐ-型拡散領域３１の、ｎ+型拡散領域３３に囲まれた略中心部に配線層３５と接触するためのコンタクトホール３７ｂが形成される。
　次に、実施の形態１にかかる半導体装置の動作について説明する。図３は、実施の形態１にかかる半導体装置の動作原理を説明する説明図である。図４は、実施の形態１にかかる半導体装置のスナップバック特性を示す特性図である。図３に示すように、保護素子部および回路部には、それぞれ、ｐ+型拡散領域３４，２４とｎ-型エピタキシャル層２との間のｐｎ接合によって縦型ダイオードＤ１、Ｄ２が形成されている。まず、回路部が単独に存在した場合における回路部の動作について、図３の動作原理図および図４の電流－電圧（Ｉ－Ｖ）波形ｗ２を参照して説明する。ＶＣＣ端子からサージ電圧が侵入することによりＶＣＣ端子の電圧が上昇し回路部への印加電圧が第１電圧（以下、ブレイクダウン電圧とする）Ｖｂｖ２に到達すると、縦型ダイオードＤ２がｐ+型拡散領域２４とｎ-型エピタキシャル層２との間のｐｎ接合でブレイクダウンして電流（アバランシェ電流）Ｉ２が流れ始める。アバランシェ電流Ｉ２により縦型ダイオードＤ２に発生した正のキャリア（ホール）は、ｐ+型拡散領域２４を経由し、ｐ++型コンタクト領域２５から配線層を介してＧＮＤ端子に流れ込む。そして、回路部への印加電圧が上昇してアバランシェ電流Ｉ２が増加するにつれ、縦型ダイオードＤ２のブレイクダウン箇所がｐ+型拡散領域２４とｎ-型エピタキシャル層２との間のｐｎ接合面の全面に広がっていきキャリアの発生領域が広がる。それに伴い、アバランシェ電流Ｉ２はｐ++型コンタクト領域２５に到達するまでに長い距離を流れることとなり、ｐ+型拡散領域２４において、ブレイクダウン箇所からｐ++型コンタクト領域２５までの距離に応じた抵抗成分による電圧降下が大きくなる。回路部への印加電圧がさらに第２電圧Ｖｔ２まで上昇しアバランシェ電流Ｉ２が所定電流Ｉｔ２まで増加すると、ｐ+型拡散領域２４での電圧降下がｐ-型ベース領域２１とｎ+型ソース領域２２との間のｐｎ接合の順方向電圧を超える。これによって、ｐ-型ベース領域２１とｎ+型ソース領域２２との間のｐｎ接合が順バイアスされ、アバランシェ電流Ｉ２の一部の電流Ｉ２ａがｎ+型ソース領域２２側に流れる。このｎ+型ソース領域２２側に流れる電流Ｉ２ａがベース電流となり、ｎ+型ソース領域２２、ｐ-型ベース領域２１およびｎ-型エピタキシャル層２からなる寄生バイポーラ素子Ｔ２がオン状態になりスナップバックする。このとき、回路部に印加される電圧は、縦型ダイオードＤ２のブレイクダウン電圧Ｖｂｖ２よりも低い電圧Ｖｈ２まで低下する。
　次に、保護素子部が単独に存在した場合における保護素子部の動作について、図３の動作原理図および図４のＩ－Ｖ波形ｗ１を参照して説明する。ＶＣＣ端子からサージ電圧が侵入することによりＶＣＣ端子の電圧が上昇し保護素子部への印加電圧が第１電圧（ブレイクダウン電圧）Ｖｂｖ１に到達すると、縦型ダイオードＤ１がｐ+型拡散領域３４とｎ-型エピタキシャル層２との間のｐｎ接合でブレイクダウンしてアバランシェ電流Ｉ１が流れ始める。アバランシェ電流Ｉ１により縦型ダイオードＤ１に発生した正のキャリア（ホール）はｐ+型拡散領域３４およびｐ-型拡散領域３１を経由し、ｐ++型コンタクト領域３２から配線層３５を介してＧＮＤ端子に流れ込む。縦型ダイオードＤ１の動作抵抗は、ｐ-型拡散領域３１による抵抗成分Ｒ１により比較的大きくなっている。保護素子部への印加電圧がさらに第２電圧Ｖｔ１まで上昇しアバランシェ電流Ｉ１が所定電流Ｉｔ１まで増加すると、ｐ-型拡散領域３１による抵抗成分Ｒ１によるｐ-型拡散領域３１での電圧降下がｐ-型拡散領域３１とｎ+型拡散領域３３との間のｐｎ接合の順方向電圧を超える。これによって、ｐ-型拡散領域３１とｎ+型拡散領域３３との間のｐｎ接合が順バイアスされ、アバランシェ電流Ｉ１の一部の電流Ｉ１ａがｎ+型拡散領域３３側に流れる。このｎ+型拡散領域３３側に流れる電流Ｉ１ａがベース電流となり、ｎ+型拡散領域３３、ｐ-型拡散領域３１およびｎ-型エピタキシャル層２からなる寄生バイポーラ素子Ｔ１がオン状態になりスナップバックする。このとき、保護素子部に印加される電圧は、縦型ダイオードＤ１のブレイクダウン電圧Ｖｂｖ１よりも低い電圧Ｖｈ１まで低下する。図３において、符号Ｉ１ｂ，Ｉ２ｂは、配線層３５を介してＧＮＤ端子に流れ込むアバランシェ電流である。
　上述した保護素子部の縦型ダイオードＤ１と回路部の縦型ダイオードＤ２とを比較する。縦型ダイオードＤ１，Ｄ２は、それぞれのｐｎ接合を構成するｐ+型拡散領域３４，２４の条件（不純物濃度および拡散深さ）がほぼ同じであるため、ブレイクダウン電圧Ｖｂｖ１，Ｖｂｖ２が等しい。一方、保護素子部および回路部は、次の２つの点が異なる。１つ目の相違点は、次の通りである。回路部においては、アバランシェ電流Ｉ２により縦型ダイオードＤ２に発生したキャリアがｐ+型拡散領域２４のみを経由してｐ++型コンタクト領域２５に到達する。それに対して、保護素子部においては、アバランシェ電流Ｉ１により縦型ダイオードＤ１に発生したキャリアは、ｐ+型拡散領域３４よりも不純物濃度の低いｐ-型拡散領域３１を経由してｐ++型コンタクト領域３２に到達する。このため、保護素子部の縦型ダイオードＤ１の動作抵抗は、回路部の縦型ダイオードＤ２の動作抵抗よりも高くなる。これによって、保護素子部のＩ－Ｖ波形ｗ１における第１電圧Ｖｂｖ１－第２電圧Ｖｔ１間のアバランシェ電流Ｉ１の傾きは、回路部のＩ－Ｖ波形ｗ２における第１電圧Ｖｂｖ２－第２電圧Ｖｔ２間のアバランシェ電流Ｉ２の傾きよりも緩やかになる。すなわち、ブレイクダウン電圧Ｖｂｖ１、Ｖｂｖ２以上の印加電圧において、保護素子部の縦型ダイオードＤ１のアバランシェ電流Ｉ１の増加量は、回路部の縦型ダイオードＤ２のアバランシェ電流Ｉ２の増加量よりも小さくなる。
　２つ目の相違点は、次の通りである。保護素子部においては、回路部と異なり、ｎ+型拡散領域３３がｐ+型拡散領域３４とｐ++型コンタクト領域３２とに挟まれた位置に配置されている。このため、保護素子部に流れる大部分のアバランシェ電流Ｉ１が配線層３５に流れ込むまでの経路近傍に、ｐ-型拡散領域３１とｎ+型拡散領域３３との間のｐｎ接合が存在する。したがって、アバランシェ電流Ｉ１によってｐ-型拡散領域３１とｎ+型拡散領域３３との間のｐｎ接合が順バイアスされやすくなっており、さらに、縦型ダイオードＤ１の動作抵抗の高さも影響して、保護素子部の寄生バイポーラ素子Ｔ１は回路部の寄生バイポーラ素子Ｔ２よりもスナップバックしやすい。また、保護素子部の寄生バイポーラ素子Ｔ１のスナップバック開始時の電流Ｉｔ１は、回路部の寄生バイポーラ素子Ｔ２のスナップバック開始時の電流Ｉｔ２よりも小さい（Ｉｔ１＜Ｉｔ２）。このとき、保護素子部の寄生バイポーラ素子Ｔ１がスナップバックを開始する第２電圧（以下、スナップバック開始電圧とする）Ｖｔ１は、回路部の寄生バイポーラ素子Ｔ２がスナップバックを開始する第２電圧（スナップバック開始電圧）Ｖｔ２よりも低くなるように設定されている（Ｖｔ１＜Ｖｔ２）。スナップバック開始電圧Ｖｔ１，Ｖｔ２の調整は、ｐ-型拡散領域３１による抵抗成分Ｒ１を調整することにより実現可能である。具体的には、スナップバック開始電圧Ｖｔ１，Ｖｔ２の調整は、保護素子部において、ｐ-型拡散領域３１の不純物濃度を調整することによって行ってもよいし、ｐ+型拡散領域３４からｐ++型コンタクト領域３２までの距離ｘ１を調整することによって行ってもよいし、ｐ+型拡散領域３４からｎ+型拡散領域３３までの距離を調整することによって行ってもよいし、これらを複合的に調整することによって行ってもよい。
　このような特性をもつ回路部と保護素子部とが同一の半導体基板に配置される。このため、ＶＣＣ端子からサージ電圧が侵入したときに、回路部への印加電圧が保護素子の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１まで上昇したところで寄生バイポーラ素子Ｔ１がスナップバックして、保護素子部にサージ電流が吸収される。すなわち、ＶＣＣ端子からサージ電圧が侵入したとしても、回路部の寄生バイポーラ素子Ｔ２はスナップバックしない。したがって、微細化により横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２と配線層との接触部２８ａを構成するコンタクトホール２８ｂの幅が狭くなったとしても、当該コンタクトホール２８ｂへ電流集中することは無いため、破壊することはない。一方、保護素子部には、従来（図１３参照）のｐ+型拡散領域１３１と同程度にｐ-型拡散領域３１の占有面積を確保しておけば、配線層３５との接触部３６ａ，３７ａを構成するコンタクトホール３６ｂ，３７ｂを多く配置する、または広い幅で１つずつ配置することが可能である。これにより、コンタクトホール３６ｂ，３７ｂの破壊電流を大きくすることができるため、保護素子部の寄生バイポーラ素子Ｔ１のスナップバックによって直ちにコンタクトホール３６ｂ，３７ｂが破壊されることはなく、保護素子部の破壊電流量を向上させることができる。したがって、微細化を図った場合においても、パワーＩＣのサージ耐量を向上させることができる。
　以上、説明したように、実施の形態１によれば、保護素子部のｐ-型拡散領域を深さ方向に貫通し、ｐ-型拡散領域の深さ以上のｐ+型拡散領域を設け、かつｐ+型拡散領域とｐ++型コンタクト領域との間にＧＮＤ電位のｎ+型拡散領域を設けることで、保護素子部の縦型ダイオードの動作抵抗を、回路部の縦型ダイオードの動作抵抗よりも高くすることができる。これにより、サージ電圧が印加されたときに、保護素子部によってサージ電流を吸収することができる。このため、微細化により横型ｎチャネルＭＯＳＦＥＴのｎ+型ソース領域と配線層との接触部を構成するコンタクトホールの幅が狭くなったとしても、回路部の横型ｎチャネルＭＯＳＦＥＴのｎ+型ソース領域と配線層との接触部にサージ電流が集中することを抑制することができる。したがって、パワーＩＣ全体のサージ耐量を上げることができる。
　また、実施の形態１によれば、保護素子部の各拡散領域を、それぞれ回路部における不純物濃度および深さの同じ各拡散領域と同一の不純物注入および不純物拡散工程によって同時に形成することができるため、新たな工程を追加する必要がなく、コストアップを抑制できる。また、実施の形態１によれば、保護素子部の拡散領域と回路部の拡散領域とを同一の不純物注入および不純物拡散工程によって同時に形成することで、保護素子部と回路部とが同じ拡散層構成となるため、プロセスばらつきによる寄生バイポーラ素子のスナップバック開始電流のばらつきが保護素子部と回路部とで同傾向となる。したがって、保護素子部および回路部において寄生バイポーラ素子のスナップバック開始時の電流の大小関係のバランスが保たれ、プロセスばらつきに対して安定した保護動作が可能になる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の構造について説明する。図５は、実施の形態２にかかる半導体装置の構造を示す断面図である。図５には、実施の形態２にかかる半導体装置の動作時の状態を示す（図６（ａ），１１，１２においても同様）。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、回路部において縦型ダイオードＤ２を構成するｐ+型拡散領域４４の幅ｘ１１を部分的に、かつ内側に向って広くした点である。具体的には、ｐ+型拡散領域４４の幅ｘ１１は、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２と対向する部分において、ｐ-型ベース領域２１の外周付近からｎ+型ソース領域２２に達する程度に広い。ｐ+型拡散領域４４は、ｎ+型ソース領域２２の一部に重なるように配置されていてもよい。ｐ+型拡散領域４４の内部に選択的に設けられたｐ++型コンタクト領域４５の幅ｘ１２は、ｐ+型拡散領域４４の幅ｘ１１に応じて広くしてもよい。ｐ++型コンタクト領域４５は、ｎ+型ソース領域２２に接していてもよい。
　ｐ+型拡散領域４４の幅ｘ１１を広くすることで、縦型ダイオードＤ２がブレイクダウンして発生するアバランシェ電流Ｉ２の増加によりキャリアの発生領域が広がっても、アバランシェ電流Ｉ２の一部の、ｎ+型ソース領域２２側に向って流れる電流Ｉ２ａが低抵抗のｐ+型拡散領域４４を通過する割合を多くすることができる。このため、回路部の寄生バイポーラ素子Ｔ２がスナップバックを開始する電流Ｉｔ２を大きくし、かつ回路部の寄生バイポーラ素子Ｔ２のスナップバック開始電圧Ｖｔ２を高くする効果がある（図４参照）。これにより、ＶＣＣ端子からサージ電圧が侵入したときに、回路部の寄生バイポーラ素子Ｔ２よりも先に保護素子部の寄生バイポーラ素子Ｔ１をスナップバックさせる構成にしやすくなり、保護素子部の設計の自由度が向上する。
　以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
　実施の形態３にかかる半導体装置の構造について説明する。図６は、実施の形態３にかかる半導体装置の構造を示す断面図である。図６には、保護素子部の断面構造を示し、保護素子部と同一の半導体基板に形成された回路部および出力段部を図示省略する。実施の形態３にかかる半導体装置の回路部および出力段部の構成は、実施の形態１にかかる半導体装置と同様である（図１参照）。また、実施の形態３にかかる半導体装置の回路部および出力段部の構成は、実施の形態２にかかる半導体装置と同様であってもよい（図５参照）。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、保護素子部において縦型ダイオードＤ１を構成するｐ+型拡散領域５１，５２の内部にｎ+型拡散領域３３が配置されている点である。ｐ-型拡散領域３１の略中心部に配置されたｐ++型コンタクト領域３２は、ｐ+型拡散領域５１と離して配置されてもよいし（図６（ａ））、ｐ+型拡散領域５２の内部に配置されてもよい（図６（ｂ））。
　図６（ａ）に示すようにｐ+型拡散領域５１の内部にｎ+型拡散領域３３を配置することにより、縦型ダイオードＤ１のブレイクダウン箇所からｐ++型コンタクト領域３２までの距離に応じた、ｐ-型拡散領域３１による抵抗成分Ｒ１を減少させることができる。このため、保護素子部の寄生バイポーラ素子のスナップバック開始時の電流Ｉｔ１を、ｐ-型拡散領域３１による抵抗成分Ｒ１の減少分に応じて大きくすることができる。また、保護素子部の寄生バイポーラ素子のスナップバック開始電圧Ｖｔ１を、ｐ-型拡散領域３１による抵抗成分Ｒ１の減少分に応じて高くすることができる。これにより、ノイズによって保護素子部の寄生バイポーラ素子がスナップバックするという誤作動を起こりにくくすることができる（図４参照）。ノイズとは、例えば、サージ電圧に比べて低電圧で、ＩＣの誤動作を引き起こす虞のある異常電圧である。スナップバック開始電圧（第２電圧）Ｖｔ１の調整は、保護素子部において、ｐ-型拡散領域３１の不純物濃度を調整することによって行ってもよいし、ｐ+型拡散領域５１からｐ++型コンタクト領域３２までの距離を調整することによって行ってもよいし、これらを複合的に調整することによって行ってもよい。
　また、図６（ｂ）に示すように、ｐ-型拡散領域３１にほぼ重なるようにｐ+型拡散領域５２を配置して、ｐ+型拡散領域５２の内部にｐ++型コンタクト領域３２およびｎ+型拡散領域３３を配置してもよい。図６（ｂ）には、ｐ-型拡散領域３１の両コーナー部３１ａに重なる程度に幅の広いｐ+型拡散領域５２を示す。これにより、ｐ-型拡散領域３１による抵抗成分（不図示）をさらに減少させることができ、ノイズによる上記誤動作をより起こりにくくすることができる。スナップバック開始電圧Ｖｔ１の調整は、保護素子部において、ｐ-型拡散領域３１およびｐ+型拡散領域５２の不純物濃度を調整することによって行うことができる。
　以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
　実施の形態４にかかる半導体装置の構造について説明する。図７は、実施の形態４にかかる半導体装置の構造を示す断面図である。図７には、図８の保護素子部の断面構造を示し、保護素子部と同一の半導体基板に形成された回路部および出力段部を図示省略する。図８は、実施の形態４にかかる半導体装置の保護素子部における平面レイアウトを示す平面図である。図８では、回路部および出力段部の平面レイアウトを図示省略する（図２０においても同様）。図９は、実施の形態４にかかる半導体装置の保護素子部におけるスナップバック特性を示す特性図である。実施の形態４にかかる半導体装置の回路部および出力段部の構成は、実施の形態１にかかる半導体装置と同様である（図１参照）。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、保護素子部の構造を回路部の構造とほぼ同じ構成にしている点である。
　具体的には、図７，８に示すように、保護素子部においてＧＮＤ端子に接続された配線層３５とのコンタクトであるｐ++型コンタクト領域６２およびｎ+型拡散領域６３の配置が実施の形態１と異なる。より具体的には、ｎ+型拡散領域６３は、ｐ-型拡散領域３１の略中心部に配置されている。縦型ダイオードＤ１を構成するｐ+型拡散領域３４は、ｐ-型拡散領域３１の周辺付近に、ｎ+型拡散領域６３と離して、かつｎ+型拡散領域６３の周囲を囲むように配置されている。ｐ++型コンタクト領域６２は、ｐ+型拡散領域３４の内部に配置されている。符号６６ａ，６７ａは、ｐ++型コンタクト領域６２およびｎ+型拡散領域６３と配線層３５との接触部である。符号６６ｂ，６７ｂは、それぞれｐ++型コンタクト領域６２およびｎ+型拡散領域６３と配線層３５と接触するためのコンタクトホールである（図８の矩形の塗りつぶし部分）。
　このように保護素子部のｐ++型コンタクト領域６２、ｎ+型拡散領域６３およびｐ+型拡散領域３４は、回路部のｐ++型コンタクト領域２５、ｎ+型ソース領域２２およびｐ+型拡散領域２４と同様に配置されている。図９に示すように、保護素子部のｐ+型拡散領域３４からｎ+型拡散領域６３までの距離ｘ２１を調整することによって、保護素子部の寄生バイポーラ素子Ｔ１のスナップバック開始時の電流Ｉｔ１およびスナップバック開始電圧Ｖｔ１を調整することができる。例えば、保護素子部のｐ+型拡散領域３４からｎ+型拡散領域６３までの距離ｘ２１を長くするほど、保護素子部の寄生バイポーラ素子Ｔ１のスナップバック開始時の電流Ｉｔ１が小さくなりスナップバックしやすくなる。このため、保護素子部のｐ+型拡散領域３４からｎ+型拡散領域６３までの距離ｘ２１を調整することで、実施の形態１と同様に、回路部の寄生バイポーラ素子Ｔ２より先に保護素子部の寄生バイポーラ素子Ｔ１をスナップバックさせることができる（図４参照）。具体的には、保護素子部のｐ+型拡散領域３４からｎ+型拡散領域６３までの距離ｘ２１を、回路部のｐ+型拡散領域２４からｎ+型ソース領域２２までの距離ｘ２（図１参照）よりも長くすればよい（ｘ２１＞ｘ２）。また、スナップバック開始電圧Ｖｔ１の調整は、保護素子部において、ｐ-型拡散領域３１の不純物濃度を調整することによって行ってもよい。
　また、回路部の構成を実施の形態２にかかる半導体装置の回路部と同様の構成にすることも可能である（図５参照。すなわちｘ２≦０）。
　以上、説明したように、実施の形態４によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態５）
　実施の形態５にかかる半導体装置の構造について説明する。図１０は、実施の形態５にかかる半導体装置の構造を示す断面図である。図１０には、保護素子部の断面構造を示し、保護素子部と同一の半導体基板に形成された回路部および出力段部を図示省略する。実施の形態５にかかる半導体装置の回路部および出力段部の構成は、実施の形態１にかかる半導体装置と同様である（図１参照）。また、実施の形態５にかかる半導体装置の回路部および出力段部の構成は、実施の形態２にかかる半導体装置と同様であってもよい（図５参照）。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、保護素子部において縦型ダイオードＤ１を構成するｐ+型拡散領域７１の深さをｐ-型拡散領域３１の深さと同じにした点である（図１０（ａ））。すなわち、実施の形態５においては、保護素子部の縦型ダイオードＤ１のブレイクダウン箇所がｐ+型拡散領域７１とｎ-型エピタキシャル層２との間のｐｎ接合となる。
　ｐ+型拡散領域７１の深さを、ｐ+型拡散領域７１の底部でアバランシェブレイクダウンが生じる程度にｐ-型拡散領域３１の深さとほぼ同等とすることで、ｐ+型拡散領域７１を形成する際の不純物拡散のための熱処理時間を短縮することができる。これによって、ｐ+型拡散領域７１の横方向（基体おもて面に平行な方向）拡散を抑制することができるため、回路の微細化に有利であり、コストを抑制することができる。また、実施の形態５を実施の形態３，４に適用し、保護素子部においてアバランシェブレイクダウン箇所を構成するｐ+型拡散領域７２～７４の深さをｐ-型拡散領域３１の深さと同等にした構成としてもよい（図１０（ｂ）～図１０（ｄ））。図１０（ｂ），１０（ｃ）には、実施の形態３にかかる半導体装置（図６（ａ），６（ｂ）参照）に実施の形態５を適用した場合を示す。図１０（ｄ）には、実施の形態４にかかる半導体装置（図７参照）に実施の形態５を適用した場合を示す。
　図１０（ｅ）には、図１０（ａ）の変形例を示す。図１０（ｅ）に示す変形例においては、ｐ+型拡散領域７１の深さがｐ-型拡散領域３１の深さより若干浅い。この場合でも、保護素子部のアバランシェブレイクダウン箇所がｐ+型拡散領域７１の底となるようにｐ+型拡散領域７１を形成することで図１０（ａ）に示す構成と同様の効果を奏する。ｐ+型拡散領域７１の深さは、保護素子の耐圧がｐ+型拡散領域７１の底部で決まる深さであればよい。
　図１０（ｂ），１０（ｃ）および１０（ｄ）においても同様に、ｐ+型拡散領域７１の深さがｐ-型拡散領域３１の深さより若干浅くてもよい。
　以上、説明したように、実施の形態５によれば、実施の形態１～４と同様の効果を得ることができる。
（実施の形態６）
　実施の形態６にかかる半導体装置の構造について説明する。図１１は、実施の形態６にかかる半導体装置の構造を示す断面図である。図１２は、実施の形態６にかかる半導体装置の構造の別の一例を示す断面図である。実施の形態６にかかる半導体装置の回路部および出力段部の構成は、実施の形態１にかかる半導体装置と同様である。実施の形態６にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、保護素子部にｐ-型拡散領域を設けずに、ｐ++型コンタクト領域（第６半導体領域）３２、ｎ+型拡散領域３３、および縦型ダイオードＤ１を構成するｐ+型拡散領域（第４半導体領域）８１によって保護素子部を構成している点である。
　具体的には、図１１に示すように、保護素子部において、基体おもて面の表面層には、回路部のｐ-型ベース領域２１と離して、ｐ+型拡散領域８１が選択的に設けられている。ｐ+型拡散領域８１の内部には、ｐ++型コンタクト領域３２およびｎ+型拡散領域３３がそれぞれ選択的に設けられている。ｐ++型コンタクト領域３２は、ｐ+型拡散領域８１の略中心部に配置されている。回路部の寄生バイポーラ素子Ｔ２のスナップバック特性に対して、保護素子部の寄生バイポーラ素子Ｔ１が所定のスナップバック特性を有していればよく（図４参照）、ｐ+型拡散領域８１の不純物濃度によってはｐ++型コンタクト領域３２を設けなくてもよい。この場合、ｐ+型拡散領域８１の、ｎ+型拡散領域３３に囲まれた略中心部に配線層３５との接触部を構成するコンタクトホール３６ｂが形成される。ｎ+型拡散領域３３は、ｐ++型コンタクト領域３２と離して、ｐ++型コンタクト領域３２の周囲を囲む略矩形環状の平面レイアウトで配置されている。すなわち、保護素子部には、ｎ+型拡散領域３３、ｐ+型拡散領域８１およびｎ-型エピタキシャル層２からなる寄生バイポーラ素子Ｔ１が形成される。
　ｐ++型コンタクト領域３２、ｎ+型拡散領域３３およびｐ+型拡散領域８１の深さは、例えば、それぞれ、回路部のｐ++型コンタクト領域２５、ｎ+型ソース領域２２およびｐ+型拡散領域２４の深さと同じであることが好ましい。その理由は、保護素子部の各拡散領域を、それぞれ、回路部に配置する導電型、不純物濃度および深さが同じ拡散領域と同一の不純物注入および不純物拡散工程（不純物注入および不純物拡散処理）によって形成することができるからである。
　このような構成とした場合、ｐ+型拡散領域８１のコーナー部（下側外周端）８１ａが縦型ダイオードＤ２のブレイクダウン箇所となる。このため、ｐ+型拡散領域８１のコーナー部８１ａからｐ++型コンタクト領域３２までの距離ｘ３１を調整することで、実施の形態１と同様に、回路部の寄生バイポーラ素子Ｔ２より先に保護素子部の寄生バイポーラ素子Ｔ１をスナップバックさせることができる（図４参照）。具体的には、ｐ+型拡散領域８１のコーナー部８１ａからｐ++型コンタクト領域３２までの距離ｘ３１を、回路部のｐ+型拡散領域２４からｎ+型ソース領域２２までの距離ｘ２よりも長くすればよい（ｘ３１＞ｘ２）。
　図１１の回路部、および図１の保護素子部に比べて、図１１の保護素子部はｐ-型拡散領域の電界緩和効果がなくなるためアバランシェブレイクダウンしやすくなる。このため保護素子部のブレイクダウン電圧Ｖｂｖ１と回路部のブレイクダウン電圧Ｖｂｖ２の間には、Ｖｂｖ１＜Ｖｂｖ２という関係が成立する。これにより、動作抵抗だけの調整を行う場合よりも保護素子部のスナップバック開始電圧Ｖｔ１を回路部のスナップバック開始電圧Ｖｔ２より小さい値に調整しやすくなる。また、保護素子部にｐ-型拡散領域を形成するための工程を削除することができるため、例えば、保護素子部の各拡散領域と回路部との各拡散領域とを別々の工程で形成する場合に工程数を低減させることができ、コストを抑制することができる。スナップバック開始電圧Ｖｔ１の調整は、保護素子部において、ｐ+型拡散領域８１の不純物濃度を調整することによって行うことができる。
　図１２に示すように、保護素子部において縦型ダイオードＤ１を構成するｐ+型拡散領域８２の深さと、回路部において縦型ダイオードＤ２を構成するｐ+型拡散領域８３の深さとを、回路部のｐ-型ベース領域２１と同じ深さにしてもよい。
　以上、説明したように、実施の形態６によれば、保護素子部にｐ-型拡散領域を設けない場合であっても、実施の形態１～５と同様の効果を得ることができる。
（実施の形態７）
　実施の形態７にかかる半導体装置の構造について説明する。図１４は、実施の形態７にかかる半導体装置の構造を示す断面図である。図１４には、図１５の切断線Ｂ－Ｂ’における断面構造を示す。図１５は、実施の形態７にかかる半導体装置の平面レイアウトを示す平面図である。図１５には、回路部の横型ｎチャネルＭＯＳＦＥＴ２０の単位セルを複数配置した場合を示す。実施の形態７にかかる半導体装置が実施の形態６にかかる半導体装置と異なる点は、保護素子部において縦型ダイオードＤ１を構成するｐ+型拡散領域８２と、当該ｐ+型拡散領域８２の内部のｎ+型拡散領域３３と、の間にｎ型またはｐ型の拡散領域（第９半導体領域）９１が設けられている点である。拡散領域９１は、保護素子３０の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１を調整する機能を有する。
　具体的には、図１４に示すように、拡散領域９１は、ｐ+型拡散領域８２の内部に、ｎ+型拡散領域３３の下部（ｎ+型支持基板１側の部分）全体を覆うように設けられている。また、拡散領域９１は、ｐ++型コンタクト領域３２と離して配置されている。拡散領域９１は、ｐ+型拡散領域８２にｎ型不純物またはｐ型不純物を導入してなるｎ型またはｐ型の拡散領域であり、例えばイオン注入および活性化のための熱処理により形成される。ｐ+型拡散領域８２にｐ型不純物を導入して拡散領域９１を形成した場合、ｐ+型拡散領域８２よりもｐ型不純物濃度が高いｐ型の拡散領域９１が形成される。ｐ型の拡散領域９１のｐ型不純物濃度が高くなるほど、拡散領域９１を設けない場合と比べて、保護素子３０の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１が高くなる。
　一方、ｐ+型拡散領域８２にｎ型不純物を導入して拡散領域９１を形成した場合、ｐ+型拡散領域８２よりもｎ型不純物濃度が高い拡散領域９１が形成される。この場合、ｐ+型拡散領域８２に導入するｎ型不純物のドーズ量で拡散領域９１の導電型が決定される。ｐ+型拡散領域８２のｐ型不純物濃度よりも拡散領域９１のｎ型不純物濃度が低い場合には、ｐ+型拡散領域８２よりも不純物濃度の低いｐ型の拡散領域９１が形成される。ｐ+型拡散領域８２のｐ型不純物濃度よりも拡散領域９１のｎ型不純物濃度が高い場合には、ｐ+型拡散領域８２の一部がｎ型に反転してｎ型の拡散領域９１が形成される。ｎ型の拡散領域９１のｎ型不純物濃度が高くなるほど、拡散領域９１を設けない場合と比べて、保護素子３０の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１が低くなる。
　図１５に示すように、ｎ+型拡散領域３３は、例えば略直線状の平面レイアウトに配置されてもよい。ｐ++型コンタクト領域３２は、例えば、ｎ+型拡散領域３３の長手方向（直線状に延びる方向）に平行にｎ+型拡散領域３３を通る直線上に配置されてもよい。拡散領域９１は、ｎ+型拡散領域３３の周囲を覆う例えば略直線状の平面レイアウトに配置される。ｎ+型拡散領域３３と配線層（不図示）との接触部３７ａ（図１４参照）を構成するコンタクトホール３７ｂは、例えば、略矩形状の平面形状を有し、ｎ+型拡散領域３３の長手方向に沿って点在するように複数設けられている。ｐ++型コンタクト領域３２と配線層との接触部を構成するコンタクトホール３６ｂは、例えば、略矩形状の平面形状を有し、１つ配置されている。回路部および出力段部の構成は実施の形態６と同様である。
　保護素子部の動作について説明する。図１６は、実施の形態７にかかる半導体装置のスナップバック特性を示す特性図である。図１６には、ＶＣＣ端子からサージ電圧が侵入することによりＶＣＣ端子の電圧が上昇したときの実施例１，２および比較例の電流－電圧（Ｉ－Ｖ）波形を示す。実施例１は、上述した実施の形態７にかかる半導体装置の構成にしたがいｎ型の拡散領域９１を設けた保護素子３０である。実施例２は、上述した実施の形態７にかかる半導体装置の構成にしたがいｐ型の拡散領域９１を設けた保護素子３０である。比較例は、拡散領域９１を設けていない以外は実施例１，２と同じ構成であり、例えば実施の形態６の保護素子３０に相当する。
　図１６に示すように、実施例１の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１１は、比較例の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１よりも低くなる。実施例２の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１２は、比較例の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１よりも高くなる。したがって、拡散領域９１のｎ型不純物濃度またはｐ型不純物濃度を調整することで、保護素子３０の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１を調整することができる。その調整可能範囲は、実施例１の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１１以上、実施例２の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１２以下の範囲Ｘである。
　また、実施の形態７に実施の形態２を適用し、回路部において縦型ダイオードＤ２を構成するｐ+型拡散領域８３の幅を広げて、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２の一部に重なるようにｐ+型拡散領域８３を配置してもよい。これにより、実施の形態２と同様に、横型ｎチャネルＭＯＳＦＥＴ２０の寄生動作が抑制され、回路部の寄生バイポーラ素子Ｔ２のスナップバック開始電圧Ｖｔ２が高くなる。これによって、保護素子３０の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１と、回路部の寄生バイポーラ素子Ｔ２のスナップバック開始電圧Ｖｔ２との差が大きくなるため、寄生動作のマージンを確保することもできる。
　以上、説明したように、実施の形態７によれば、実施の形態１～６と同様の効果を得ることができる。また、実施の形態７によれば、保護素子部において縦型ダイオードを構成するｐ+型拡散領域の内部のｎ+型拡散領域の下部全体を覆うようにｎ型またはｐ型の拡散領域を設けることで、保護素子の寄生バイポーラ素子のスナップバック開始電圧を調整することができる。これによって、保護素子の寄生バイポーラ素子のスナップバック開始電圧を調整するために、上記特許文献１１のように保護素子部の寄生抵抗を調整するための当該ｐ型拡散領域の幅を確保したり、上記特許文献１２のようにトリガ素子を同一基板上に追加したりする必要がない。これにより、保護素子の占有面積を小さくできるため、スナップバックが起こりやすい箇所に近い位置に保護素子を配置しやすく、回路設計の自由度が高い。また、複数箇所に保護素子を配置する場合においても回路設計の自由度が高くなる。
（実施の形態８）
　実施の形態８にかかる半導体装置の構造について説明する。図１７は、実施の形態８にかかる半導体装置の構造を示す断面図である。図１７には、図１８の切断線Ｃ－Ｃ’における断面構造を示す。図１８は、実施の形態８にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態８にかかる半導体装置が実施の形態７にかかる半導体装置と異なる点は、ｎ型またはｐ型の拡散領域９１を備えた保護素子４０を、回路部においてガードリングとして機能するｐ+型拡散領域８３に一体化した点である。すなわち、回路部に形成された縦型ダイオードＤ２で保護素子４０を構成することで、回路部の内部に保護素子４０を配置している。
　具体的には、図１７，１８に示すように、例えば、横型ｎチャネルＭＯＳＦＥＴ２０の周囲を囲む略矩形枠状の平面レイアウトに配置されたｐ+型拡散領域８３の１辺に沿って、略直線状の平面レイアウトにｎ+型拡散領域３３が配置されている。この場合、ｐ+型拡散領域８３の内部のｐ++型コンタクト領域２５は、例えば、ｐ+型拡散領域８３の残りの３辺に沿って略Ｃ字状の平面レイアウトに配置される。これによって、ｐ+型拡散領域８３の、ｎ+型拡散領域３３を配置した部分８３ｂが保護素子４０となり、ｐ++型コンタクト領域２５を配置した部分８３ａがガードリングとして機能する。
　拡散領域９１は、ｐ+型拡散領域８３（８３ｂ）の内部にｐ++型コンタクト領域２５と離して、ｎ+型拡散領域３３の周囲を覆う例えば略直線状の平面レイアウトに配置される。拡散領域９１の配置以外の構成は、実施の形態７と同様である。ここでは、ｐ+型拡散領域８３の、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２に対向する１辺に保護素子４０を一体化しているが、ｐ+型拡散領域８３の他の辺に保護素子４０を一体化させてもよい。図示省略するが、実施の形態７に実施の形態８を適用し、回路部の内部に配置された保護素子４０と、回路部の外側に配置された保護素子部の保護素子（図１４の符号３０）と、を併用してもよい。
　このように縦型ダイオードＤ２からなる保護素子４０をガードリングと一体化した場合においても、ｎ+型拡散領域３３の下部全体を覆うようにｎ型またはｐ型の拡散領域９１を設けることで、実施の形態７と同様の効果が得られる。また、保護素子４０の、ｎ+型拡散領域３３、ｐ+型拡散領域８３およびｎ-型エピタキシャル層２からなる寄生バイポーラ素子Ｔ１がスナップバックすると、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２と、ｐ+型拡散領域８３の内部のｎ+型拡散領域３３と、にアバランシェ電流が流れる。ガードリングに寄生動作する縦型ダイオードＤ２を設けない場合と比較して、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２と、ｐ+型拡散領域８３と、にアバランシェ電流が分散するため、より大きな電流を流すことができる。
　以上、説明したように、実施の形態８によれば、回路部においてガードリングとして機能するｐ+型拡散領域に保護素子を一体化した場合においても、実施の形態１～７と同様の効果を得ることができる。また、実施の形態８によれば、回路部においてガードリングとして機能するｐ+型拡散領域に保護素子を一体化することで、小型化を図ることができる。
（実施の形態９）
　実施の形態９にかかる半導体装置の構造について説明する。図１９は、実施の形態９にかかる半導体装置の構造を示す断面図である。図１９には、図２０の切断線Ｄ－Ｄ’における断面構造を示す。図２０は、実施の形態９にかかる半導体装置の平面レイアウトを示す平面図である。図２１は、実施の形態９にかかる半導体装置の構造の別の一例を示す断面図である。図２０，２１に示す実施の形態９にかかる半導体装置は、それぞれ実施の形態１，６に実施の形態７を適用した半導体装置である。
　具体的には、保護素子部のｐ++型コンタクト領域３２の周囲を囲む略矩形環状の平面レイアウトに配置されたｎ+型拡散領域３３に沿って、略矩形環状の平面レイアウトにｎ型またはｐ型の拡散領域９２が配置されている。拡散領域９２は、実施の形態７と同様に、ｎ+型拡散領域３３の下部全体を覆うように設けられている。この拡散領域９２のｎ型不純物濃度およびｐ型不純物濃度を調整することで、実施の形態７と同様に、保護素子３０の寄生バイポーラ素子Ｔ１のスナップバック開始電圧Ｖｔ１を調整することができる。
　以上、説明したように、実施の形態９によれば、実施の形態１，６，７と同様の効果を得ることができる。
（実施の形態１０）
　実施の形態１０にかかる半導体装置の構造について説明する。図２２は、実施の形態１０にかかる半導体装置の構造を示す断面図である。図２３は、実施の形態１０にかかる半導体装置の構造の別の一例を示す断面図である。図２２，２３に示す実施の形態１０にかかる半導体装置は、それぞれ実施の形態１，２に実施の形態８を適用した半導体装置である。
　具体的には、図２２に示すように、回路部においてガードリングとして機能するｐ+型拡散領域２４の一部２４ｂに、実施の形態８と同様にｎ型またはｐ型の拡散領域９１を備えた保護素子４０が一体化されている。これによって、回路部の外側に配置された保護素子部の保護素子（不図示）の他に、拡散領域９１を備えた保護素子４０を回路部の内部に配置し、これら２つの保護素子が併用される。また、図２３に示すように、回路部においてガードリングとして機能するｐ+型拡散領域４４の、保護素子４０を一体化した部分４４ｂの幅を、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２の一部に重なるように広げてもよい。
　ここでは、ｐ+型拡散領域２４の、横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２に対向する部分２４ｂ，４４ｂに保護素子４０を一体化しているが、ｐ+型拡散領域２４の他の部分２４ａ，４４ａに保護素子４０を一体化させてもよい。また、図２２，２３には、回路部の外側に配置された保護素子部を構成する各部を図示省略するが、保護素子部の構成は実施の形態１，２と同じであってもよいし、実施の形態９と同じであってもよい。回路部の外側に配置された保護素子部を実施の形態９と同じ構成とした場合、保護素子部の保護素子にｎ型またはｐ型の拡散領域９１が配置される。
　以上、説明したように、実施の形態１０によれば、実施の形態１，８，９と同様の効果を得ることができる。
　上記実施の形態１などにおいて、保護素子３０のような縦型のスナップダイオードのスナップバック開始電流を調整するためには、ｐ-型拡散領域３１の不純物濃度や深さを調整する必要がある。一方、上記したように、製造コスト削減のためには、保護素子部の保護素子３０を構成するｐ-型拡散領域３１と回路部の横型ｎチャネルＭＯＳＦＥＴ２０を構成するｐ-型拡散領域２１とを同時に形成することが望ましい。この場合、横型ｎチャネルＭＯＳＦＥＴ２０の特性を優先してｐ-型拡散領域２１およびｐ-型拡散領域３１の不純物濃度や深さを決定すると保護素子３０のスナップバック開始電流の調整が困難な場合がある。以下に、保護素子３０のスナップバック開始電流の調整が困難な場合においても有効な保護が行える半導体装置について説明する。
（実施の形態１１）
　実施の形態１１にかかる半導体装置の構造について説明する。図２４は、実施の形態１１にかかる半導体装置の構造を示す断面図である。図２４の保護素子部の断面構造は、図２５の切断線Ｅ－Ｅ’における断面構造である。図２５は、実施の形態１１にかかる半導体装置の平面レイアウトを示す平面図である。図２５には、保護素子部のみを示す。実施の形態１１にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、保護素子部に、保護素子（第１保護素子）３０と離して保護素子（第２保護素子）５０をさらに備える点である。
　保護素子５０は、ｎ-型エピタキシャル層２の表面層に選択的に設けられたｐ-型拡散領域（第１０半導体領域）５１で構成されている。ｐ-型拡散領域５１は、出力段部の縦型ＭＯＳＦＥＴ１０のｐ型ベース領域６、回路部のｐ-型拡散領域２１および保護素子３０のｐ-型拡散領域３１と離して配置されている。ｐ-型拡散領域５１の内部には、ｐ++型コンタクト領域（第１２半導体領域）５２およびｐ+型拡散領域（第１１半導体領域）５３が選択的に設けられている。
　ｐ++型コンタクト領域５２は、配線層３５を介してＧＮＤ端子に接続されている。ｐ++型コンタクト領域５２が配線層３５との接触部５５ａを構成するコンタクトホール５５ｂは、１つ以上配置される（図２５）。図２５には、コンタクトホール５５ｂを複数配置した状態を示す（矩形ドット状の塗りつぶし部分）。ｐ+型拡散領域５３の深さは、ｐ-型拡散領域５１の深さよりも深くてもよい。ｐ+型拡散領域５３とｎ-型エピタキシャル層２との間のｐｎ接合によって縦型ダイオードＤ３が形成されている。
　保護素子５０の縦型ダイオードＤ３の降伏電圧（ブレイクダウン電圧）は、保護素子３０のｐ+型拡散領域３４とｎ-型エピタキシャル層２との間のｐｎ接合による縦型ダイオードＤ１の降伏電圧よりも低い。具体的には、保護素子５０のｐ-型拡散領域５１のｐ+型拡散領域５３から横方向への張り出し幅ｗａを、保護素子３０のｐ-型拡散領域３１のｐ+型拡散領域３４から横方向への張り出し幅ｗｂよりも小さくする。保護素子５０のｐ-型拡散領域５１の張り出し幅ｗａを保護素子３０のｐ-型拡散領域３１の張り出し幅ｗｂより小さくすることで、保護素子５０の外周部の電界緩和効果が小さくなる。これにより、縦型ダイオードＤ３の降伏電圧を縦型ダイオードＤ１の降伏電圧より小さくすることができる。
　本実施例においては、保護素子３０は、ブレイクダウン電圧を超えて直ちに寄生バイポーラ素子Ｔ１が動作するように設定することが望ましい。具体的には、ｐ+型拡散領域３４からｐ++型コンタクト領域３２までの距離ｘ１を十分長くする。このような保護素子３０では、寄生バイポーラ素子Ｔ１が動作することによりスナップバックするため、ｐ-型拡散領域３１の不純物濃度や深さを調整してスナップバック開始電流を調整する必要がない。
　本実施の形態では、保護素子部のｐ-型拡散領域３１、ｐ-型拡散領域５１および回路部のｐ-型拡散領域２１の各拡散領域を、同一の不純物注入および不純物拡散工程によって同時に形成する場合であっても、回路部に形成する素子の特性を優先してｐ-型拡散領域２１の不純物濃度や深さを設定できる。
　図２６は、実施の形態１１にかかる半導体装置のスナップバック特性を示す特性図である。まず、保護素子５０が単独に存在した場合における動作について、電流－電圧（Ｉ－Ｖ）波形ｗ１２を参照して説明する。ＶＣＣ端子からサージ電圧が侵入することによりＶＣＣ端子の電圧が上昇し印加電圧がブレイクダウン電圧Ｖｂｖ１１に到達すると、縦型ダイオードＤ３がｐ+型拡散領域５３とｎ-型エピタキシャル層２との間のｐｎ接合でブレイクダウンして電流（アバランシェ電流）が流れ始める。アバランシェ電流により縦型ダイオードＤ３に発生した正のキャリア（ホール）は、ｐ+型拡散領域５３を経由し、ｐ++型コンタクト領域５２から配線層３５を介してＧＮＤ端子に流れ込む。そして、その後は、ダイオードＤ３の動作抵抗により、印加電圧が上昇するにつれてアバランシェ電流が増加する。
　次に、保護素子３０が単独に存在した場合における動作について、図２６のＩ－Ｖ波形ｗ１３を参照して説明する。ＶＣＣ端子からサージ電圧が侵入することによりＶＣＣ端子の電圧が上昇し印加電圧がブレイクダウン電圧Ｖｂｖ１２に到達すると、縦型ダイオードＤ１がｐ+型拡散領域３４とｎ-型エピタキシャル層２との間のｐｎ接合でブレイクダウンしてアバランシェ電流が流れ始める。アバランシェ電流により縦型ダイオードＤ１に発生した正のキャリア（ホール）はｐ+型拡散領域３４およびｐ-型拡散領域３１を経由し、ｐ++型コンタクト領域３２から配線層３５を介してＧＮＤ端子に流れ込む。縦型ダイオードＤ１の動作抵抗は、ｐ-型拡散領域３１による抵抗成分により比較的大きくなっている。ブレイクダウンすると直ちに、ｐ-型拡散領域３１による抵抗成分によるｐ-型拡散領域３１での電圧降下がｐ-型拡散領域３１とｎ+型拡散領域３３との間のｐｎ接合の順方向電圧を超える。これによって、ｐ-型拡散領域３１とｎ+型拡散領域３３との間のｐｎ接合が順バイアスされ、アバランシェ電流の一部の電流がｎ+型拡散領域３３側に流れる。このｎ+型拡散領域３３側に流れる電流がベース電流となり、ｎ+型拡散領域３３、ｐ-型拡散領域３１およびｎ-型エピタキシャル層２からなる寄生バイポーラ素子Ｔ１がオン状態になりスナップバックする。このとき、保護素子３０に印加される電圧は、縦型ダイオードＤ１のブレイクダウン電圧Ｖｂｖ１１よりも低い電圧Ｖｈ１１まで低下する。
　次に、保護素子部全体の動作について電流－電圧（Ｉ－Ｖ）波形ｗ１１を参照して説明する。ＶＣＣ端子からサージ電圧が侵入することによりＶＣＣ端子の電圧が上昇し印加電圧がブレイクダウン電圧Ｖｂｖ１１に到達すると、縦型ダイオードＤ３がブレイクダウンして電流（アバランシェ電流）が流れ始める。縦型ダイオードＤ３の動作抵抗により、印加電圧がブレイクダウン電圧Ｖｂｖ１２に到達すると、縦型ダイオードＤ１がｐ+型拡散領域３４とｎ-型エピタキシャル層２との間のｐｎ接合でブレイクダウンしてアバランシェ電流が流れ始める。ブレイクダウンすると直ちに、ｎ+型拡散領域３３、ｐ-型拡散領域３１およびｎ-型エピタキシャル層２からなる寄生バイポーラ素子Ｔ１がオン状態になりスナップバックする。このとき、保護素子３０に印加される電圧は、縦型ダイオードＤ１のブレイクダウン電圧Ｖｂｖ１よりも低い電圧Ｖｈ１まで低下する。
　このような実施の形態１１を実施の形態１に代えて実施の形態２～５に適用することができる。
　以上、説明したように、実施の形態１１によれば、実施の形態１～５と同様の効果を得ることができる。また、実施の形態１１によれば、保護素子（スナップダイオード）のスナップバック開始電流を調整する必要がないため、回路部に形成する素子の特性を優先してｐ-型拡散領域の不純物濃度や深さを設定した場合においても、保護素子の設計が容易となる。
　以上において本発明では、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、出力段用の半導体素子として、トレンチゲート構造の縦型ＭＯＳＦＥＴを設けた場合を例に説明しているが、出力段用の半導体素子として、プレーナゲート構造の縦型ＭＯＳＦＥＴなどさまざまなデバイスを設けてもよい。また、本発明は、回路部を構成するさまざまなデバイス（素子）と、これらのデバイスをサージから保護する保護素子とを同一の半導体基板に備えた半導体装置に適用することができる。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、回路部を構成するデバイスと、このデバイスをサージから保護する保護素子とを同一の半導体基板に備えた半導体装置に適している。
　１　ｎ+型支持基板
　２　ｎ-型エピタキシャル層
　３　縦型ＭＯＳＦＥＴのトレンチ
　４　縦型ＭＯＳＦＥＴのゲート絶縁膜
　５　縦型ＭＯＳＦＥＴのゲート電極
　６　縦型ＭＯＳＦＥＴのｐ型ベース領域
　７　縦型ＭＯＳＦＥＴのｎ+型ソース領域
　８　縦型ＭＯＳＦＥＴのｐ++型コンタクト領域
　９　ドレイン電極
　１０　出力段用の縦型ＭＯＳＦＥＴ
　１１　回路部の回路素子
　１２　回路部の電源回路
　１３　回路部の高電位側ｎ+型拡散領域
　２０　回路部の横型ｎチャネルＭＯＳＦＥＴ
　２１　横型ｎチャネルＭＯＳＦＥＴのｐ-型ベース領域
　２２　横型ｎチャネルＭＯＳＦＥＴのｎ+型ソース領域
　２３　横型ｎチャネルＭＯＳＦＥＴのｎ+型ドレイン領域
　２４，４４，８３　回路部のｐ+型拡散領域
　２５　回路部のｐ++型コンタクト領域
　２６ａ　回路部のｐ++型コンタクト領域と接地電位の配線層との接触部
　２６ｂ，２８ｂ，２９ｂ　横型ｎチャネルＭＯＳＦＥＴのコンタクトホール
　２７　横型ｎチャネルＭＯＳＦＥＴのゲート電極
　２８ａ　横型ｎチャネルＭＯＳＦＥＴのｎ+型ソース領域と配線層との接触部
　２９ａ　横型ｎチャネルＭＯＳＦＥＴのｎ+型ドレイン領域と配線層との接触部
　３０　保護素子部の保護素子
　３１　保護素子部のｐ-型拡散領域
　３２，６２　保護素子部のｐ++型コンタクト領域
　３３，６３　保護素子部のｎ+型拡散領域
　３４，５１，５２，７１～７４，８１，８２　保護素子部のｐ+型拡散領域
　３５，６５　配線層
　３６ａ，３７ａ，６６ａ，６７ａ　保護素子部の配線層との接触部
　３６ｂ，３７ｂ　保護素子部のコンタクトホール
　Ｄ１，Ｄ２　縦型ダイオード
　Ｉ１，Ｉ１ａ，Ｉ２，Ｉ２ａ　アバランシェ電流
　Ｉｔ１，Ｉｔ２　寄生バイポーラ素子のスナップバック開始時の電流
　Ｒ１　保護素子部のｐ-型拡散領域による抵抗成分
　Ｔ１，Ｔ２　寄生バイポーラ素子
　Ｖｂｖ１，Ｖｂｖ２　ブレイクダウン電圧
　Ｖｈ１，Ｖｈ２　寄生バイポーラ素子のスナップバック後の電圧
　Ｖｔ１，Ｖｔ２　寄生バイポーラ素子のスナップバック開始電圧
　ｗ１，ｗ２，ｗ１１～ｗ１３　Ｉ－Ｖ波形
　ｘ１　保護素子部のｐ+型拡散領域からｐ++型コンタクト領域までの距離
　ｘ１１　回路部のｐ+型拡散領域の幅
　ｘ１２　回路部のｐ++型コンタクト領域の幅
　ｘ２１　保護素子部のｐ+型拡散領域からｎ+型拡散領域までの距離
　ｘ２　回路部のｐ+型拡散領域からｎ+型ソース領域までの距離
　ｘ３１　保護素子部のｐ+型拡散領域のコーナー部からｐ++型コンタクト領域までの距離

Claims (32)

  1. 　第１導電型の半導体基板の第１主面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    　前記第１半導体領域内に設けられた半導体素子の素子構造と、
    　前記第１半導体領域の内部に選択的に設けられ、前記半導体素子の素子構造を構成する第１導電型の第２半導体領域と、
    　前記第１半導体領域を深さ方向に貫通し、前記第１半導体領域の深さ以上の深さで、前記半導体素子の素子構造を囲むように選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
    　前記半導体基板の第１主面の表面層に、前記第１半導体領域と離して選択的に設けられた第２導電型の第４半導体領域と、
    　前記第４半導体領域の内部に選択的に設けられた第１導電型の第５半導体領域と、
    　前記第４半導体領域を深さ方向に貫通し、前記第４半導体領域の深さ以上の深さで選択的に設けられた、前記第４半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、
    　前記第２半導体領域と、前記第３半導体領域と、前記第４半導体領域と、前記第５半導体領域と、に電気的に接続された第１電極と、
    　前記半導体基板の第２主面に接続された第２電極と、
    　を備えることを特徴とする半導体装置。
  2. 　第１導電型の半導体基板の第１主面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    　前記第１半導体領域内に設けられた半導体素子の素子構造と、
    　前記第１半導体領域の内部に選択的に設けられ、前記半導体素子の素子構造を構成する第１導電型の第２半導体領域と、
    　前記第１半導体領域の内部に、前記半導体素子の素子構造を囲むように選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
    　前記半導体基板の第１主面の表面層に、前記第１半導体領域と離して選択的に設けられた第２導電型の第４半導体領域と、
    　前記第４半導体領域の内部に選択的に設けられた第１導電型の第５半導体領域と、
    　前記第４半導体領域の内部に選択的に設けられた、前記第４半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、
    　前記第２半導体領域と、前記第３半導体領域と、前記第４半導体領域と、前記第５半導体領域と、に電気的に接続された第１電極と、
    　前記半導体基板の第２主面に接続された第２電極と、
    　を備えることを特徴とする半導体装置。
  3. 　前記第４半導体領域の内部に選択的に設けられた、前記第４半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域をさらに備え、
    　前記第１電極は、前記第７半導体領域を介して前記第４半導体領域に電気的に接続され、
    　前記第５半導体領域は、前記第６半導体領域と前記第７半導体領域との間に配置されていることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第４半導体領域の内部に選択的に設けられた、前記第４半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域をさらに備え、
    　前記第１電極は、前記第７半導体領域を介して前記第４半導体領域に電気的に接続され、
    　前記第７半導体領域は、前記第６半導体領域と離して配置されており、
    　前記第５半導体領域は、前記第６半導体領域の内部に選択的に設けられていることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第６半導体領域の内部に選択的に設けられた、前記第６半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域をさらに備え、
    　前記第１電極は、前記第７半導体領域を介して前記第４半導体領域に電気的に接続され、
    　前記第５半導体領域は、前記第６半導体領域の内部に選択的に設けられていることを特徴とする請求項１に記載の半導体装置。
  6. 　前記第６半導体領域の内部に選択的に設けられた、前記第６半導体領域よりも不純物濃度の高い第２導電型の第７半導体領域をさらに備え、
    　前記第１電極は、前記第７半導体領域を介して前記第４半導体領域に電気的に接続され、
    　前記第５半導体領域は、前記第６半導体領域と離して配置されていることを特徴とする請求項１に記載の半導体装置。
  7. 　前記第５半導体領域は、前記第７半導体領域の周囲を囲むように配置されていることを特徴とする請求項３に記載の半導体装置。
  8. 　前記第５半導体領域は、前記第７半導体領域の周囲を囲むように配置され、
    　前記第６半導体領域は、前記第５半導体領域の周囲を囲むように配置されていることを特徴とする請求項３に記載の半導体装置。
  9. 　前記第６半導体領域は、前記第７半導体領域の周囲を囲むように配置されていることを特徴とする請求項３に記載の半導体装置。
  10. 　前記第６半導体領域は、前記第５半導体領域の周囲を囲むように配置されていることを特徴とする請求項３に記載の半導体装置。
  11. 　前記第６半導体領域は、前記第３半導体領域と同じ不純物濃度および深さを有することを特徴とする請求項１に記載の半導体装置。
  12. 　前記第４半導体領域は、前記第１半導体領域と同じ不純物濃度および深さを有することを特徴とする請求項１に記載の半導体装置。
  13. 　第１導電型の半導体基板の第１主面の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    　前記第１半導体領域内に設けられた半導体素子の素子構造と、
    　前記第１半導体領域の内部に選択的に設けられ、前記半導体素子の素子構造を構成する第１導電型の第２半導体領域と、
    　前記第１半導体領域を深さ方向に貫通し、前記第１半導体領域の深さ以上の深さで、前記半導体素子の素子構造を囲むように選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、
    　前記半導体基板の第１主面の表面層に、前記第１半導体領域と離して選択的に設けられた第２導電型の第４半導体領域と、
    　前記第４半導体領域の内部に選択的に設けられた第１導電型の第５半導体領域と、
    　前記第２半導体領域と、前記第３半導体領域と、前記第４半導体領域と、前記第５半導体領域と、に電気的に接続された第１電極と、
    　前記半導体基板の第２主面に接続された第２電極と、
    　を備えることを特徴とする半導体装置。
  14. 　前記第４半導体領域の内部に選択的に設けられた、前記第４半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域をさらに備え、
    　前記第１電極は、前記第６半導体領域を介して前記第４半導体領域に電気的に接続され、
    　前記第５半導体領域は、前記第６半導体領域の周囲を囲むように配置されていることを特徴とする請求項１３に記載の半導体装置。
  15. 　前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子もしくは前記第５半導体領域、前記第６半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第６半導体領域から前記第４半導体領域と前記第１電極との接触部までの距離が設定されていることを特徴とする請求項１に記載の半導体装置。
  16. 　前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子もしくは前記第５半導体領域、前記第６半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第６半導体領域から前記第７半導体領域までの距離が設定されていることを特徴とする請求項３に記載の半導体装置。
  17. 　前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第６半導体領域から前記第５半導体領域までの距離が設定されていることを特徴とする請求項３に記載の半導体装置。
  18. 　前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第４半導体領域のコーナー部から前記第４半導体領域と前記第１電極との接触部までの距離が設定されていることを特徴とする請求項１３に記載の半導体装置。
  19. 　前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第４半導体領域のコーナー部から前記第６半導体領域までの距離が設定されていることを特徴とする請求項１４に記載の半導体装置。
  20. 　前記第５半導体領域、前記第４半導体領域および前記半導体基板からなる寄生バイポーラ素子もしくは前記第５半導体領域、前記第６半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧が、前記第２半導体領域、前記第１半導体領域および前記半導体基板からなる寄生バイポーラ素子がスナップバックを開始する電圧よりも低くなるように、前記第４半導体領域の不純物濃度が設定されていることを特徴とする請求項１に記載の半導体装置。
  21. 　前記半導体素子の素子構造は、
    　前記第２半導体領域と、
    　前記第１半導体領域の内部に、前記第２半導体領域と離して選択的に設けられた第１導電型の第８半導体領域と、
    　前記第１半導体領域の、前記第２半導体領域と前記第８半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、からなることを特徴とする請求項１に記載の半導体装置。
  22. 　同一工程で形成された前記第１半導体領域および前記第４半導体領域が設けられていることを特徴とする請求項１に記載の半導体装置。
  23. 　同一工程で形成された前記第３半導体領域および前記第６半導体領域が設けられていることを特徴とする請求項１に記載の半導体装置。
  24. 　同一工程で形成された前記第２半導体領域および前記第５半導体領域が設けられていることを特徴とする請求項１に記載の半導体装置。
  25. 　同一工程で形成された前記第３半導体領域および前記第４半導体領域が設けられていることを特徴とする請求項１３に記載の半導体装置。
  26. 　前記第４半導体領域と前記第５半導体領域との間に、前記第５半導体領域を覆うように設けられた第９半導体領域をさらに備えることを特徴とする請求項１～２５のいずれか一つに記載の半導体装置。
  27. 　前記第９半導体領域は、前記第４半導体領域よりも第１導電型不純物濃度が高いことを特徴とする請求項２６に記載の半導体装置。
  28. 　前記第９半導体領域は、前記第４半導体領域よりも第２導電型不純物濃度が高いことを特徴とする請求項２６に記載の半導体装置。
  29. 　前記第４半導体領域は、前記第３半導体領域の一部であることを特徴とする請求項２６に記載の半導体装置。
  30. 　前記半導体基板の第１主面の表面層に、前記第１半導体領域および前記第４半導体領域と離して選択的に設けられた第２導電型の第１０半導体領域と、
    　前記第１０半導体領域を深さ方向に貫通し、前記第１０半導体領域の深さ以上の深さで選択的に設けられた第２導電型の第１１半導体領域と、
    　前記第１１半導体領域の表面層に選択的に設けられた前記第１１半導体領域よりも不純物濃度の高い第２導電型の第１２半導体領域と、
    　をさらに備え、
    　前記半導体基板と前記第３半導体領域とで構成される第１ダイオードの降伏電圧が前記半導体基板と前記第１１半導体領域とで構成される第２ダイオードの降伏電圧より高いことを特徴とする請求項１に記載の半導体装置。
  31. 　前記半導体基板の第１主面の表面において、前記半導体基板と前記第６半導体領域との間の距離が前記半導体基板と前記第１１半導体領域との距離より大きいことを特徴とする請求項３０に記載の半導体装置。
  32. 　第１導電型の半導体基板の第１主面の表面層に選択的に設けられた第２導電型の第１半導体領域と、前記第１半導体領域内に設けられた半導体素子の素子構造と、前記第１半導体領域の内部に選択的に設けられ、前記半導体素子の素子構造を構成する第１導電型の第２半導体領域と、前記第１半導体領域を深さ方向に貫通し、前記第１半導体領域の深さ以上の深さで、前記半導体素子の素子構造を囲むように選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３半導体領域と、前記半導体基板の第１主面の表面層に、前記第１半導体領域と離して選択的に設けられた第２導電型の第４半導体領域と、前記第４半導体領域の内部に選択的に設けられた第１導電型の第５半導体領域と、前記第４半導体領域を深さ方向に貫通し、前記第４半導体領域の深さ以上の深さで選択的に設けられた、前記第４半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、前記第２半導体領域と、前記第３半導体領域と、前記第４半導体領域と、前記第５半導体領域と、に電気的に接続された第１電極と、前記半導体基板の第２主面に接続された第２電極と、を備えた半導体装置の製造方法であって、
    　同一の不純物注入および不純物拡散処理によって、前記半導体基板の第１主面の表面層に、互いに離して、前記第１半導体領域および前記第４半導体領域を選択的に形成する工程と、
    　同一の不純物注入および不純物拡散処理によって、前記第１半導体領域の内部に前記第２半導体領域を選択的に形成するとともに、前記第４半導体領域の内部に前記第５半導体領域を選択的に形成する工程と、
    　同一の不純物注入および不純物拡散処理によって、前記第１半導体領域を深さ方向に貫通する前記第３半導体領域を選択的に形成するとともに、前記第４半導体領域を深さ方向に貫通する前記第６半導体領域を選択的に形成する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
PCT/JP2016/058211 2015-03-17 2016-03-15 半導体装置および半導体装置の製造方法 WO2016148156A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201680002320.8A CN106796917B (zh) 2015-03-17 2016-03-15 半导体装置及半导体装置的制造方法
JP2017506574A JP6341331B2 (ja) 2015-03-17 2016-03-15 半導体装置および半導体装置の製造方法
US15/447,088 US10141299B2 (en) 2015-03-17 2017-03-01 Semiconductor device with protective element portion
US16/189,583 US10720421B2 (en) 2015-03-17 2018-11-13 Semiconductor device and method of manufacturing semiconductor device
US16/894,364 US10964686B2 (en) 2015-03-17 2020-06-05 Semiconductor device and method of manufacturing semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-053980 2015-03-17
JP2015053980 2015-03-17

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US15/447,088 Continuation US10141299B2 (en) 2015-03-17 2017-03-01 Semiconductor device with protective element portion

Publications (1)

Publication Number Publication Date
WO2016148156A1 true WO2016148156A1 (ja) 2016-09-22

Family

ID=56919048

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/058211 WO2016148156A1 (ja) 2015-03-17 2016-03-15 半導体装置および半導体装置の製造方法

Country Status (4)

Country Link
US (3) US10141299B2 (ja)
JP (1) JP6341331B2 (ja)
CN (1) CN106796917B (ja)
WO (1) WO2016148156A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946295A (zh) * 2016-10-12 2018-04-20 德克萨斯仪器股份有限公司 具有快速恢复保护的静电放电保护环
JP2019004091A (ja) * 2017-06-19 2019-01-10 富士電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110431669B (zh) * 2017-03-07 2023-03-28 三菱电机株式会社 半导体装置以及电力变换装置
US11101345B2 (en) * 2017-05-08 2021-08-24 Rohm Co., Ltd. Semiconductor device
US10468485B2 (en) * 2017-05-26 2019-11-05 Allegro Microsystems, Llc Metal-oxide semiconductor (MOS) device structure based on a poly-filled trench isolation region
US10475783B2 (en) * 2017-10-13 2019-11-12 Nxp B.V. Electrostatic discharge protection apparatuses
US10930650B2 (en) * 2018-06-28 2021-02-23 Stmicroelectronics International N.V. Latch-up immunization techniques for integrated circuits
JP7055534B2 (ja) * 2018-09-10 2022-04-18 株式会社東芝 半導体装置の製造方法
JP6975110B2 (ja) * 2018-09-13 2021-12-01 株式会社東芝 光検出素子、光検出システム、ライダー装置及び車
JP7310343B2 (ja) * 2019-06-14 2023-07-19 富士電機株式会社 半導体装置
US11848321B2 (en) * 2021-04-23 2023-12-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device for providing spike voltage protection and manufacturing method thereof
CN116190378B (zh) * 2023-03-24 2023-12-15 图灵芯半导体(成都)有限公司 一种可同时控制第一和第二导电类型载流子的器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206387A (ja) * 1992-01-23 1993-08-13 Mitsubishi Electric Corp 半導体集積回路
JP2003338604A (ja) * 2002-05-21 2003-11-28 Fuji Electric Co Ltd 半導体装置
JP2004327976A (ja) * 2003-04-11 2004-11-18 Fuji Electric Device Technology Co Ltd 圧接型半導体装置
JP2005223016A (ja) * 2004-02-03 2005-08-18 Fuji Electric Device Technology Co Ltd 半導体装置
JP2005235844A (ja) * 2004-02-17 2005-09-02 Fuji Electric Device Technology Co Ltd 半導体装置
JP2011018685A (ja) * 2009-07-07 2011-01-27 Renesas Electronics Corp Ｅｓｄ保護素子

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0349257A (ja) 1989-07-18 1991-03-04 Nissan Motor Co Ltd 半導体装置
JPH04327976A (ja) 1991-04-26 1992-11-17 Brother Ind Ltd 光沢処理装置
JP3251735B2 (ja) * 1992-09-25 2002-01-28 株式会社東芝 半導体集積回路装置
JPH06169062A (ja) * 1992-11-30 1994-06-14 Nec Kansai Ltd 過電圧保護方法およびそれを用いた半導体装置
JPH06334120A (ja) * 1993-05-26 1994-12-02 Toshiba Corp 半導体装置
JP3413569B2 (ja) 1998-09-16 2003-06-03 株式会社日立製作所 絶縁ゲート型半導体装置およびその製造方法
JP2000323654A (ja) * 1999-05-06 2000-11-24 Nissan Motor Co Ltd 半導体装置
JP4236848B2 (ja) 2001-03-28 2009-03-11 セイコーインスツル株式会社 半導体集積回路装置の製造方法
JP3652322B2 (ja) * 2002-04-30 2005-05-25 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔとその製造方法
US7405913B2 (en) * 2003-04-11 2008-07-29 Fuji Electric Device Technology Co. Semiconductor device having transistor with high electro-static discharge capability and high noise capability
JP2006093361A (ja) 2004-09-24 2006-04-06 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP5271515B2 (ja) * 2007-07-13 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置
JP2009064974A (ja) 2007-09-06 2009-03-26 Sanyo Electric Co Ltd 半導体装置
JP5529414B2 (ja) 2008-12-29 2014-06-25 新日本無線株式会社 静電破壊保護回路
JP2010182727A (ja) 2009-02-03 2010-08-19 Renesas Electronics Corp 半導体装置
JP2010251522A (ja) 2009-04-15 2010-11-04 Panasonic Corp 半導体装置及びその製造方法
JP5546991B2 (ja) 2010-08-09 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
JP2012094565A (ja) 2010-10-22 2012-05-17 Sharp Corp 半導体集積回路のｅｓｄ保護素子およびそのｅｓｄ保護回路
JP2012094797A (ja) 2010-10-29 2012-05-17 On Semiconductor Trading Ltd 半導体装置及びその製造方法
JP5641879B2 (ja) 2010-11-02 2014-12-17 ルネサスエレクトロニクス株式会社 半導体装置
JP5896554B2 (ja) * 2012-02-17 2016-03-30 ローム株式会社 半導体装置
JP2016058654A (ja) * 2014-09-11 2016-04-21 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206387A (ja) * 1992-01-23 1993-08-13 Mitsubishi Electric Corp 半導体集積回路
JP2003338604A (ja) * 2002-05-21 2003-11-28 Fuji Electric Co Ltd 半導体装置
JP2004327976A (ja) * 2003-04-11 2004-11-18 Fuji Electric Device Technology Co Ltd 圧接型半導体装置
JP2005223016A (ja) * 2004-02-03 2005-08-18 Fuji Electric Device Technology Co Ltd 半導体装置
JP2005235844A (ja) * 2004-02-17 2005-09-02 Fuji Electric Device Technology Co Ltd 半導体装置
JP2011018685A (ja) * 2009-07-07 2011-01-27 Renesas Electronics Corp Ｅｓｄ保護素子

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946295A (zh) * 2016-10-12 2018-04-20 德克萨斯仪器股份有限公司 具有快速恢复保护的静电放电保护环
CN107946295B (zh) * 2016-10-12 2023-07-21 德克萨斯仪器股份有限公司 具有快速恢复保护的静电放电保护环
JP2019004091A (ja) * 2017-06-19 2019-01-10 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JPWO2016148156A1 (ja) 2017-07-13
CN106796917A (zh) 2017-05-31
US20200335490A1 (en) 2020-10-22
JP6341331B2 (ja) 2018-06-13
US10964686B2 (en) 2021-03-30
CN106796917B (zh) 2019-10-01
US20170179109A1 (en) 2017-06-22
US10141299B2 (en) 2018-11-27
US20190081033A1 (en) 2019-03-14
US10720421B2 (en) 2020-07-21

Similar Documents

Publication Publication Date Title
JP6341331B2 (ja) 半導体装置および半導体装置の製造方法
US9142463B2 (en) Semiconductor device
US7202531B2 (en) Semiconductor device
US8039879B2 (en) Semiconductor device having a control circuit and method of its manufacture
US8981425B2 (en) Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US8237225B2 (en) Semiconductor device for electrostatic discharge protection
JP4290468B2 (ja) 静電気放電保護素子
US8049307B2 (en) Insulated gate bipolar transistor (IGBT) electrostatic discharge (ESD) protection devices
JP2009188178A (ja) 半導体装置
KR101742447B1 (ko) 반도체 장치
US9721939B2 (en) Semiconductor device
JP2014138091A (ja) 半導体装置およびその製造方法
US8933513B2 (en) Semiconductor device
US9865586B2 (en) Semiconductor device and method for testing the semiconductor device
JP4403292B2 (ja) 半導体装置
JP4781620B2 (ja) 静電気放電保護素子
JP2005079287A (ja) 集積回路
JP7281807B2 (ja) 半導体装置およびその製造方法
JP2019004091A (ja) 半導体装置および半導体装置の製造方法
JP2009141071A (ja) 静電気保護用半導体素子
JP2006013093A (ja) 半導体集積回路装置
JP2005328035A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16764986

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2017506574

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16764986

Country of ref document: EP

Kind code of ref document: A1