JP5546991B2 - 半導体装置 - Google Patents

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Description

本発明は、静電気などの異常電圧から内部回路を保護する保護素子を有する半導体装置に関する。
半導体装置には、静電気などの異常電流から内部回路を保護するために、保護素子が設けられている。保護素子としては、例えば特許文献１や非特許文献１に記載されているようにバイポーラトランジスタを用いるものや、例えば特許文献２や非特許文献２に記載されているようにサイリスタを用いるものがある。
具体的には、特許文献１には、バイポーラトランジスタのベース領域の横に不純物濃度が低い第２のベース領域を形成すること、及び第２のベース領域をベース領域よりも浅くすることが記載されている。
非特許文献１には、ＮＰＮバイポーラトランジスタのコレクタとベースの距離により、ＮＰＮバイポーラトランジスタが保護素子として動作するときのトリガ電圧をコントロールすることが記載されている。
特許文献２には、耐圧やホールド電圧が異なる２つのサイリスタを同一基板内に作成し、それぞれ異なる向きの異常電圧を放電するように配線することが記載されている。
非特許文献２には、サイリスタを構成する縦型のＮＰＮバイポーラトランジスタにおいて、表面側のＮ＋層の横にＰ＋層を追加することが記載されている。追加されたＰ＋層は、ＮＰＮバイポーラトランジスタのベース（Ｐ層）とともに、横型のＰＮＰトランジスタを形成する。
特開２００９−４７６３号公報 米国特許第７５６６９１４号明細書
藤井他、"A novel 80V-class HV-MOS platform technology featuring high-side capable 30V-gate-voltage drift-NMOSFET and a trigger controllable ESD protection BJT",2009 IEEE N. Jensen et al, Coupled Bipolar Transistors as very robust ESD Protection Devices for Automotive Applications. EOS/ESD 2003
保護素子は、ＨＢＭ（Human Body Model）耐量が高いことを要求される場合がある。保護素子のＨＢＭ耐量を高くするためには、保護素子としてはサイリスタを用いるほうがよい。
一方で保護素子は、互いに異なるトリガ電圧を有する複数の保護素子を一つの半導体装置に組み込むことがある。このため、保護素子を設計する場合、トリガ電圧を容易に変更できるようにする必要がある。
しかし非特許文献２には、トリガ電圧を調整する方法そのものが記載されていない。また特許文献２には、トリガ電圧を調整する方法が記載されている。ただしここで記載されている方法は、不純物領域の不純物濃度や不純物深さなどを変更するものであり、トリガ電圧のみではなくホールド電圧にも影響を与えてしまうものである。
このように、上記した文献に記載の方法では、サイリスタを用いた保護素子において、トリガ電圧をホールド電圧から独立して変更することはできなかった。
本発明によれば第１導電型層と、
上面が前記第１導電型層に接しており、前記第１導電型層より不純物濃度が高い第１導電型の埋込層と、
前記第１導電型層に接して形成され、底部が前記埋込層に接している第１の第１導電型拡散層と、
前記第１導電型層に形成され、底部が前記埋込層に接していない第１の第２導電型拡散層と、
前記第１導電型層に形成され、底部が前記埋込層に接しておらず、かつ側面の少なくとも一部が前記第１導電型層に接している第２の第２導電型拡散層と、
前記第２の第２導電型拡散層に形成され、前記第２の第２導電型拡散層よりも浅い第２の第１導電型拡散層と、
前記第１の第１導電型拡散層の表層に形成された第１の第１導電型高濃度拡散層及び前記第１の第２導電型拡散層の表層に形成された第１の第２導電型高濃度拡散層に接続している第１配線と、
前記第２の第１導電型拡散層、及び前記第２の第２導電型拡散層の表層に形成された第２の第２導電型高濃度拡散層に接続している第２配線と、
を備え、
平面視において、前記第１の第１導電型高濃度拡散層のうちコンタクトが接続されている領域、前記第１の第２導電型拡散層、前記第２の第１導電型拡散層、及び前記第２の第２導電型拡散層の順に並んでおり、
前記第２の第２導電型拡散層及び前記第１導電型層が互いに接する領域におけるこれらの不純物濃度は、前記第２の第２導電型拡散層の底面に位置する部分よりも、前記第２の第２導電型拡散層の側面に位置する部分のほうが高い半導体装置が提供される。
本発明に係る半導体装置において、第１の第２導電型拡散層、第１導電型層、及び第２の第２導電型拡散層によって横型の第１のバイポーラトランジスタが形成され、かつ第２の第１導電型拡散層、第２の第２導電型拡散層、及び第１導電型層によって縦型の第２のバイポーラトランジスタが形成される。すなわち第２の第１導電型拡散層、第２の第２導電型拡散層、第１導電型層、及び第２の第２導電型拡散層によってサイリスタが形成される。
そして第１配線に異常電圧が加わると、この異常電圧は第１の第１導電型拡散層及び埋込層を介して第１導電型層に加わる。このため、第１導電型層と第２の第２導電型拡散層の間には電圧が加わる。第２の第２導電型拡散層及び第１導電型層が互いに接する領域におけるこれらの不純物濃度は、第２の第２導電型拡散層の底面に位置する部分よりも、第２の第２導電型拡散層の側面に位置する部分のほうが高い。このため、第２の第２導電型拡散層及び第１導電型層のジャンクション部分におけるブレークダウンは、第２の第２導電型拡散層の底面ではなく側面で生じる。このブレークダウンが生じる電圧は、サイリスタのトリガ電圧になる。このためサイリスタのトリガ電圧は、第２の第２導電型拡散層の側面の状態によって定まる。
その後、横型の第１のバイポーラトランジスタと縦型の第２のバイポーラトランジスタがオンし、これによりサイリスタが動作する。一方、サイリスタが動作した後、電流は、第２の第２導電型拡散層及び第１導電型層が互いに接する領域のうち第２の第２導電型拡散層の底面に位置する部分を流れる。従って、サイリスタのホールド電圧は、第２の第２導電型拡散層の底面の状態によって定まる。
このように、本発明によれば、サイリスタのトリガ電圧を決める要素は、サイリスタのホールド電圧を決める要素とは異なる。従って、トリガ電圧をホールド電圧から独立して変更することができる。
本発明によれば、保護素子としてサイリスタを用いる場合に、サイリスタのトリガ電圧をホールド電圧から独立して変更することができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 図１に示した半導体装置の平面図である。 図１及び図２に示した保護素子の等価回路図を、半導体装置の断面図に重ねた図である。 図１及び図２に示した保護素子の動作を説明する断面図及び等価回路図である。 図１及び図２に示した保護素子の動作を説明する断面図及び等価回路図である。 図１及び図２に示した保護素子の動作を説明する断面図及び等価回路図である。 図１及び図２に示した保護素子の動作を説明する等価回路図である。 第１配線と第２配線の間に加わる電圧と第１配線と第２配線の間を流れる電流のＩ−Ｖ特性を示す図である。 トリガ電圧の調整方法の一例について説明するための図である。 図９に示した距離ｄを変化させたときの、ブレークダウン時（トリガ電圧印加時）の空乏層の様子と電界分布の変化を示したものである。 第２の実施形態に係る半導体装置の構成を示す断面図である。 図１１に示した半導体装置の平面図である。 図１１及び図１２に示した保護素子の第１の動作を説明する断面図である。 図１１及び図１２に示した保護素子の第１の動作を説明する断面図である。 図１１及び図１２に示した保護素子の第１の動作を説明する断面図である。 図１１及び図１２に示した保護素子の第２の動作を説明する断面図である。 図１１及び図１２に示した保護素子の第２の動作を説明する断面図である。 図１１及び図１２に示した保護素子の第２の動作を説明する断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 図２０に示した保護素子の動作を説明するための断面図である。 図２０に示した保護素子の動作を説明するための断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 図２３に示した保護素子の動作を示す断面図である。 図２３に示した保護素子の動作を示す断面図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。 第１の半導体装置の変形例を示す断面図である。 図１１に示した半導体装置の等価回路図を示す図である。 図２９の等価回路図を図１１に示した半導体装置の断面図に重ねた図である。 図１１に示した半導体装置におけるトリガ電圧の調整方法を説明するための図である。 図２３に示した半導体装置の平面図である。 図２６に示した半導体装置の平面図である。 図２７に示した半導体装置の平面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。図２は、図１に示した半導体装置の平面図である。なお図２においては、後述する素子分離膜２００の図示を省略している。
この半導体装置は、基板３０、第１導電型層１００、第１導電型（例えばｎ型）の埋込層１１０、第１の第１導電型拡散層１２０、第１の第２導電型（例えばｐ型）拡散層１３０、第２の第２導電型拡散層１４０、第２の第１導電型拡散層１５０、第１配線３００、及び第２配線３１０を備えている。基板３０は例えばＳｉなどの半導体基板である。埋込層１１０は、平面視で第１導電型層１００及び第１の第２導電型拡散層１３０の全面と重なっており、上面が第１導電型層１００に接している。埋込層１１０は、第１導電型層１００より不純物濃度が高い。第１の第１導電型拡散層１２０は、第１導電型層１００に接して形成され、底部が埋込層１１０に接している。第１の第２導電型拡散層１３０は、第１導電型層１００に形成され、底部が埋込層１１０に接していない。第２の第２導電型拡散層１４０は、第１導電型層１００の表層に形成されており、底部が埋込層１１０に接しておらず、かつ側面の少なくとも一部が第１導電型層１００に接している。第２の第１導電型拡散層１５０は、第２の第２導電型拡散層１４０に形成されており、第２の第２導電型拡散層１４０よりも浅い。第１配線３００は高濃度拡散層１２２及び高濃度拡散層１３２に接続しており、第２配線３１０は第２の第１導電型拡散層１５０及び第２導電型高濃度拡散層１４２に接続している。
平面視において、高濃度拡散層１２２のうちコンタクトが配置される領域１２２ａの直下に位置する第１の第１導電型拡散層１２０と、第１の第２導電型拡散層１３０、第２の第１導電型拡散層１５０、及び第２の第２導電型拡散層１４０がこの順に並んでいる。そして第２の第２導電型拡散層１４０及び第１導電型層１００が互いに接する領域におけるこれらの不純物濃度は、第２の第２導電型拡散層１４０の底面に位置する部分よりも、第２の第２導電型拡散層１４０の側面に位置する部分のほうが高い。
この半導体装置には、図示しない内部回路が形成されている。そして第１導電型層１００、第１導電型の埋込層１１０、第１の第１導電型拡散層１２０、第１の第２導電型拡散層１３０、第２の第２導電型拡散層１４０、第２の第１導電型拡散層１５０、第１配線３００、及び第２配線３１０は、上記した内部回路を静電気等の異常電圧から保護するための保護素子として機能する。第１配線３００は異常電圧（例えばＥＳＤ：Electrostatic Discharge）が加わる配線であり、第２配線３１０はグランド配線に接続されている。以下、詳細に説明する。
平面視において、第１の第１導電型拡散層１２０は、第１の第２導電型拡散層１３０、第２の第１導電型拡散層１５０、及び第２の第２導電型拡散層１４０を挟む形状を有している。図２に示す例では第１の第１導電型拡散層１２０は、平面視において、正方形などの矩形の４辺に沿って形成されている。そして第１の第１導電型拡散層１２０によって囲まれた領域内に、第１の第２導電型拡散層１３０、第２の第１導電型拡散層１５０、及び第２の第２導電型拡散層１４０が形成されている。
また第１の第１導電型拡散層１２０、第１の第２導電型拡散層１３０、及び第２の第２導電型拡散層１４０は互いに離れている。そして第１導電型層１００は第１の第２導電型拡散層１３０および第２の第２導電型拡散層１４０を囲んでおり、第２の第２導電型拡散層１４０は第２の第１導電型拡散層１５０を囲んでいる。
第１の第１導電型拡散層１２０の表面の一部には、高濃度拡散層１２２が形成されている。高濃度拡散層１２２は第１導電型の拡散層であり、第１の第１導電型拡散層１２０より不純物濃度が高い。高濃度拡散層１２２は、平面視で高濃度拡散層１３２及び第２の第２導電型拡散層１４０が形成されている領域を取り囲むように形成されているが、その一部の領域１２２ａの中に、コンタクト（図示せず）が複数配置される。ここでコンタクトは、図２の領域１２２ａにおいて上下方向に複数並べて配置される。コンタクトは単列であってもよいし複数列であってもよい。高濃度拡散層１２２は、例えば第２の第１導電型拡散層１５０と同一のイオン注入工程で形成される。この場合、高濃度拡散層１２２は第２の第１導電型拡散層１５０と不純物濃度及び深さが同じになる。
第１の第２導電型拡散層１３０の表面には高濃度拡散層１３２が形成されており、第２の第２導電型拡散層１４０の表面には第２導電型高濃度拡散層１４２が形成されている。高濃度拡散層１３２，１４２は第２導電型の拡散層であり、第１の第２導電型拡散層１３０及び第２の第２導電型拡散層１４０より不純物濃度が高い。
半導体装置の表面には素子分離膜２００が形成されている。素子分離膜２００は、保護素子が形成されている領域においては、基板３０の表面のうち、高濃度拡散層１２２，１３２，１４２が形成されている領域及び第２の第１導電型拡散層１５０が形成されている領域を除いた領域に形成されている。第１の第１導電型拡散層１２０、第１の第２導電型拡散層１３０、及び第２の第２導電型拡散層１４０は、素子分離膜２００より深い。本実施形態において、トリガ電圧は、詳細を図９を用いて後述するように、第２の第２導電型拡散層１４０から第１の第１導電型拡散層１２０および高濃度拡散層１２２までの距離ｄによって調節できる。以下、距離ｄは第２の第２導電型拡散層１４０から高濃度拡散層１２２までの距離として説明を行う。
図３（ａ）は、図１及び図２に示した保護素子の等価回路図（図３（ｂ）参照）を、半導体装置の断面図に重ねた図である。この保護素子は、第１の第２導電型拡散層１３０、第１導電型層１００、第２の第２導電型拡散層１４０、及び第２の第１導電型拡散層１５０からなるサイリスタを有している。詳細には、第１の第２導電型拡散層１３０、第１導電型層１００、及び第２の第２導電型拡散層１４０によって横型の第１のバイポーラトランジスタ、たとえばｐｎｐ型バイポーラトランジスタが形成され、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００によって縦型の第２のバイポーラトランジスタ、例えばｎｐｎ型バイポーラトランジスタが形成されている。そして埋込層１１０及び第１の第１導電型拡散層１２０は、第１導電型層１００に接続する電流経路として機能する。以下の説明では、横型の第１のバイポーラトランジスタがｐｎｐ型バイポーラトランジスタであり、縦型の第２のバイポーラトランジスタがｎｐｎ型バイポーラトランジスタとする。また第１の第１導電型拡散層１２０、埋込層１１０、第１導電型層１００、及び第２の第２導電型拡散層１４０にも抵抗成分がある。埋込層１１０の抵抗成分のうち第１の第２導電型拡散層１３０の直下に位置する部分から左側の第１の第１導電型拡散層１２０に至る部分が持つ抵抗成分と、図中左側の第１の第１導電型拡散層１２０の抵抗成分との直列抵抗を、後述する説明に対応させる上で、ここではｒｂｐと記載する。また、第２の第２導電型拡散層１４０の抵抗成分は、後述する説明に対応させる上で、ここではｒｓｐ、ｒｂｎと記載する。ｒｓｐは横型のｐｎｐ型バイポーラトランジスタのコレクタ部分の抵抗成分であり、第２の第２導電型拡散層１４０の抵抗のうち第２の第１導電型拡散層１５０の直下から左端までの抵抗成分を示しており、ｒｂｎは縦型のｎｐｎバイポーラトランジスタのベースの抵抗成分を示している。
次に、図４（ａ）、図５（ａ）、及び図６（ａ）の断面図、並びに図４（ｂ）、図５（ｂ）、及び図６（ｂ）の等価回路図を用いて、図１及び図２に示した保護素子の動作を説明する。なお図４（ｂ）、図５（ｂ）、及び図６（ｂ）の等価回路図の各素子は、図３に示した各素子に対応している。但し、横型のｐｎｐバイポーラトランジスタが動作したときのホール電流によるインパクトイオン化電流Ｉii pは、Ｉii nに比較すると小さく動作に与える影響は少ないと考えられる。このため、インパクトイオン化電流Ｉii pについては、図４（ｂ）、図５（ｂ）、及び図６（ｂ）の等価回路図からは、説明を簡単にするために省略しているが、実際にはインパクトイオン化電流Ｉii nと同様で、インパクトイオン化電流Ｉii nよりも少ない効果の影響を与える。第１配線３００に異常電圧が加わると、この異常電圧は高濃度拡散層１２２、第１の第１導電型拡散層１２０、及び埋込層１１０を介して第１導電型層１００に加わる。このため、第１導電型層１００と第２の第２導電型拡散層１４０の間には電圧が加わる。上記したように、第２の第２導電型拡散層１４０及び第１導電型層１００が互いに接する領域におけるこれらの不純物濃度は、第２の第２導電型拡散層１４０の底面に位置する部分よりも、第２の第２導電型拡散層１４０の側面に位置する部分のほうが高い。このため、図４（ａ）に示すように、第２の第２導電型拡散層１４０及び第１導電型層１００のジャンクション部分におけるブレークダウンは、第２の第２導電型拡散層１４０の底面ではなく側面で生じる。このブレークダウンにより生じる正孔（ホール）は矢印に示すホール電流ｈ１の通り、第２導電型高濃度拡散層１４２に向かって移動し、電子は図４（ａ），（ｂ）の矢印に示す電子流ｅ１の通り、埋込層１１０及び第１の第１導電型拡散層１２０を介して高濃度拡散層１２２に移動する。図４（ｂ）に示す等価回路図上では、ブレークダウンにより生じた電子流ｅ１は、図３に示した抵抗ｒｓｎ、ｒｂｐを介して第１配線３００に流れ、ホール電流ｈ１はそのまま第２配線３１０に流れる。なお、電子流は実際の電子の流れを示しているため、電流の向きは電子流の向きとは逆になる。
電子が高濃度拡散層１２２に移動すると、これに伴って第１の第１導電型拡散層１２０の抵抗に起因した電圧降下や埋込層１１０の抵抗の一部に起因した電圧降下により、第１導電型層１００の電位が低下し、これに伴って第１の第２導電型拡散層１３０の下に位置する第１導電型層１００の電位も低下する。このため、第１の第２導電型拡散層１３０の下方に位置する第１導電型層１００の電位は、第１の第２導電型拡散層１３０の電位よりも低くなり、その結果、図５（ａ），（ｂ）に示すように、第１の第２導電型拡散層１３０と第１導電型層１００により形成されるダイオードがオンし、ホール電流が第１の第２導電型拡散層１３０から第１導電型層１００に流れ出し、このｐｎｐ型バイポーラトランジスタは動作し始める。その結果、第１の第２導電型拡散層１３０と第２の第２導電型拡散層１４０の間には、ホールをキャリアとしたホール電流ｈ２が流れる。図５（ｂ）に示す等価回路図上では、ホール電流ｈ２は、図３に示した抵抗ｒｓｐ、ｒｂｎを介して第１配線３００から第２配線３１０に流れる。なお、第１の第２導電型拡散層１３０と第１導電型層１００とで構成されるダイオードが動作すると、上記した電子流ｅ１の一部は電子流ｅ２として、第１導電型層１００から第１の第２導電型拡散層１３０に流れ込む。
そして、図６に示すように、第１の第２導電型拡散層１３０、第１導電型層１００、第２の第２導電型拡散層１４０、及び第２導電型高濃度拡散層１４２の順にホール電流ｈ２が流れると、第２の第２導電型拡散層１４０には、抵抗ｒｂｎに起因した電圧上昇が生じる。その結果、第２の第１導電型拡散層１５０の下において第２の第２導電型拡散層１４０の電位は、グランド電位より高くなる。その結果、第２の第１導電型拡散層１５０と第２の第２導電型拡散層１４０からなるダイオードがオンし、縦型のｎｐｎバイポーラトランジスタジスが動作し始める。その結果、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、第１導電型層１００、埋込層１１０、第１の第１導電型拡散層１２０、及び高濃度拡散層１２２の順に、電子流ｅ３が流れる。なお、電子流ｅ３による電流の向きは、電子流ｅ３の向きとは逆になる。
ここで電子流ｅ３は、第２の第２導電型拡散層１４０及び第１導電型層１００のジャンクション付近で形成されている空乏層を通過する。空乏層には強い電界が存在しているため、図６に示すように、電子流ｅ３がこの空乏層を通過する際に、図６（ａ）において矢印Ｚで示すようにインパクトイオン化が生じ、電子とホールのペアが生じる。ここで発生した電子は電子流ｅ４として電子流ｅ３とともに移動する。なお、電子流ｅ３と電子流ｅ４が合わさった電子流の一部ｅ５は、ｐｎｐ型バイポーラトランジスタのベース電流となる。またインパクトイオン化によるホール流ｈ３は第２導電型高濃度拡散層１４２及び第２配線３１０に向かって移動する。この移動により、第２の第２導電型拡散層１４０には抵抗ｒｂｎに起因した電圧上昇が生じる。これにより、第２の第１導電型拡散層１５０の下において第２の第２導電型拡散層１４０の電位がさらに上昇し、その結果、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００からなる縦型のｎｐｎ型バイポーラトランジスタの動作は、ホール電流ｈ２によって引き起こされる状態から、インパクトイオン化によるホール電流ｈ３によって引き起こされる状態に移行する。言い換えれば、ホール電流ｈ２は、ブレークダウン電流Ｉｂｄが元になって引き起こしているものであることから、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００からなる縦型のｎｐｎ型バイポーラトランジスタの動作は、ブレークダウン電流Ｉｂｄによって引き起こされる状態から、インパクトイオン化によるホール電流ｈ３によって引き起こされる状態に移行する、と言える。すなわち、電子流ｅ３により引き起こされるインパクトイオン化電流は、ブレークダウン電流Ｉｂｄに比較すると、低い電圧で同じ量の電流を発生させる。このことは、Ｉｂｄとホール電流ｈ３が、同じ電流値である場合に、Ｉｂｄを発生させるのに必要な電圧と、ホール電流ｈ３を発生させるのに必要な電圧は、ホール電流ｈ３を発生させるのに必要な電圧の方が低いことを意味する。この理由は、Ｉｂｄはブレークダウンであり、少ない種電流から一定のキャリアを発生させるものであるのに対し、ホール電流ｈ３は、電子流ｅ３が供給する多量のキャリアを種電流として、インパクトイオン化により一定のキャリアを発生させるものであるため、種電流が多い分、ホール電流ｈ３は少ない電圧でＩｂｄと同等のキャリアを発生させることができることによるものである。この移行により、ｎｐｎバイポーラトランジスタがスナップバック状態に入る。その結果、第１配線３００と第２配線３１０にかかる電圧は下がり、図６（ｂ）に示すように、Ｉｂｄを発生させるための必要な電圧が供給されず、ブレークダウンによるＩｂｄの供給は停止する。このｎｐｎ型バイポーラトランジスタによる電子流ｅ３は、第２の第２導電型拡散層１４０の下方に高濃度の埋込層１１０が位置しているため、第２の第２導電型拡散層１４０の側面ではなく底面を流れる。なお、電子流ｅ３による電流の向きは、電子流ｅ３の向きとは逆になる。図６（ａ）及び図６（ｂ）に示す等価回路図上では、ホール流ｈ２及びホール流ｈ３が合わさったホール流の一部ｈ４は、縦型のｎｐｎトランジスタのベース電流として、第２の第２導電型拡散層１４０から第２の第1導電型拡散層１５０を介して第２配線３１０に流れる。
なお、第１の第２導電型拡散層１３０から第２の第２導電型拡散層１４０に向かうホール流及び電子流も、ジャンクションを通るため、インパクトイオン化を生じさせる。このインパクトイオン化で生じたホールは、縦型のｎｐｎバイポーラトランジスタと横型のｐｎｐバイポーラトランジスタの動作を助長する。また、本デバイスの動作は、通常のサイリスタと異なり、ｎｐｎ型バイポーラトランジスタが、ｐｎｐ型バイポーラトランジスタからのフィードバックのみで動作していない。そのため、１００パーセントのサイリスタ動作ではないが、部分的なサイリスタ動作であると考えることができる。本発明においては、この部分的なサイリスタ動作を行うサイリスタについても、サイリスタとしている。
また本実施形態では、サイリスタ動作時の電流（図６のｅ３、ｈ２、ｈ３、ｅ４、ｈ４、ｅ５）は、最初にブレークダウンを生じさせている、第２の第２導電型拡散層１４０と第１導電型層１００で構成されるジャンクションのうちの素子分離膜２００側の側面は通らないため、前述の素子分離膜２００側の側面のジャンクションはホールド電圧を決めるファクターとはなっていない。その為、図９の距離ｄを変更して、ジャンクション付近の不純物濃度を変更したとしても、ホールド電圧は変わらない。よって、ホールド電圧を変えずに、トリガ電圧を調整することが可能である。
図８は、第１配線３００と第２配線３１０の間に加わる電圧と第１配線３００と第２配線３１０の間を流れる電流のＩ−Ｖ特性を示す図である。トリガ電圧は、ＥＳＤ保護デバイスが動作を始める電圧であり、ホールド電圧は、同デバイスが電流を流す際、最小となる電圧である。前述したように、トリガ電圧とホールド電圧が独立に設定できる保護素子であることが望ましい。
動作の初期段階では、電流がわずかに増加しても電圧は急激に上昇する。これは、ｎｐｎ型のバイポーラトランジスタのコレクタ（第１導電型層１００）とベース（第２の第２導電型拡散層１４０）の間のジャンクションがもつ寄生容量に電荷が蓄えられることにより、容量の電圧が増加するためである。そしてこの寄生容量に加わる電圧が、ジャンクションの逆方向耐圧に達すると、図４に示したブレークダウンが起きる。そして上記したようにこのブレークダウンをトリガとしてサイリスタが動作する。このため、このブレークダウンが起こる電圧が、サイリスタのトリガ電圧になる。
ブレークダウンによる電流は、ｎｐｎ型のバイポーラトランジスタのコレクタ（第１導電型層１００）とベース（第２の第２導電型拡散層１４０）の間のうち、図中右側の第１の第１導電型拡散層１２０に対向する側面に位置する電流源（図３等に記載のＩｂｄ））と考えることができる。そして図４及び図５の各図を用いて説明したように、ブレークダウンで発生した電流が、抵抗（第２の第２導電型拡散層１４０）に流れ込み、これによって最終的にはｎｐｎ型のバイポーラトランジスタがオンする。そしてｎｐｎ型のバイポーラトランジスタがスナップバック動作に入るため、ＥＳＤの端子の電圧は、図８のホールド電圧まで降下する。
なお、サイリスタの動作について、図６、図７、及び図８を用いて補足する。まず、図７を用いて縦型のｎｐｎバイポーラトランジスタのみが動作する場合に、ホールド電圧がどのように決まるかについて説明する。この場合、第１配線３００から電流値Ｉｅｓｄの電流を流すために必要なホールド電圧Ｖｅｓｄは、
Ｖｅｓｄ＝ ［ｒｂｐでの電圧降下］＋ ［ｒｓｎでの電圧降下］＋Ｖｂｃ＋Ｖｅｂ
となる。
なお、Ｖｂｃは、コレクタ−ベース間のダイオードの逆方向電圧であり、Ｖｅｂは、エミッタ−ベース間のダイオードの順方向電流を流すために必要な電圧である。ここで、ホールド電圧は、図８に示す様に、デバイスが電流を流し始めた後、一番低い電圧であるが、一般的にこのときの電流は小さい値となる。すなわち、［ｒｂｐでの電圧降下］や［ｒｓｎでの電圧降下］の値が、Ｖｅｓｄに比較して、充分小さい程度の値であると考えられる。よって、上記の式は、以下のように近似される。
Ｖｅｓｄ ≒ Ｖｂｃ＋Ｖｅｂ
また、特に耐圧のある程度高いデバイスでは、Ｖｂｃは、Ｖｅｂよりも充分大きいと考えられる。これは、Ｖｅｂは、上記したようにエミッタ−ベース間のダイオードの順方向電流を流すために必要な電圧であるため、大きくても数ボルト程度と考えられるが、Ｖｂｃは、コレクタ−ベース間のダイオードの逆方向耐圧であり、耐圧のある程度高いデバイスでは、大きめに設定されると考えられるためである。よって、ここでは説明の便宜上、Ｖｂｃ≧Ｖｅｂと考えられるケースを例としてホールド電圧の説明を行う。この場合、上記の式は、更に、以下のように近似される。
Ｖｅｓｄ ≒ Ｖｂｃ
ここで、デバイスがホールド電圧程度の電圧で電流を流している場合は、デバイスの電圧は、ベース−コレクタ間電圧Ｖｂｃとほぼ等しくなるということになる。
次にＶｂｃはどのように決まるかについて説明する。デバイスに流すべき電流が決まっており、この電流がデバイスに流れているとすると、Ｖｂｃは、必要なベース電流を流すことのできる電圧である必要がある。Ｖｂｃの電圧は、コレクターベース間のダイオードの逆方向電圧として印加される。その為、Ｖｂｃの電圧によって、コレクターベース間には、Ｖｂｃに相当する電界をもつ空乏層が生じる。この空乏層にエミッターコレクタ間に流れる電流（電子をキャリアとする）が流れ込むことにより、インパクトイオン化が生じてエレクトロン−ホールペアが発生し、ホールによる電流がベースに流れ込む。このベース電流によって、エミッターコレクタ間に電流が流れる。エミッターコレクタ間の電流は、デバイスに流すべき電流であり、ある一定の電流値の電流である。この電流を流すためには、ある一定のベース電流が必要となる。ある一定のベース電流を流すためには、コレクタ−ベース間の空乏層の電界は、ある一定の強度を持つ必要がある。従って、Ｖｂｃがある一定の値の電圧になる必要があるため、Ｖｂｃは必然的に決まることになる。
次に、横型のｐｎｐバイポーラトランジスタも動作する場合について、図６を参照して説明する。ｐｎｐバイポーラトランジスタが動作すると、そのホール流ｈ２が図６（a）又は図６（ｂ）のｒｂｎ（図６（a）では、図示せず）に流れ込み、ｒｂｎに起因した電圧上昇が生じる。これにより、ｎｐｎバイポーラトランジスタのベース電位がさらに上昇し、エミッタからの電子流ｅ３が増加し、その結果、ｎｐｎバイポーラトランジスタに流れる電流が増加することになる。
しかし、第２配線３１０に流れる電流量すなわち放電すべき電流量は予め決まった大きさの電流であるため、ｎｐｎバイポーラトランジスタのベース電流（ｈ２が加わるため、ｈ３＋ｈ２になる）が増加してベース電位を上昇させ、ｎｐｎバイポーラトランジスタが流せる電流量を増加しようとしても電流の増加分は供給されない。このため、ｎｐｎバイポーラトランジスタにおいて、コレクタ−エミッタ間の電圧を減少させることにより電流量を一定に保とうとする。この結果、コレクタ−ベース間の空乏層の電圧を下げることになり、インパクトイオン化による電流が減少する。そしてＥＳＤが印加される端子（すなわち第１配線３００）の電圧が小さい状態で、ｐｎｐバイポーラトランジスタが動作していないときと同じ量の電流（Ｉ＿ｅｓｄ）を流すことができることになる。すなわち、ｐｎｐバイポーラトランジスタが働くことにより、ホールド電圧を下げることになる。
このように、図３及び図６（ｂ）の回路図の構成要素のうち、Ｉｂｄを供給する電流源以外は、それら全てがホールド電圧を決める要素となっている。これら構成要素は、サイリスタの電流経路に存在しており、その為に、サイリスタのホールド電圧に影響を与える要素であるといえる。このため、本実施形態のように、サイリスタのトリガになるブレークダウン部分（図３のＩｂｄを供給する電流源）を、サイリスタの動作時における電流経路とは関係ないところで決めることにより、トリガ電圧とホールド電圧を互いに独立に調整することが可能となる。
次に、本発明の作用及び効果について説明する。第２の第２導電型拡散層１４０及び第１導電型層１００が互いに接する領域におけるこれらの不純物濃度は、第２の第２導電型拡散層１４０の底面に位置する部分よりも、第２の第２導電型拡散層１４０の側面に位置する部分のほうが高い。このため、第１配線３００に異常電圧が加わると、第２の第２導電型拡散層１４０及び第１導電型層１００のジャンクション部分におけるブレークダウンは、図４に示すように、第２の第２導電型拡散層１４０の底面ではなく側面で生じる。一方、サイリスタが動作しているときの電流経路は、第２の第２導電型拡散層の側面ではなく底面を経由する。このように、図４に示したブレークダウンの場所は、サイリスタが動作しているときの電流経路（図６参照）とは異なる。このため、トリガ電圧は、第２の第２導電型拡散層１４０の側面の状態によって決まり、サイリスタのホールド電圧を決めるための条件、すなわち第２の第２導電型拡散層１４０の底面の状態から独立している。このため、トリガ電圧をホールド電圧から独立して調整することができる。
ここで図９を用いて、トリガ電圧の調整方法の一例について具体的に説明する。図９は、Ａ−Ｂ断面における不純物の濃度分布（ａ）、及びＣ−Ｄ断面における不純物の濃度分布（ｂ）を示している。具体的には、Ａ−Ｂ断面は、第２の第２導電型拡散層１４０からその隣に位置する第１の第１導電型拡散層１２０の間を示している。またＣ−Ｄ断面は、第２の第２導電型拡散層１４０の不純物濃度の深さ方向の分布を示している。
図９（ａ）のグラフに示すように、第１導電型層１００と第２の第２導電型拡散層１４０の境界部分は、第１導電型の不純物濃度と第２導電型の不純物濃度が等しくなる領域（すなわち符号Ｊで示す部分）として定義できる。一方、第１の第１導電型拡散層１２０に近づくにつれて第１導電型の不純物が高くなる。このため、第２の第２導電型拡散層１４０が第１の第１導電型拡散層１２０に近づくにつれて、第１導電型層１００と第２の第２導電型拡散層１４０の境界における不純物濃度は高くなる。従って、サイリスタのトリガ電圧は、第２の第２導電型拡散層１４０と第１の第１導電型拡散層１２０の間隔ｄによって調節することができる。
なお図９（ｂ）のグラフは、第１導電型層１００のうち第２の第２導電型拡散層１４０の底面側の濃度が決まる様子を示している。第１導電型層１００のうち第２の第２導電型拡散層１４０の底面側の不純物分布は、イオン注入による深さ方向の不純物プロファイルによって決定されており、図９に示している距離ｄ（第２の第２導電型拡散層１４０から高濃度拡散層１２２までの距離）には影響されない。その為、距離ｄによって、第１導電型層１００のうち第２の第２導電型拡散層１４０の側面側の不純物濃度を、第１導電型層１００のうち第２の第２導電型拡散層１４０の底面側の不純物濃度に影響を与えずに増減することができる。
図１０は、図９に示した距離ｄを変化させたときの、ブレークダウン時（トリガ電圧印加時）の空乏層の様子と電界分布の変化を示したものである。（ａ）は、距離ｄが長く、（ｂ）は距離ｄが短いときを示している。ブレークダウンが生じるために必要な電界強度は、距離ｄによらず一定である。一方、ｐ型の拡散層とｎ型の拡散層の境界部分における不純物濃度は、距離ｄが小さくなるにつれて大きくなる。このため、ｐ型の拡散層とｎ型の拡散層の境界に発生する空乏層の幅は、図１０（ｂ）のほうが図１０（ａ）よりも狭くなる。従って、電界強度の積分値であるブレークダウン電圧すなわちトリガ電圧は、距離ｄが大きくなるにつれて高くなる。
なお、図２８に示すように、第２導電型高濃度拡散層１４２の一部が第２の第２導電型拡散層１４０よりも第１の第１導電型拡散層１２０の近くに位置するようにした場合、図４に示したブレークダウンは、第２の第２導電型拡散層１４０と第１の第１導電型拡散層１２０の境界の側面ではなく、第２導電型高濃度拡散層１４２と第１導電型拡散層１００の境界で生じる。この場合、第２導電型高濃度拡散層１４２から高濃度拡散層１２２までの距離ｄ´を調節することにより、サイリスタのトリガ電圧を調節することができる。
（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に相当している。図１２は図１１に示した半導体装置の平面図であり、第１の実施形態における図２に相当している。本実施形態に係る半導体装置は、保護素子が第３の第１導電型拡散層１５２を備えている点を除いて、第１の実施形態に係る半導体装置と同様の構成である。なお図２９は、図１１に示した半導体装置の等価回路図を示しており、図３０は、図２９の等価回路図を図１１に示した半導体装置の断面図に重ねたものである。
第３の第１導電型拡散層１５２は、第２の第２導電型拡散層１４０に形成されており、第２導電型高濃度拡散層１４２を挟んで第２の第１導電型拡散層１５０とは逆側に位置している。そして第２配線３１０は、第３の第１導電型拡散層１５２にも接続している。第３の第１導電型拡散層１５２は、例えば第２の第１導電型拡散層１５０と同様の構成を有している。ただし第３の第１導電型拡散層１５２は、第２の第２導電型拡散層１４０の表層に形成されていれば良く、第２の第１導電型拡散層１５０と同様の平面形状や深さでなくてもよい。そして図２９及び図３０に示すように、本図に示す半導体装置は、縦型のｎｐｎバイポーラトランジスタが２つ並列に設けられている点を除いて、第１の実施形態に示した半導体装置と同様の回路構成になる。
次に、図１３〜図１５を用いて、図１１及び図１２に示した保護素子の第１の動作を説明する。第１配線３００に異常電圧が加わると、図１３に示すように、第２の第２導電型拡散層１４０及び第１導電型層１００のジャンクション部分におけるブレークダウンは、第２の第２導電型拡散層１４０の底面ではなく側面で生じる。この理由は、第１の実施形態と同様である。そしてこのブレークダウンにより生じる正孔は第２導電型高濃度拡散層１４２に向かって移動して電流ｅ１を生じさせ、電子は埋込層１１０及び第１の第１導電型拡散層１２０を介して高濃度拡散層１２２に移動して電子流ｅ１を生じさせる。
次いで図１４に示すように、第１の第２導電型拡散層１３０と第１導電型層１００により形成されるダイオードがオンする。これにより、第１の第２導電型拡散層１３０、第１導電型層１００、及び第２の第２導電型拡散層１４０によって構成されるｐｎｐ型バイポーラトランジスタは動作し始め、その結果、第１の第２導電型拡散層１３０と第２の第２導電型拡散層１４０の間には、ホールをキャリアとする電流が流れる。この一連の動作の詳細は、第１の実施形態と同様である。
次いで図１５に示すように、第２の第２導電型拡散層１４０に電流が流れ始めると、これによって第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００からなる縦型のｎｐｎ型バイポーラトランジスタの動作が始まる。このようにして、サイリスタは動作を開始する。この一連の動作の詳細は、第１の実施形態と同様である。
図１４を用いて説明したように、ブレークダウンによる電流（図１３（ｂ）のｅ１）により生じる電圧降下によって、第１の第２導電型拡散層１３０と第１導電型層１００により形成されるダイオードが動作する場合、上記で説明したように図１４、図１５で説明した動作を経てサイリスタ動作に入るが、ブレークダウンによる電流ｅ１が、第１導電型層１００と第１の第２導電型拡散層１３０からなるダイオードをオンさせるのに充分大きい電流値でない場合は、図１６、図１７、及び図１８に示す第２の動作によってサイリスタ動作に入る。
まず図１６（ａ）及び図１６（ｂ）に示すように、図１３と同様に、第２の第２導電型拡散層１４０及び第１導電型層１００のジャンクション部分の側面においてブレークダウンが生じる。そしてこのブレークダウンにより生じる正孔はホール流ｈ１として第２導電型高濃度拡散層１４２に向かって移動し、電子は電子流ｅ１として埋込層１１０及び図中左側の第１の第１導電型拡散層１２０を介して高濃度拡散層１２２に移動する。
ホール流ｈ１は、第２導電型高濃度拡散層１４２に移動する途中でｒ´ｂｎを経由する。これにより、抵抗ｒ´ｂｎによる電圧降下が生じて第２の第２導電型拡散層１４０のうち第１導電型拡散層１５２の直下の部分の電位がＧＮＤ電位より上昇する。このため、第１導電型拡散層１５２及び第２の第２導電型拡散層１４０で構成されるダイオードがオンして、その結果、第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第１導電型層１００からなる縦型のｎｐｎ型バイポーラトランジスタの動作が開始し、電子流ｅ６が流れ出す。ここで、第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第1導電型層１００で構成されるｎｐｎバイポーラトランジスタは、図１７に示すように、一旦電子流ｅ６が流れ出した後は、電子流ｅ６に起因するインパクトイオン化によるホール電流ｈ５がベース抵抗ｒ´ｂｎに供給されることにより、ホール電流ｈ１無しでも電流を流し続けることになる。すなわち、図１７に示すコレクタ電流I'c ele(これはｅ6と同じものである)によるインパクトイオン化電流I'ii nがベース抵抗ｒ´ｂｎに流れることにより、上記した第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第１導電型層１００からなるｎｐｎバイポーラトランジスタは動作する。インパクトイオン化電流I'ii n（図１７（ａ）の第２の第２導電型拡散層１４０内ではｈ５に相当する）と、コレクタ電流I'c eleは、以下の関係がある。
I'ii n＝αiin×I'c ele
ここで、αiinは、I'c eleの電流が流れたときのインパクトイオン化が起こる割合を表した係数であり、コレクタ−ベース間電圧に依存するものとして記載している。なお、電子流ｅ６に起因するインパクトイオン化による電子流ｅ７は、電子流ｅ６とともに流れる。
第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成される縦型のｎｐｎ型バイポーラトランジスタの動作が開始して埋込層１１０を介して第１の第１導電型拡散層１２０に電流が流れると、埋込層１１０の抵抗成分のうち第１の第２導電型拡散層１３０の直下に位置する部分から左側の第１の第１導電型拡散層１２０に至る部分が持つ抵抗成分と、図中左側の第１の第１導電型拡散層１２０の抵抗成分との直列抵抗（ｒｂｐ）に起因した電圧降下により、第１の第２導電型拡散層１３０の近傍に位置する第１導電型層１００の電位が低下する。これにより、第１の第２導電型拡散層１３０の下方又はその図中右側付近に位置する第１導電型層１００の電位は、第１の第２導電型拡散層１３０の電位よりも低くなる。その結果、図１７に示すように、第１の第２導電型拡散層１３０と第１導電型層１００により形成されるダイオードがオンする。これにより、第１の第２導電型拡散層１３０、第１導電型層１００、及び第２の第２導電型拡散層１４０によって構成されるｐｎｐ型バイポーラトランジスタは動作し始め、ホール電流ｈ２が流れ出す。また同時に、電子流ｅ６の一部である電子流ｅ８が、埋込層１１０から第１導電型層１００を介して第１の第２導電型拡散層１３０に流れ込む。
次に図１８に示すように、ホール流ｈ２が抵抗ｒｂｎに流れることにより、第２の第２導電型拡散層１４０の内の第２の第１導電型拡散層１５０の直下に位置する部分の電位がグラウンド電位より上昇する。その為、第２の第１導電型拡散層１５０と第２の第２導電型拡散層１４０で構成されるダイオードがオンする。その結果、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるｎｐｎバイポーラトランジスタが動作して、電子流ｅ３が流れ出す。また同時に、ホール流ｈ２の一部はホール流ｈ６となって、第１導電型層１００から第２の第２導電型拡散層１４０を介して第２の第１導電型拡散層１５０に流れ込む。ここで、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるｎｐｎバイポーラトランジスタと、第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるｎｐｎバイポーラトランジスタとが同時に動作することになる。
しかし、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるバイポーラトランジスタのベース電位は、ホール電流ｈ２が抵抗ｒｂｎに流れることにより、第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるバイポーラトランジスタのベース電位より高くなる。もともと、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるバイポーラトランジスタと、第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるバイポーラトランジスタは、いずれもコレクタ（第１導電型層１００）とベース（第２の第２導電型拡散層１４０）のジャンクション付近に存在する空乏層内の高い電界にエミッタから電子流が流れ込むことにより、インパクトイオン化によるホール電流を発生させ、その電流によってベースの電位をＧＮＤよりも上昇させて動作をする素子である。ここで第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるｎｐｎバイポーラトランジスタは、ｅ３に起因したインパクトイオン化によるホール流（図１８（ａ）には図示していないが、図１８（ｂ）におけるＩii nに相当する）の他に、ｐｎｐバイポーラトランジスタから流れ込むホール流ｈ２があるために、インパクトイオン化によるホール電流が、第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第１導電型層１００からなるｎｐｎバイポーラトランジスタのホール電流より少ない場合でも十分動作することになる。その為、十分なインパクトイオン化を起こさせるために必要な空乏層内の電界の強度は、ｈ２が無い場合よりも小さくてよいことになり、そのため、コレクタ（第１導電型層１００）電圧も小さい電圧で良いことになる。そこで、ＥＳＤ、ＧＮＤの端子間にかかる電圧は、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるｎｐｎバイポーラトランジスタを動作させるのに十分な電圧まで低下する。つまり、第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるバイポーラトランジスタは、第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるバイポーラトランジスタよりも、より低い電圧で、同量の電流を流すことできる。このため、ＥＳＤにより注入されたある一定量の電流は、第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるバイポーラトランジスタの方へほとんど流れることになり、このとき必要な電圧は、第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるバイポーラトランジスタで電流を流すよりも低い電圧で良いことから、電圧は低下することになる。その結果、第１導電型拡散層１５２、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるｎｐｎバイポーラトランジスタの動作は停止し、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるｎｐｎバイポーラトランジスタのみが動作することになる。その結果、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるｎｐｎバイポーラトランジスタと、第１の第２導電型拡散層１３０、第１導電型層１００、及び第２の第２導電型拡散層１４０で構成されるｐｎｐバイポーラトランジスタによるサイリスタが動作することになる。
ここで、第１の実施形態での効果と同様に、本実施形態では、ホールド電圧と独立にブレークダウン電圧を任意に決めることができる。その理由は、図３０の回路図を伴った断面図において、ブレークダウン電流Ｉｄｂを供給する素子が、サイリスタ動作時の電流経路に配置されていないことによるものである。ここで、ホールド電流を決めるメカニズムは、第１の実施形態で図６、図７、及び図８を用いてホールド電圧がどの様に決まるかを説明したメカニズムと同様である。このサイリスタ動作のホールド電圧の説明を第２の実施形態での説明として読み替える場合において、ｎｐｎバイポーラトランジスタとｐｎｐバイポーラトランジスタを第２の実施形態のものに読み替える必要がある。具体的には、第２の実施形態の場合、ｎｐｎバイポーラトランジスタは第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるものであり、ｐｎｐバイポーラトランジスタは、第１の第２導電型拡散層１３０、第１導電型層１００、及び第２の第２導電型拡散層１４０によって構成されるものとなる。
また、前述したように、本実施形態に示したデバイスの動作は、通常のサイリスタと異なり、ｎｐｎ型バイポーラトランジスタ が、ｐｎｐ型バイポーラトランジスタからのフィードバックのみで動作していない。そのため、１００パーセントのサイリスタ動作ではないが、部分的なサイリスタ動作であると考えることができる。本発明においては、この部分的なサイリスタ動作を行うサイリスタについても、サイリスタとしている。
また、ここまでの説明で、例えば第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００で構成されるバイポーラトランジスタが動作する際、第２の第２導電型拡散層１４０（ベース)、及び第１導電型層１００（コレクタ）のジャンクション付近に空乏層ができて、その空乏層内に第１導電型拡散層１５０（エミッタ)か らの電子流が流れ込むことでインパクトイオン化が生じるという説明をしているが、実際には空乏層は必ずしもジャンクション付近に常に存在しているとは限らず、高濃度層である埋込層１１０と薄い濃度の層である第１導電型層１００（コレクタ）の境界付近にまで移動してくる現象がある。
また、図３０に示す第２の実施形態の構造や、その他全ての実施形態について、ＥＳＤ保護素子はＥＳＤ端子及びＧＮＤ端子に接続されているものとして説明しているが、ＥＳＤ保護素子は必ずしもＧＮＤ端子に接続されている必要はなく、また同様に、必ずしもＥＳＤ端子に接続されている必要はない。ＥＳＤ保護素子が持つ２つの端子は、ＥＳＤによる電流が流れる経路に接続されていればよく、例えば端子Ａから端子ＢにＥＳＤ保護素子を導通させて電流を流す場合は、例えば、端子Ａに図３０に示すＥＳＤ端子を接続し、端子Ｂに図３０に示すＧＮＤ端子を接続すれば良い。
図３１は、図１１に示した半導体装置におけるトリガ電圧の調整方法を説明するための図であり、第１の実施形態における図９と同様の図である。本図に示すように、本実施形態によっても、サイリスタのトリガ電圧は、第２の第２導電型拡散層１４０と図中右側に配置されている第１導電型の高濃度拡散層１２２の間隔ｄによって調節することができる。
なお、本実施形態において図２８に示すような構造をとった場合は、第２導電型高濃度拡散層１４２から第１導電型の高濃度拡散層１２２までの距離ｄ´を調節することにより、サイリスタのトリガ電圧を調節することができる。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またサイリスタが動作し始めるまでの経緯には２つのパターンがある。特に第２の動作例では、ｎｐｎ型のバイポーラトランジスタが動作し始めてからｐｎｐ型のバイポーラトランジスタがオンする。ｎｐｎ型のバイポーラトランジスタは、ｐｎｐ型のバイポーラトランジスタに対してオンしやすい。従って、サイリスタがオンしない可能性が低くなる。
（第３の実施形態）
図１９は、第３の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、第１配線３００が抵抗素子３０２を有している点を除いて、第２の実施形態に係る半導体装置と同様の構成である。
抵抗素子３０２は、第１配線３００のうち、高濃度拡散層１３２に接続する配線と高濃度拡散層１２２に接続する配線とが分岐する分岐点と、第１の第２導電型拡散層１３０の間に位置している。すなわち抵抗素子３０２は、高濃度拡散層１３２に接続しているが、高濃度拡散層１２２には接続していない。
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。また抵抗素子３０２を設けているため、第１配線３００を流れる異常電流のうち第１の第２導電型拡散層１３０に流れ込む量を制限できる。この結果、第１の第２導電型拡散層１３０、第１導電型層１００、及び第２の第２導電型拡散層１４０からなるバイポーラトランジスタの動作が制限される。これにより、サイリスタのホールド電圧を高くすることができる。
なお第１の実施形態において本実施形態に示した抵抗素子３０２を設けてもよい。この場合、第１の実施形態と同様の効果が得られるほか、上述した抵抗素子３０２に関する効果を得ることができる。
（第４の実施形態）
図２０は、第４の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、以下の点を除いて第１の実施形態に係る半導体装置と同様の構成である。
まず、第１導電型層１００、埋込層１１０、第１の第１導電型拡散層１２０、第１の第２導電型拡散層１３０、第２の第２導電型拡散層１４０、及び第２の第１導電型拡散層１５０からなる保護素子が２つ（保護素子１０，２０）形成されている。そしてこの２つの保護素子１０，２０は、第１配線３００を介して高濃度拡散層１２２及び高濃度拡散層１３２が互いに接続されている。そして保護素子１０の第２配線３１０は、異常電圧が加わる可能性のある配線に接続しており、保護素子２０の第２配線３１０は、グランド配線に接続されている。また保護素子１０，２０において、いずれの拡散層、又は埋込層は互いにつながっていない。
図２１及び図２２の各図は、図２０に示した保護素子の動作を説明するための断面図である。まず図２１（ａ）に示すように、保護素子１０の第２配線３１０に異常電圧が加わると、この電圧は、保護素子１０の第２の第２導電型拡散層１４０及び第１導電型層１００からなるダイオードに対しては順方向の電圧になる。このため、この電圧は、保護素子１０の第１導電型層１００、埋込層１１０、及び第１の第１導電型拡散層１２０、第１配線３００、並びに保護素子２０の第１の第１導電型拡散層１２０、埋込層１１０、及び第１導電型層１００を介して、保護素子２０の第２の第２導電型拡散層１４０と第１導電型層１００のジャンクションに加わる。このため、保護素子２０は、第１の実施形態の図４と同様の作用により、第２の第２導電型拡散層１４０の側面でブレークダウンが生じる。このブレークダウンによって生じる電子流は、保護素子２０の第１導電型層１００、埋込層１１０、及び第１の第１導電型拡散層１２０、第１配線３００、並びに保護素子１０の第１の第１導電型拡散層１２０、埋込層１１０、第１導電型層１００、及び第２の第２導電型拡散層１４０を介して、保護素子１０の第２配線３１０に流れる。
すると、図２１（ｂ）に示すように、保護素子２０においては、第１の実施形態の図５と同様の作用により、第１の第２導電型拡散層１３０と第１導電型層１００により形成されるダイオードがオンする。これにより、第１の第２導電型拡散層１３０、第１導電型層１００、及び第２の第２導電型拡散層１４０によって構成されるｐｎｐ型バイポーラトランジスタは動作し始め、その結果、第１の第２導電型拡散層１３０と第２の第２導電型拡散層１４０の間には、ホールをキャリアとした電流が流れる。
すると図２２に示すように、第２の第２導電型拡散層１４０に電流が流れ始めることになるため、第１の実施形態の図６と同様の作用により、保護素子２０において、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００からなる縦型のｎｐｎ型バイポーラトランジスタの動作が始まる。ｎｐｎ型バイポーラトランジスタを流れる電流は、第１配線３００、並びに保護素子１０の第１の第１導電型拡散層１２０、埋込層１１０、第１導電型層１００、及び第２の第２導電型拡散層１４０を介して、保護素子１０の第２配線３１０に流れる。このようにして、保護素子２０のサイリスタは動作を開始し、これによって異常電圧がグランド配線に放電される。
なお、図２０に示した半導体装置のグランド配線に異常電圧が加わった場合も、保護素子１０，２０を逆にした上で図２１，２２に示した動作が行われる。すなわちこの場合は、保護素子１０のサイリスタが動作する。このため、グランド配線に印加した異常電圧も保護素子１０の第２配線３１０に接続している配線（図示せず）に放電される。
なお本実施形態において、保護素子１０，２０は、第２の実施形態又は第３の実施形態に示した保護素子と同様の構成となっていてもよい。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また保護素子を、双方向に耐圧を有していて双方向に動作する構造とすることができる。
（第５の実施形態）
図２３は、第５の実施形態に係る半導体装置の構成を示す断面図である。図３２は、図２３に示した半導体装置の平面図である。図２３は、図３２のＡ−Ａ´断面図である。この半導体装置は、以下の点を除いて第４の実施形態に係る半導体装置と同様の構成である。
まず保護素子１０，２０の埋込層１１０が互いにつながっている。そして保護素子１０，２０の第１配線３００は互いに独立している。
図２４，２５の各図は、図２３に示した保護素子の動作を示す断面図である。まず図２４（ａ）に示すように、保護素子１０の第２配線３１０に異常電圧が加わると、この電圧は、保護素子１０の第２の第２導電型拡散層１４０及び第１導電型層１００からなるダイオードに対しては順方向の電圧になる。このため、この電圧は、保護素子１０の第１導電型層１００、埋込層１１０、及び保護素子２０の第１導電型層１００を介して、保護素子２０の第２の第２導電型拡散層１４０と第１導電型層１００のジャンクションに加わる。このため、保護素子２０は、第１の実施形態の図４と同様の作用に、第２の第２導電型拡散層１４０の側面でブレークダウンが生じる。このブレークダウンによって生じる電子流は、保護素子２０の第１導電型層１００、埋込層１１０、及び保護素子１０の第２の第２導電型拡散層１４０を介して、保護素子１０の第２配線３１０に流れる。
すると、図２４（ｂ）に示すように、保護素子２０においては、第１の実施形態の図５と同様の作用により、第１の第２導電型拡散層１３０と第１導電型層１００により形成されるダイオードがオンする。これにより、第１の第２導電型拡散層１３０、第１導電型層１００、及び第２の第２導電型拡散層１４０によって構成されるｐｎｐ型バイポーラトランジスタは動作し始め、その結果、第１の第２導電型拡散層１３０と第２の第２導電型拡散層１４０の間には、ホールをキャリアとした電流が流れる。
すると図２５に示すように、第２の第２導電型拡散層１４０に電流が流れ始めることになるため、第１の実施形態の図６と同様の作用により、第２の第１導電型拡散層１５０、第２の第２導電型拡散層１４０、及び第１導電型層１００からなる縦型のｎｐｎ型バイポーラトランジスタの動作が始まる。ｎｐｎ型バイポーラトランジスタを流れる電流は、埋込層１１０、並びに保護素子１０の第１導電型層１００及び第２の第２導電型拡散層１４０を介して、保護素子１０の第２配線３１０に流れる。このようにして、サイリスタは動作を開始し、これによって異常電圧がグランド配線に放電される。
なお、図２３に示した半導体装置のグランド配線に異常電圧が加わった場合も、保護素子１０，２０を逆にした上で図２４，２４に示した動作が行われる。このため、グランド配線に印加した異常電圧も保護素子１０の第２配線３１０に接続している配線（図示せず）に放電される。
なお本実施形態において、保護素子１０，２０は、第２の実施形態又は第３の実施形態に示した保護素子と同様の構成となっていてもよい。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また保護素子を、双方向に耐圧を有していて双方向に動作する構造とすることができる。
（第６の実施形態）
図２６は、第６の実施形態に係る半導体装置の構成を示す断面図である。図３３は、図２６に示した半導体装置の平面図である。図２６は、図３３のＡ−Ａ´断面図である。この半導体装置は、保護素子１０，２０が互いに対向する部分において、第１の第１導電型拡散層１２０を共通にしている点を除いて、第４の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第４の実施形態と同様の効果を得ることができる。また保護素子１０，２０が互いに対向する部分において、第１の第１導電型拡散層１２０を共通にしているため、保護素子の平面形状を小さくすることができる。
（第７の実施形態）
図２７は、第７の実施形態に係る半導体装置の構成を示す断面図である。図３４は、図２７に示した半導体装置の平面図である。図２７は、図３４のＡ−Ａ´断面図である。本実施形態に係る半導体装置は、保護素子１０，２０が第２の実施形態に示した構造を有している点を除いて、第６の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また保護素子１０，２０は第２の実施形態に示した構造を有しているため、第２の実施形態で説明したように、保護素子１０，２０のサイリスタが動作し始めるまでの経緯には２つのパターンがある。このため、サイリスタがオンしない可能性が低くなる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 保護素子
２０ 保護素子
３０ 基板
１００ 第１導電型層
１１０ 埋込層
１２０ 第１の第１導電型拡散層
１２２ 高濃度拡散層（第１の第１導電型高濃度拡散層）
１２２ａ コンタクトを配置する領域
１３０ 第１の第２導電型拡散層
１３２ 高濃度拡散層（第１の第２導電型高濃度拡散層）
１４０ 第２の第２導電型拡散層
１４２ 第２導電型高濃度拡散層（第２の第２導電型高濃度拡散層）
１５０ 第２の第１導電型拡散層
１５２ 第１導電型拡散層（第３の第１導電型拡散層）
２００ 素子分離膜
３００ 第１配線
３０２ 抵抗素子
３１０ 第２配線

Claims (9)

  1. 第１導電型層と、
    上面が前記第１導電型層に接しており、前記第１導電型層より不純物濃度が高い第１導電型の埋込層と、
    前記第１導電型層に接して形成され、底部が前記埋込層に接している第１の第１導電型拡散層と、
    前記第１導電型層に形成され、底部が前記埋込層に接していない第１の第２導電型拡散層と、
    前記第１導電型層に形成され、底部が前記埋込層に接しておらず、かつ側面の少なくとも一部が前記第１導電型層に接している第２の第２導電型拡散層と、
    前記第２の第２導電型拡散層に形成され、前記第２の第２導電型拡散層よりも浅い第２の第１導電型拡散層と、
    前記第１の第１導電型拡散層の表層に形成された第１の第１導電型高濃度拡散層及び前記第１の第２導電型拡散層の表層に形成された第１の第２導電型高濃度拡散層に接続している第１配線と、
    前記第２の第１導電型拡散層、及び前記第２の第２導電型拡散層の表層に形成された第２の第２導電型高濃度拡散層に接続している第２配線と、
    を備え、
    平面視において、前記第１の第１導電型高濃度拡散層のうちコンタクトが接続されている領域、前記第１の第２導電型拡散層、前記第２の第１導電型拡散層、及び前記第２の第２導電型拡散層の順に並んでおり、
    前記第２の第２導電型拡散層及び前記第１導電型層が互いに接する領域におけるこれらの不純物濃度は、前記第２の第２導電型拡散層の底面に位置する部分よりも、前記第２の第２導電型拡散層の側面に位置する部分のほうが高く、
    前記第１導電型層、前記埋込層、前記第１の第１導電型拡散層、前記第１の第２導電型拡散層、前記第２の第２導電型拡散層、及び前記第２の第１導電型拡散層により保護素子が形成されている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の第１導電型拡散層は、前記第１の第２導電型拡散層、前記第２の第１導電型拡散層、及び前記第２の第２導電型拡散層を囲んでいる半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第２の第２導電型拡散層は、素子分離膜より深い半導体装置。
  4. 請求項１〜３のいずれか一つに記載の半導体装置において、
    前記第２の第２導電型拡散層に形成され、前記第２の第２導電型高濃度拡散層を挟んで前記第２の第１導電型拡散層とは逆側に位置する第３の第１導電型拡散層を備え、
    前記第２配線は、前記第３の第１導電型拡散層にも接続している半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    前記第１配線は、前記第１の第２導電型高濃度拡散層に接続する抵抗素子を備える半導体装置。
  6. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記保護素子を２つ有しており、かつ前記２つの保護素子は、前記第１配線を介して、前記第１の第１導電型高濃度拡散層が接続されている半導体装置。
  7. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記第１導電型層、前記埋込層、前記第１の第１導電型拡散層、前記第１の第２導電型拡散層、前記第２の第２導電型拡散層、及び前記第２の第１導電型拡散層により保護素子が形成されており、
    前記保護素子を２つ有しており、前記２つの保護素子は、前記第１の第１導電型拡散層の少なくとも一部を共有しており、
    共有されている前記第１の第１導電型高濃度拡散層、及び前記２つの保護素子それぞれの前記第１の第２導電型高濃度拡散層が互いに接続されており、
    かつ前記埋込層が互いにつながっている半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記２つの保護素子は、それぞれ、第２の第２導電型拡散層の表面に形成されている第３の第１導電型拡散層を備え、
    平面視において、前記第３の第１導電型拡散層は、前記第２の第２導電型高濃度拡散層を挟んで前記第２の第１導電型拡散層とは逆側に位置しており、
    前記２つの保護素子それぞれにおいて、前記第３の第１導電型拡散層、前記第１の第２導電型高濃度拡散層、及び前記第２の第１導電型拡散層は互いに接続されている半導体装置。
  9. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記保護素子を２つ有しており、
    前記２つの保護素子は、前記埋込層が互いにつながっている半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5595751B2 (ja) * 2009-03-11 2014-09-24 ルネサスエレクトロニクス株式会社 Ｅｓｄ保護素子
WO2016148156A1 (ja) 2015-03-17 2016-09-22 富士電機株式会社 半導体装置および半導体装置の製造方法
EP3435428B1 (en) * 2017-07-26 2019-11-27 ams AG Light emitting semiconductor device for generation of short light pulses

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169922A (ja) * 1993-09-29 1995-07-04 At & T Global Inf Solutions Internatl Inc シリコン制御整流器
US5528064A (en) * 1994-08-17 1996-06-18 Texas Instruments Inc. Structure for protecting integrated circuits from electro-static discharge
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
JPH09148452A (ja) * 1995-11-09 1997-06-06 Ind Technol Res Inst 静電放電防護能力を強化したｃｍｏｓ出力バッファ
EP1019964B1 (de) * 1997-09-30 2002-06-05 Infineon Technologies AG Integrierte halbleiterschaltung mit schutzstruktur zum schutz vor elektrostatischer entladung
US6399990B1 (en) * 2000-03-21 2002-06-04 International Business Machines Corporation Isolated well ESD device
DE10028008A1 (de) * 2000-06-06 2001-12-13 Bosch Gmbh Robert Schutzvorrichtung gegen elektrostatische Entladungen
US6538266B2 (en) * 2000-08-11 2003-03-25 Samsung Electronics Co., Ltd. Protection device with a silicon-controlled rectifier
WO2004026345A1 (en) * 2002-09-19 2004-04-01 New York University Control of nitric oxide bioactivity by perfluorocarbons
JP2006074012A (ja) * 2004-08-06 2006-03-16 Renesas Technology Corp 双方向型静電気放電保護素子
KR20060116545A (ko) * 2005-05-10 2006-11-15 삼성전자주식회사 정전기 방전 보호 장치
US7566914B2 (en) 2005-07-07 2009-07-28 Intersil Americas Inc. Devices with adjustable dual-polarity trigger- and holding-voltage/current for high level of electrostatic discharge protection in sub-micron mixed signal CMOS/BiCMOS integrated circuits
JP5015509B2 (ja) * 2006-07-27 2012-08-29 ルネサスエレクトロニクス株式会社 静電保護回路および半導体装置
JP5399650B2 (ja) 2007-05-18 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置

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