JP4024269B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、レギュレータ回路及びそれを用いた半導体装置に関し、特に出力段トランジスタの静電気障害保護機能を備えたレギュレータ回路及びそれを用いた半導体装置に関する。また、本発明は、そのような半導体装置の製造方法に関する。
静電気放電（ESD:electro-static discharge）から出力段トランジスタを保護するための静電気障害保護素子を備えた、従来のレギュレータシステム（レギュレータ回路）の回路図を図９に示す。通常、図９に示す如く、静電気に起因する過渡電荷の入力端子及び出力端子からの流入によって出力段トランジスタＴＲ１０１が破壊されることを防止するべく、入力端子及び出力端子とグランド（接地）との間に静電気障害保護素子として機能する静電気保護用トランジスタＴＲ１０２及びＴＲ１０３を設ける。
しかしながら、レギュレータシステムが用いられる製品の使用方法によっては（レギュレータシステムの後段回路によっては）、起動時等に出力電位（出力端子の電位）がグランド電位（接地電位）を下回ることがある。このような使用方法においては、出力端子とグランドとの間に静電気保護用トランジスタＴＲ１０２を設けていると、出力電位がグランド電位を下回った瞬間に静電気保護用トランジスタＴＲ１０２が順方向に動作して電流が流れてしまい、回路全体が正常に動作しなくなる、といった問題が発生する。
従って、出力電位がグランド電位を下回るような構成の回路においては、通常、図１０のように、出力端子側に静電気保護用トランジスタを設けない。そのため、出力端子からの過渡電荷の流入により出力段トランジスタが壊れやすくなり、回路全体の静電気に対する耐性が劣化してしまうという問題があった。
静電気保護用トランジスタを用いることなく静電気に対する耐性を向上させるために、出力段トランジスタにおけるエミッタ拡散、ベース拡散、コレクタ拡散及び素子分離拡散領域の間の各スペースを十分に大きくする、といった手法が考えられる。この手法により、確かに過渡電荷に対する耐性は向上する。しかしながら、レギュレータシステムに用いられる出力段トランジスタには数１００ｍＡ（ミリアンペア）〜数Ａ（アンペア）の電流を流す必要があることから出力段トランジスタの大きさは数１００μｍ（マイクロメートル）〜数ｍｍ（ミリメートル）と大きくなっており、上記の各スペースを広く取ると更にサイズが大きくなってしまう。
出力段トランジスタが半導体集積回路のチップサイズを占める面積率は非常に大きいため、出力段トランジスタの大型化はチップサイズの拡大につながり、大きなコストアップを招いてしまう。
尚、静電気障害保護素子を設けた従来の半導体装置として、例えば下記特許文献１及び２に開示された半導体装置がある。
特開平４−３６９２２８号公報 特開２００３−７８４４号公報
上述したように、従来のレギュレータシステムにおいては、回路の使用方法により出力端子側に静電気障害保護素子を接続できない場合があり、そのような回路では出力段トランジスタが出力端子からの過渡電荷の流入（静電気）に対して壊れやすい、という問題があった。尚、上記特許文献１及び２に記載された技術は、そのような問題を解決する技術として不十分である。
本発明は、上記の点に鑑み、静電気に対する耐性を向上させることのできるレギュレータ回路及びそれを用いた半導体装置を提供することを目的とする。また、そのような半導体装置を製造するための半導体装置製造方法を提供することを目的とする。
上記目的を達成するために本発明に係る第１の半導体装置は、出力端子を介して外部回路に電流を供給するための出力段トランジスタを内蔵したレギュレータ回路を有し、前記出力段トランジスタを半導体基板上に形成した半導体装置において、前記出力段トランジスタに対して並列に、ベースとコレクタとの間で電位が異なる静電気保護用トランジスタが前記半導体基板上に形成され、前記出力端子を過渡電荷が通過する際、前記過渡電荷が前記出力段トランジスタと前記静電気保護用トランジスタの内の前記静電気保護用トランジスタ側に流れるように、前記出力段トランジスタ及び前記静電気保護用トランジスタが形成され、前記静電気保護用トランジスタのエミッタ、ベース及びコレクタは、それぞれ前記出力段トランジスタのエミッタ、ベース及びコレクタに接続されており、前記半導体基板上に前記出力段トランジスタ用のコレクタ埋め込み拡散層と前記静電気保護用トランジスタ用のコレクタ埋め込み拡散層とを設けた後にエピタキシャル層を形成し、該エピタキシャル層を素子分離領域で分離することによって第１の素子形成領域と第２の素子形成領域とを形成し、各素子形成領域に対し、不純物拡散によって素子形成領域内のエピタキシャル層の互いに異なる位置にコレクタ拡散領域とベース拡散領域とを形成し、他の不純物拡散によって該ベース拡散領域の一部の領域にエミッタ拡散領域を形成し、前記第１の素子形成領域において、前記エピタキシャル層の内の前記ベース拡散領域、前記コレクタ拡散領域及び前記エミッタ拡散領域とならなかった領域と、前記コレクタ拡散領域と、前記出力段トランジスタ用のコレクタ埋め込み拡散層と、によって前記出力段トランジスタのコレクタとして機能するコレクタ領域が形成され、前記第２の素子形成領域において、前記エピタキシャル層の内の前記ベース拡散領域、前記コレクタ拡散領域及び前記エミッタ拡散領域とならなかった領域と、前記コレクタ拡散領域と、前記静電気保護用トランジスタ用のコレクタ埋め込み拡散層と、によって前記静電気保護用トランジスタのコレクタとして機能するコレクタ領域が形成され、前記第１の素子形成領域に形成された、ベースとして機能するベース拡散領域とエミッタとして機能するエミッタ拡散領域と前記コレクタ領域とによって、前記出力段トランジスタが形成され、前記第２の素子形成領域に形成された、ベースとして機能するベース拡散領域とエミッタとして機能するエミッタ拡散領域と前記コレクタ領域とによって、前記静電気保護用トランジスタが形成されることを特徴とする。
また本発明に係る第２の半導体装置は、出力端子を介して外部回路に電流を供給するための出力段トランジスタを内蔵したレギュレータ回路を有し、前記出力段トランジスタを半導体基板上に形成した半導体装置において、前記出力段トランジスタに対して並列に、ベースとコレクタとの間で電位が異なる静電気保護用トランジスタが前記半導体基板上に形成され、前記出力端子を過渡電荷が通過する際、前記過渡電荷が前記出力段トランジスタと前記静電気保護用トランジスタの内の前記静電気保護用トランジスタ側に流れるように、前記出力段トランジスタ及び前記静電気保護用トランジスタが形成され、前記静電気保護用トランジスタのエミッタ、ベース及びコレクタは、それぞれ前記出力段トランジスタのエミッタ、ベース及びコレクタに接続されており、前記出力段トランジスタ及び前記静電気保護用トランジスタは、前記半導体基板上に、縦型のバイポーラトランジスタとして形成され、前記出力段トランジスタ及び前記静電気保護用トランジスタは、夫々、前記半導体基板上に形成された、エミッタとして機能するエミッタ拡散領域と、ベースとして機能するベース拡散領域と、コレクタとして機能する、コレクタ拡散領域を含むコレクタ領域と、によって形成されることを特徴とする。
また本発明に係る第３の半導体装置は、出力端子を介して外部回路に電流を供給するための出力段トランジスタを内蔵したレギュレータ回路を有し、前記出力段トランジスタを半導体基板上に形成した半導体装置において、前記出力段トランジスタに対して並列に、ベースとコレクタとの間で電位が異なる静電気保護用トランジスタが前記半導体基板上に形成され、前記出力端子を過渡電荷が通過する際、前記過渡電荷に対して前記静電気保護用トランジスタを前記出力段トランジスタよりも高速に応答させて前記過渡電荷が前記出力段トランジスタと静電気保護用トランジスタの内の前記静電気保護用トランジスタ側に流れるように、前記出力段トランジスタ及び前記静電気保護用トランジスタが形成され、前記静電気保護用トランジスタのエミッタ、ベース及びコレクタは、それぞれ前記出力段トランジスタのエミッタ、ベース及びコレクタに接続されており、前記半導体基板上に前記出力段トランジスタ用のコレクタ埋め込み拡散層と前記静電気保護用トランジスタ用のコレクタ埋め込み拡散層とを設けた後にエピタキシャル層を形成し、該エピタキシャル層を素子分離領域で分離することによって第１の素子形成領域と第２の素子形成領域とを形成し、各素子形成領域に対し、不純物拡散によって素子形成領域内のエピタキシャル層の互いに異なる位置にコレクタ拡散領域とベース拡散領域とを形成し、他の不純物拡散によって該ベース拡散領域の一部の領域にエミッタ拡散領域を形成し、前記第１の素子形成領域において、前記エピタキシャル層の内の前記ベース拡散領域、前記コレクタ拡散領域及び前記エミッタ拡散領域とならなかった領域と、前記コレクタ拡散領域と、前記出力段トランジスタ用のコレクタ埋め込み拡散層と、によって前記出力段トランジスタのコレクタとして機能するコレクタ領域が形成され、前記第２の素子形成領域において、前記エピタキシャル層の内の前記ベース拡散領域、前記コレクタ拡散領域及び前記エミッタ拡散領域とならなかった領域と、前記コレクタ拡散領域と、前記静電気保護用トランジスタ用のコレクタ埋め込み拡散層と、によって前記静電気保護用トランジスタのコレクタとして機能するコレクタ領域が形成され、前記第１の素子形成領域に形成された、ベースとして機能するベース拡散領域とエミッタとして機能するエミッタ拡散領域と前記コレクタ領域とによって、前記出力段トランジスタが形成され、前記第２の素子形成領域に形成された、ベースとして機能するベース拡散領域とエミッタとして機能するエミッタ拡散領域と前記コレクタ領域とによって、前記静電気保護用トランジスタが形成されることを特徴とする。
また本発明に係る第４の半導体装置は、出力端子を介して外部回路に電流を供給するための出力段トランジスタを内蔵したレギュレータ回路を有し、前記出力段トランジスタを半導体基板上に形成した半導体装置において、前記出力段トランジスタに対して並列に、ベースとコレクタとの間で電位が異なる静電気保護用トランジスタが前記半導体基板上に形成され、前記出力端子を過渡電荷が通過する際、前記過渡電荷に対して前記静電気保護用トランジスタを前記出力段トランジスタよりも高速に応答させて前記過渡電荷が前記出力段トランジスタと静電気保護用トランジスタの内の前記静電気保護用トランジスタ側に流れるように、前記出力段トランジスタ及び前記静電気保護用トランジスタが形成され、前記静電気保護用トランジスタのエミッタ、ベース及びコレクタは、それぞれ前記出力段トランジスタのエミッタ、ベース及びコレクタに接続されており、前記出力段トランジスタ及び前記静電気保護用トランジスタは、前記半導体基板上に、縦型のバイポーラトランジスタとして形成され、前記出力段トランジスタ及び前記静電気保護用トランジスタは、夫々、前記半導体基板上に形成された、エミッタとして機能するエミッタ拡散領域と、ベースとして機能するベース拡散領域と、コレクタとして機能する、コレクタ拡散領域を含むコレクタ領域と、によって形成されることを特徴とする。
これにより、静電気に対する耐性の向上が期待できる。
また具体的には例えば、前記レギュレータ回路は、前記出力端子の電位に応じて前記出力トランジスタのベース電位を制御する制御回路を備えている。
そして例えば、前記静電気保護用トランジスタのエミッタ拡散領域の、前記半導体基板の表面方向の面積は、前記出力段トランジスタのエミッタ拡散領域の、前記半導体基板の表面方向の面積よりも小さい。
具体的には例えば、前記静電気保護用トランジスタのエミッタ拡散領域の前記面積は、前記出力段トランジスタのエミッタ拡散領域の前記面積の１０分の１以下となっている。
これにより、出力段トランジスタの出力特性に対する静電気保護用トランジスタの影響を抑制することができる。
また例えば、前記静電気保護用トランジスタのベース拡散領域におけるベース不純物濃度は、前記出力段トランジスタのベース拡散領域におけるベース不純物濃度よりも低い。
これにより、静電気保護用トランジスタの高速化が図られ、過渡電荷が静電気保護用トランジスタ側に流れやすくなる。
また例えば、前記静電気保護用トランジスタのエミッタ拡散領域は、前記出力段トランジスタのエミッタ拡散領域よりも前記半導体基板の厚さ方向に深く形成されている。
これによっても、静電気保護用トランジスタの高速化が図られ、過渡電荷が静電気保護用トランジスタ側に流れやすくなる。
また例えば、前記静電気保護用トランジスタのエミッタ拡散領域上に形成されたエミッタコンタクトとベース拡散領域上に形成されたベースコンタクトとコレクタ拡散領域上に形成されたコレクタコンタクトを、前記半導体基板の厚さ方向から見た場合において、エミッタコンタクトの中心とコレクタコンタクトの中心との距離はベースコンタクトの中心とコレクタコンタクトの中心との距離よりも短い。
これにより、静電気保護用トランジスタ側に過渡電荷が流れやすくなる。
また例えば、前記半導体基板の厚さ方向から見た場合において、前記第２の素子形成領域は、前記出力段トランジスタの出力電流を導出するための出力パッドに隣接して配置されている。
また例えば、前記半導体基板の厚さ方向から見た場合において、前記第２の素子形成領域は、前記第１の素子形成領域と前記出力段トランジスタの出力電流を導出するための出力パッドとの間に配置されている。
これらにより、静電気保護用トランジスタと出力パッドとの間のインピーダンスが下がり、静電気保護用トランジスタ側に過渡電荷が流れやすくなる。
また、上記目的を達成するために本発明に係る半導体装置製造方法は、前記出力段トランジスタと前記静電気保護用トランジスタを形成する第１工程と、前記半導体装置内の拡散抵抗を形成する第２工程を有し、前記静電気保護用トランジスタのベース拡散領域は、前記第２工程を用いて形成される。
上記の半導体装置製造方法を用いることにより、工程を追加することなく、静電気保護用トランジスタの高速化を図ることができる。
上述した通り、本発明に係るレギュレータ回路及び半導体装置によれば、静電気に対する耐性を向上させることが可能となる。
以下、本発明の実施の形態につき、図面を参照して具体的に説明する。以下の全ての実施形態の説明及び参照される各図において、同一の部分には同一の符号を付してあり、同一の部分の構成及び機能等は、特記なき限り同じとなっている。このため、同一の部分についての重複する説明は原則として繰り返さないものとする。
＜＜第１実施形態＞＞
まず、本発明に係るレギュレータシステム（レギュレータ回路）の第１実施形態について説明する。図１は、第１実施形態に係るレギュレータシステム１の回路図である。
レギュレータシステム１は、出力段トランジスタＴＲ１と、静電気障害保護素子として機能する静電気保護用トランジスタＴＲ２及びＴＲ３と、出力段トランジスタＴＲ１を制御する制御回路１０と、を有して構成される。出力段トランジスタＴＲ１、静電気保護用トランジスタＴＲ２及びＴＲ３は、ＮＰＮ型のバイポーラトランジスタとなっている。
レギュレータシステム１には、一対の入力端子１１及び１２と、一対の出力端子１３及び１４が設けられている。入力端子１１及び１２には、図示されない直流電圧源が接続され、入力端子１１側を正電圧側として入力端子１１−１２間には、その直流電圧源からの直流電圧が印加される。出力端子１３及び１４には、図示されない外部回路が接続され、該外部回路に出力段トランジスタＴＲ１を介して必要な電流及び電圧が供給される。
出力段トランジスタＴＲ１のコレクタは、入力端子１１に接続されていると共に静電気保護用トランジスタＴＲ２及びＴＲ３の双方のコレクタに接続されている。出力段トランジスタＴＲ１のエミッタは、出力端子１３に接続されていると共に静電気保護用トランジスタＴＲ２のエミッタに接続されている。このように、出力段トランジスタＴＲ１に対して静電気保護用トランジスタＴＲ２は並列に接続されている。また、出力段トランジスタＴＲ１のベースは、制御回路１０の制御出力端子１６に接続されていると共に静電気保護用トランジスタＴＲ２のベースにも接続されている。
静電気保護用トランジスタＴＲ３において、ベースとエミッタは短絡されている。静電気保護用トランジスタＴＲ３のベースとエミッタは、負電圧側の入力端子１２及び出力端子１４が接続されているグランドライン１５（ＧＮＤ）に接続されている。グランドライン１５は、その電位が基準電位に保たれた基準電位点であり、例えば、グランドライン１５は接地されている。
制御回路１０は、例えば、出力端子１３の電圧に応じた電圧（例えば、分圧）に基づいて、出力端子１３の電圧が一定電圧に維持されるように、制御出力端子１６を介して出力段トランジスタＴＲ１のベース電圧（ベース電流量）を制御する。また、制御回路１０は、入力端子１１−１２間の電圧を駆動源として動作する。また、出力段トランジスタＴＲ１のエミッタ電位とコレクタ電位を制御するために、制御回路１０の制御端子が、出力段トランジスタＴＲ１のエミッタとコレクタに別個に接続されている。
図２に、出力段トランジスタＴＲ１と静電気保護用トランジスタＴＲ２及びＴＲ３の断面構造を示す。出力段トランジスタＴＲ１と静電気保護用トランジスタＴＲ２及びＴＲ３は、同一の半導体基板２０（以下、「基板２０」と略記する）上に形成されている。基板２０はＰ型の半導体基板となっている。
図２の出力段トランジスタ３０は、出力段トランジスタＴＲ１を表している。図２の静電気保護用トランジスタ４０は、静電気保護用トランジスタＴＲ２を表している。静電気保護用トランジスタＴＲ３の断面構造は、静電気保護用トランジスタ４０（ＴＲ２）におけるそれと同じであるため、図示を省略する。尚、基板２０上に、更に制御回路１０を形成するようにしてもよい。
出力段トランジスタ３０は、主としてベース拡散領域３３Ｂ、エミッタ拡散領域３３Ｅ及びコレクタ拡散領域３３Ｃにて構成され、Ｎ型埋め込み拡散層３１及びＮ型エピタキシャル層３２を含んで構成される。静電気保護用トランジスタ４０は、主としてベース拡散領域４３Ｂ、エミッタ拡散領域４３Ｅ及びコレクタ拡散領域４３Ｃにて構成され、Ｎ型埋め込み拡散層４１及びＮ型エピタキシャル層４２を含んで構成される。以下、ベース拡散領域３３Ｂ、エミッタ拡散領域３３Ｅ、コレクタ拡散領域３３Ｃ、ベース拡散領域４３Ｂ、エミッタ拡散領域４３Ｅ及びコレクタ拡散領域４３Ｃを、それぞれ、領域３３Ｂ、領域３３Ｅ、領域３３Ｃ、領域４３Ｂ、領域４３Ｅ及び領域４３Ｃと呼ぶことがある。
出力段トランジスタ３０等は基板２０上にエピタキシャル成長を用いて形成されるが、そのエピタキシャル成長によって層が厚みが増していく方向を上方向、その方向と反対の方向を下方向（基板方向）と定義する。また、出力段トランジスタ３０は素子分離領域２１と素子分離領域２２に挟まれて形成され、静電気保護用トランジスタ４０は素子分離領域２２と素子分離領域２３に挟まれて形成されているが、出力段トランジスタ３０と静電気保護用トランジスタ４０の間に存在する素子分離領域２２から素子分離領域２１に向かう方向を左方向、素子分離領域２２から素子分離領域２３に向かう方向を右方向と定義する。
以下、出力段トランジスタ３０等の形成手法及び断面構造について詳細に説明する。まず、基板２０上に、出力段トランジスタ３０のコレクタ電流の流路となる低抵抗のＮ型埋め込み拡散層３１及び静電気保護用トランジスタ４０のコレクタ電流の流路となる低抵抗のＮ型埋め込み拡散層４１を拡散工程によって形成する。最終的に、Ｎ型埋め込み拡散層３１において、右端は素子分離領域２２よりも左側に位置し且つ左端は素子分離領域２１よりも右側に位置することになり、Ｎ型埋め込み拡散層４１において、右端は素子分離領域２３よりも左側に位置し且つ左端は素子分離領域２２よりも右側に位置することになる
Ｎ型埋め込み拡散層３１及び４１の拡散工程の後、Ｎ型埋め込み拡散層３１及び４１が形成された基板２０上にＮ型のエピタキシャル層が形成される。このエピタキシャル層の内、下記の各拡散工程によって、ベース拡散領域３３Ｂ及び４３Ｂ、エミッタ拡散領域３３Ｅ及び４３Ｅ、コレクタ拡散領域３３Ｃ及び４３Ｃ並びに素子分離領域２１、２２及び２３とならない部分が、Ｎ型エピタキシャル層３２及び４２となる。
次に、分離拡散工程によって比較的高濃度のＰ型不純物が拡散され、Ｐ+の素子分離領域（素子分離拡散領域）２１、２２及び２３が形成される。続いて、素子分離領域２１と２２によって挟まれたエピタキシャル層の左側に比較的低濃度のＰ型不純物が拡散されてＰ-のベース拡散領域３３Ｂが形成され、素子分離領域２２と２３によって挟まれたエピタキシャル層の左側に比較的低濃度のＰ型不純物が拡散されてＰ-のベース拡散領域４３Ｂが形成される。
また、素子分離領域２１と２２によって挟まれたエピタキシャル層の右側に比較的高濃度のＮ型不純物が拡散されてＮ+のコレクタ拡散領域３３Ｃが形成され、素子分離領域２２と２３によって挟まれたエピタキシャル層の右側に比較的高濃度のＮ型不純物が拡散されてＮ+のコレクタ拡散領域４３Ｃが形成される。更にまた、ベース拡散領域３３Ｂの一部の領域に比較的高濃度のＮ型不純物が拡散されてベース拡散領域３３Ｂ上にＮ+のエミッタ拡散領域３３Ｅが形成され、ベース拡散領域４３Ｂの一部の領域に比較的高濃度のＮ型不純物が拡散されてベース拡散領域４３Ｂ上にＮ+のエミッタ拡散領域４３Ｅが形成される。エミッタ拡散領域３３Ｅは、図２に示す如く、左右方向に分離して複数形成される。
上記の各拡散工程の後、エピタキシャル層及び各領域上面には、絶縁物であるフィールド酸化膜２４が配置されるが、領域３３Ｂ、領域３３Ｅ、領域３３Ｃ、領域４３Ｂ、領域４３Ｅ及び領域４３Ｃの各上面の一部のフィールド酸化膜２４は除去される。そして、その除去によって形成された電気的接触をとるための各穴（コンタクトホール）を介しつつ、領域３３Ｂ、領域３３Ｅ、領域３３Ｃ、領域４３Ｂ、領域４３Ｅ及び領域４３Ｃ上に、それぞれ、アルミニウム等の電極３４Ｂ、３４Ｅ、３４Ｃ、４４Ｂ、４４Ｅ及び４４Ｃが形成される。
静電気保護用トランジスタ４０は出力段トランジスタ３０に比べて十分に小さく形成される。例えば、静電気保護用トランジスタ４０におけるエミッタ拡散領域４３Ｅのエミッタ面積（エミッタサイズ）は、出力段トランジスタ３０におけるエミッタ拡散領域３３Ｅのエミッタ面積（エミッタサイズ）の１０／１以下程度とされる。これにより、レギュレータシステム１の出力特性に対する静電気保護用トランジスタの影響を十分に小さくすることができ、また、静電気保護用トランジスタの応答の高速化が図られるために、高速で立ち上がる過渡電荷は優先的に静電気保護用トランジスタ側に流れ、出力段トランジスタが有効に過渡電荷から保護される。
尚、上記「エミッタ拡散領域３３Ｅのエミッタ面積」とは、出力段トランジスタ３０を構成する複数のエミッタ拡散領域３３Ｅの合計のエミッタ面積を意味する。また、エミッタ面積とは、基板２０表面方向の広がりの面積である。
また、静電気保護用トランジスタ４０における領域４３Ｂ、４３Ｅ及び４３Ｃ並びに素子分離領域２２及び２３間の各スペースは、出力段トランジスタ３０におけるそれらと比べて十分に大きくなっている（但し、図示の便宜上、図２においては、そのように見えない場合もある）。
より具体的に言えば、「ベース拡散領域４３Ｂの右端とコレクタ拡散領域４３Ｃの左端とのスペース（左右方向の距離）Ｓ１」は、「ベース拡散領域３３Ｂの右端とコレクタ拡散領域３３Ｃの左端とのスペース（左右方向の距離）Ｓ１’」よりも十分に広くなっている。
同様に、「エミッタ拡散領域４３Ｅの右端とベース拡散領域４３Ｂの右端とのスペースＳ２ａ」は、「エミッタ拡散領域３３Ｅの右端（最も右側に位置するエミッタ拡散領域３３Ｅの右端）とベース拡散領域３３Ｂの右端とのスペースＳ２ａ’」よりも十分に広くなっており、且つ（または）、「エミッタ拡散領域４３Ｅの左端とベース拡散領域４３Ｂの左端とのスペースＳ２ｂ」は、「エミッタ拡散領域３３Ｅの左端（最も左側に位置するエミッタ拡散領域３３Ｅの左端）とベース拡散領域３３Ｂの左端とのスペースＳ２ｂ’」よりも十分に広くなっている
同様に、「ベース拡散領域４３Ｂの左端と素子分離領域２２の右端とのスペースＳ３」は、「ベース拡散領域３３Ｂの左端と素子分離領域２１の右端とのスペースＳ３’」よりも十分に広くなっている。同様に、「コレクタ拡散領域４３Ｃの右端と素子分離領域２３の左端とのスペースＳ４」は、「コレクタ拡散領域３３Ｃの右端と素子分離領域２２の左端とのスペースＳ４’」よりも十分に広くなっている。
このように隣接する接合同士の距離を大きくとることで、静電気保護用トランジスタの接合破壊強度を向上させ、静電気保護用トランジスタの過渡電荷に対する耐性を強化している（ひいては、回路全体の過渡電荷に対する耐性も強化される）。例えば、エミッタ−べース間やエミッタ−コレクタ間に同じ電位差が生じた場合でも、接合間の距離（スペース）が２倍になっておれば、その接合間に発生する電界強度は半分になるため、接合破壊がおきにくくなる。特に、各接合とフィールド酸化膜２４とが接する部分にて接合破壊がおきやすいが、各接合間の左右方向の距離を大きくすることで上記電界強度が弱まり、過渡電荷に対する耐性が向上する。
尚、スペースＳ２ａとＳ２ｂは通常同じに設定され、スペースＳ２ａ’とＳ２ｂ’も通常同じに設定される（但し、図示の便宜上、図２においては、そのようになっていない）。
また、スペースＳ３の方が「ベース拡散領域４３Ｂの右端と素子分離領域２３の左端とのスペース」よりも狭く、且つ、スペースＳ３’の方が「ベース拡散領域３３Ｂの右端と素子分離領域２２の左端とのスペース」よりも狭くなっている。つまり、素子分離領域２２はベース拡散領域４３Ｂに最も近接した素子分離領域であり、素子分離領域２１はベース拡散領域３３Ｂに最も近接した素子分離領域である。
また、スペースＳ４の方が「コレクタ拡散領域４３Ｃの左端と素子分離領域２２の右端とのスペース」よりも狭く、且つ、スペースＳ４’の方が「コレクタ拡散領域３３Ｃの左端と素子分離領域２１の右端とのスペース」よりも狭くなっている。つまり、素子分離領域２３はコレクタ拡散領域４３Ｃに最も近接した素子分離領域であり、素子分離領域２２はコレクタ拡散領域３３Ｃに最も近接した素子分離領域である。
また、ベース拡散領域４３Ｂの注入量は、出力段トランジスタ３０のベース拡散領域３３Ｂの注入量よりも低く、例えば半分とされる。つまり、静電気保護用トランジスタ４０におけるベースの不純物濃度は、出力段トランジスタ３０におけるベースの不純物濃度よりも低く、例えば半分とされる。これにより、ベースの拡散深さは静電気保護用トランジスタ４０の方が出力段トランジスタ３０よりも浅くなり、静電気保護用トランジスタ４０におけるベース幅（上下方向の幅、即ち、基板の厚さ方向の幅）が、出力段トランジスタ３０におけるベース幅（上下方向の幅）よりも狭くなるため、電子のベース走行時間が短くなって静電気保護用トランジスタ４０の更なる高速化が図られる。また、パンチスルーがおき易くなるため、出力段トランジスタが、より有効に過渡電荷から保護される。
尚、エミッタ拡散領域３３Ｅ及び４３Ｅは、例えば同一の拡散工程によって形成され、それらの不純物注入量は同じとなっている。ベース幅は、ベース拡散で形成するＰ型不純物の分布と、エミッタ拡散で形成するＮ型不純物の分布及びＮ型エピタキシャル層に存在するＮ型不純物の分布との引き算によって残る（Ｐ型の）ベース領域の幅によって定まる。ベース不純物濃度が薄くなれば、エミッタ拡散やエピタキシャル層により消される（Ｎ型化する）領域が増えるために、最終的な（Ｐ型領域の）ベース幅は狭くなる。
また、基板２０上に拡散工程によって拡散抵抗を形成する場合は、その拡散抵抗を形成する工程を用いて静電気保護用トランジスタ４０のベース拡散領域４３Ｂを形成するようにすると良い。つまり、拡散抵抗を形成する工程におけるＰ型不純物の注入（拡散）と同時にベース拡散領域４３Ｂを形成するためのＰ型不純物の注入（拡散）を行うようにする。このように、拡散抵抗を形成する工程をベース拡散領域４３Ｂを形成する工程として兼用することにより、工程の追加を行うことなく、静電気保護用トランジスタの高速化を図ることができる。
図３に、基板２０を上面視した場合（基板２０を上方から見た場合）における静電気保護用トランジスタ４０の配置図（レイアウト図）を示す。電極４４Ｂ、４４Ｅ及び４４Ｃは、それぞれ、ベース拡散領域４３Ｂと電気的接触をとるためのベースコンタクト、エミッタ拡散領域４３Ｅと電気的接触をとるためのエミッタコンタクト、及びコレクタ拡散領域４３Ｃと電気的接触をとるためのコレクタコンタクトとして機能する。
Ｎ型埋め込み拡散層４１とＮ型エピタキシャル層４２とコレクタ拡散領域４３Ｃとによって、静電気保護用トランジスタ４０の全体のコレクタ領域Ｃが形成されるが、図３のＣの角取り四角形の形状は、その全体のコレクタ領域Ｃの外形（即ち、Ｎ型エピタキシャル層４２と素子分離領域２２及び２３との境界）を示している。コレクタ領域Ｃの外側は、素子分離領域（２２や２３）となっている
基板２０を上面視した場合における、ベース拡散領域４３Ｂの外形、エミッタ拡散領域４３Ｅの外形及びコレクタ領域Ｃの外形は、それぞれ曲線を含んで構成され、各外形は、例えば円形とされる（図３の図示とは異なるが、基板２０を上面視した場合におけるコレクタ領域Ｃの外形形状を、円形としても構わない）。これにより、各外形を角型とした場合に比べて電界集中が起こらないため、過渡電荷に対する耐性が向上する。
また、図３に示す如く、エミッタコンタクト（電極４４Ｅ）は、コレクタコンタクト（電極４４Ｃ）に隣接して配置されている。つまり例えば、電極４４Ｃ、４４Ｅ及び４４Ｂは横方向（左右方向）にこの順番で並んで配置されている。或いは、電極４４Ｅの中心と電極４４Ｃの中心との距離は、電極４４Ｂの中心と電極４４Ｃの中心との距離よりも短い、と表現することもできる。
このように、エミッタコンタクトとコレクタコンタクトを隣接して配置することにより、エミッタコンタクトからコレクタコンタクトに至るまでの過渡電荷の走行距離（Ｎ型埋め込み拡散層４１における走行距離）が短くなり、過渡電荷に対する応答性が向上する。
図４に、基板２０を上面視した場合における出力段トランジスタと静電気保護用トランジスタの配置図を示す。図４において、５１は出力段トランジスタ３０としての出力段トランジスタＴＲ１が配置される領域を示しており、５４は静電気保護用トランジスタ４０としての静電気保護用トランジスタＴＲ２が配置される領域を示している。領域５４に、更に静電気保護用トランジスタＴＲ３も配置するようにしてもよい。５２は出力パッドであり、５３は出力段トランジスタ３０のエミッタの電極３４Ｅと出力パッド５２を結ぶ配線である。
出力パッド５２は、図１の回路図における出力端子１３に相当しており、出力パッド５２を介して出力段トランジスタ３０（ＴＲ１）の出力電流が外部回路に導出される。出力段トランジスタＴＲ１並びに静電気保護用トランジスタＴＲ２及びＴＲ３を含む半導体集積回路は、基板２０上に下層側の第１金属配線層と上層側の第２金属配線層とを少なくとも設けた多層配線構造を有して構成され、下層側の第１金属配線層に出力段トランジスタ３０及び静電気保護用トランジスタ４０の各電極（３４Ｅ等）が割り当てられる。配線５３は、上層側の第２金属配線層に設けられる。
そして、図４に示す如く、静電気保護用トランジスタ４０（ＴＲ２）が形成される領域５４は出力パッド５２に隣接して設けられる。つまり、基板２０を上面視した場合において、領域５４と出力パッド５２の間にはトランジスタ等の他の素子は配置されていない。また、基板２０を上面視した場合において、領域５４は出力パッド５２と領域５１との間に配置される。
上記のように配置することで、静電気保護用トランジスタ４０と出力パッド５２との間のインピーダンス（配線容量及び配線抵抗）が下がり、過渡電荷が出力段トランジスタ３０（ＴＲ１）に流れ込む前に効率的に静電気保護用トランジスタ４０（ＴＲ２）を介して逃がされる。
また更に、上記インピーダンスをより減少させるべく、領域５４を配線５３の下方（基板２０側）に設けることが望ましい。
通常、静電気による過渡電荷は高速に立ち上がるため、出力パッド５２（出力端子１３）に発生した過渡電荷は高速で動作する小型の静電気保護用トランジスタに流れ、出力段トランジスタが保護される。また、静電気保護用トランジスタは過渡電荷に対しての耐性を向上させた構造を有しているため、破壊されにくく、回路全体の静電気への耐性が向上する。
また、静電気保護用トランジスタの断面構造を図５のように変形してもよい。つまり、図１の静電気保護用トランジスタＴＲ２を、図５の静電気保護用トランジスタ４０ａにて形成するようにしてもよい。この際、静電気保護用トランジスタＴＲ３も静電気保護用トランジスタ４０ａと同一の断面構造にて形成するようにしてもよい。図５は、出力段トランジスタ及び静電気保護用トランジスタの他の断面構造例を示しており、図５において図２と同一の部分には同一の符号を付してある。図５の断面構造を採用した場合においても、図１の出力段トランジスタＴＲ１は出力段トランジスタ３０にて形成される。図２と図５の断面構造は類似しており、それらの相違点のみ、以下に説明する。
静電気保護用トランジスタ４０ａは、主としてベース拡散領域４３Ｂａ、エミッタ拡散領域４３Ｅａ及びコレクタ拡散領域４３Ｃにて構成され、Ｎ型埋め込み拡散層４１及びＮ型エピタキシャル層４２ａを含んで構成される。つまり、静電気保護用トランジスタ４０ａは、静電気保護用トランジスタ４０におけるベース拡散領域４３Ｂ、エミッタ拡散領域４３Ｅ及びＮ型エピタキシャル層４２を、それぞれ、ベース拡散領域４３Ｂａ、エミッタ拡散領域４３Ｅａ及びＮ型エピタキシャル層４２ａに置換した構成となっている。
ベース拡散領域４３Ｂａ、エミッタ拡散領域４３Ｅａ及びＮ型エピタキシャル層４２ａの左右方向の構造は、ベース拡散領域４３Ｂ、エミッタ拡散領域４３Ｅ及びＮ型エピタキシャル層４２のそれらと同じであり、図２を用いて説明したように、隣接する接合同士の距離は出力段トランジスタよりも大きくなっている。
静電気保護用トランジスタ４０ａの形成手法は、原則として図２の静電気保護用トランジスタ４０と同様であるが、ベース拡散領域４３Ｂａの注入量と出力段トランジスタ３０のベース拡散領域３３Ｂの注入量は同じとされる。つまり、静電気保護用トランジスタ４０ａにおけるベースの不純物濃度は、出力段トランジスタ３０におけるベースの不純物濃度と同じとされる（これに伴って、残存するＮ型エピタキシャル層４２ａの上下方向（基板の厚さ方向）の幅は、図２のＮ型エピタキシャル層４２よりも狭く、Ｎ型エピタキシャル層３２と同じとなっている）。
その代わり、静電気保護用トランジスタ４０ａにおけるエミッタは、出力段トランジスタ３０におけるエミッタよりも、基板方向に深く形成される。つまり、エミッタ拡散領域４３Ｅａの上下方向（基板の厚さ方向）の幅は、出力段トランジスタ３０におけるエミッタ拡散領域３３Ｅの上下方向の幅よりも広くなっている。これにより、結果的に、静電気保護用トランジスタ４０ａにおけるベース幅（上下方向の幅）が、出力段トランジスタ３０におけるベース幅（上下方向の幅）よりも狭くなるため、電子のベース走行時間が短くなって静電気保護用トランジスタの高速化が図られる。また、パンチスルーがおき易くなるため、出力段トランジスタが、より有効に過渡電荷から保護される。
通常、ＮＰＮ型トランジスタのエミッタ拡散は砒素（Ａｓ）を注入することで行われ、出力段トランジスタ３０のエミッタ拡散領域３３Ｅも砒素の注入によって形成されるが、静電気保護用トランジスタ４０ａのエミッタ拡散領域４３Ｅａの形成を、拡散係数が砒素よりも大きいリン（Ｐ）の注入によって行うことにより、上記のように、エミッタを深く形成する。
本実施形態では、出力段トランジスタＴＲ１並びに静電気保護用トランジスタＴＲ２及びＴＲ３としてＮＰＮ型バイポーラトランジスタを用いているが、それらにＰＮＰ型バイポーラトランジスタを用いた場合も同様である。それらにＰＮＰ型バイポーラトランジスタを用いる場合は、断面構造等の説明におけるＮ型をＰ型に、Ｐ型をＮ型に読み替えればよい。
図１において、出力端子１３に正の静電気が加わったときにおける正の過渡電荷は、静電気保護用トランジスタＴＲ２のエミッタ、コレクタ、静電気保護用トランジスタＴＲ３のコレクタ、エミッタを、この順番で介してグランドライン１５に逃がされることになるが、一部の過渡電荷が制御回路１０に流れ込むことにより制御回路１０が静電破壊される可能性がある。この点を改良した実施形態として、第２及び第３実施形態を後述する。
＜＜第２実施形態＞＞
本発明に係る第２実施形態について説明する。図６は、第２実施形態に係るレギュレータシステム１ａの回路図である。レギュレータシステム１ａは、静電気保護用トランジスタＴＲ２のベースが制御回路１０の制御出力端子１６にではなくグランドライン１５に接続されている点で、図１のレギュレータシステム１と相違しており、その他の点において両者は一致している。
静電気保護用トランジスタＴＲ２のベースをグランドライン１５に接続することにより、出力端子１３から流入する過渡電荷が制御回路１０に流れ込むことを防止できる。尚、図６において、静電気保護用トランジスタＴＲ２のベースとグランドライン１５との間に抵抗（不図示）を直列に挿入するようにしてもよい。つまり、静電気保護用トランジスタＴＲ２のベースをグランドライン１５に抵抗を介して接続するようにしてもよい。
尚、重複する説明は繰り返さないが、図２及び図５の断面構造並びに図３及び図４の配置図を参照しつつ第１実施形態において出力段トランジスタＴＲ１並びに静電気保護用トランジスタＴＲ２及びＴＲ３について説明した事項は、第２実施形態においても当てはまり、第２実施形態においても第１実施形態と同様の効果が得られる。
また、第１実施形態と同様、本実施形態でも、出力段トランジスタＴＲ１並びに静電気保護用トランジスタＴＲ２及びＴＲ３としてＮＰＮ型バイポーラトランジスタを用いているが、それらをＰＮＰ型バイポーラトランジスタに置換することも可能である。それらにＰＮＰ型バイポーラトランジスタを用いる場合は、断面構造等の説明におけるＮ型をＰ型に、Ｐ型をＮ型に読み替えればよい。
＜＜第３実施形態＞＞
次に、本発明に係る第３実施形態について説明する。図７は、第３実施形態に係るレギュレータシステム１ｂの回路図である。
レギュレータシステム１ｂは、出力段トランジスタＴＲ１ａと、静電気障害保護素子として機能する静電気保護用トランジスタＴＲ２ａ及びＴＲ３と、出力段トランジスタＴＲ１ａを制御する制御回路１０と、を有して構成される。出力段トランジスタＴＲ１ａ、静電気保護用トランジスタＴＲ２ａは、ＰＮＰ型のバイポーラトランジスタとなっている。つまり、レギュレータシステム１ｂは、図１のレギュレータシステム１における出力段トランジスタＴＲ１及び静電気保護用トランジスタＴＲ２を、ＰＮＰ型の出力段トランジスタＴＲ１ａ及び静電気保護用トランジスタＴＲ２ａに置換した構成となっている。
レギュレータシステム１ｂには、図１のレギュレータシステム１と同様、一対の入力端子１１及び１２と、一対の出力端子１３及び１４が設けられている。入力端子１１及び１２には、図示されない直流電圧源が接続され、入力端子１１側を正電圧側として入力端子１１−１２間には、その直流電圧源からの直流電圧が印加される。出力端子１３及び１４には、図示されない外部回路が接続され、該外部回路に出力段トランジスタＴＲ１ａを介して必要な電流及び電圧が供給される。
出力段トランジスタＴＲ１ａのエミッタは、入力端子１１に接続されていると共に静電気保護用トランジスタＴＲ２ａのエミッタ及び静電気保護用トランジスタＴＲ３のコレクタに接続されている。出力段トランジスタＴＲ１ａのコレクタは、出力端子１３に接続されていると共に静電気保護用トランジスタＴＲ２ａのコレクタに接続されている。このように、出力段トランジスタＴＲ１ａに対して静電気保護用トランジスタＴＲ２ａは並列に接続されている。また、出力段トランジスタＴＲ１ａのベースは制御回路１０の制御出力端子１６に接続されており、静電気保護用トランジスタＴＲ２ａにおいてベースとエミッタは短絡されている。
静電気保護用トランジスタＴＲ３において、ベースとエミッタは短絡されている。静電気保護用トランジスタＴＲ３のベースとエミッタは、負電圧側の入力端子１２及び出力端子１４が接続されているグランドライン１５に接続されている。
制御回路１０は、例えば、出力端子１３の電圧に応じた電圧（例えば、分圧）に基づいて、出力端子１３の電圧が一定電圧に維持されるように、制御出力端子１６を介して出力段トランジスタＴＲ１ａのベース電圧（ベース電流量）を制御する。また、出力段トランジスタＴＲ１ａのエミッタ電位とコレクタ電位を制御するために、制御回路１０の制御端子が、出力段トランジスタＴＲ１ａのエミッタとコレクタに別個に接続されている。
出力段トランジスタＴＲ１ａの断面構造は、図２の出力段トランジスタ３０におけるものと同様であり、静電気保護用トランジスタＴＲ２ａの断面構造は、図２（または図５）の静電気保護用トランジスタ４０（または４０ａ）におけるものと同様である。但し、出力段トランジスタＴＲ１ａ及び静電気保護用トランジスタＴＲ２ａがＰＮＰ型バイポーラトランジスタになっているため、図２及び図５の断面構造におけるＮ型はＰ型に、Ｐ型はＮ型に読み替えられる。
図２及び図５の断面構造並びに図３及び図４の配置図を参照しつつ第１実施形態において出力段トランジスタ及び静電気保護用トランジスタについて説明した事項は、第３実施形態においても当てはまり、第３実施形態においても第１実施形態と同様の効果が得られる。
通常、出力端子１３の電位は入力端子１１の電位よりも低いため、静電気保護用トランジスタＴＲ２ａには電流は流れないが、出力端子１３に過渡電荷が発生し出力端子１３の電位が急激に上昇したときには、静電気保護用トランジスタＴＲ２ａが出力段トランジスタＴＲ１ａよりも高速に動作し、静電気保護用トランジスタＴＲ２ａを介して優先的に過渡電荷が流れるため、出力段トランジスタＴＲ１ａが有効に静電破壊から保護される。
尚、図７において、静電気保護用トランジスタＴＲ２ａのベースとエミッタとの間に抵抗（不図示）を直列に挿入するようにしてもよい。つまり、静電気保護用トランジスタＴＲ２ａにおいて、ベースを抵抗を介してエミッタに接続するようにしてもよい。
また、本実施形態では、出力段トランジスタＴＲ１ａ及び静電気保護用トランジスタＴＲ２ａとしてＰＮＰ型バイポーラトランジスタを用いているが、図８に示す如く、それらをＮＰＮ型バイポーラトランジスタである出力段トランジスタＴＲ１及び静電気保護用トランジスタＴＲ２に置換することも可能である。また、静電気保護用トランジスタＴＲ３としてＰＮＰ型バイポーラトランジスタを採用することも可能である。
第１〜第３実施形態は、矛盾なき限り自由に組み合わることが可能であり、各実施形態にて示した事項（例えば、第１実施形態にて示した事項）は、矛盾なき限り他の実施形態（例えば、第２実施形態）に適用することが可能である。
本発明の第１実施形態に係るレギュレータシステムの回路図である。 図１の出力段トランジスタと静電気保護用トランジスタの断面構造図である。 図１の静電気保護用トランジスタの、基板上における配置図である。 図１の出力段トランジスタと静電気保護用トランジスタの、基板上における配置関係を示す図を示す。 図１の出力段トランジスタと静電気保護用トランジスタの断面構造図の他の例である。 本発明の第２実施形態に係るレギュレータシステムの回路図である。 本発明の第３実施形態に係るレギュレータシステムの回路図である。 図７のレギュレータシステムの変形例を示す回路図である。 従来のレギュレータシステムの回路例である。 従来のレギュレータシステムの他の回路例である。
符号の説明
１、１ａ、１ｂ レギュレータシステム
１０ 制御回路
１１、１２ 入力端子
１３、１４ 出力端子
１５ グランドライン
ＴＲ１、ＴＲ１ａ 出力段トランジスタ
ＴＲ２、ＴＲ２ａ、ＴＲ３ 静電気保護用トランジスタ
２０ 基板
２１、２２、２３ 素子分離領域
２４ フィールド酸化膜
３０ 出力段トランジスタ
４０、４０ａ 静電気保護用トランジスタ
３１、４１ Ｎ型埋め込み拡散層
３２、４２、４２ａ Ｎ型エピタキシャル層
３３Ｂ、４３Ｂ、４３Ｂａ ベース拡散領域
３３Ｅ、４３Ｅ、４３Ｅａ エミッタ拡散領域
３３Ｃ、４３Ｃ コレクタ拡散領域
３４Ｂ、３４Ｅ、３４Ｃ、４４Ｂ、４４Ｅ、４４Ｃ 電極
５１ 領域（出力段トランジスタの形成される領域）
５２ 出力パッド
５３ 配線
５４ 領域（静電気保護用トランジスタの形成される領域）

Claims (13)

  1. 出力端子を介して外部回路に電流を供給するための出力段トランジスタを内蔵したレギュレータ回路を有し、前記出力段トランジスタを半導体基板上に形成した半導体装置において、
    前記出力段トランジスタに対して並列に、ベースとコレクタとの間で電位が異なる静電気保護用トランジスタが前記半導体基板上に形成され、
    前記出力端子を過渡電荷が通過する際、前記過渡電荷が前記出力段トランジスタと前記静電気保護用トランジスタの内の前記静電気保護用トランジスタ側に流れるように、前記出力段トランジスタ及び前記静電気保護用トランジスタが形成され、
    前記静電気保護用トランジスタのエミッタ、ベース及びコレクタは、それぞれ前記出力段トランジスタのエミッタ、ベース及びコレクタに接続されており、
    前記半導体基板上に前記出力段トランジスタ用のコレクタ埋め込み拡散層と前記静電気保護用トランジスタ用のコレクタ埋め込み拡散層とを設けた後にエピタキシャル層を形成し、該エピタキシャル層を素子分離領域で分離することによって第１の素子形成領域と第２の素子形成領域とを形成し、
    各素子形成領域に対し、不純物拡散によって素子形成領域内のエピタキシャル層の互いに異なる位置にコレクタ拡散領域とベース拡散領域とを形成し、他の不純物拡散によって該ベース拡散領域の一部の領域にエミッタ拡散領域を形成し、
    前記第１の素子形成領域において、前記エピタキシャル層の内の前記ベース拡散領域、前記コレクタ拡散領域及び前記エミッタ拡散領域とならなかった領域と、前記コレクタ拡散領域と、前記出力段トランジスタ用のコレクタ埋め込み拡散層と、によって前記出力段トランジスタのコレクタとして機能するコレクタ領域が形成され、
    前記第２の素子形成領域において、前記エピタキシャル層の内の前記ベース拡散領域、前記コレクタ拡散領域及び前記エミッタ拡散領域とならなかった領域と、前記コレクタ拡散領域と、前記静電気保護用トランジスタ用のコレクタ埋め込み拡散層と、によって前記静電気保護用トランジスタのコレクタとして機能するコレクタ領域が形成され、
    前記第１の素子形成領域に形成された、ベースとして機能するベース拡散領域とエミッタとして機能するエミッタ拡散領域と前記コレクタ領域とによって、前記出力段トランジスタが形成され、
    前記第２の素子形成領域に形成された、ベースとして機能するベース拡散領域とエミッタとして機能するエミッタ拡散領域と前記コレクタ領域とによって、前記静電気保護用トランジスタが形成される
    ことを特徴とする半導体装置。
  2. 出力端子を介して外部回路に電流を供給するための出力段トランジスタを内蔵したレギュレータ回路を有し、前記出力段トランジスタを半導体基板上に形成した半導体装置において、
    前記出力段トランジスタに対して並列に、ベースとコレクタとの間で電位が異なる静電気保護用トランジスタが前記半導体基板上に形成され、
    前記出力端子を過渡電荷が通過する際、前記過渡電荷が前記出力段トランジスタと前記静電気保護用トランジスタの内の前記静電気保護用トランジスタ側に流れるように、前記出力段トランジスタ及び前記静電気保護用トランジスタが形成され、
    前記静電気保護用トランジスタのエミッタ、ベース及びコレクタは、それぞれ前記出力段トランジスタのエミッタ、ベース及びコレクタに接続されており、
    前記出力段トランジスタ及び前記静電気保護用トランジスタは、前記半導体基板上に、縦型のバイポーラトランジスタとして形成され、
    前記出力段トランジスタ及び前記静電気保護用トランジスタは、夫々、前記半導体基板上に形成された、エミッタとして機能するエミッタ拡散領域と、ベースとして機能するベース拡散領域と、コレクタとして機能する、コレクタ拡散領域を含むコレクタ領域と、によって形成される
    ことを特徴とする半導体装置。
  3. 出力端子を介して外部回路に電流を供給するための出力段トランジスタを内蔵したレギュレータ回路を有し、前記出力段トランジスタを半導体基板上に形成した半導体装置において、
    前記出力段トランジスタに対して並列に、ベースとコレクタとの間で電位が異なる静電気保護用トランジスタが前記半導体基板上に形成され、
    前記出力端子を過渡電荷が通過する際、前記過渡電荷に対して前記静電気保護用トランジスタを前記出力段トランジスタよりも高速に応答させて前記過渡電荷が前記出力段トランジスタと静電気保護用トランジスタの内の前記静電気保護用トランジスタ側に流れるように、前記出力段トランジスタ及び前記静電気保護用トランジスタが形成され、
    前記静電気保護用トランジスタのエミッタ、ベース及びコレクタは、それぞれ前記出力段トランジスタのエミッタ、ベース及びコレクタに接続されており、
    前記半導体基板上に前記出力段トランジスタ用のコレクタ埋め込み拡散層と前記静電気保護用トランジスタ用のコレクタ埋め込み拡散層とを設けた後にエピタキシャル層を形成し、該エピタキシャル層を素子分離領域で分離することによって第１の素子形成領域と第２の素子形成領域とを形成し、
    各素子形成領域に対し、不純物拡散によって素子形成領域内のエピタキシャル層の互いに異なる位置にコレクタ拡散領域とベース拡散領域とを形成し、他の不純物拡散によって該ベース拡散領域の一部の領域にエミッタ拡散領域を形成し、
    前記第１の素子形成領域において、前記エピタキシャル層の内の前記ベース拡散領域、前記コレクタ拡散領域及び前記エミッタ拡散領域とならなかった領域と、前記コレクタ拡散領域と、前記出力段トランジスタ用のコレクタ埋め込み拡散層と、によって前記出力段トランジスタのコレクタとして機能するコレクタ領域が形成され、
    前記第２の素子形成領域において、前記エピタキシャル層の内の前記ベース拡散領域、前記コレクタ拡散領域及び前記エミッタ拡散領域とならなかった領域と、前記コレクタ拡散領域と、前記静電気保護用トランジスタ用のコレクタ埋め込み拡散層と、によって前記静電気保護用トランジスタのコレクタとして機能するコレクタ領域が形成され、
    前記第１の素子形成領域に形成された、ベースとして機能するベース拡散領域とエミッタとして機能するエミッタ拡散領域と前記コレクタ領域とによって、前記出力段トランジスタが形成され、
    前記第２の素子形成領域に形成された、ベースとして機能するベース拡散領域とエミッタとして機能するエミッタ拡散領域と前記コレクタ領域とによって、前記静電気保護用トランジスタが形成される
    ことを特徴とする半導体装置。
  4. 出力端子を介して外部回路に電流を供給するための出力段トランジスタを内蔵したレギュレータ回路を有し、前記出力段トランジスタを半導体基板上に形成した半導体装置において、
    前記出力段トランジスタに対して並列に、ベースとコレクタとの間で電位が異なる静電気保護用トランジスタが前記半導体基板上に形成され、
    前記出力端子を過渡電荷が通過する際、前記過渡電荷に対して前記静電気保護用トランジスタを前記出力段トランジスタよりも高速に応答させて前記過渡電荷が前記出力段トランジスタと静電気保護用トランジスタの内の前記静電気保護用トランジスタ側に流れるように、前記出力段トランジスタ及び前記静電気保護用トランジスタが形成され、
    前記静電気保護用トランジスタのエミッタ、ベース及びコレクタは、それぞれ前記出力段トランジスタのエミッタ、ベース及びコレクタに接続されており、
    前記出力段トランジスタ及び前記静電気保護用トランジスタは、前記半導体基板上に、縦型のバイポーラトランジスタとして形成され、
    前記出力段トランジスタ及び前記静電気保護用トランジスタは、夫々、前記半導体基板上に形成された、エミッタとして機能するエミッタ拡散領域と、ベースとして機能するベース拡散領域と、コレクタとして機能する、コレクタ拡散領域を含むコレクタ領域と、によって形成される
    ことを特徴とする半導体装置。
  5. 前記レギュレータ回路は、前記出力端子の電位に応じて前記出力トランジスタのベース電位を制御する制御回路を備えている
    ことを特徴とする請求項１〜４の何れかに記載の半導体装置。
  6. 前記静電気保護用トランジスタのエミッタ拡散領域の、前記半導体基板の表面方向の面積は、前記出力段トランジスタのエミッタ拡散領域の、前記半導体基板の表面方向の面積よりも小さい
    ことを特徴とする請求項１〜５の何れかに記載の半導体装置。
  7. 前記静電気保護用トランジスタのエミッタ拡散領域の前記面積は、前記出力段トランジスタのエミッタ拡散領域の前記面積の１０分の１以下となっている
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記静電気保護用トランジスタのベース拡散領域におけるベース不純物濃度は、前記出力段トランジスタのベース拡散領域におけるベース不純物濃度よりも低い
    ことを特徴とする請求項１〜７の何れかに記載の半導体装置。
  9. 前記静電気保護用トランジスタのエミッタ拡散領域は、前記出力段トランジスタのエミッタ拡散領域よりも前記半導体基板の厚さ方向に深く形成されている
    ことを特徴とする請求項１〜８の何れかに記載の半導体装置。
  10. 前記静電気保護用トランジスタのエミッタ拡散領域上に形成されたエミッタコンタクトとベース拡散領域上に形成されたベースコンタクトとコレクタ拡散領域上に形成されたコレクタコンタクトを、前記半導体基板の厚さ方向から見た場合において、
    エミッタコンタクトの中心とコレクタコンタクトの中心との距離はベースコンタクトの中心とコレクタコンタクトの中心との距離よりも短い
    ことを特徴とする請求項１〜９の何れかに記載の半導体装置。
  11. 前記半導体基板の厚さ方向から見た場合において、前記第２の素子形成領域は、前記出力段トランジスタの出力電流を導出するための出力パッドに隣接して配置されている
    ことを特徴とする請求項１または３に記載の半導体装置。
  12. 前記半導体基板の厚さ方向から見た場合において、前記第２の素子形成領域は、前記第１の素子形成領域と前記出力段トランジスタの出力電流を導出するための出力パッドとの間に配置されている
    ことを特徴とする請求項１または３に記載の半導体装置。
  13. 請求項８に記載の半導体装置を製造するための半導体装置製造方法であって、
    前記出力段トランジスタと前記静電気保護用トランジスタを形成する第１工程と、
    前記半導体装置内の拡散抵抗を形成する第２工程を有し、
    前記静電気保護用トランジスタのベース拡散領域は、前記第２工程を用いて形成される
    ことを特徴とする半導体装置製造方法。
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