JP2010182727A - 半導体装置 - Google Patents

Abstract

【課題】素子の微細化とＥＳＤの破壊耐量の向上が実現可能な半導体装置を提供する。
【解決手段】本発明に係る第１の態様の半導体装置１００は、第１導電型半導体基板１に形成されたＥＳＤ保護素子として機能するＮチャネルトランジスタ５５の形成領域である第１導電型ウェル１２ａ、１２ｂを第２導電型ウェル２２及び第２導電型埋め込み拡散層２３により分断し、寄生抵抗５３の抵抗値調整手段として、第１導電型ウェル１２ａ、１２ｂと、これよりも不純物濃度が低濃度である第１導電型低濃度拡散領域１３と、第１導電型低濃度拡散領域１３の空乏層１５を調整する空乏層調整手段とを設けた。
【選択図】図２

Description

本発明は、半導体装置に関し、特に半導体装置を静電放電（ＥＳＤ（Electro-Static Discharge））による破壊から保護する保護回路を具備する半導体装置に関する。

製造工程、検査工程、若しくは電子機器に組み込む段階等において、半導体装置に静電気が侵入すると、半導体装置の内部回路が破壊する恐れがある。このため、半導体装置の外部との入出力部には、通常、ＥＳＤによる破壊から保護する保護回路を設けている（例えば、特許文献１〜５）。

特許文献１には、パターン面積の増加を伴わずに、保護素子から発生する電子の内部素子への拡散をＮ型埋め込み拡散層により遮断し、保護素子をより動作し易くする保護回路の構造が提案されている。図１１に、特許文献１に開示された保護回路を有する半導体装置の断面図を示す。半導体装置２００は、保護ダイオード、保護バイポーラトランジスタ、及び保護用ＮＭＯＳＦＥＴを有する。これらの素子は、図１１に示すように、Ｎ型ウェル１２２とＮ型埋め込み拡散層１２３によりＰ型半導体基板１０１から分離されたＰ型ウェル１１２又はその表面に形成されている。

保護ダイオードは、Ｐ型拡散層１１１ｂとＮ型拡散層１２１ｂで形成されるＰＮダイオードである。Ｐ型拡散層１１１ｂは、上層配線１０６ａにより接地線に接続されている。Ｎ型拡散層１２１ｂは、アルミ配線１０６ｂにより入出力端子（不図示）に接続されている。

保護バイポーラトランジスタは、Ｐ型ウェル１１２をベースとし、Ｎ型拡散層１２１ｂをコレクタとし、Ｎ型拡散層１２１ｃをエミッタとしたＮＰＮバイポーラトランジスタである。このトランジスタのコレクタ領域であるＮ型拡散層１２１ｂはアルミ配線１０６ｂにより入出力端子（不図示）に接続されている。また、エミッタ領域であるＮ型拡散層１２１ｃは、アルミ配線１０６ｃにより接地線（不図示）に接続されている。

保護用ＮＭＯＳＦＥＴは、図１１に示すように、Ｐ型ウェル１１２の表面に形成されたＮ型拡散層（１２１ｃ，１２１ｄ）及びゲート電極１０３等からなるＮ型ＬＤＤＭＯＳＦＥＴである。このトランジスタのソース領域であるＮ型拡散層１２１ｃは、アルミ配線１０６ｃにより接地線に接続されている。また、ドレイン領域であるＮ型拡散層１２１ｄは、アルミ配線１０６ｄにより入力抵抗（不図示）を経て入出力端子（不図示）に接続されている。

特許文献２には、パターン面積の増加を伴わずに、寄生抵抗を大きくする保護回路の構造が提案されている。図１２に、特許文献２に開示された保護回路を有する半導体装置の模式的断面図を示す。半導体装置３００は、４つのトランジスタ２５５を有する。４つのトランジスタ２５５は、Ｐ型半導体基板２０１上に形成された第１Ｐ型ウェル２１２ａの領域内に配置されている。第１Ｐ型ウェル２１２ａの周囲には、所定の間隔を空けて第２Ｐ型ウェル２１２ｂ領域が形成され、第２Ｐ型ウェル２１２ｂ領域内にガードリングとして機能するＰ^＋型拡散領域２１１ａが４つのトランジスタ２５５を取り囲むように形成される。ガードリングとして機能するＰ^＋型拡散領域２１１ａの内側には、Ｐウェル２１２ａ、２１２ｂよりも不純物濃度が低いＰ型低濃度領域２１３がフィールド酸化膜２０２の下方に残されている。

トランジスタ２５５のドレインは、配線層２０６ａを通してパッド（不図示）と内部回路（不図示）に接続され、ソースは、配線層２０６ｂを通してゲート２０３とともにＧＮＤ（不図示）に接続される。

ＮＰＮ型の寄生トランジスタ２５２は、Ｐ^＋型拡散領域２１１ａに隣接するトランジスタ２５５部分に形成され、ドレインがコレクタ、ソースがエミッタ、第１Ｐ型ウェル２１２ａがベースになる。寄生抵抗２５３は、前記ベースとＰ^＋型拡散領域２１１ａとの間に形成される。言い換えると、寄生抵抗２５３は、第１Ｐ型ウェル２１２ａとＰ型低濃度領域２１３と第２Ｐ型ウェル２１２ｂとで形成される。

パッド（不図示）にＥＳＤサージが印加されると、このサージは配線層２０６ａを通してドレインに伝わり、ドレイン拡散領域と第１Ｐ型ウェル２１２ａとの境界でブレイクダウンする。これにより、ＥＳＤサージは、寄生抵抗２５３、すなわち、第１Ｐ型ウェル２１２ａからＰ型低濃度領域２１３と第２Ｐ型ウェル２１２ｂ、Ｐ^＋型拡散領域２１１ａを経由してＧＮＤに流れる。

ＥＳＤサージによる電流が流れると、寄生抵抗２５３に電圧が生じる。そして、寄生トランジスタ２５２のベース電圧が閾値電圧ＶＢＥ（base-emitter voltage）を越えると、寄生トランジスタ２５２に電流が流れ、コレクタの電圧を一定値以下に抑えることができる。すなわち、保護素子によりＥＳＤサージが内部回路に伝わることを阻止する。

特許第３１６１５０８号 特開平１１−２７４４０４号公報 特開平１１−２７４３１９号公報 特開２００３−７８０２１号公報 特表２００５−５２０３４９号公報

近年、半導体集積回路の素子の微細化に付随して、ＥＳＤの破壊耐量が低下してきた。そこで、素子の微細化を実現しつつ、ＥＳＤの破壊耐量の向上が可能な技術が強く求められている。

本発明に係る第１の態様の半導体装置は、ＥＳＤ（静電放電）保護素子を具備する半導体装置であって、第１導電型半導体基板に形成された前記ＥＳＤ保護素子として機能するＮチャネルトランジスタの形成領域である第１導電型ウェルを第２導電型ウェル及び第２導電型埋め込み拡散層により分断し、寄生抵抗の抵抗値調整手段として、前記第１導電型ウェルと、当該第１導電型ウェルよりも不純物濃度が低濃度である第１導電型低濃度拡散領域と、当該第１導電型低濃度拡散領域の空乏層を調整する空乏層調整手段とを設けたものである。

本発明に係る第２の態様の半導体装置は、第１導電型半導体基板と、前記第１導電型半導体基板に形成された第２導電型埋め込み拡散層と、前記第２導電型埋め込み拡散層上部に底部が接し、かつ平面視上の形状が環状である第２導電型ウェルと、前記第２導電型ウェルに囲まれた領域に形成された第１導電型ウェルと、前記第１導電型ウェルが両サイドに配置されるように形成された、当該第１導電型ウェルより不純物の濃度が低濃度である第１導電型低濃度拡散領域と、前記第１導電型ウェル上に形成され、ＥＳＤ保護素子として機能するＮチャネルトランジスタと、前記Ｎチャンネルトランジスタのドレインに接続された外部端子と、前記第１導電型低濃度拡散領域に形成される空乏層の量を調整する空乏層調整手段と、を備えるものである。

本発明によれば、上記構成により、寄生抵抗の抵抗値を増加させることができる。その結果、小さな電流でスナップバックを早く起こさせることができる。すなわち、ＥＳＤの破壊耐量向上を図ることができる。また、寄生抵抗の抵抗値を大きくすることができるので、寄生抵抗のサイズを小さくすることも可能となる。さらに、第２導電型ウェル、第２導電型埋め込み拡散層により孤立した第１導電型ウェルとすることにより、当該第１導電型ウェルの電位が上昇しても内部回路が形成されている基板の電位が変動しないようにすることができる。従って、保護素子の動作が原因であるラッチアップをなくし、保護素子と内部素子との距離を従来に比して短縮することができる。

本発明によれば、素子の微細化とＥＳＤの破壊耐量の向上が実現可能な半導体装置を提供することができるという優れた効果を有する。

実施形態１に係るＥＳＤ保護素子の模式的平面図。 図１のＩＩ−ＩＩ切断部断面図。 実施形態１に係るＥＳＤ保護素子の等価回路図。 実施形態１に係るＮｃｈ保護トランジスタのスナップバック特性図。 実施形態２に係るＥＳＤ保護素子の模式的平面図。 図５のＶＩ−ＶＩ切断部断面図。 実施形態３に係るＥＳＤ保護素子の模式的平面図。 図７のＶＩＩＩ−ＶＩＩＩ切断部断面図。 実施形態４に係るＥＳＤ保護素子の模式的断面図。 （ａ）及び（ｂ）本発明に適用可能なバイアス回路の一例を示す回路図。 特許文献１に係るＥＳＤ保護素子を示す断面図。 特許文献２に係るＥＳＤ保護素子を示す断面図。

以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。また、以降の複数の実施形態において、同一の要素部材には同一符号を付し、適宜その説明を省略する。

［実施形態１］
図１に、本実施形態１に係るＥＳＤ保護素子を有する半導体装置１００の模式的平面図を、図２に、図１のＩＩ−ＩＩ切断部断面図を示す。なお、図１においては、説明の便宜上、フィールド酸化膜２や層間絶縁膜５等の図示を省略する一方、コンタクトホールの位置を図示している。以降の平面図においても同様とする。

半導体装置１００は、図２に示すように、第１導電型半導体基板として機能するＰ型半導体基板１（以下「基板１」とも称する）を備える。基板１には、図１又は図２に示すように、Ｐ型領域として、Ｐ^＋型半導体拡散領域（以下「Ｐ^＋型拡散領域」と称する）１１（１１ａ、１１ｂ）、第１導電型ウェルとして機能するＰ型ウェル１２（１２ａ、１２ｂ、１２ｚ）、第１導電型低濃度拡散領域として機能するＰ⁻型半導体拡散領域（以下「Ｐ⁻型拡散領域」と称する）１３、同じく第１導電型低濃度拡散領域として機能するＰ⁻型基板領域１４が形成されている。

また、基板１には、Ｎ型領域として、Ｎ型半導体拡散領域（以下「Ｎ型拡散領域」と称する）２１（２１ａ〜２１ｄ）、第２導電型ウェルとして機能するＮ型ウェル２２、第２導電型埋め込み拡散層として機能するＮ型埋め込み拡散層２３が形成されている。ここで、Ｐ⁻型基板領域１４は、Ｎ型ウェル２２、Ｎ型埋め込み拡散層２３の外側に形成されている領域と同一濃度の領域を云い、Ｐ⁻型拡散領域１３は、その不純物濃度よりも大きく、かつ、第１導電型ウェル１２よりも不純物濃度が低い領域を云うものとする。一方、基板１上には、ゲート３、ゲート酸化膜４、層間絶縁膜５、上層配線６（６ａ〜６ｆ）、コンタクトホールＣＨ等が形成されている。

Ｎ型拡散領域２１は、図１に示すように、複数形成されている。そのうちの１つに、平面視上の形状が枠体状（環状）のＮ型拡散領域２１ａがある。Ｎ型拡散領域２１ａに囲まれた領域内には、図１中のＹ方向に延在し、互いに離間して配置されるアイランド状の３つのＮ型拡散領域２１ｂ〜２１ｄが形成されている。

Ｎ型拡散領域２１ａに囲まれた領域内には、図１中のＹ方向に延在する２つのＰ^＋型拡散領域１１ａ、１１ｂが形成されている。Ｐ^＋型拡散領域１１ａは、Ｎ型拡散領域２１ａの内側であって、Ｎ型拡散領域２１ｂの外側に其々フィールド酸化膜２を介して配置されている。同様にして、Ｐ^＋型拡散領域１１ｂは、Ｎ型拡散領域２１ａの内側であって、Ｎ型拡散領域２１ｄの外側に其々フィールド酸化膜２を介して配置されている。

Ｎ型ウェル２２は、枠体状に形成されたＮ型拡散領域２１ａの直下層に形成されている（図２参照）。Ｎ型ウェル２２の形成領域は、図１の枠体形状のコンタクトホールＣＨａと、平面視上、重畳的に配置され、コンタクトホールＣＨａと概ね同一の大きさに形成されている。Ｎ型ウェル２２の深さは、Ｐ型ウェル１２の深さと概ね同一となるように、図２中のＺ方向に延在されている。なお、コンタクトホールＣＨａとＮ型ウェル２２の形状が概ね同一である例について述べたが、用途やニーズに応じてサイズが異なるものであってもよい。

Ｎ型埋め込み拡散層２３は、Ｎ型ウェル２２の下部に、これと当接するように形成されている。Ｎ型埋め込み拡散層２３の形状は、矩形形状であり、Ｎ型ウェル２２の外周辺と平面視上の形状が略一致する。

枠体状に形成されたＮ型拡散領域２１ａは、層間絶縁膜５に形成されたコンタクトホールＣＨａを介して上層配線６ａと電気的に接続されている。上層配線６ａは、バイアス端子３１と接続されている。バイアス端子３１には、プラスのバイアス電位が供給される。換言すると、Ｎ型ウェル２２及びＮ型埋め込み拡散層２３は、Ｎ型拡散層領域２１、コンタクトホールＣＨ、配線層６ａを介してバイアス端子３１からバイアス電位が供給される。なお、負電源を適用する場合には、プラス電位に代えて、０Ｖのバイアス電位をバイアス端子３１に供給してもよい。

Ｎ型ウェル２２とＮ型埋め込み拡散層２３によってＰ⁻型基板領域１４から分離された領域内には、２つの互いに離間する第１Ｐ型ウェル１２ａと第２Ｐ型ウェル１２ｂが形成されている。第２Ｐ型ウェル１２ｂの形状は、平面視上、枠体状（環状）であり（図１参照）、Ｐ⁻型基板領域１４を介してＮ型ウェル２２と対向配置される。第１Ｐ型ウェル１２ａの形状は、矩形形状であり（図１参照）、Ｐ⁻型拡散領域１３を介して第２Ｐ型ウェル１２ｂと対向配置されている。

Ｐ⁻型拡散領域１３は、Ｎ型拡散領域２１ａに囲まれた領域内に、平面視上、枠体形状となっている。Ｐ⁻型拡散領域１３は、両サイドにＮ型拡散領域２１ａと第２Ｐ型ウェル１２ｂが配置されるように配設されている。換言すると、第１Ｐ型ウェル１２ａと第２Ｐ型ウェル１２ｂは、Ｐ⁻型拡散領域１３ａを介して所定の間隔をおいて対向配置されている。Ｐ⁻型拡散領域１３は、第１Ｐ型ウェル１２ａ及び第２Ｐ型ウェル１２ｂより不純物濃度が低い領域とする。具体的には、抵抗値として、数１０倍以上大きいものを適用する。

３つのＮ型拡散領域２１ｂ、２１ｃ、２１ｄは、第１Ｐ型ウェル１２ａの上層に形成されている。Ｎ型拡散領域２１ｂ、２１ｄは、Ｎｃｈ保護トランジスタのソースとなるソース領域であり、これらの間に配置される残りのＮ型拡散領域２１ｃはドレイン領域である。ドレイン領域であるＮ型拡散領域２１ｃと、ソース領域であるＮ型拡散領域２１ｂ、２１ｄとの間に位置する基板１の上層には、其々ゲート酸化膜４及びポリシリコン等からなるゲート３が形成されている。言い換えると、第１Ｐ型ウェル１２ａ内にＮｃｈ保護トランジスタ５５が２つ形成されている。Ｐ^＋型拡散領域１１ａ、１１ｂは、上記２つのＮｃｈ保護トランジスタ５５の図１中のＸ方向における両端に配置されている。

各上層配線層６と各拡散領域は、対応するコンタクトホールＣＨで接続され、Ｐ^＋型拡散領域１１とＮ型拡散領域２１ｂ、２１ｄの間隙、及びＰ⁻型拡散領域１３の上層にはフィールド酸化膜２が形成されている。Ｎｃｈ保護トランジスタ５５のドレイン領域となるＮ型拡散領域２１ｃは、コンタクトホールＣＨ，上層配線層６ｃを介して外部端子３２に接続されている。また、Ｎｃｈ保護トランジスタ５５のソース領域となるＮ型拡散領域２１ｂ、２１ｄは、其々上層配線層６ｂ、６ｄを介してＧＮＤ３３に接続されている。同様にして、Ｐ^＋型拡散領域１１は、上層配線層６ｅ、６ｆを介してＧＮＤ３３に接続されている。

半導体装置１００には、所定の条件下において、図２に示すような寄生ダイオード５１、寄生ＮＰＮトランジスタ５２、寄生抵抗５３が形成される。寄生ＮＰＮトランジスタ５２は、ソース領域として機能するＮ型拡散領域２１ｄをエミッタとし、第１Ｐ型ウェル１２ａをベースとし、ドレイン領域として機能するＮ型拡散領域２１ｃをコレクタとする。寄生抵抗５３は、前記ベースと前記Ｐ^＋型拡散領域１１との間に形成される。寄生抵抗５３は、第１Ｐ型ウェル１２ａと、第２Ｐ型ウェル１２ｂと、フィールド酸化膜２の下部のＰ⁻型拡散領域１３とにより形成されている。寄生ダイオード５１は、第１Ｐ型ウェル１２ａとＮ型拡散領域２１ｃとの間に形成される。

図３は、外部端子３２にＥＳＤサージが印加された際、静電破壊から内部回路（不図示）を保護するために動作する寄生ＮＰＮトランジスタ５２の等価回路図である。また、図４は、本実施形態１の保護素子として機能するＮｃｈ保護トランジスタ５５のスナップバック特性図（実線）、及び比較例に係るＮｃｈ保護トランジスタのスナップバック特性図（点線）である。比較例の構成については、後述する。

上記のように構成された半導体装置１００は、外部端子３２に正のＥＳＤサージが印加されると、上層配線６ｃを通してドレイン領域となるＮ型拡散領域２１ｃに伝わり、寄生ダイオード５１がブレイクダウンする。この時、電流Ｉは第１Ｐ型ウェル１２ａと、第２Ｐ型ウェル１２ｂと、Ｐ⁻型拡散領域１３とで構成されている寄生抵抗５３に流れる。そして、ＥＳＤサージは、寄生抵抗５３を経由してＧＮＤに流れる。ＥＳＤサージによる電流が流れると、寄生抵抗５３に電圧が生じ、寄生トランジスタ５２のベース電圧が閾値電圧ＶＢＥ（例えば、０．７Ｖ）を超えると、寄生ＮＰＮトランジスタ５２に電流が流れ、コレクタの電圧を一定値以下に抑える。これにより、保護素子であるＮｃｈ保護トランジスタ５５は、ＥＳＤサージが内部回路（不図示）に伝わるのを阻止し、内部回路を保護する。

換言すると、寄生抵抗５３に流れる電流Ｉ×寄生抵抗５３の抵抗値（Ｖ）の値が、寄生ＮＰＮトランジスタ５２の閾値電圧ＶＢＥより大きくなると、寄生ＮＰＮトランジスタ５２がＯＮする。そして、スナップバック状態となる。このスナップバック直前の電圧が、図４に示すＶ_１である。寄生ＮＰＮトランジスタ５２がＯＮしてスナップバック状態となると、エミッタ−コレクタ間の電圧が急速に低下し、寄生ＮＰＮトランジスタ５２の飽和電圧まで低下する。このスナップバック現象を利用して内部回路を保護している。

寄生抵抗５３を構成しているＰ⁻型拡散領域１３の抵抗値は、前述したように第１Ｐ型ウェル１２ａ及び第２Ｐ型ウェル１２ｂの抵抗値より数１０倍以上大きい。また、本実施形態１において、Ｐ⁻型拡散領域１３の空乏層１５の空乏層調整手段を設けている。具体的には、Ｎ型拡散領域２１ａ、Ｎ型ウェル２２、Ｎ型埋め込み拡散層２３を介してバイアス電位を供給することにより、Ｐ⁻型拡散領域１３の空乏層１５の領域を制御する。空乏層１５の領域を調整することにより、寄生抵抗５３の抵抗値を、上記特許文献２に比して大きく設定することが可能となる。

これにより、"電流Ｉ"×"寄生抵抗５３の抵抗値"が寄生ＮＰＮトランジスタ５２の閾値電圧ＶＢＥ（Ｖ）より大きくなって、スナップバック状態となるための電流Ｉの電流値を、上記特許文献２に比して小さくすることができる。

昨今においては、前述したとおり、半導体集積回路の素子の微細化の進展に伴って、ＥＳＤ破壊耐量が低下してきた。このため、素子の微細化とＥＳＤ破壊耐量の向上が実現可能な半導体装置が強く求められている。本実施形態１によれば、上記構成により、上記特許文献２よりもより効果的に、寄生抵抗５３の抵抗値を大きくすることが可能となる。従って、素子の微細化によって寄生抵抗５３のサイズを縮小した場合にも、ＥＳＤの破壊耐量を向上させることが可能となる。

図４を用いてスナップバック特性図について説明する。図４の点線で示す比較例は、Ｎ型ウェル２２、Ｎ型埋め込み拡散層２３を設けない以外は、本実施形態１と同様の構成のものである。本実施形態１においては、寄生抵抗５３として、Ｐ⁻型拡散領域１３の空乏層調整手段を有している。このため、寄生抵抗５３の抵抗値を比較例より大きくすることができる。すなわち、
本実施形態１に係る寄生抵抗の抵抗値＞比較例に係る寄生抵抗の抵抗値
となる。ここで、本実施形態１と比較例の寄生ＮＰＮトランジスタの閾値電圧ＶＢＥは同一である。従って、本実施形態１は、"電流Ｉ"×"寄生抵抗５３の抵抗値"が寄生ＮＰＮトランジスタ５２の閾値電圧ＶＢＥ（例えば、０．７Ｖ）より大きくなるための電流Ｉの値を比較例に比して小さくすることができる。

これにより、図４に示すように、以下の関係が成り立つ。
本実施形態１に係るスナップバック直前の電流Ｉ_１＜比較例に係るスナップバック直前の電流Ｉ_０
本実施形態１に係るスナップバック直前の電圧Ｖ_１＜比較例に係るスナップバック直前の電圧Ｖ_０
換言すると、本実施形態１においては、寄生抵抗５３の抵抗値調整手段として、第１導電型ウェル１２ａ、１２ｂと、Ｐ⁻型拡散領域１３と、空乏層調整手段を設けることにより、寄生抵抗値を大きく設定することが可能となる。その結果、本実施形態１は、比較例に比して早くスナップバック状態とすることができる。そして、内部回路に印加される電圧を低く抑えることが可能となる。従って、本実施形態１に係るＥＳＤ保護素子は、従来例と同等以下の面積でＥＳＤ破壊耐量を向上させることができる。

前述したように寄生抵抗５３の抵抗値が小さいと、スナップバック状態になるための電流Ｉが大きくなり、ＥＳＤ破壊耐量が低下してしまう。逆に、寄生抵抗５３の抵抗値が大きくなりすぎた場合、スナップバック直前の電圧の値がＬＳＩ動作時の電圧より小さくなって誤動作を起こす恐れがある。本実施形態１によれば、バイアス端子３２に印加する電圧を制御することにより、空乏層１５の領域をコントロールすることができる。その結果、寄生抵抗５３の抵抗値を適正な量に最適化することができる。

また、第１Ｐ型ウェル１２ａ及び第２Ｐ型ウェル１２ｂは、基板１上で、Ｎ型ウェル２２、Ｎ型埋め込み拡散層２３により内部回路（不図示）と分離している。これにより、保護素子の動作時に、孤立ウェルである第１Ｐ型ウェル１２ａ及び第２Ｐ型ウェル１２ｂの電位が上昇しても、内部回路が形成されている基板の電位が変動しない。従って、保護素子の動作が原因であるラッチアップを防止し、保護素子と内部素子との距離を従来に比して短縮することができる。換言すると、省スペース化を実現することができる。

さらに、本実施形態１においては、Ｎｃｈ保護トランジスタ５５の第１Ｐ型ウェル１２ａ、第２Ｐ型ウェル１２ｂがＮ型ウェル２２とＮ型埋め込み拡散層２３によりＰ⁻型基板領域１４から分離されているので図１〜３に示すＧＮＤ端子３３を負電源（−電源）にしても上記と同じ効果を得ることができる。従って、負電源に対する保護としても使用することが可能である。また、本実施形態１においては、Ｎ型ウェル２２と第２Ｐ型ウェル１２ｂの間にＰ⁻型基板領域１４を設けているので、１０Ｖ以上の高電圧用途での使用に適している。

なお、本実施形態１において、Ｐ⁻型拡散領域１３の配設位置に、これに代えてＰ⁻型基板領域１４を使用してもよい。また、Ｎ型ウェル２２と第２Ｐ型ウェル１２ｂの間に形成されるＰ⁻型基板領域１４をＰ⁻型拡散領域１３としてもよい。いずれの場合においても、Ｐ型ウェル形成用マスクパターンを変更するだけで、特別な製造工程を追加する必要がない。また、本実施形態１では、ゲート３を最小限の２本で構成しているが、３本以上で構成してもよい。また、Ｎ型ウェル２２、Ｎ型埋め込み拡散層２３を、バイアス端子３１に接続することは必須ではなく、例えば、内部回路から、バイアス電位を供給する手段を設けたりしてもよい。

［実施形態２］
次に、上記実施形態１とは異なるＥＳＤ保護素子を有する半導体装置の一例について説明する。本実施形態２に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記実施形態１と同様である。すなわち、上記実施形態１に係るＰ型ウェル１２を構成する第１Ｐ型ウェル１２ａと第２Ｐ型ウェル１２ｂは、Ｐ⁻型拡散領域１３を介して完全に分断されていたのに対し、本実施形態２に係るＰ型ウェルは、第１Ｐ型ウェルと第２Ｐ型ウェルが連結部（Ｐ型ウェル）により接続されている点において相違する。言い換えると、上記実施形態１においては、Ｐ⁻型拡散領域１３は枠体状に形成されていたが、本実施形態２においては、Ｐ⁻型拡散領域１３が前記連結部により２つに分割されている。

図５に、本実施形態２に係るＥＳＤ保護素子を有する半導体装置１００^（２）の模式的平面図を、図６に、図５のＶＩ−ＶＩ切断部断面図を示す。

本実施形態２においては、第１Ｐ型ウェル１２ａと第２Ｐ型ウェル１２ｂが連結部として機能する第３Ｐ型ウェル１２ｃにより接続されている。すなわち、Ｎ型ウェル２２とＮ型埋め込み拡散層２３によって分断された領域内に配置されるＰ型ウェル１２^（２）は、第１Ｐ型ウェル１２ａ、第２Ｐ型ウェル１２ｂ、及び第３Ｐ型ウェル１２ｃにより形成されている。

第３Ｐ型ウェル１２ｃは、Ｎ型拡散領域２１ｃの長手方向の両延長方向において、第１Ｐ型ウェル１２ａと第２Ｐ型ウェル１２ｂを接続するように２つ配設されている。言い換えると、第３Ｐ型ウェル１２ｃは、ゲート長の方向とは垂直な方向の第１Ｐ型ウェル１２ａの辺と第２Ｐ型ウェル１２ｂの辺の中央領域で、第１Ｐ型ウェル１２ａの辺と第２Ｐ型ウェル１２ｂを連結するように配置されている。

Ｐ⁻型拡散領域１３^（２）は、上記第３Ｐ型ウェル１２ｃにより２つに分断され、平面視上、概ねカタカナの「コ」の字状、及びこれを左右に反転させた形状となっている。Ｐ⁻型拡散領域１３^（２）は、上記実施形態１と同様に第１Ｐ型ウェル１２ａ及び第２Ｐ型ウェル１２ｂより不純物濃度が低い領域とする。具体的には、抵抗値として、数１０倍以上大きいものを適用する。

本実施形態２に係る半導体装置１００^（２）は、通常動作時において、Ｎ型ウェル２２とＮ型埋め込み拡散層２３を高電位でバイアスした際に、図６に示すように、Ｐ⁻型拡散領域１３^（２）に形成される空乏層１５^（２）がフィールド酸化膜２に接触するまで伸びる。この際、第３Ｐ型ウェル１２ｃを設けることにより、第１Ｐ型ウェル１２ａと第２Ｐ型ウェル１２ｂが分離されて、フローティング状態となって誤動作を起こすことを防止することができる。これにより、寄生抵抗５３を結ぶＰ^＋型拡散領域１１ａ、１１ｂの其々と連結部として機能する第３Ｐ型ウェル１２ｃの距離とを最大限離間させることができる。その結果、寄生抵抗５３の抵抗値の調整機能領域（第１Ｐ型ウェル１２ａ、第２Ｐ型ウェル１２ｂ、Ｐ⁻型拡散領域１３）を確保しつつ、フローティングの防止を実現させることができる。

本実施形態２によれば、上記実施形態１と同様の効果を得ることができる。また、第３Ｐ型ウェル１２ｃを配設することにより、電源電位の高い半導体装置において特に好適に適用することができる。しかも、第３Ｐ型ウェル１２ｃの形成には、Ｐ型ウェル形成用マスクパターンを変更するだけでよく、特別な製造工程を追加する必要がないというメリットを有する。

［実施形態３］
本実施形態３に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記実施形態２と同様である。すなわち、上記実施形態２に係るＮ型拡散領域２１ａは、上層配線６ａを介してバイアス端子１５に接続されていたのに対し、本実施形態３に係るＮ型拡散領域２１ａは、上層配線６ａがダイオードに接続され、さらに、このダイオードが外部端子３２^（３）に接続されている点において相違する。

図７に、本実施形態３に係るＥＳＤ保護素子を有する半導体装置１００^（３）の模式的平面図を、図８に、図７のＶＩＩＩ−ＶＩＩＩ切断部断面図を示す。

枠体状に形成されたＮ型拡散領域２１ａは、層間絶縁膜５に形成されたコンタクトホールＣＨａを介して上層配線６ａと電気的に接続されている。上層配線６ａは、図７に示すようにダイオード５７に接続されている。そして、ダイオード５７は、外部端子３２^（３）と接続されている。

外部端子３２^（３）に正のＥＳＤサージが印加されると、ダイオード５７に順方向の電位がかかる。このため、Ｎ型ウェル２２とＮ型埋め込み拡散層２３に正のＥＳＤサージからダイオード５７のＶＢＥ経由で低いバイアスがかかる。これによって、Ｐ⁻型拡散領域１３の領域において、Ｎ型埋め込み拡散層２３から空乏層１５が伸びる。空乏層１５には、電流が流れないので、寄生抵抗５３に流れる電流Ｉの流れる経路は、空乏層１５とフィールド酸化膜２の狭い間のみとなる。これによって、寄生抵抗５３の抵抗値が従来例や比較例に比して大きくなる。

本実施形態３に係る保護素子は、以上の構成により上記実施形態１と同様にＥＳＤ破壊耐量が大きくなる。さらに、第２Ｐ型ウェル１２ｂがＮ型ウェル２２とＮ型埋め込み拡散層２３により、Ｐ⁻型基板領域１４から分離されているのでＧＮＤ端子３３を負電源（−電源）にしても上記と同じ効果を得ることができる。すなわち、負電源に対する保護としても利用することが可能である。また、連結部として機能する第３Ｐ型ウェル１２ｃを設けているので、上記実施形態２と同様の効果を得ることができる。しかも、バイアス電位は、形成するダイオード５７により調整することができる。

［実施形態４］
本実施形態４に係る半導体装置は、以下の点を除く基本的な構成及び製造方法は、上記実施形態１と同様である。すなわち、上記実施形態１においてはＮ型ウェル２２と第２Ｐ型ウェル１２ｂとの間にＰ⁻型基板領域１４を配設していたのに対し、本実施形態４においては、Ｎ型ウェル２２と第２Ｐ型ウェル１２ｂが直接当接している点において相違する。言い換えると、Ｐ⁻型基板領域１４が配設されていた位置に、第２Ｐ型ウェルが配設されている点において相違する。

図９に、本実施形態４に係るＥＳＤ保護素子を有する半導体装置１００^（４）の模式的断面図を示す。断面位置は、図１のＩＩ−ＩＩ切断線に相当する。

本実施形態４は、数Ｖ程度の低電圧用途に適しているものである。本実施形態４においては、Ｎ型ウェル２２と第２Ｐ型ウェル１２ｂ^（４）の間にＰ⁻型基板領域１４を配設せず、当該部分に第２Ｐ型ウェル１２ｂ^（４）を配設している。このような構成としても、上記実施形態１と同様の効果を得ることができる。

なお、上記実施形態１〜４においては、第１導電型がＰ型、第２導電型がＮ型である例について説明したが、第１導電型をＮ型、第２導電型をＰ型としても同様の効果を得ることができる。また、空乏層調整手段としては、上記実施形態１〜４の態様に限定されるものではなく、Ｐ⁻型低濃度拡散領域１３の空乏層１５を調整することができる手段を適用することができる。バイアス電位の供給源としては、上記実施形態１〜４の態様に限定されるものではない。例えば、図１０（ａ）（ｂ）に示すように、バイアス用ダイオード６０、電源端子３４、第１抵抗６１、第２抵抗６２等を備えるバイアス回路を設けることにより、バイアス電位を制御してもよい。また、内部回路に設けられたバイアス回路により制御されたバイアス電位を供給するようにしてもよい。

１ Ｐ型半導体基板
２ フィールド酸化膜
３ ゲート
４ ゲート酸化膜
６ 配線層
１１ Ｐ^＋型拡散領域
１２ Ｐ型ウェル
１３ Ｐ⁻型低濃度拡散領域
１４ Ｐ⁻型基板領域
１５ 空乏層
２１ａ〜２１ｄ Ｎ型拡散領域
２２ Ｎ型ウェル
２３ Ｎ型埋め込み拡散層
３１ バイアス端子
３２ 外部端子
３３ ＧＮＤ
５１ 寄生抵抗
５２ 寄生ＮＰＮトランジスタ
５３ 寄生ダイオード
５５ 保護トランジスタ
５７ ダイオード
Ｉ 電流
ＣＨ コンタクトホール
１００ 半導体装置

Claims (9)

1. ＥＳＤ（静電放電）保護素子を具備する半導体装置であって、
   第１導電型半導体基板に形成された前記ＥＳＤ保護素子として機能するＮチャネルトランジスタの形成領域である第１導電型ウェルを第２導電型ウェル及び第２導電型埋め込み拡散層により分断し、
   寄生抵抗の抵抗値調整手段として、前記第１導電型ウェルと、当該第１導電型ウェルよりも不純物濃度が低濃度である第１導電型低濃度拡散領域と、当該第１導電型低濃度拡散領域の空乏層を調整する空乏層調整手段とを設けた半導体装置。
2. 第１導電型半導体基板と、
   前記第１導電型半導体基板に形成された第２導電型埋め込み拡散層と、
   前記第２導電型埋め込み拡散層上部に底部が接し、かつ平面視上の形状が環状である第２導電型ウェルと、
   前記第２導電型ウェルに囲まれた領域に形成された第１導電型ウェルと、
   前記第１導電型ウェルが両サイドに配置されるように形成された、当該第１導電型ウェルより不純物の濃度が低濃度である第１導電型低濃度拡散領域と、
   前記第１導電型ウェル上に形成され、ＥＳＤ（静電放電）保護素子として機能するＮチャネルトランジスタと、
   前記Ｎチャンネルトランジスタのドレインに接続された外部端子と、
   前記第１導電型低濃度拡散領域に形成される空乏層の量を調整する空乏層調整手段と、
   を備える半導体装置。
3. 前記空乏層調整手段は、前記第２導電型ウェル、及び前記前記第２導電型埋め込み拡散層経由で供給されるバイアス電位であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２導電型ウェルと第１導電型ウェルは間隙をもって対向配置され、当該間隙は、前記第１導電型低濃度拡散領域であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記両サイドに配置された前記第１導電型ウェルは、前記第１導電型低濃度拡散領域により分断されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記両サイドに配置された前記第１導電型ウェルは、これらを連結する前記第１導電型ウェルからなる連結部を有することを特徴とする１〜４のいずれか１項に記載の半導体装置。
7. 前記連結部は、前記Ｎチャネルトランジスタのゲート長と垂直な方向の前記両サイドに配置された前記第１導電型ウェルの辺の略中央領域を連結するように配置されていることを特徴とする請求項６に記載の半導体装置。
8. 前記第２導電型ウェルは、バイアス端子に電気的に接続されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
9. 前記外部端子と前記第２導電型ウェル間に、ダイオードを設けたことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
   

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