JP2005354014A - 静電気放電保護素子 - Google Patents
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Abstract
【解決手段】 P型基板の表面にPウエル2を形成し、平面視でPウエル2の内部にNウエル3を形成する。また、Pウエル2にNチャネルMOSトランジスタからなるESD保護素子4を形成し、Nウエル3にPチャネルMOSトランジスタからなるESD保護素子14を形成する。ESD保護素子4においては、トランジスタ形成領域8とガードリング12との間に、Pウエル2を形成しない枠状のPウエルブロック領域11を設ける。そして、Pウエルブロック領域11におけるESD保護素子14に対向する側に、切込11aを設ける。切込11aの内部にはPウエル2を形成する。
【選択図】 図1
Description
2;Pウエル
3;Nウエル
4、14;ESD保護素子
5、15;ソース領域
6、16;ドレイン領域
7、17;ゲート電極
8、18;トランジスタ形成領域
9;コンタクト
10、20;シリサイドブロック領域
11;Pウエルブロック領域
11a〜11h;切込
12、22;ガードリング
12a;枠状部
12b;延出部
25;入力パッド
26;配線
31;抵抗体
32、35;上層配線
33;コンタクト
34;P+領域
41;抵抗体
42、44;ビア
43;上層配線
45;コンタクト
51;抵抗体
52、54;ビア
53、56;上層配線
55;コンタクト
57;シリサイド
101;入力バッファ
102;配線
103;入力パッド
104;1次保護素子
105;2次保護素子
106;入力保護抵抗
111;フィンガー
112;P型基板
113;Pウエル
114;STI領域
115;ソース領域
116;ドレイン領域
117;チャネル領域
118;ゲート電極
119;ガードリング
120;コンタクト
121;Pウエルブロック領域
122;辺
131;P型基板
132;PチャネルMOSトランジスタ(PMOS)
133;NチャネルMOSトランジスタ(NMOS)
134;Nウエル
135;ソース領域
136;ガードリング
137;Pウエル
138;ソース領域
139;ガードリング
F1乃至F6;フィンガー
D;長さ
GND;接地電位配線
VDD;電源電位配線
Rd;ドレイン抵抗
Rsub、Rsub1、Rsub1a、Rsub2,3、Rsub2a、Rsub5a、Rsub4,5、Rsub6a、Rsub6;基板抵抗
Claims (23)
- 半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように前記第1の第1導電型ウエルから離隔して形成され基準電位が印加される第2の第1導電型ウエルと、前記第1の第1導電型ウエルの表面に形成され静電気放電が入力される第1の第2導電型領域及び基準電位が印加される第2の第2導電型領域が相互に離隔して形成された第2導電型トランジスタと、前記第1の第1導電型ウエルと前記第2の第1導電型ウエルとの間に設けられ前記第1の第1導電型ウエルの少なくとも1の端縁の一部分を前記第2の第1導電型ウエルに接続する第3の第1導電型ウエルと、を有し、前記第1の第1導電型ウエルと前記第2の第1導電型ウエルとの間の領域のうち前記第3の第1導電型ウエルを除く領域の抵抗率が、前記第1乃至第3の第1導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。
- 前記第3の第1導電型ウエルにおける前記第1の第1導電型ウエルとの接続部分から前記第2の第1導電型ウエルとの接続部分に向かう方向に直交する方向の長さが、前記第1の第2導電型領域の前記直交する方向における長さよりも小さいことを特徴とする請求項1に記載の静電気放電保護素子。
- 前記第2導電型トランジスタにおいて夫々複数の前記第1及び第2の第2導電型領域が第1方向に沿って交互に配列されており、前記第3の第1導電型ウエルが前記第1の第1導電型ウエルにおける前記第1方向に延びる端縁に接続されていることを特徴とする請求項1又は2に記載の静電気放電保護素子。
- 前記第3の第1導電型ウエルが前記端縁の前記第1方向における中央部に接続されていることを特徴とする請求項3に記載の静電気放電保護素子。
- 前記第3の第1導電型ウエルが、前記端縁における前記第2の第2導電型領域から見て前記第1方向に直交する第2方向に相当する位置に接続されていることを特徴とする請求項3に記載の静電気放電保護素子。
- 前記第2導電型トランジスタにおいて夫々複数の前記第1及び第2の第2導電型領域が第1方向に沿って交互に配列されており、前記第3の第1導電型ウエルが前記第1の第1導電型ウエルにおける前記第1方向に直交する第2方向に延びる端縁に接続されていることを特徴とする請求項1又は2に記載の静電気放電保護素子。
- 前記第2の第1導電型ウエルの表面に、その不純物濃度が前記第2の第1導電型ウエルの不純物濃度よりも高く前記基準電位が印加される第1導電型のガードリングが、前記第1の第1導電型ウエルを囲むように形成されていることを特徴とする請求項1乃至6のいずれか1項に記載の静電気放電保護素子。
- 前記ガードリングが前記第3の第1導電型ウエル内に延出していることを特徴とする請求項7に記載の静電気放電保護素子。
- 前記第1及び第2の第2導電型領域内において、前記第1の第1導電型ウエルが形成されていない領域が設けられていることを特徴とする請求項1乃至8のいずれか1項に記載の静電気放電保護素子。
- 前記第1の第1導電型ウエルの不純物濃度と、前記第2の第1導電型ウエルの不純物濃度と、前記第3の第1導電型ウエルの不純物濃度とが相互に等しいことを特徴とする請求項1乃至9のいずれか1項に記載の静電気放電保護素子。
- 一の前記第1の第2導電型領域及びこの一の第1の第2導電型領域に隣り合う前記第2の第2導電型領域からなる一のトランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項3乃至6のいずれか1項に記載の静電気放電保護素子。
- 前記第3の第1導電型ウエルの形状及び位置が前記第2導電型トランジスタの基板抵抗が所望の分布となるように調節されたものであることを特徴とする請求項1乃至11のいずれか1項に記載の静電気放電保護素子。
- 半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、この第1の第1導電型ウエルの表面に形成され静電気放電が入力される複数の第1の第2導電型領域及び基準電位が印加される複数の第2の第2導電型領域が交互に且つ相互に離隔して第1方向に配列された第2導電型トランジスタと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように形成され前記第1の第1導電型ウエルにおける前記第1方向に直交する第2方向に延びる端縁に接し前記第1方向に延びる端縁には接しておらず基準電位が印加される第2の第1導電型ウエルと、を有し、前記第1の第1導電型ウエルの前記第1方向に延びる端縁と前記第2の第1導電型ウエルとの間の領域の抵抗率が、前記第1及び第2の第1導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。
- 半導体基板と、この半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第1の第1導電型ウエルと、前記半導体基板の表面に前記第1の第1導電型ウエルを囲むように前記第1の第1導電型ウエルから離隔して形成され基準電位が印加される第2の第1導電型ウエルと、前記第1の第1導電型ウエルの表面に形成され静電気放電が入力される複数の第1の第2導電型領域及び基準電位が印加される複数の第2の第2導電型領域が交互に且つ相互に離隔して形成された第2導電型トランジスタと、前記第1の第1導電型ウエルの一部分を前記第2の第1導電型ウエルに接続する配線と、を有し、前記第1の第1導電型ウエルと前記第2の第1導電型ウエルとの間の領域の抵抗率が、前記第1及び第2の第1導電型ウエルの抵抗率よりも高いことを特徴とする静電気放電保護素子。
- 前記第2の第1導電型ウエルの表面に、その不純物濃度が前記第2の第1導電型ウエルの不純物濃度よりも高く前記基準電位が印加される第1導電型のガードリングが、前記第1の第1導電型ウエルを囲むように形成されていることを特徴とする請求項13又は14に記載の静電気放電保護素子。
- 一の前記第1の第2導電型領域及びこの一の第1の第2導電型領域に隣り合う前記第2の第2導電型領域からなる一のトランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項13乃至15のいずれか1項に記載の静電気放電保護素子。
- 前記第2導電型トランジスタにおいて夫々複数の前記第1及び第2の第2導電型領域が第1方向に沿って交互に配列されており、前記第1の第2導電型領域と前記第2の第2導電型領域との間の領域の上方に設けられた複数本のゲート電極と、この複数本のゲート電極を相互に接続すると共にその一部が前記第2の第1導電型ウエルに接続された抵抗体と、を有することを特徴とする請求項1乃至16のいずれか1項に記載の静電気放電保護素子。
- 前記抵抗体の前記第1方向における両端部が前記第2の第1導電型ウエルに接続されていることを特徴とする請求項17に記載の静電気放電保護素子。
- 前記抵抗体の前記第1方向における中央部が前記第2の第1導電型ウエルに接続されていることを特徴とする請求項17に記載の静電気放電保護素子。
- 前記半導体基板の表面における前記第2の第1導電型ウエルの内部又は前記第2の第1導電型ウエルに隣接する領域に形成された第2導電型ウエルと、この第2導電型ウエルの表面に形成された第1導電型トランジスタと、を有し、前記第1の第1導電型ウエルにおける前記第2導電型ウエルに対向する端縁の一部が前記第2の第1導電型ウエルに接続されていることを特徴とする請求項1乃至19のいずれか1項に記載の静電気放電保護素子。
- 静電気放電が入力される第1の配線と、基準電位が印加される第2の配線と、前記第1の配線と第2の配線との間に相互に並列に接続された複数のトランジスタと、この複数のトランジスタのチャネルを相互に接続する抵抗と、この抵抗の一部を前記第2の配線に接続する第3の配線と、を有することを特徴とする静電気放電保護素子。
- 前記トランジスタが半導体基板の表面に形成されたものであり、一の前記トランジスタの基板電流が、前記半導体基板における他のトランジスタの直下域を通過するようになっていることを特徴とする請求項21に記載の静電気放電保護素子。
- 前記抵抗の大きさ及び前記第3の配線に接続される位置が、前記トランジスタのチャネルと前記第2の配線との間の抵抗が所望の分布となるように調節されたものであることを特徴とする請求項21又は22に記載の静電気放電保護素子。
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