CN115249689A - 图形单元结构及图形阵列结构 - Google Patents

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Abstract

本发明公开了一种图形单元结构及图形阵列结构,图形单元结构包括:第一图形包括相互垂直的第一部分和第二部分,第一图形的第一部分的末端与第一图形的第二部分的首端相连接;第一互连结构于第一图形的正投影位于第一图形的第二部分内;第二图形包括相互垂直的第一部分和第二部分,第二图形的第一部分的末端与第二图形的第二部分的首端相连接;第二互连结构于第二图形的第二部分上的正投影位于第二图形的第二部分内;第三图形位于第一图形与第二图形之间,更小的间距在后续完成晶圆制备后进行可靠性测试时,避免出现引发互连结构脱落及互连结构脱落后顶起上层金属膜层的空洞,提高晶圆的可靠性和寿命。

Description

图形单元结构及图形阵列结构
技术领域
本发明涉及把半导体技术领域,尤其涉及一种图形单元结构及图形阵列结构。
背景技术
随着半导体存储技术的快速发展,市场对半导体存储产品的存储能力提出了更高的要求。对于动态随机存储器(Dynamic Random Access Memory,DRAM)来说,在后道工序(Back end of line,BEOL)制程中,经由互连结构将上下相邻的多层金属层电连接,以完成晶圆的制备。
然而,传统BEOL布局的图形结构,具有互连结构的各图形结构之间的间距过宽,BEOL布局完成后沉积钝化层以完成晶圆的制备。在进行可靠性测试时,如无偏压-高加速老化测试(Unbiased High Accelerated Stress Test,UHAST)在高温和高湿度环境条件下,过宽的间距区域会导致钝化层内出现空洞,而空洞会引起互连结构的脱落,使制备的晶圆老化现象严重,无法通过可靠性测试。
发明内容
基于此,有必要针对上述背景技术中的问题,提供一种图形单元结构及图形阵列结构,解决过宽的间距区域引起钝化层内出现空洞,使得互连结构脱落的问题,提高晶圆寿命。
为解决上述技术问题,本申请的第一方面提出一种图形单元结构,包括:
第一图形,所述第一图形包括相互垂直的第一部分和第二部分,所述第一图形的第一部分的末端与所述第一图形的第二部分的首端相连接,所述第一图形的第二部分沿第一方向延伸;第一互连结构于所述第一图形的正投影位于所述第一图形的第二部分内;
第二图形,所述第二图形包括相互垂直的第一部分和第二部分,所述第二图形的第一部分的末端与所述第二图形的第二部分的首端相连接,所述第二图形的第一部分与所述第一图形的第一部分平行设置,所述第二图形的第二部分沿第二方向延伸,所述第二方向与所述第一方向相反;第二互连结构于所述第二图形上的正投影位于所述第二图形的第二部分内;
第三图形,位于所述第一图形与所述第二图形之间。
于上述实施例提供的图形单元结构中,第一图形中相互垂直的第一部分和第二部分,第一图形的第一部分的末端连接第一图形的第二部分的首端,第一图形的第二部分沿第一方向延伸,第一图形上的第一互连结构于第一图形的正投影位于第一图形的第二部分内;第二图形中相互垂直的第一部分和第二部分,第二图形的第一部分的末端连接第二图形的第二部分的首端,第二图形的第二部分沿第二方向延伸,第一方向与第二方向相反,第二图形的第二互连结构于第二图形上的正投影位于第二图形的第二部分内;第三图形位于第一图形与第二图形之间,相较于传统的图形布局结构,本申请的图形单元结构的布局方式使得各图形之间的间距更小,更小的间距在后续完成晶圆制备后进行可靠性测试时,避免出现引发互连结构脱落及互连结构脱落后顶起上层金属膜层的空洞,提高晶圆的可靠性和寿命。
在其中一个实施例中,所述第三图形包括相互垂直的第一部分和第二部分,所述第三图形的第一部分与所述第三图形的第二部分垂直相连,所述第三图形的第一部分与所述第一图形的第一部分及所述第二图形的第一部分均平行设置,所述第三图形的第二部分与所述第一图形的第二部分及所述第二图形的第二部分均平行设置。
在其中一个实施例中,第三互连结构于所述第三图形上的正投影位于所述第三图形的第二部分内,且对称位于所述第三图形的第一部分的中心线的两侧。
在其中一个实施例中,所述第一互连结构、所述第二互连结构及所述第三互连结构均为多个,多个所述第一互连结构沿所述第一图形的第二部分的长度方向间隔排布,多个所述第二互连结构沿所述第二图形的第二部分的长度方向间隔排布,多个所述第三互连结构沿所述第三图形的第二部分的长度方向间隔排布。
在其中一个实施例中,所述第三图形的第二部分的长度大于所述第三图形的第一部分的宽度。
在其中一个实施例中,所述第三图形的第一部分的中心线与所述第三图形的第二部分的中心线相重合;所述第一图形与所述第二图形以所述第三图形的中心线呈对称分布;所述第一图形的第二部分及所述第二图形的第二部分于所述第三图形的第二部分长度方向上的投影与所述第三图形的第二部分分别部分重合。
在其中一个实施例中,所述第一图形的第二部分的末端与所述第二图形的第二部分的末端之间为第一间距,所述第一图形的第二部分和第二图形的第二部分与所述第三图形的第二部分之间为第二间距,所述第一间距与所述第二间距的比例为0.9-1.1;
所述第一图形的第一部分和第二图形的第一部分与所述第三图形的第二部分之间为第三间距,所述第一间距与所述第三间距的比例为0.9-1.1。
在其中一个实施例中,所述第三图形呈直线型,所述第三图形与所述第一图形的第一部分及所述第二图形的第一部分均平行设置。
在其中一个实施例中,第三互连结构于所述第三图形上的正投影位于所述第三图形内。
在其中一个实施例中,所述第一互连结构、所述第二互连结构及所述第三互连结构均为多个,多个所述第一互连结构沿所述第一图形的第二部分的长度方向间隔排布,多个所述第二互连结构沿所述第二图形的第二部分的长度方向间隔排布,多个所述第三互连结构沿所述第三图形的长度方向间隔排布。
在其中一个实施例中,所述第二图形的第二部分及所述第一图形的第二部分于所述第一图形的第二部分长度方向上的投影部分重合;所述第三图形、所述第一图形的第二部分及所述第二图形的第二部分于所述第二图形的第二部分长度方向上的投影部分重合。
在其中一个实施例中,所述第一图形的第二部分位于所述第二图形的第二部分与所述第三图形之间。
在其中一个实施例中,所述第一图形的第二部分与所述第三图形之间为第四间距,所述第二图形的第二部分与所述第一图形的第二部分之间为第五间距,所述第四间距与所述第五间距的比例为0.9-1.1。
在其中一个实施例中,所述第一图形、所述第二图形及所述第三图形位于同一金属层。
在其中一个实施例中,所述图形单元结构包括多层平行间隔排布的所述第一图形、多层平行间隔排布的所述第二图形及多层平行间隔排布的所述第三图形;所述第一互连结构位于相邻所述第一图形之间,所述第二互连结构位于相邻所述第二图形之间。
在其中一个实施例中,相邻所述第一图形之间、相邻所述第二图形之间及相邻所述第三图形之间均设有介质层,所述第一互连结构及所述第二互连结构均位于所述介质层内。
本申请的第二方面提出一种图形阵列结构,包括:多个如上述的图形单元结构,多个所述图形单元结构呈阵列排布。
上述说明仅是本发明技术方案的概述,为了能够更清楚了解本发明的技术手段,并可依照说明书的内容予以实施,以下以本发明的较佳实施例并配合附图详细说明如后。
附图说明
为了更清楚地说明本申请实施例的技术方案,下面将对实施例描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他实施例的附图。
图1为本申请一实施例中提供的图形单元结构的结构示意图;
图2为本申请另一实施例中提供的图形单元结构的结构示意图;
图3为本申请再一实施例中提供的图形单元结构的结构示意图;
图4为本申请一实施例中提供的图形阵列结构的结构示意图。
附图标记说明:10-第一图形,11-第一图形的第一部分,12-第一图像图形的第二部分,13-第一互连结构;
20-第二图形,21-第二图形的第一部分,22-第二图形的第二部分,23-第二互连结构;
30-第三图形,31-第三图形的第一部分,32-第三图形的第二部分,33-第三互连结构。
具体实施方式
为了便于理解本申请,下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是,本申请可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义,本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白,当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时,其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时,则不存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分,这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此,在不脱离本申请教导之下,下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等,在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语意图还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,然后,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时,单数形式的“一”、“一个”和“所述/该”也意图包括复数形式,除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”,当在该说明书中使用时,确定所述特征、整数、步骤、操作、元件和/或部件的存在,但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时,术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样,可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此,本申请的实施例不应当局限于在此所示的区的特定形状,而是包括由于例如制造导致的形状偏差,图中显示的区实质上是示意性的,它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
在BEOL制程中,现有技术制备的图形结构的布局方式,会使得各图形之间的间距过宽,过宽的间距会引起沉积的钝化层及封装整体晶圆后,容易引起位于钝化层内出现的空洞;而较大的空洞会导致附近的互连结构的脱落,互连结构的脱落易顶起位于氧化硅膜层上表面的金属层,金属层翘起,位于氧化硅膜层上下表面的金属层无法完成电连接,并且翘起的金属层附近出现大量的缝隙,即使对晶圆封装,依然无法在严苛的高温和高湿度环境条件下正常工作。
请参阅图1-图4,需要说明的是,本实施例中所提供的图示仅以示意方式说明本申请的基本构想,虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
在本申请的一个实施例中,如图1所示,提出一种图形单元结构,包括:第一图形10、第二图形20及第三图形30。第一图形10包括相互垂直的第一部分11和第二部分12,第一图形的第一部分11的末端与第一图形的第二部分12的首端相连接,第一图形的第二部分12沿第一方向A延伸;第一互连结构13于第一图形10的正投影位于第一图形的第二部分12内;第二图形20包括相互垂直的第一部分21和第二部分22,第二图形的第一部分21的末端与第二图形的第二部分22的首端相连接,第二图形的第一部分21与第一图形的第一部分平行设置,第二图形的第二部分22沿第二方向A’延伸,第二方向A’与第一方向A相反;第二互连结构23于第二图形20上的正投影位于第二图形的第二部分22内;第三图形30位于第一图形10与第二图形20之间。
于上述实施例提供的图形单元结构中,第一图形中相互垂直的第一部分和第二部分,第一图形的第一部分的末端连接第一图形的第二部分的首端,第一图形的第二部分沿第一方向延伸,第一图形上的第一互连结构于第一图形的正投影位于第一图形的第二部分内;第二图形中相互垂直的第一部分和第二部分,第二图形的第一部分的末端连接第二图形的第二部分的首端,第二图形的第二部分沿第二方向延伸,第一方向与第二方向相反,第二图形的第二互连结构于第二图形上的正投影位于第二图形的第二部分内;第三图形位于第一图形与第二图形之间,相较于传统的图形布局结构,本申请的图形单元结构的布局方式使得各图形之间的间距更小,更小的间距在后续完成晶圆制备后进行可靠性测试时,可以避免出现引发互连结构脱落及互连结构脱落后顶起上层金属膜层的空洞,提高晶圆的可靠性和寿命。
作为示例,第一图形10和第二图形20均呈现倒L型,以使第一图形和第二图形相互逼近,减小第一图形10与第二图形之间的间距。第一图形的第二部分12的宽度可以与第一图形的第一部分11的宽度相同,第二图形的第二部分22的宽度可以与第二图形的第一部分21的宽度相同。第一图形的第二部分12相较于第一图形的第一部分11的图形结构,旋转90度,以将第一图形的第一部分11的末端连接第一图形的第二部分12的首端,改善图形之间的间距区域,以避免各互连结构的脱落问题。
在一个实施例中,第一图形10、第二图形20及第三图形30位于同一金属层。图形单元结构还包括垂直堆叠的多层平行间隔排布的第一图形10、多层平行间隔排布的第二图形20及多层平行间隔排布的第三图形30;第一互连结构13位于相邻第一图形10之间,第二互连结构23位于相邻第二图形10之间。具体地,第一图形的第二部分12的下方或上方均形成有第一互连结构13,第二图形的第二部分22的下方或上方均形成有第二互连结构23。
在一个实施例中,相邻第一图形10之间、相邻第二图形20之间及相邻第三图形30之间均设有介质层(未示出),第一互连结构13及第二互连结构23均位于介质层内。
作为示例,介质层可以包括由下至上依次叠置的第一金属层、氧化硅层及第二金属层,第一互连结构及第二互连结构沿厚度方向贯穿氧化硅层,第一互连结构的顶部及第二互连结构的顶部与第二金属层相接触,第一互连结构的底部及第二互连结构的底部与第一金属层相接触,第二金属层通过第一互连结构及第二互连结构与第一金属层电连接。其中,第一金属层的材料可以包括但不仅限于钨、铜或铝中一种或其任意组合的合金材料;第二金属层的材料可以包括但不仅限于钨、铜或铝中一种或其任意组合的合金材料;第一互连结构的材料可以包括但不仅限于钨、铜或铝中一种或其任意组合的合金材料;第二互连结构的材料可以包括但不仅限于钨、铜或铝中一种或其任意组合的合金材料。
在一个实施例中,如图2所示,第三图形30呈T型,第三图形30包括相互垂直的第一部分31和第二部分32,第三图形的第一部分31与第三图形的第二部分32垂直相连,第三图形的第一部分31与第一图形的第一部分11及第二图形的第一部分21均平行设置,第三图形的第二部分32与第一图形的第二部分32及第二图形的第二部分22均平行设置。
具体地,第三图形30还包括第三互连结构33,第三互连结构33于第三图形30上的正投影位于第三图形的第二部分32内,且对称位于第三图形的第一部分31的中心线的两侧。
进一步地,第一互连结构13、第二互连结构23及第三互连结构33均为多个,多个第一互连结构13沿第一图形的第二部分12的长度方向间隔排布,多个第二互连结构23沿第二图形的第二部分22的长度方向间隔排布,多个第三互连结构33沿第三图形的第二部分32的长度方向间隔排布;其中,第一图形的第二部分12的长度方向即为第一方向A,第二图形的第二部分22的长度方向即为第二方向A’,第三图形的第二部分32的长度方向即为第一方向A和第二方向A’。作为示例,各互连结构可以沿长度方向等间距间隔排布。
在一个实施例中,第三图形的第二部分32的长度大于第三图形的第一部分31的宽度,以使第三图形的第二部分32至第一图形的第一部分11的间距小于第三图形的第一部分31至第一图形的第一部分11的间距。
在一个实施例中,第三图形的第一部分31的中心线与第三图形的第二部分32的中心线相重合;第一图形10与第二图形20以第三图形30的中心线呈对称分布;第一图形的第二部分12及第二图形的第二部分22于第三图形的第二部分32长度方向上的投影与第三图形的第二部分32分别部分重合;具体地,第一图形的第二部分12的末端于第一方向A上的投影点位于第三图形的第二部分32上,第二图形的第二部分22的末端于第二方向A’上的投影点位于第三图形的第二部分32上。
在一个实施例中,请继续参考图2,第一图形的第二部分12的末端与第二图形的第二部分22的末端之间为第一间距D1,第一图形的第二部分12和第二图形的第二部分22与第三图形的第二部分32之间为第二间距D2,第一间距D1与第二间距D2的比例为0.9-1.1;具体地,D1/D2为0.9、0.95、1.0或1.1等等。第一图形的第一部分11和第二图形的第一部分21与第三图形的第二部分32之间为第三间距D3,第一间距D1与第三间距D3的比例为0.9-1.1。具体地,D1/D3为0.9、0.95、1.0或1.1等等。
在一个实施例中,如图3所示,第三图形30呈直线型,第三图形30与第一图形的第一部分11及第二图形的第一部分21均平行设置。
作为示例,第一图形的第二部分12的宽度与第一图形的第一部分11的宽度及第三图形30的宽度均相同,第二图形的第二部分22的宽度与第二图形的第一部分21的宽度及第三图形30的宽度均相同。
在一个实施例中,第三图形30还包括第三互连结构33,第三互连结构33于第三图形30上的正投影位于第三图形30内。第一互连结构13、第二互连结构23及第三互连结构33均为多个,多个第一互连结构13沿第一图形的第二部分12的长度方向间隔排布,多个第二互连结构23沿第二图形的第二部分22的长度方向间隔排布,多个第三互连结构33沿第三图形30的长度方向间隔排布。作为示例,各互连结构均可以沿长度方向等间距间隔排布。
在一个实施例中,第二图形的第二部分22及第一图形的第二部分12于第一图形的第二部分12长度方向上的投影部分重合;第三图形30、第一图形的第二部分12及第二图形的第二部分22于第二图形的第二部分22长度方向上的投影部分重合。
作为示例,第一图形的第二部分12的末端于第一方向A上的投影点位于第三图形30上,第二图形的第二部分22的末端于第二方向A’上的投影点位于第一图形的第二部分12上。
在一个实施例中,第一图形的第二部分12位于第二图形的第二部分22与第三图形30之间。具体地,第一图形的第二部分12与第三图形30之间为第四间距D4,第二图形的第二部分22与第一图形的第二部分12之间为第五间距D5,第四间距D4与第五间距D5的比例为0.9-1.1。具体地,D4/D5为0.9、0.95、1.0或1.1等等。第三图形30分别与第一图形的第一部分11和第二图形20的第一部分21之间为第六间距(图中未示出),第六间距分别与第四间距D4和第五间距D5之间的比例为0.9-1.1。通过将各图形设置为相近的间距,基于各图形形成依次堆叠的金属层和互连结构之后,能够避免后续沉积的钝化层中出现空洞。
作为示例,第一图形10、第二图形20及第三图形30的空白区域形成S型空间,可改善图形之间的间距区域,以避免各互连结构的脱落问题。
在本申请的一个实施例中,还提出一种图形阵列结构,包括:多个如上述的图形单元结构,多个图形单元结构呈阵列排布,即以第一图形、第二图形和第三图形构成的图形单元结构为单元沿第一方向或第二方向依次对齐排布,如图4所示,并不以此为限,仅作为示例展现。
请注意,上述实施例仅出于说明性目的而不意味对本发明的限制。
本说明书中的各个实施例均采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种图形单元结构,其特征在于,包括:
第一图形,所述第一图形包括相互垂直的第一部分和第二部分,所述第一图形的第一部分的末端与所述第一图形的第二部分的首端相连接,所述第一图形的第二部分沿第一方向延伸;第一互连结构于所述第一图形的正投影位于所述第一图形的第二部分内;
第二图形,所述第二图形包括相互垂直的第一部分和第二部分,所述第二图形的第一部分的末端与所述第二图形的第二部分的首端相连接,所述第二图形的第一部分与所述第一图形的第一部分平行设置,所述第二图形的第二部分沿第二方向延伸,所述第二方向与所述第一方向相反;第二互连结构于所述第二图形上的正投影位于所述第二图形的第二部分内;
第三图形,位于所述第一图形与所述第二图形之间。
2.根据权利要求1所述的图形单元结构,其特征在于,所述第三图形包括相互垂直的第一部分和第二部分,所述第三图形的第一部分与所述第三图形的第二部分垂直相连,所述第三图形的第一部分与所述第一图形的第一部分及所述第二图形的第一部分均平行设置,所述第三图形的第二部分与所述第一图形的第二部分及所述第二图形的第二部分均平行设置。
3.根据权利要求2所述的图形单元结构,其特征在于,第三互连结构于所述第三图形上的正投影位于所述第三图形的第二部分内,且对称位于所述第三图形的第一部分的中心线的两侧。
4.根据权利要求3所述的图形单元结构,其特征在于,所述第一互连结构、所述第二互连结构及所述第三互连结构均为多个,多个所述第一互连结构沿所述第一图形的第二部分的长度方向间隔排布,多个所述第二互连结构沿所述第二图形的第二部分的长度方向间隔排布,多个所述第三互连结构沿所述第三图形的第二部分的长度方向间隔排布。
5.根据权利要求3所述的图形单元结构,其特征在于,所述第三图形的第二部分的长度大于所述第三图形的第一部分的宽度。
6.根据权利要求2所述的图形单元结构,其特征在于,所述第三图形的第一部分的中心线与所述第三图形的第二部分的中心线相重合;所述第一图形与所述第二图形以所述第三图形的中心线呈对称分布;所述第一图形的第二部分及所述第二图形的第二部分于所述第三图形的第二部分长度方向上的投影与所述第三图形的第二部分分别部分重合。
7.根据权利要求6所述的图形单元结构,其特征在于,所述第一图形的第二部分的末端与所述第二图形的第二部分的末端之间为第一间距,所述第一图形的第二部分和第二图形的第二部分与所述第三图形的第二部分之间为第二间距,所述第一间距与所述第二间距的比例为0.9-1.1;
所述第一图形的第一部分和第二图形的第一部分与所述第三图形的第二部分之间为第三间距,所述第一间距与所述第三间距的比例为0.9-1.1。
8.根据权利要求1所述的图形单元结构,其特征在于,所述第三图形呈直线型,所述第三图形与所述第一图形的第一部分及所述第二图形的第一部分均平行设置。
9.根据权利要求8所述的图形单元结构,其特征在于,第三互连结构于所述第三图形上的正投影位于所述第三图形内。
10.根据权利要求9所述的图形单元结构,其特征在于,所述第一互连结构、所述第二互连结构及所述第三互连结构均为多个,多个所述第一互连结构沿所述第一图形的第二部分的长度方向间隔排布,多个所述第二互连结构沿所述第二图形的第二部分的长度方向间隔排布,多个所述第三互连结构沿所述第三图形的长度方向间隔排布。
11.根据权利要求8所述的图形单元结构,其特征在于,所述第二图形的第二部分及所述第一图形的第二部分于所述第一图形的第二部分长度方向上的投影部分重合;所述第三图形、所述第一图形的第二部分及所述第二图形的第二部分于所述第二图形的第二部分长度方向上的投影部分重合。
12.根据权利要求11所述的图形单元结构,其特征在于,所述第一图形的第二部分位于所述第二图形的第二部分与所述第三图形之间。
13.根据权利要求12所述的图形单元结构,其特征在于,所述第一图形的第二部分与所述第三图形之间为第四间距,所述第二图形的第二部分与所述第一图形的第二部分之间为第五间距,所述第四间距与所述第五间距的比例为0.9-1.1。
14.根据权利要求1所述的图形单元结构,其特征在于,所述第一图形、所述第二图形及所述第三图形位于同一金属层。
15.根据权利要求1所述的图形单元结构,其特征在于,所述图形单元结构包括多层平行间隔排布的所述第一图形、多层平行间隔排布的所述第二图形及多层平行间隔排布的所述第三图形;所述第一互连结构位于相邻所述第一图形之间,所述第二互连结构位于相邻所述第二图形之间。
16.根据权利要求14所述的图形单元结构,其特征在于,相邻所述第一图形之间、相邻所述第二图形之间及相邻所述第三图形之间均设有介质层,所述第一互连结构及所述第二互连结构均位于所述介质层内。
17.一种图形阵列结构,其特征在于,包括:多个如权利要求1至16中任一项所述的图形单元结构,多个所述图形单元结构呈阵列排布。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1585110A (zh) * 2003-08-21 2005-02-23 川崎微电子股份有限公司 形成半导体集成电路布局结构的方法、布局结构及光掩模
CN102194793A (zh) * 2010-02-19 2011-09-21 三星电子株式会社 三维半导体器件
US20120241834A1 (en) * 2011-03-24 2012-09-27 Fumiharu Nakajima Semiconductor device and method of manufacturing the same
CN105895617A (zh) * 2015-02-12 2016-08-24 台湾积体电路制造股份有限公司 半导体器件、布局设计和用于制造半导体器件的方法
CN111384024A (zh) * 2018-12-27 2020-07-07 南亚科技股份有限公司 半导体结构及其制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4854934B2 (ja) * 2004-06-14 2012-01-18 ルネサスエレクトロニクス株式会社 静電気放電保護素子
US8225261B2 (en) * 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US8907441B2 (en) * 2010-02-09 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for double-patterning-compliant standard cell design
JP5705053B2 (ja) * 2011-07-26 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
US10579771B2 (en) * 2017-06-14 2020-03-03 Samsung Electronics Co., Ltd. Integrated circuit including standard cells overlapping each other and method of generating layout of the integrated circuit
US10438937B1 (en) * 2018-04-27 2019-10-08 Advanced Micro Devices, Inc. Metal zero contact via redundancy on output nodes and inset power rail architecture
CN208368505U (zh) * 2018-08-03 2019-01-11 京东方科技集团股份有限公司 静电保护电路、阵列基板及显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1585110A (zh) * 2003-08-21 2005-02-23 川崎微电子股份有限公司 形成半导体集成电路布局结构的方法、布局结构及光掩模
CN102194793A (zh) * 2010-02-19 2011-09-21 三星电子株式会社 三维半导体器件
US20120241834A1 (en) * 2011-03-24 2012-09-27 Fumiharu Nakajima Semiconductor device and method of manufacturing the same
CN105895617A (zh) * 2015-02-12 2016-08-24 台湾积体电路制造股份有限公司 半导体器件、布局设计和用于制造半导体器件的方法
CN111384024A (zh) * 2018-12-27 2020-07-07 南亚科技股份有限公司 半导体结构及其制备方法

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