CN217214718U - 三维存储器件 - Google Patents

Abstract

本实用新型公开了三维存储器件，包括衬底以及存储堆叠结构。存储堆叠结构设置在衬底上，包括多个堆叠单元由下而上依序堆叠成阶梯状，其中，各堆叠单元具有阶梯斜率，任一设置于下方的堆叠单元的阶梯斜率的斜率大于任一设置于上方的堆叠单元的所述阶梯斜率。由此，可优化三维存储器件的结构完整性，进而提升其组件效能。

Description

三维存储器件

技术领域

本实用新型涉及一种半导体装置，尤其是涉及一种三维存储器件。

背景技术

现代电子产品中，存储器扮演着不可或缺的重要的角色。存储器除了用来存储使用者的数据，也负责存放中央处理器所执行的程式码以及运算过程中须暂时保存的信息。存储器可分为易失性存储器(volatile memory)与非易失性存储器(non-volatilememory)。常见的易失性存储器包括动态随机存储器(dynamic random access memory，DRAM)和静态随机存储器(static random access memory，SRAM)，其数据会在断电后消失，而必须在下次供电时重新输入。非挥发性存储器包括唯读式存储器(read only memory，ROM)和闪存(flash memory)，其存储的数据即使切断电源仍然存在，因此在重新供电后可以直接读取早先存储的有效数据。

NAND闪存(NAND flash)具有体积小、功率低、写入速度快及制造成本较低等优点，是目前应用最广泛的非易失性存储器。随着半导体制造工艺的进步，NAND闪存已从平面结构转向三维(three-dimensional，3D)立体堆叠发展，以在单位晶圆面积中获得更高的单元密度，满足更高存储容量的需求。

三维NAND存储器件通常包括形成在存储堆叠结构的一侧或多侧上的阶梯结构(staircase structure)以扇出(fan-out)各层字线(word line)来与互连结构(例如字线接触插塞)电连接。然而，随着存储堆叠结构的层级数量逐渐增加，相关制作工艺以及器件结构均须进一步改良，以在制作工艺简化的前提下维持良好的器件效能。

实用新型内容

本实用新型目的在于提供一种三维存储器件及其制作方法，其包括多个具有倾斜的侧壁的堆叠单元依序堆叠成一阶梯状结构，其中，各所述堆叠单元的所述侧壁的阶梯斜率系随着由上而下的堆叠顺序而逐步递减，使得填洞能力较差的绝缘层可更为完整且平坦地覆盖在各所述堆叠单元上，避免形成不连续覆盖的膜层或断层而暴露出导体层。在此设置下，可有效地改善所述导体层的侧蚀效应对于其上方设置的所述绝缘层的影响，改善所述绝缘层的结构完整性，提高所述绝缘层对于各所述导体层的保护效果，并提升所述三维存储器件组件效能。

本实用新型一实施例提供的一种三维存储器件，包括衬底以及存储堆叠结构。所述存储堆叠结构设置在所述衬底上，所述存储堆叠结构包括多个堆叠单元由下而上依序堆叠成阶梯状，其中，各所述堆叠单元具有阶梯斜率，任一设置于下方的所述堆叠单元的阶梯斜率的斜率大于任一设置于上方的所述堆叠单元的所述阶梯斜率。

本实用新型另一实施例提供的一种三维存储器件的制作方法，包括以下步骤。首先，提供衬底，接着，于所述衬底上形成存储堆叠结构。所述存储堆叠结构包括多个堆叠单元由下而上依序堆叠成阶梯状，其中，各所述堆叠单元具有阶梯斜率，任一设置于下方的所述堆叠单元的阶梯斜率的斜率大于任一设置于上方的所述堆叠单元的所述阶梯斜率。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图3所绘示为根据本实用新型一实施例之三维存储器件的结构示意图，其中：

图1为三维存储器件的俯视示意图；

图2为图1沿着切线A-A’的剖面示意图；以及

图3为图2的部分放大示意图。

图4所绘示为根据本实用新型另一实施例之三维存储器件的部分放大示意图。

图5所绘示为根据本实用新型另一实施例之三维存储器件的部分放大示意图。

图6至图11所绘示为根据本实用新型一实施例之三维存储器件的制作方法步骤示意图，其中：

图6为三维存储器件于进行第一蚀刻制作工艺后的俯视示意图；

图7为图6沿着切线A-A’的剖面示意图；

图8为三维存储器件于进行第二蚀刻制作工艺后的俯视示意图；

图9为图8沿着切线A-A’的剖面示意图；

图10为三维存储器件于进行修整-蚀刻制作工艺的第一道蚀刻制作工艺后的剖面示意图；以及

图11为三维存储器件于进行修整-蚀刻制作工艺的第二道蚀刻制作工艺后的剖面示意图。

其中，附图标记说明如下：

100 衬底

110 衬垫层

120 导体层

130 电介质层

140 蚀刻停止层

150 存储堆叠结构

151 电介质层

151a 第一电介质层

151b 第二电介质层

152、154 堆叠单元

153 导体层

153a 第一导体层

153b 第二导体层

160 通道结构

161 功能层

163 填充层

170 绝缘层

180 层间电介质层

181、183 字线接触插塞

251a 第一电介质层

251b 第二电介质层

300 三维存储器件

351a 第一电介质层

351b 第二电介质层

401 电介质材料层

401a、401b 顶面

401c、401d 顶面

401e、401f 顶面

403 导电材料层

405 导电-电介质层对

410 第一掩模层

420 第二掩模层

430、431 第三掩模层

a1、a2 斜率

A1 阶梯斜率

A2 阶梯斜率

A3 阶梯斜率

An 阶梯斜率

B1 阶梯斜率

B2 阶梯斜率

B3 阶梯斜率

Bn 阶梯斜率

R1 第一区

R2 第二区

θ1 第一夹角

θ2 第二夹角

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。熟习本实用新型所属领域的技术人员能在不脱离本实用新型的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

图1至图3所绘示为根据本实用新型一实施例之三维存储器件300的示意图，其中，图1为为三维存储器件300的俯视示意图、图2为三维存储器件300的剖面示意图、而图3则为三维存储器件300的部分放大示意图。首先，请参考图1及图2所示，三维存储器件300包括衬底100，以及设置于衬底100上方的存储堆叠结构(memory stack structure)150，衬底100例如是硅衬底(silicon substrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxial silicon substrate)、绝缘上覆硅衬底(silicon-on-insulatorsubstrate)或其他合适的材料所构成的衬底。其中，衬底100和存储堆叠结构150之间还可进一步设置由下而上依序堆叠的衬垫层110、导体层120、电介质层130以及蚀刻停止层140，如图2所示，但不以此为限。在一实施例中，衬垫层110、电介质层130例如包括电介质材料，如氧化硅(SiO_x)、氮化硅(SiN)、氧氮化硅(SiON)或其组合，优选地包括氧化硅；导体层120例如包括导电材料，如铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)、如氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、钛钨(Ti/W)、钛与氮化钛(Ti/TiN)等金属导电材料，或是如多晶硅(poly silicon)、掺杂硅(doped silicon)、金属硅化物(silicide)等非金属导电材料或其组合，优选地包括钨；而蚀刻停止层140例如包括与导体层120、电介质层130的材质具蚀刻选择的材质，如氧化铝(Al₂O₃)，但不以此为限。

衬底100上进一步包括至少两区域，例如是第一区R1以及第二区R2，第一区R1例如是存储器阵列区(memory array region)、第二区R2例如是字线接触区(wordline contactregion)。在一实施例中，衬底100上例如包括两个第二区R2，分别设置于第一区R1的两相对侧，如图1所示，但不以此为限。本领域者应可轻易理解在实际器件需求下，所述第一区以及所述第二区的设置亦可具有其他态样，例如在另一实施例中，所述第二区(未绘示)还可选择设置于所述第一区的四周，以环绕所述第一区。此外，三维存储器件300还包括多个通道结构160，设置于衬底100的第一区R1内。在一实施例中，各通道结构160例如具有柱体形状(例如圆柱形状)，沿着垂直于衬底100表面的方向依序贯穿存储堆叠结构150、蚀刻停止层140、电介质层130、导体层120、以及衬垫层110，而可直接接触衬底100。具体来说，各通道结构160细部包括沿着通道孔(未绘示)侧壁设置的功能层161以及填满各所述通道孔的填充层163。在一实施例中，功能层161例如具有一复合层结构，如，所述复合层结构例如包括依序堆叠于所述通道孔侧壁上的氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO，未绘示)复合层以及通道层，其中，所述通道层例如包括一半导体材料，如多晶硅；而填充层163则例如包括一电介质材料，如氧化硅，但不以此为限。

另一方面，存储堆叠结构150包括沿着所述方向交替层叠的多个电介质层151以及多个导体层153，其中，各电介质层151例如包括相同的电介质材料，如氧化硅、氮化硅、氧氮化硅或其组合，优选地包括相同于电介质层130的电介质材料(如氧化硅)，而各导体层153则例如包括相同导电材料，如铝、钛、钽、钨、铌、钼、铜，优选地包括相同于导体层120的导电材料(如钨)，但不限于此。细部来说，任一层导体层153及其上方的电介质层151可共同构成一组导电-电介质层对(未绘示)，并且，各所述导电-电介质层对系自第一区R1一侧的第二区R2延伸至另一侧的第二区R2，并分别与相邻的所述导电-电介质层对具有相同或不同的延伸范围。在本实施例中，所述延伸范围相同的所述导电-电介质层对可在两侧的第二区R2内分别构成多个堆叠单元152、154，各堆叠单元152、154例如包括两对导电-电介质层对，意即包括由下而上依序堆叠的第一导体层153a、第一电介质层151a、第二导体层153b、以及第二电介质层151b，如图3所示，但不以此为限。需注意的是，在本实施例中，设置于下方的任一堆叠单元152、154的所述延伸范围系大于设置于上方的任一堆叠单元152、154的所述延伸范围，并且，设置于下方的任一堆叠单元152、154的部分顶面(即第二电介质层151b的部分顶面)可自设置于其上方的堆叠单元152、154暴露出，如此，堆叠单元152、154可在两第二区R2内分别堆叠成一阶梯状结构，而各堆叠单元152、154即成为所述阶梯状结构的各台阶，如图2所示。

另需注意的是，在本实施例中，设置于同侧的各堆叠单元152系分别暴露出奇数(由上而下计数)行的所述导电-电介质层对的部分顶面(即第二电介质层151b的部分顶面)，而设置于另一侧的各堆叠单元154则分别暴露出偶数行的所述导电-电介质层对的部分顶面(即第二电介质层151b的部分顶面)，换言之，两侧的所述阶梯状结构的各台阶之间可具有一组所述导电-电介质层对的阶梯差，如图2所示，但不以此为限。此外，在本实施例中，各堆叠单元152、154具有朝向第二区R2倾斜的侧壁，且各所述侧壁的阶梯斜率系随着堆叠单元152、154由上而下依序层叠的而逐步递减，举例来说，层叠顺序位于最上方的堆叠单元152例如具有阶梯斜率A1，而层叠顺序位于其下方的堆叠单元152则分别具有阶梯斜率A2、A3…An，而阶梯斜率A2、A3或An小于阶梯斜率A1，且阶梯斜率An小于阶梯斜率A3、阶梯斜率A3小于阶梯斜率A2；同理，层叠顺序位于最上方的堆叠单元154例如具有阶梯斜率B1，而层叠顺序位于其下方的堆叠单元154则可分别具有阶梯斜率B2、B3…Bn，而阶梯斜率B2、B3或Bn小于阶梯斜率B1，且阶梯斜率Bn小于阶梯斜率B3、阶梯斜率B3小于阶梯斜率B2，如图2所示。

需特别说明的是，本实施例所述的阶梯斜率实质上为一定义值。具体来说，如图3所示，各堆叠单元152、154的第二导体层153b以及第一导体层153a于制作过程中受到蚀刻工艺影响而可形成斜率不一的倾斜侧壁，其中，在同一堆叠单元152中，堆叠于上层的第二导体层153b与堆叠于下层的第一导体层153a因受到所述蚀刻工艺的影响程度不同而分别具有不同的第二斜率a2与第一斜率a1，而斜率a2小于斜率a1，而堆叠单元152的阶梯斜率An则为斜率a2、a1的平均值，但不以此为限。也就是说，第二导体层153b的侧壁相对于第二电介质层151b的底面具有第二夹角θ2，而第一导体层153a的侧壁相对于所述第一电介质层151a的底面则具有第一夹角θ1，并且，第二夹角θ2小于第一夹角θ1。另一方面，第一电介质层151a以及第二电介质层151b则并未受到所述蚀刻工艺影响而可具有垂直于衬底100表面的侧壁，然而，依据所述蚀刻工艺中蚀刻选择比的不同，第一电介质层151a以及第二电介质层151b于垂直于衬底100表面的所述方向上可选择性地不重叠于第一导体层153a、第二导体层153b的所述侧壁，如此，第一导体层153a的所述侧壁以及第二导体层153b的所述侧壁可分别自第一电介质层151a以及第二电介质层151b暴露出，如图3所示，但不以此为限。而在另一实施例中，第一电介质层251a以及第二电介质层251b于垂直于衬底100表面的所述方向上还可选择性地完全重叠于第一导体层153a、第二导体层153b的所述侧壁，使得第一导体层153a的所述侧壁以及第二导体层153b的所述侧壁可分别被第一电介质层251a以及第二电介质层251b完全覆盖，如图4所示；或者，在另一实施例中，第一电介质层351a以及第二电介质层351b于垂直于衬底100表面的所述方向上亦可选择性地部分重叠于第一导体层153a、第二导体层153b的所述侧壁，使得第一导体层153a的所述侧壁以及第二导体层153b的所述侧壁可分别被第一电介质层351a以及第二电介质层351b部分覆盖，如图5所示。

然后，再如图1至图3所示，三维存储器件300还包括依序设置于衬底100上方的绝缘层170以及层间电介质层180，以及分别穿过层间电介质层180、绝缘层170、以及各堆叠单元152、154的第二电介质层151b而与第二导体层153b直接接触并电性连接的多个字线接触插塞(word line contact plug)181、183。具体来说，绝缘层170系共型地覆盖于存储堆叠结构150上，介于存储堆叠结构150以及层间电介质层180之间，以直接接触各堆叠单元152、154的侧壁(即第一导体层153a、第一电介质层151a、第二导体层153b、以及第二电介质层151b的侧壁)，而层间电介质层180则全面性地覆盖衬底100以及存储堆叠结构150上，并与覆盖在存储堆叠结构150的顶面上的绝缘层170具有齐平的表面，如图2所示。在一实施例中，绝缘层170与层间电介质层180可分别包括一电介质材料，如氧化硅、氮化硅、氧氮化硅或其组合，优选地，绝缘层170例如包括致密性较高但填洞能力较差的电介质材料，如氮化硅，以提高绝缘层170对于各导体层153的保护效果，而层间电介质层180则例如包括不同于绝缘层170的电介质材料，如氧化硅，但不限于此。字线接触插塞181、183可包括一导电材料，如铝、钛、钽、钨、铌、钼、铜等，优选地包括钨，但不限于此。

由此，本实施例的三维存储器件300可透过其通道结构160而与存储堆叠结构150中的各导体层153交会，其中，各通道结构160与各导体层153的交会处即可成为三维存储器件300的存储单元(memory cell)，而各导体层153即可作为字线，电性连接各字线接触插塞181、183以控制各所述存储单元的数据的写入和读取。由于本实施例的存储堆叠结构150包括多个具有倾斜的侧壁的堆叠单元152、154依序堆叠成一阶梯状结构，使得位在同侧的各堆叠单元152分别暴露出奇数(由上而下计数)行的导电-电介质层对(包括任一层导体层153及其上方的电介质层151)的部分顶面，而设置于另一侧的各堆叠单元154则分别暴露出偶数行的所述导电-电介质层对，进而方便各所述导电-电介质层对内的导体层153与各字线接触插塞181、183电性连接。另一方面，各堆叠单元152、154的各所述侧壁的阶梯斜率系随着由上而下的堆叠顺序而逐步递减，此得排列于最上方的堆叠单元152、154可具有相对较大的阶梯斜率A1，而排列于其下方的堆叠单元152、154则分别具有相对较小的阶梯斜率A2、A3…An/B2、B3…Bn，如此，可有利于使填洞能力较差的绝缘层170更为完整且平坦地覆盖在存储堆叠结构150，避免形成不连续覆盖的膜层或断层而暴露出部分的导体层153或电介质层151，特别是指堆叠顺序位在相对下方的堆叠单元152、154的导体层153或电介质层151。在此设置下，可有效地提高绝缘层170对于各导体层153的保护效果，使得本实施例的三维存储器件300可获得更为优化的结构完整性，并提升其组件效能。

为了使本技术领域中的通常知识者可据以实现本实用新型前述实施例所述的三维存储器件300，以下进一步具体描述三维存储器件300本的制作方法。

请参考图6至图11，所绘示为根据本实用新型一实施例之三维存储器件的制作方法步骤示意图。首先，如图6及图7所示，提供衬底100，接着于衬底100上依序形成衬垫层110、导体层120、电介质层130、以及蚀刻停止层140。蚀刻停止层140上还形成交替层叠的多个电介质材料层401以及多个导电材料层403，各电介质材料层401例如包括相同的电介质材料，如氧化硅、氮化硅、氧氮化硅或其组合，优选地包括氧化硅，而各导电材料层403则例如包括相同导电材料，如铝、钛、钽、钨、铌、钼、铜，优选地包括钨，但不限于此。其中，任一层导电材料层403及其上方的电介质材料层401可共同构成一组导电-电介质层对405，并且，各导电-电介质层对405于平行于衬底100表面的另一方向上系自第一区R1一侧(如图6及图7所示的右侧)的第二区R2延伸至另一侧(如图6及图7所示的左侧)的第二区R2。接着，于衬底100的第一区R1内形成多个通道结构160，依序贯穿各组导电-电介质层对405、蚀刻停止层140、以及电介质层130，而直接接触并电性连接于导体层120，如图6及图7所示。

然后，于衬底100上形成第一掩模层(例如包括光致抗蚀剂材质)410覆盖于层叠的电介质材料层401以及导电材料层403上方，其中，第一掩模层410系全面性地盖住衬底的第一区R1及其一侧(如图6及图7所示的右侧)的第二区R2，并部分盖住位于另一侧(如图6及图7所示的左侧)的第二区R2，而暴露出形成在所述另一侧的第二区R2上的电介质材料层401。接着，透过第一掩模层410进行第一蚀刻制作工艺，例如是一干式蚀刻制作工艺或是一湿式蚀刻制作工艺，移除暴露于所述另一侧的第二区R2内的一组导电-电介质层对405(包括电介质材料层401以及导电材料层403)，以在所述另一侧的第二区R2形成相对较低的顶面401a，而可构成前述实施例中所述的堆叠单元，如图6及图7所示。而后，完全移除第一掩模层410。

请接着参考图8和图9，于衬底100上形成第二掩模层(例如包括光致抗蚀剂材质)420全面性地覆盖衬底的第一区R1及其所述另一侧的第二区R2，并部分覆盖所述一侧的第二区R2，而暴露出形成在所述一侧的第二区R2上的电介质材料层401。接着，透过第二掩模层420进行第二蚀刻制作工艺，例如是一干式蚀刻制作工艺或是一湿式蚀刻制作工艺，移除暴露于所述一侧的第二区R2内的两组导电-电介质层对405，以在所述一侧的第二区R2形成更低的顶面401b，如图8及图9所示。而后，完全移除第二掩模层420。于此，位于所述一侧的第二区R2内的顶面401b以及位于所述另一侧的第二区R2内的顶面401a之间可具有一组导电-电介质层对405的阶梯差，但不以此为限。

请参考图10所示，进行修整-蚀刻(trim-etching)制作工艺。首先，于衬底100上形成第三掩模层(例如包括光致抗蚀剂材质)430，全面性地覆盖衬底的第一区R1，并部分覆盖两侧的各第二区R2，而分别暴露出顶面401a、401b的一部分，然后，透过第三掩模层430进行第一道蚀刻，自顶面401a、401b被暴露出的所述部分分别向下蚀刻电介质材料层401以及导电材料层403，进而部分移除两组导电-电介质层对405，形成更低的顶面401c、401d，进而可分别构成前述实施例中所述的堆叠单元。其中，位于所述一侧的第二区R2内的顶面401d以及位于所述另一侧的第二区R2内的顶面401c之间同样可具有一组导电-电介质层对405的阶梯差，如图10所示。

接着，循环进行对第三掩模层430的修整步骤及其下方的导电-电介质层对405的蚀刻步骤，其例如包括但不限定为以下步骤。首先，如图11所示，对第三掩模层430进行修整，形成第三掩模层431，以再次暴露出顶面401a、401b的另一部分，然后，透过第三掩模层431进行第二道蚀刻，自顶面401a、401b被暴露出的所述另一部分分别向下蚀刻电介质材料层401以及导电材料层403，再部分移除两组导电-电介质层对405，形成更低的顶面401e、401f。如此，重复进行修整步骤及蚀刻步骤即可形成如图1及图2所示的存储堆叠结构150。而后，再于存储堆叠结构150上依序形成绝缘层170、层间电介质层180，以及分别穿过层间电介质层180、绝缘层170、以及存储堆叠结构150的各堆叠单元152、154的第二电介质层151b而与第二导体层153b直接接触并电性连接的字线接触插塞181、183。

需特别说明的是，本实施例的制作工艺系在所述修整-蚀刻制作工艺之前，即先进行所述第一蚀刻工艺、以及所述第二蚀刻工艺以分别移除暴露于所述一侧的第二区R2内的部分导电-电介质层对405、以及暴露于所述另一侧的第二区R2内的部分导电-电介质层对405，以在两侧的第二区R2之间预先形成所述阶梯差，如此，在所述修整-蚀刻制作工艺的任一次蚀刻中即可分别于两侧的第二区R2内形成相差一组导电层-电介质405的高度差的台阶，但不以此为限。由此，本实施例的制作工艺可以通过相对较少的修整-蚀刻循环的次数就达到扇出各导体层153的目的，不仅可缩短制作时间，也可减少所述修整-蚀刻工艺所使用的第三掩模层430的初始厚度，因而可在制作工艺简化的前提下，形成结构更为完整性、性能更为优化的三维存储器件300。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (11)

1.一种三维存储器件，其特征在于，包括：

衬底；以及

存储堆叠结构，设置在所述衬底上，所述存储堆叠结构包括多个堆叠单元依序堆叠成阶梯状，其中，各所述堆叠单元具有阶梯斜率，任一设置于下方的所述堆叠单元的阶梯斜率的斜率小于任一设置于上方的所述堆叠单元的所述阶梯斜率。

2.根据权利要求1所述的三维存储器件，其特征在于，各所述堆叠单元还包括由下而上依序堆叠的第一导体层、第一电介质层、第二导体层、以及第二电介质层，其中，所述第一导体层的侧壁具有第一斜率，所述第二导体层的侧壁具有第二斜率，各所述堆叠单元的所述阶梯斜率为所述第一斜率与所述第二斜率的平均值。

3.根据权利要求2所述的三维存储器件，其特征在于，所述第二斜率小于所述第一斜率。

4.根据权利要求2所述的三维存储器件，其特征在于，所述第一导体层的所述侧壁相对于所述第一电介质层的底面具有第一夹角，所述第二导体层的所述侧壁相对于所述第二电介质层的底面具有第二夹角，其中，所述第二夹角小于所述第一夹角。

5.根据权利要求2所述的三维存储器件，其特征在于，所述第一导体层与所述第二导体层包括相同的导电材质，所述第一电介质层与所述第二电介质层包括相同的电介质材质。

6.根据权利要求2所述的三维存储器件，其特征在于，所述第一电介质层在垂直衬底的方向上未重叠于所述第一导体层的所述侧壁，并且，所述第二电介质层在垂直衬底的方向上未重叠于所述第二导体层的所述侧壁。

7.根据权利要求2所述的三维存储器件，其特征在于，所述第一电介质层在垂直衬底的方向上部分重叠于所述第一导体层的所述侧壁，并且，所述第二电介质层在垂直衬底的方向上部分重叠于所述第二导体层的所述侧壁。

8.根据权利要求2所述的三维存储器件，其特征在于，所述第一电介质层在垂直衬底的方向上完全重叠于所述第一导体层的所述侧壁，并且，所述第二电介质层在垂直衬底的方向上完全重叠于所述第二导体层的所述侧壁。

9.根据权利要求2所述的三维存储器件，其特征在于，还包括：

层间电介质层，覆盖在所述存储堆叠结构上；以及

多个字线接触插塞，穿过所述层间电介质层，分别与各所述堆叠单元中的所述第二导体层直接接触。

10.根据权利要求9所述的三维存储器件，其特征在于，还包括：

绝缘层，设置在所述存储堆叠结构以及所述层间电介质层之间，所述绝缘层直接接触各所述堆叠单元的所述第一导体层的所述侧壁、所述第一电介质层的侧壁、所述第二导体层的所述侧壁、以及所述第二电介质层的侧壁。

11.根据权利要求1所述的三维存储器件，其特征在于，还包括多个通道结构，设置在所述存储堆叠结构中，并贯穿所述存储堆叠结构。

Images