CN113471210A - 半导体元件 - Google Patents

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CN113471210A CN202011094377.XA CN202011094377A CN113471210A CN 113471210 A CN113471210 A CN 113471210A CN 202011094377 A CN202011094377 A CN 202011094377A CN 113471210 A CN113471210 A CN 113471210A
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杨柏峰
杨世海
徐志安
林佑明
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本揭露是关于一种半导体元件，在此揭露3D‑NOR记忆阵列元件与其制造方法。一种方法包含通过形成绝缘材料与虚设材料的交替层形成多层堆叠于基底上。通过执行线快门开关制程形成虚设纳米结构阵列于多层堆叠的通道区域中。一旦形成纳米结构，半导体氧化物材料单一层沉积于虚设纳米结构上且围绕虚设纳米结构。接着沉积记忆薄膜于半导体氧化物材料上并且形成导电缠绕结构于记忆薄膜上。可通过以金属填充材料取代通道区域外的虚设材料层形成源极/位元线结构。阶梯状导体结构可形成源极/位元线结构于相邻记忆阵列的多层堆叠区域中。

Description

半导体元件
技术领域
本揭露是关于一种半导体元件。
背景技术
半导体元件使用于各种电子应用中，举例来说，如个人计算机、手机、数字相机以及其他电子设备。通常通过依序沉积绝缘层或介电层、导电层与材料半导体层于半导体基底上以制造半导体元件，并且使用光刻图案化各种材料层以在其上形成电路组件与元件。
半导体产业通过不断缩小最小特征尺寸以持续改善各种电子元件(例如，晶体管、二极管、电阻、电容等)的整合密度，以允许更多元件整合至给定区域中。
发明内容
根据本揭露的一实施方式，一种半导体元件，包含:记忆单元堆叠，其包含虚设纳米结构核心的堆叠；半导体缠绕通道结构，其围绕虚设纳米结构核心的堆叠内的每一虚设纳米结构核心；记忆薄膜，其围绕半导体缠绕通道结构以及缠绕字元线，其围绕半导体缠绕通道结构。
附图说明
当结合随附诸图阅读时，得自以下详细描述最佳地理解本揭露的一实施例。应强调，根据工业上的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1A至图1D绘示根据一些实施例的一种3D NOR记忆阵列；
图2至图12C绘示根据一些实施例的3D NOR记忆阵列在中间阶段的形成；
图13绘示根据一些实施例的具有阶梯状接触结构的3D NOR记忆元件，其阶梯状接触结构用于外部连接3D NOR记忆阵列；
图14A绘示根据一些实施例的另一3D NOR记忆元件的俯视图；
图14B绘示图14A所示3D NOR记忆元件的等效电路示意图。
【符号说明】
100:3D记忆阵列
101:基底
103:隔离层
105:源极线
107:位元线
109:字元线
111:记忆薄膜
113:半导体层
115:栅极隔离栓
117:阵列间隔件
119:第一部分
120:记忆单元堆叠
121:虚设通道核心
123:单位记忆单元
125:垂直堆叠记忆单元
201:多层堆叠
203:虚设层
205:第一区域
207:第二区域
301:栅极沟槽
303:通道区域
305:鳍片
401:虚设纳米结构
403:源极/位元线区域
701:缠绕字元线结构
801:阵列狭缝
901:源极/位元线间隙
905:凹槽
907:区域
1001:金属填充材料
1101:字元线间隙
1201:第二区域
1300:3D-NOR记忆元件
1301:第一阶梯状区域
1303:第二阶梯状区域
1305:第三阶梯状区域
1307:阶梯状接触区域
1309:导电接点
1313:阶梯状接触结构
1400:第二3D-NOR记忆元件
1403:第二3D记忆阵列
1405:导电字元线结构
1407:导电源极线结构
1409:导电位元线结构
1410:等效电路
1411:列
1413:电路元件
A-A:剖面,切割线
CL:通道长度
CW:通道宽度
D1:第一深度
H1:第一高度
H2:第二高度
L1:第一长度
L2:第二长度
S1:第一间隔
Th1:第一厚度
W1:第一宽度
W2:第二宽度
W3:第三宽度
BL1:堆叠
BL2:堆叠
BL3:堆叠
SL1:堆叠
SL2:堆叠
SL3:堆叠
WL1:字元线
WL2:字元线
WL3:字元线
WL4:字元线
具体实施方式
以下揭示的实施例内容提供了用于实施所提供的标的的不同特征的许多不同实施例，或实例。下文描述了元件和布置的特定实例以简化本案。当然，该等实例仅为实例且并不意欲作为限制。例如，在以下描述中的第一特征在第二特征之上或上方的形式可包含其中第一特征与第二特征直接接触形成的实施例，且亦可包含其中可于第一特征与第二特征之间形成额外特征，以使得第一特征与第二特征可不直接接触的实施例。此外，本案可在各个实例中重复元件符号及/或字母。此重复是用于简便和清晰的目的，且其本身不指定所论述的各个实施例及/或配置之间的关系。
此外，诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等等空间相对术语可在本文中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语意欲涵盖除了附图中所示的定向之外的在使用或操作中的装置的不同定向。装置可经其他方式定向(旋转90度或以其他定向)并且本文所使用的空间相对描述词可同样相应地解释。
以下实施例将描述关于形成三维(3D)记忆阵列的特定实施例，其三维记忆阵列包含多个NOR环绕栅极(GAA)堆叠记忆单元。然而，所描述的实施例仅为示例性且不限于在此所明确描述的实施例。而为，在此所提出的观点可结合至各式各样实施例中。
参照图1A至图1D，所述多个图绘示根据一些实施例的3D记忆阵列100的范例。3D记忆阵列100可为NOR环绕栅极(GAA)记忆阵列。在绘示实施例中，3D记忆阵列100形成为垂直堆叠记忆单元125的3x3矩阵。然而，3D记忆阵列100的其他实施例可包含更多或更少个记忆单元，并且所有此类记忆阵列皆在本揭露的范围内。
特别是，图1A绘示根据一些实施例的在基底101上的3D记忆阵列100透视图。3D记忆阵列100包含隔离层103，该隔离层103分离多个垂直堆叠记忆单元125的源极线105与位元线107。源极线105与位元线107在此可称为源极线结构、位元线结构、源极/位元线或源极/位元线结构。
图1A进一步绘示垂直堆叠记忆单元125的字元线109，字元线109通过3D记忆阵列100内部的半导体层113与记忆薄膜111从源极线105与位元线107分离。字元线109在此可称为字元线结构。
半导体层113通过记忆薄膜111从字元线109隔离。半导体层113在此可称为通道缠绕结构、氧化物缠绕层、氧化物通道缠绕结构、半导体氧化物结构或氧化物缠绕结构。进一步地，图1A绘示分离堆叠记忆单元的彼此字元线109的栅极隔离栓115与从相邻记忆阵列分离3D记忆阵列100的阵列间隔件117。图1A进一步绘示由虚线与剖面A-A所强调的第一部分119，请参考以下揭露与附图。
图1B绘示图1A中的第一部分119的放大俯视图。图1B示出通过栅极隔离栓115分离的字元线109与从相邻记忆阵列分离3D记忆阵列100的阵列间隔件117。图1B也示出记忆薄膜111，其相接字元线109并且从字元线109分离半导体层113。
图1C绘示根据一些实施例的图1A中的切割线A-A的剖面图。特别是，图1C绘示根据一些实施例的3D记忆阵列100的记忆单元堆叠120。在所示实施例中，记忆单元堆叠120包含一个字元线109，其通过记忆薄膜111可操作耦合至三个源极线105与三个位元线107。隔离层103从源极线105之间的分离源极线105并且从位元线107之间的分离位元线107。图1C还绘示虚设通道核心121，其从位元线107分离源极线105。半导体层113从虚设通道核心121、源极线105与位元线107隔离记忆薄膜111。图1C还绘示记忆单元堆叠120的单位记忆单元123并且以虚线强调。
图1D绘示根据一些实施例的图1C中的单位记忆单元123的透视图。图1D绘示单位记忆单元123，其结构去除四分之一部分，并且字元线109示为透明以示出在单位记忆单元123内部结构之间的界面。特别是，图1D绘示从位元线107分离源极线105的虚设通道核心121与围绕虚设通道核心121的半导体层113。如此，半导体层113在此称为通道缠绕结构。半导体层113也覆盖隔离层103的垂直侧壁，并且从记忆薄膜111隔离虚设通道核心121、源极线105与位元线107。记忆薄膜111围绕半导体层113并且从半导体层113隔离字元线109。字元线109围绕记忆薄膜111。字元线109在此可称为缠绕电极。
请参照图2至图12C，所述多个图绘示根据一些实施例的3D NOR记忆阵列100在中间阶段的形成。所述多个图绘示3D记忆阵列100的实施例，其3D记忆阵列100包含3x3记忆阵列，该3x3记忆阵列包含三个字元线109、三个源极线105与三个位元线107。该实施例用于说明目的并且可使用任何合适阵列尺寸。记忆阵列100可包含较大尺寸阵列(例如4x4、5x5、6x6等)、较小尺寸阵列(例如1x1、2x2)、不规则尺寸阵列(例如2x3、2x4、2x5、2x6…、3x2、3x4、3x5、3x6…、4x2、4x3、4x5、4x6等)，并且所有此类阵列尺寸皆在实施例的范围内。然而，任何合适阵列尺寸皆可使用。
图2绘示根据一些实施例的形成多层堆叠201于基底101上。基底101可为半导体基底，诸如块状半导体、绝缘体上半导体(SOI)基底或其类似物，其可掺杂(例如，用p型或n型掺杂剂)或非掺杂。基底101可为晶片，例如硅晶片。通常，SOI基底为在绝缘层上形成的半导体材料层。绝缘层可为例如埋入氧化物(BOX)层、氧化硅层或其类似物。绝缘层设置于通常为硅基底或玻璃基底的基底上。也可以使用其他基底，例如多层基底或梯度基底。在一些实施例中，基底101的半导体材料可包含：硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包含硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟的合金半导体或上述材料的组合。
多层堆叠201形成于基底101上。多层堆叠201包含隔离层103与虚设层203的交替层。隔离层103可称为“多层堆叠201的第一层”，并且虚设层203可称为“多层堆叠201的第二层”。隔离层103与虚设层203可为介电材料或半导体材料(例如，如氧化硅、氮化硅、硅、硅锗或其类似物的氧化物)。虚设层203的材料不同于隔离层103的材料。根据特定实施例，隔离层103可为第一材料(例如氧化硅)，并且虚设层203可为第二材料(例如氮化硅)。可使用如化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或其类似沉积形成隔离层103与虚设层203。
可通过在基底101上初始沉积隔离层103中的第一层以形成多层堆叠201。根据一实施例，可通过使用CVD制程或ALD制程沉积块状层(例如氧化物)以形成隔离层103。然而，任何合适材料和/或合适沉积制程皆可使用。一旦沉积，可执行可选退火制程(例如，快速热退火、氧化致密化或其类似制程)和/或可选平坦化制程(例如，化学机械平坦化)以固化和/或平坦化隔离层103中的第一层。根据一些实施例，隔离层103可形成在约10nm与约100nm之间的第一高度H1。然而，任何合适高度皆可使用。
一旦形成隔离层103中的第一层，可在隔离层103的第一层上形成虚设层203的第一层。根据一实施例，可使用如ALD制程或CVD制程沉积块状层(例如氮化硅)以形成虚设层203。然而，任何合适材料和/或合适沉积制程皆可使用。一旦沉积，可执行可选退火制程(例如，快速热退火(RTA)、氧化致密化或其类似制程)和/或可选平坦化制程(例如，化学机械平坦化)以固化和/或平坦化虚设层203的第一层。根据一些实施例，虚设层203可形成在约10nm与约100nm之间的第二高度H2。然而，任何合适高度皆可使用。根据一些实施例，隔离层103的第一高度H1与虚设层203的第二高度H2的比值可在约0.1：1与约10：1之间。然而，任何合适比值皆可使用。
一旦形成虚设层203中的第一层，可在多层堆叠201中以交替方式形成另外隔离层103与另外虚设层203，直到形成虚设层203的期望最顶层与隔离层103的最顶层。可在多层堆叠201中形成任意合适数量的隔离层103与任意合适数量的虚设层203。在所示实施例中，在多层堆叠201中形成四个隔离层103与三个虚设层203。
图2还绘示多层堆叠201的第一区域205。根据一些实施例，第一区域205可用于形成3D记忆阵列100。另外，根据一些实施例，多层堆叠201的第二区域207相邻第一区域205，并且第二区域207可用于形成3D记忆阵列100的连接器。
回到图3，该图绘示根据一些实施例的在多层堆叠201的通道区域303内的栅极沟槽301的形成。通道区域303在此可称为字元线区。可通过在多层堆叠201上初始形成光阻(未于图示出)以形成栅极沟槽301。可使用旋涂技术形成光阻并且可使用可接受光刻技术图案化光阻。光阻可被图案化，以在栅极沟槽301的期望位置中暴露多层堆叠201的最顶层表面。可使用一或多种包含双图案化或多图案化制程的光刻制程图案化栅极沟槽301。通常，双图案化或多图案化制程结合光刻与自校准过程，从而允许图案具有间距，其间距小于使用单直接光刻制程所获得的间距。例如，在一实施例中，在多层堆叠201上形成牺牲层，并使用光刻制程图案化。在图案化的牺牲层旁使用自校准过程形成间隔件，并且可去除牺牲层。
一旦形成，间隔件可作为遮罩以蚀刻由遮罩所暴露的隔离层103的材料与虚设层203的材料。蚀刻可为任何可接受蚀刻制程中的一或多种，例如通过湿蚀刻或干蚀刻、反应性离子蚀刻(RIE)、中性束蚀刻(NBE)、其类似蚀刻或上述蚀刻的组合。蚀刻可为异向性。在一些实施例中，遮罩可与多个单独蚀刻制程一起使用以去除隔离层103的暴露材料并且去除虚设层203的暴露材料。然而，遮罩也可与单一蚀刻制程一起使用以蚀刻隔离层103与虚设层203的两种材料。
根据一些实施例，对隔离层103具有选择性且对虚设层203相当不具选择性的第一蚀刻化学物可用于形成通过隔离层103并停在虚设层203上的栅极沟槽301。对虚设层203具有选择性且对隔离层103相当不具选择性的第二蚀刻化学物可用于形成通过虚设层203并停止在隔离层103上的栅极沟槽301。在其他实施例中，可使用单一蚀刻制程以去除隔离层103与虚设层203的两种材料，例如使用对多层堆叠201具有选择性的蚀刻制程(例如，蚀刻隔离层103与虚设层203的材料，其蚀刻速率快于蚀刻基底101材料的蚀刻速率)。在基底101由碳化硅所形成、隔离层103由氧化物(氧化硅)所形成以及虚设层203由氮化硅所形成的实施例中，可使用混合氢气或氧气的氟基气体(例如C4F6)进行干蚀刻以形成栅极沟槽301。
根据一些实施例，在沟槽具有期望深度后，可使用定时蚀刻制程以停止栅极沟槽301的蚀刻。例如，定时蚀刻制程可定时在基底101表面处停止，尽管定时蚀刻制程可定时以在基底101中蚀刻到期望深度。根据一些实施例，可在基底101与多层堆叠201之间的界面设置可选接触蚀刻停止层(未于图示出)。可选接触蚀刻停止层可包含介电材料，例如氮化硅、氧化硅、氧氮化硅或其类似物，其介电材料具有蚀刻速率，其蚀刻速率不同于多层堆叠201的上方层材料的蚀刻速率。在如此实施例中，在形成多层堆叠201之前，可选接触蚀刻停止层通过适当沉积制程(例如，原子层沉积、化学气相沉积、物理气相沉积或其类似沉积)形成于基底101上，并且在可选接触蚀刻停止层上形成多层堆叠201。此外，可使用额外蚀刻制程以去除可选接触蚀刻停止层的材料，使得基底101暴露在栅极沟槽301的底部处。
一旦图案化，在栅极沟槽301之间的多层堆叠201的剩余部分形成多个鳍片305。如此，通过鳍片305分离栅极沟槽301。根据一些实施例，栅极沟槽301可形成在约50nm与约500nm之间的第一宽度W1与在约500nm与约5000nm之间的第一高度H1，并且鳍片305可形成在约5nm至约30nm之间的第一厚度Th1。然而，可使用任何合适宽度、高度与厚度。如此，根据一些实施例，栅极沟槽301形成在约10：1至约50：1之间的高宽比。然而，任何合适高宽比皆可使用。
尽管图3所示的实施例示出具有相同宽度的每一鳍片305，但位于多层堆叠201的一区域中的记忆阵列100的鳍片305宽度可大于或小于位于多层堆叠201的另一区域中的另一记忆阵列100的鳍片305宽度。此外，根据一些实施例，整体上每一栅极沟槽301绘示为具有一致性宽度。在其他实施例中，栅极沟槽301与鳍片305可具有渐缩侧壁，使得每一鳍片305的宽度在朝向基底101方向上连续增加。在如此实施例中，每一隔离层103与虚设层203可在垂直鳍片305侧壁的方向上具有不同宽度。
图4绘示用于从虚设层203形成虚设纳米结构401的线快门开关制程。根据一些实施例，一旦形成栅极沟槽301，可去除用于形成图3所示的栅极沟槽301的间隔件和/或光阻，并且在线快门开关制程中使用的遮罩层(未于图示出)可形成于多层堆叠201上并且可被图案化以暴露通道区域303。在其他实施例中，可保留用于形成栅极沟槽301的间隔件和/或光阻，并且在线快门开关制程中使用的遮罩层形成于间隔件与光阻层上。在如此实施例中，遮罩层可形成于光阻和/或间隔件上，接着图案化以暴露光阻和/或间隔件的部分，其覆盖在通道区域中的栅极沟槽301和/或鳍片305。
根据一些实施例，遮罩层可为导电材料或非导电材料并且可包含氮化硅、氮氧化硅、非晶硅、多晶硅、多晶硅锗、金属氮化物、金属硅化物、金属氧化物、金属或上述材料的组合。可通过PVD、CVD、ALD、溅射沉积或用于沉积选择性材料的其他技术沉积遮罩层。一旦沉积遮罩层的材料，可使用如光刻遮罩与蚀刻制程图案化材料。一旦遮罩层被图案化，使用一或多种合适去除制程(例如，电浆清洗、选择性蚀刻、上述的组合或其类似制程)去除光阻和/或间隔件的暴露部分。
一旦形成与图案化遮罩层，暴露栅极沟槽301的侧壁与鳍片305的侧壁。如此，在线快门开关制程步骤中，可从基底101与虚设层203之间去除鳍片305的隔离层103的材料。如此，鳍片305的剩余材料(例如虚设层203)在多层堆叠201的源极/位元线区域403之间形成虚设纳米结构401的阵列。线快门开关制程步骤也可称为片快门开关制程步骤、片形成制程步骤、纳米片形成制程步骤或线形成制程步骤。虚设纳米结构401在此可称为虚设线、虚设纳米线、虚设片或虚设纳米片。在一实施例中，鳍片305的隔离层103可使用湿蚀刻制程去除，该湿蚀刻制程选择性去除隔离层103的材料(例如氧化硅)，并且无显著去除基底101材料与在通道区域303内的虚设纳米结构401材料(例如氮化硅)，并且无显著去除隔离层103的材料与多层堆叠201的源极/位元线区域403的虚设层203材料(例如氮化硅)。然而，可使用任何合适去除制程。
举例来说，在一实施例中，可使用含磷蚀刻化学物(例如H3PO4)选择性去除隔离层103的材料(例如氧化物)而无实质上去除虚设纳米结构401的材料(例如氮化硅)和/或基底101的材料(例如碳化硅)。另外，可在约20℃至约150℃之间的温度与约10秒至约300秒之间的时间进行湿蚀刻制程。然而，任何合适蚀刻剂、制程参数与时间皆可使用。
通过去除隔离层103的材料，虚设纳米结构401的侧边被暴露与从通道区域303内彼此分离。根据一些实施例，通过在约5nm至约15nm之间的第一间隔S1分离虚设纳米结构401。然而，任何合适间隔皆可使用。虚设纳米结构401在源极/位元线区域403的相对两侧之间形成虚设通道结构，并且虚设纳米结构401具有在约5nm与约180nm之间的通道长度(CL)。虚设纳米结构401可形成具有在约8nm与约100nm之间的通道宽度(CW)。在一些实施例中，可调整蚀刻制程的调谐选择性，使得虚设纳米结构401形成光滑表面或受平面限制的表面。如此，可形成具有不同外形(例如圆形、正方形、长方形、六边形、八边形或类似形状)的虚设纳米结构401。在所示实施例中，虚设纳米结构401形成具有通道宽度CW的圆形，其通道宽度CW与虚设层203的原始厚度大致相同，例如在约3nm至约15nm之间，尽管蚀刻制程也可用于缩小厚度。
一旦形成虚设纳米结构401，可使用一或多种合适去除制程(例如湿蚀刻、干蚀刻或类似制程)去除遮罩层的任何剩余部分，其去除制程使用一或多种对遮罩层材料、保留间隔件材料和/或保留光阻材料具有选择性的蚀刻剂。然而，可使用任何合适去除制程。
图5绘示半导体层113的形成。半导体层113形成为可接受半导体材料的保形薄膜，其保形薄膜用于在虚设纳米结构401的暴露表面上与沿源极/位元线区域403的侧壁与顶面设置缠绕通道区域。如此，半导体层113缠绕与采用虚设纳米结构401的外形(例如圆形)。根据一些实施例，半导体层113可为如氧化锌、铟镓锌氧化物、氧化铟钨、氧化铟锡、氧化铟镓锌锡、其他金属氧化物、多晶硅、非晶硅或其类似材料的薄膜层。半导体层113的厚度可在约5nm至约20nm之间。然而，可使用任何合适厚度。此外，可通过如ALD、CVD、PVD或类似制程的可接受沉积制程形成半导体层113。然而，可使用任何合适材料与沉积制程形成半导体层113。
请参照图6，该图绘示在半导体层113上记忆薄膜111的形成。记忆薄膜111在半导体层113的暴露表面上形成为保形薄膜。根据一些实施例，可使用一或多层用于储存数字值的可接受介电材料，例如：多层介电质(例如，氧化物-氮化物-氧化物(ONO)、氮化物-氧化物-氮化物(NON)或其类似物)；其他介电质(例如，氮氧化硅、氮化硅或其类似物)；铁电材料，例如氧化铪锆；氧化锆；无掺杂氧化铪；掺杂型铪氧化物(例如使用镧(La)作为掺杂剂的氧化铪镧、使用硅作为掺杂剂的氧化硅铪、使用铝作为掺杂剂的氧化铝铪或其类似物)；上述材料的组合或其类似物。记忆薄膜111的厚度可在约5nm至约30nm的范围内。可通过如原子层沉积、化学气相沉积、物理气相沉积或其类似沉积的可接受沉积制程形成记忆薄膜111的材料。
图7绘示在记忆薄膜111上缠绕字元线结构701的形成与随后化学机械平坦化。缠绕字元线结构701可包含如胶合层、阻障层、扩散层、填充层与其类似层的一或多层。缠绕字元线结构701在此可称为导电缠绕结构、字元线堆叠或字元线电极。在一些实施例中，缠绕字元线结构701包含胶合层与导电层。胶合层可由金属氮化物所形成，例如氮化钛、氮化钽、氮化锆、氮化铪或其类似物。导电层可由如钨、钴、铝、镍、铜、银、金、上述材料的合金或其类似物的金属所形成。胶合层材料对记忆薄膜111材料具有良好粘附性，而导电层材料对胶合层材料具有良好粘附性。在记忆薄膜111由如氧化物-氮化物-氧化物(ONO)膜的氧化物所形成的实施例中，胶合层可为氮化钛，而导电层可为钨。可通过如原子层沉积、化学气相沉积或其类似沉积的可接受沉积制程分别形成胶合层与导电层。缠绕字元线结构701的材料可填充与过度填充通道区域303中的剩余开口，并且缠绕字元线结构701的材料可形成于通道区域303外的记忆薄膜111的顶面上。胶合层可具有在约1nm至约10nm范围内的厚度。导电层填充栅极沟槽301的剩余区域，并且导电层可具有在约15nm至约200nm范围内的厚度。一旦沉积，可使用如化学机械平坦化、回蚀制程、上述制程的组合或其类似制程以隔离层103的最顶层平坦化缠绕字元线结构701的材料、记忆薄膜111的材料以及半导体层113的材料。
根据一些实施例，可以在约500nm至约5000nm之间的第二高度H2与在约30nm至约400nm之间的第二宽度W2形成缠绕字元线结构701。然而，可使用任何合适高度与宽度。在一些实施例中，缠绕字元线结构701可形成具有在约1000nm至约100000nm之间的第一长度L1。缠绕字元线结构701的高宽比为第二高度H2与第二宽度W2的比值。根据一些实施例，缠绕字元线结构701形成具有在约2.5：1至约200：1之间的高宽比。然而，可使用任何合适高宽比形成缠绕字元线结构701。
图8绘示在多层堆叠201中的阵列狭缝801的形成。阵列狭缝801在此可称为垂直狭缝、垂直沟槽或垂直阵列开口。在所示实施例中，阵列狭缝801延伸通过多层堆叠201并且暴露基底101。在另一实施例中，阵列狭缝801延伸通过多层堆叠201中的一些但非全部层。如上所述，可使用任何适合形成栅极沟槽301的光刻与异向性蚀刻技术形成阵列狭缝801。然而，其他合适光刻与蚀刻技术也可用于形成阵列狭缝801。
形成阵列狭缝801划分多层堆叠201并且从多层堆叠201的相邻区域分离多层堆叠201的区域，其多层堆叠201被3D记忆阵列100的中间结构所占据。在一些实施例中，多层堆叠201的相邻区域也可被类似于3D记忆阵列100的中间结构所占据，尽管其他结构也可形成于一或多个相邻区域中。根据一些实施例，可以约20nm至约200nm之间的第三宽度W3形成阵列狭缝801。在一些实施例中，可以约1000nm至约100000nm之间的第一长度L1形成阵列狭缝801。每一阵列狭缝801的高宽比为第一高度H1与第三宽度W3的比值。尽管阵列狭缝801可形成相同高宽比，但阵列狭缝801也可形成不同高宽比。根据一些实施例，以约50：1至约100：1之间的高宽比形成阵列狭缝801。然而，可使用任何合适高宽比形成阵列狭缝801。
回到图9A与图9B，所述多个图绘示在多层堆叠201中源极/位元线间隙901的形成。一旦形成阵列狭缝801，在阵列狭缝801的侧壁处暴露虚设层203。如此，可通过任何可接受蚀刻制程形成源极/位元线间隙901，例如对虚设层203的材料具有选择性的蚀刻制程(例如，以一速率选择性蚀刻虚设层203的材料，其速率快于蚀刻隔离层103材料、半导体层113材料与基底101材料的速率)。在基底101由碳化硅所形成、半导体层113由氧化锌所形成、隔离层103由氧化物(OX)所形成以及虚设层203由氮化硅所形成的实施例中，可使用包含酸与氧化剂的蚀刻化学物的湿蚀刻以形成源极/位元线间隙901。例如，所用蚀刻化学物可为盐酸(HCl)与过氧化氢(H2O2)的混合物，其中盐酸作为酸并且过氧化氢作为氧化剂。在一些实施例中，对于湿蚀刻制程在盐酸与过氧化氢之间的混合比(例如体积比)在约1：1至1:20之间。湿蚀刻制程可在约40℃至约70℃的温度与约1分钟至约5分钟的时间进行，或者可使用端点侦测制程结束湿蚀刻制程。
图9A进一步绘示阵列狭缝801中的一个区域907。区域907以虚线强调，并且区域907在图9A中也以放大图绘示。在区域907的放大图中，可通过两个隔离层103之间的源极/位元线间隙901中的一个看到半导体层113的侧壁。从半导体层113侧壁的虚设纳米结构401中的凹槽905也绘示于图9A的区域907的放大图。根据一些实施例，在去除虚设层203的定时制程中，虚设纳米结构401可从半导体层113的侧壁凹陷。在其他实施例中，在去除虚设层203后，可在随后蚀刻步骤中使用对虚设纳米结构401材料具有选择性且对半导体层113材料与基底101材料不具有选择性的蚀刻化学物以凹陷虚设纳米结构401。
图9B为通过虚设纳米结构401(图9B中重新标记的虚设通道核心121)所撷取的剖面俯视图。图9B以虚线绘示隔离层103，以指出隔离层103的水平面低于虚设通道核心121的水平面。特别是，图9B绘示两个源极/位元线间隙901之间的半导体层113、围绕虚设纳米结构401与被虚设纳米结构401缠绕的半导体层113、位于半导体层113上与围绕半导体层113的记忆薄膜111以及位于记忆薄膜111上与围绕记忆薄膜111的缠绕字元线结构701。图9B进一步绘示在虚设通道核心121中的凹槽905。在一些实施例中，蚀刻制程为定时制程，其用于在虚设通道核心121的虚设材料中形成凹槽905至第一深度D1。根据一些实施例，第一深度D1可在约1nm至约20nm之间。然而，可使用任何合适深度。此外，可调整蚀刻制程的调谐选择性以成形虚设通道核心121的远端为期望形状(例如，凹形、凸形、平坦形、圆形、受平面限制形状或其类似形状)。在所示实施例中，虚设通道核心121的远端为凹形。
图10绘示在阵列狭缝801(参照如图8)中与源极/位元线间隙901(参照如图9B)中金属填充材料1001的形成。金属填充材料1001可包含如胶合层、阻障层、扩散层与填充层或其类似层中的一或多层，并且可使用任何适合形成缠绕字元线结构701的材料与制程形成金属填充材料1001。例如，用于形成金属填充材料1001的材料可与用于形成缠绕字元线结构701的材料相同，尽管它们可为不同材料。在一些实施例中，金属填充材料1001包含胶合层与导电层。胶合层可通过适合形成缠绕字元线结构701的金属氮化物(例如，氮化钛、氮化钽、氮化锆、氮化铪或其类似物)所形成。导电层可通过适合形成缠绕字元线结构701的金属(例如，钨、钛、氮化钛、氮化钽或其类似物)所形成。胶合层的材料对隔离层103材料和/或半导体层113材料具有良好粘附性，而导电层的材料对胶合层材料具有良好粘附性。
在隔离层103和/或半导体层113由如氧化锌的氧化物所形成的实施例中，胶合层可由氮化钛所形成而导电层可由钨所形成。可通过如原子层沉积、化学气相沉积或其类似沉积的可接受沉积制程分别形成胶合层与导电层。可形成金属填充材料1001的材料以填充与过度填充阵列狭缝801与源极/位元线间隙901，并且金属填充材料1001的材料可形成于阵列狭缝801外的隔离层103的最顶层的顶面上。胶合层的厚度可在约1nm至约10nm的范围内。一旦沉积，可使用如化学机械平坦化的制程以隔离层103的最顶层、记忆薄膜111与半导体层113以及缠绕字元线结构701平坦化金属填充材料1001的材料。
回到图11，该图绘示根据一些实施例的字元线间隙1101的形成以及阵列狭缝801内的金属填充材料1001的去除。可使用任何适合蚀刻缠绕字元线结构701材料的光刻与蚀刻技术形成字元线间隙1101。蚀刻可为异向性。在缠绕字元线结构701的导电层为钨且胶合层为氮化钛的实施例中，记忆薄膜111为氧化物-氮化物-氧化物(ONO)膜并且半导体层113为氧化锌，可形成字元线间隙1101并且可通过一系列适当蚀刻(例如，干蚀刻和/或湿蚀刻)重新暴露阵列狭缝801。根据一些实施例，使用与氢气或氧气混合的氟基气体(例如C4F6)进行干蚀刻，以去除缠绕字元线结构701的导电层，并且使用硝酸(HNO3)与氢氟(HF)酸溶液进行湿蚀刻以去除缠绕字元线结构701的胶合层。然而，可使用其他合适去除制程以从字元线间隙1101去除材料并以重新暴露阵列狭缝801。根据一些实施例，字元线间隙1101可形成第一高度H1，使得基底101暴露在字元线间隙1101的底部处。在一些实施例中，字元线间隙1101可形成为超过第一高度H1且蚀刻至基底101中的期望深度。
根据一些实施例，形成字元线间隙1101划分缠绕字元线结构701为字元线109。可形成具有第二长度L2、第二宽度W2以及第一高度H1的字元线109。根据一些实施例，第二长度L2可为在约30nm至约100nm之间的距离。在一些实施例中，可在约1000nm至约100000nm之间的第一长度L1形成阵列狭缝801。然而，可使用任何合适维度。
图12A至图12C绘示根据一些实施例的阵列间隔件117、栅极隔离栓115、源极线105、位元线107与字元线109的形成。特别是，图12A以透视图绘示3D记忆阵列100，并且栅极隔离栓115与阵列间隔件117形成于图11中的字元线间隙1101与阵列狭缝801中。图12B以另一透视图绘示3D记忆阵列100，并且以虚线表示源极线105、位元线107、栅极隔离栓115以及阵列间隔件117，以示出半导体层113与3D记忆阵列100内部的栅极隔离栓115之间的界面。图12B进一步绘示第二区域1201的放大图，以示出界面细节。图12C绘示通过虚设通道核心121所截取的剖面俯视图。
阵列间隔件117与栅极隔离栓115由介电材料所形成。可接受介电材料包含但不限于：氧化物，例如氧化硅；氮化物，例如氮化硅；碳化物，例如碳化硅；其类似物或上述材料的组合，例如氮氧化硅、碳氧化硅、碳氮化硅或其类似物。在一些实施例中，使用相同材料与相同沉积制程形成阵列间隔件117与栅极隔离栓115。根据一些实施例，栅极隔离栓115可形成第一厚度Th1、第二宽度W2以及第一高度H1。可通过如ALD、CVD、可流动CVD(FCVD)或其类似沉积的可接受沉积制程形成栅极隔离栓115的材料与阵列间隔件117的材料，以分别填充和/或过度填充字元线间隙1101与阵列狭缝801。
在其他实施例中，用于形成栅极隔离栓115的材料可与用于形成阵列间隔件117的材料不同。在如此实施例中，可使用单独去除制程重新暴露阵列狭缝801并形成字元线间隙1101。此外，可使用单独沉积制程以形成栅极隔离栓115与阵列间隔件117。此外，尽管可在栅极隔离栓115后形成阵列间隔件117，但可在栅极隔离栓115前形成阵列间隔件117。所有如此去除制程、沉积制程以及这些制程顺序皆在实施例的范围内。
图13绘示根据一些实施例的第一3D-NOR记忆元件1300。根据一些实施例，第一3D-NOR记忆元件1300包含阶梯状接触结构1313，该阶梯状接触结构1313形成于相邻3D记忆阵列100的多层堆叠201的第二区域207中。可通过在多层堆叠201上初始放置光阻(未于图示出)形成阶梯状接触结构1313。可通过旋涂技术形成光阻，并且可通过可接受光刻技术图案化光阻。图案化光阻可暴露在第一阶梯状区域1301中的多层堆叠201的一部分，同时遮罩多层堆叠201的其剩余部分。
一旦暴露第一阶梯状区域1301，使用光阻作为遮罩的阶梯蚀刻制程蚀刻第一阶梯状区域1301中的多层堆叠201的暴露部分。阶梯蚀刻制程可为任何可接受蚀刻制程，例如通过湿蚀刻或干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)、其类似蚀刻或上述蚀刻的组合。蚀刻可为异向性。蚀刻可去除第一阶梯状区域1301中的隔离层103与虚设层203的最顶层部分，使得虚设层203的最顶层之下的隔离层103暴露于第一阶梯状区域1301中。因为隔离层103的最顶层与虚设层203的最顶层由不同材料所组成，用于去除这些层的暴露部分的蚀刻剂可为不同。在一些实施例中，在蚀刻隔离层103的其上方层的同时，虚设层203作为蚀刻停止层。一旦去除隔离层103的最顶层，虚设层203的最顶层暴露于第一阶梯状区域1301中。如此，在蚀刻虚设层203的上层的同时，其下方的隔离层103作为蚀刻停止层。因此，可选择性去除隔离层103与虚设层203的最顶层的部分而无去除多层堆叠201的剩余层，并且可延伸光阻图案至多层堆叠201的第一阶梯状区域1301内，以达到期望深度。替代地，可使用定时蚀刻制程在达到多层堆叠201的第一阶梯状区域1301内的期望深度后停止蚀刻。如此，在虚设层203的最顶层之下的隔离层103的下一层暴露于第一阶梯状区域1301中。
一旦暴露隔离层103的下一层，可修正光阻以暴露第二阶梯状区域1303中的多层堆叠201的另一部分，同时遮罩第一阶梯状区域1301与第二阶梯状区域1303外的多层堆叠201的其剩余部分。一旦暴露第二阶梯状区域1303，通过修正后作为遮罩的光阻重复阶梯蚀刻制程以蚀刻第一阶梯状区域1301与第二阶梯状区域1303中的多层堆叠201的暴露部分。蚀刻可去除隔离层103与暴露在第二阶梯状区域1303与第一阶梯状区域1301中的虚设层203的最顶层的部分，使得多层堆叠201中的隔离层103向下的下一层暴露于每一第一阶梯状区域1301与每一第二阶梯状区域1303中。
一旦多层堆叠201中的隔离层103向下的下一层暴露于每一第一阶梯状区域1301与每一第二阶梯状区域1303中，光阻可再次修正以暴露第三阶梯状区域1305中的多层堆叠201的另一部分，同时遮罩多层堆叠201的其剩余部分。可重复执行光阻修正与阶梯蚀刻制程直到暴露期望数量的楼梯区域。在所示实施例中，以最后暴露第三阶梯状区域1305的修正光阻暴露三个阶梯状区域。然而，可形成更多或更少个阶梯状区域。例如，在包含较少数量(例如两个)的源极线105或位元线107的多层堆叠201中，可形成较少(例如两个)阶梯状区域。另一范例中，在包括较多数量(例如，四个、五个、六个等)的源极线105或位元线107的多层堆叠201中，可形成较多(例如，四个、五个、六个等)阶梯状区域。
一旦暴露期望数量(例如三个)阶梯状区域，通过修正后作为遮罩的光阻与阶梯状区域中的隔离层103的暴露部分以暴露阶梯状接触区域1307。蚀刻可去除隔离层103最顶层的部分，使得多层堆叠201中的金属填充材料1001向下的下一层暴露于每一第一阶梯状区域1301、每一第二阶梯状区域1303以及每一第三阶梯状区域1305中。这些金属填充材料1001的暴露部分可作为阶梯状接触区域1307。
图13进一步绘示根据一些实施例的在阶梯状接触区域1307与字元线109上的导电接点1309的形成。导电接点1309、阶梯状接触区域1307以及相邻记忆阵列100的隔离层103可统称为阶梯状接触结构1313。可通过阵列间隔件117的第三宽度W3分离相邻3D记忆阵列100的阵列的阶梯状接触结构1313。
导电接点1309提供外部连接至3D记忆阵列100的字元线109、源极线105以及位元线107。例如，导电接点1309可电性连接3D记忆阵列100至其他主动元件和/或半导体晶片中的信号线、电源线以及接地线。因此，可完成第一3D-NOR记忆元件1300。
在导电接点1309为导电柱(例如，钨、铜、铝、钛、合金、上述材料的组合或其类似物)的实施例中，可通过在多层堆叠201的第一区域205与第二区域207上初始形成层间介电(ILD)层(未于图示出)以形成导电接点1309。一旦形成，使用合适光刻与蚀刻制程图案化层间介电层以形成通过层间介电层的开口并且暴露字元线109的区域和/或在导电接点1309的期望位置中的阶梯状接触区域1307。一旦形成开口，可使用导电填充材料(例如，钨、铝、铜或其类似材料)填充或过度填充开口，其导电填充材料使用合适沉积制程(例如，CVD、PVD或其类似沉积)。一旦沉积，可执行平坦化制程以平坦化导电接点1309的顶面以共平面层间介电层的表面。根据一些实施例，一旦形成导电接触1309，可保留层间介电层(未于图示出)以允许对第一3D-NOR记忆元件1300进行下一步处理。
虽然图13的实施例绘示用于阶梯状接触结构1313的特定图案，但其也可为其他组态。例如，在所示实施例中，在阵列中同一行的源极线105与位元线107全部沿彼此对齐，并且位元线107的阶梯状接触区域1307与源极线105形成于3D记忆阵列100的同一侧。然而，在其他实施例中，可在相对源极线105的阶梯状接触区域1307的3D记忆阵列100一侧上形成位元线107的阶梯状接触区域1307。此外，相邻记忆阵列的字元线109可对齐3D记忆阵列100的字元线109，尽管记忆阵列的字元线109可偏移相邻记忆阵列的字元线109，使得字元线109与连接至字元线109的导电接点1309具有从一记忆阵列至下一记忆阵列的交错图案。
图14A绘示根据一些实施例的第二3D-NOR记忆元件1400的俯视图。在图14A中，为说明目的，去除隔离层103的最顶层，以允许看到其下方的结构。第二3D-NOR记忆元件1400包含多个第二3D记忆阵列1403与多个阶梯状接触结构1313。每一第二3D记忆阵列1403包含四个字元线109与一对阶梯状接触结构1313。每一对阶梯状接触结构1313关联于源极线105的三个阶梯状接触区域1307与三个位元线107的三个阶梯状接触区域1307。阶梯状接触区域1307在图14A中作为关联于源极线105的堆叠(例如，SL1、SL2、SL3)并且一个第二3D记忆阵列1403关联于位元线107的堆叠(例如，BL1、BL2、BL3)。在所示实施例中，源极线105的组合(例如，SL1、SL2、SL3)被指定，位元线107的组合(例如，BL1、BL2、BL3)也被指定，并且这些组合中的每一个组合与一个第二3D记忆阵列1403相关联。
在所示实施例中，多个导电源极线结构1407中的每一个分别连接至源极线105的导电接点1309，以用于外部连接至第二3D-NOR记忆元件1400，并且多个导电位元线结构1409中的每一个分别连接至位元线107的导电接点1309，以用于外部连接到至第二3D-NOR记忆元件1400。然而，在一些实施例中，一或多个源极线105的导电接点1309可连接至导电源极线结构1407中的一个，其导电源极线结构1407用于外部连接至第二3D-NOR记忆元件1400和/或一或多个位元线107的导电接点1309可连接至导电位元线结构1409中的一个，其导电位元线结构1409用于外部连接至第二3D-NOR记忆元件1400。
图14A进一步绘示以虚线强调的第二3D记忆阵列1403中的一个的单位记忆单元123。根据一些实施例，第二3D记忆阵列1403中的相邻阵列的字元线109沿彼此对齐。在其他实施例中，第二3D记忆阵列1403的相邻阵列的字元线109可彼此偏移，使得具有从一记忆阵列至下一记忆阵列的交错图案。根据一些实施例，导电字元线结构1405可形成导电接点1309以外部连接第二3D记忆阵列1403的字元线109至外部元件。在所示实施例中，第二3D记忆阵列1403中的相邻阵列的字元线109通过一个导电字元线结构1405电性连接彼此，并且字元线109作为关联于字元线109的连接组(例如，WL1、WL2、WL3、WL4)。在具有交错布置字元线109的实施例中，导电字元线结构1405可连接对齐交错布置字元线109的其他字元线109至第二3D记忆阵列1403内的另一字元线109。
图14B为图14A所示的第二3D-NOR记忆元件1400的等效电路1410示意图。特别是，图14B绘示四个电路元件1413的三个列1411，其电路元件1413代表第二3D记忆阵列1403，导电字元线结构1405关联于第二3D记忆阵列1403的字元线109连接组(例如，WL1、WL2、WL3、WL4)并且作为指定。图14B进一步绘示与第二3D记忆阵列1403的源极线105的堆叠(例如，SL1、SL2、SL3)关联的导电源极线1407以及与第二3D记忆阵列1403的位元线107的堆叠(例如，BL1、BL2、BL3)关联的导电位元线结构1409。图14B进一步绘示等效电路1410的电路元件1413，其等效电路1410关联于图14A中以虚线强调的单位记忆单元123。
各种实施例提供具有多个垂直堆叠记忆单元125的3D-NOR记忆阵列100，其提供一或多个下述优势和/或益处。例如，如上所述，通过形成3D-NOR记忆阵列100可简化大型元件阵列的制造生产并且可达到材料成本的节省。另外，以隔离层103分离源极线105与位元线107减少3D-NOR记忆阵列100的读/写操作中的干扰。如此，提高了产量与元件性能。
在一实施例中，一种制造半导体元件的方法，包含：形成多层堆叠于基底上，多层堆叠包含绝缘材料与虚设材料的交替层；形成虚设纳米结构的阵列于多层堆叠的通道区域中；沉积半导体材料以围绕虚设纳米结构的阵列；沉积记忆薄膜于半导体材料周围以及形成导电结构于记忆薄膜周围。在一实施例中，形成多层堆叠包含使用第一材料作为隔离材料以及使用第二材料作为虚设材料，第二材料不同于第一材料。在一实施例中，制造半导体元件的方法进一步包含以导电材料通过取代位于通道区域外的虚设材料形成源极/位元线结构。在一实施例中，制造半导体元件的方法进一步包含从通道区域外的源极/位元线结构形成阶梯状接触结构。在一实施例中，形成源极/位元线结构还包含形成凹槽于虚设纳米结构内。在一实施例中，制造半导体元件的方法进一步包含以导电材料填充凹槽。在一实施例中，制造半导体元件的方法进一步包含:通过导电结构、记忆薄膜以及半导体材料蚀刻开口，开口位于虚设纳米结构的阵列的相邻堆叠之间以及沉积介电材料于开口中。
在另一实施例中，一种制造半导体元件的方法，包含:沉积第一材料于基底上；通过沉积第二材料于第一材料上形成多层堆叠；形成鳍片于多层堆叠的通道区域中；通过从鳍片去除第一材料形成虚设通道核心；沉积半导体材料于虚设通道核心上且围绕虚设通道核心；沉积记忆薄膜层于半导体材料上；形成导电结构于记忆薄膜层上以及以导电材料取代位于通道区域外的第二材料的剩余部分。在一实施例中，沉积半导体材料沉积氧化物材料。在一实施例中，氧化物材料为铟镓锌氧化物。在一实施例中，取代第二材料的剩余部分还包含在多层堆叠中的虚设通道核心的相对侧上形成狭缝。在一实施例中，取代第二材料的剩余部分还包含蚀刻第二材料，第二材料沿狭缝的侧壁暴露。在一实施例中，取代第二材料的剩余部分还包含形成凹槽于虚设通道核心内。在一实施例中，制造半导体元件的方法进一步包含形成阶梯状接触结构，其电性连接导电材料。在一实施例中，沉积记忆薄膜层包含沉积铁电材料。
在又另一实施例中，一种半导体元件，包含:记忆单元堆叠，其包含虚设纳米结构核心的堆叠；半导体缠绕通道结构，其围绕虚设纳米结构核心的堆叠内的每一虚设纳米结构核心；记忆薄膜，其围绕半导体缠绕通道结构以及缠绕字元线，其围绕半导体缠绕通道结构。在一实施例中，半导体元件进一步包含源极线结构的堆叠与位元线结构的堆叠，通过虚设纳米结构核心的堆叠内的相应虚设纳米结构核心，位元线结构的堆叠内的每一位元线结构从源极线结构的堆叠内的相应源极线结构分离。在一实施例中，源极线结构的堆叠与位元线结构的堆叠通过半导体缠绕通道结构从缠绕字元线分离。在一实施例中，导体元件进一步包含隔离区域的堆叠，其中源极线结构的堆叠通过隔离区域的堆叠彼此分离。在一实施例中，半导体缠绕通道结构为半导体氧化物薄膜。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本揭露的样态。本领域技术人员应当理解，他们可以容易地将本揭露用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在这里进行各种改变，替换和变更。

Claims (1)

1.一种半导体元件，其特征在于，包含:
一记忆单元堆叠，其包含多个虚设纳米结构核心的一堆叠；
一半导体缠绕通道结构，其围绕所述多个虚设纳米结构核心的该堆叠内的每一虚设纳米结构核心；
一记忆薄膜，其围绕该半导体缠绕通道结构；以及
一缠绕字元线，其围绕该半导体缠绕通道结构。
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