TW202240852A - 記憶體裝置的製造方法 - Google Patents

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林孟漢
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Abstract

一種製造記憶體裝置的方法，包括形成記憶體裝置的第一部分，第一部分包括第一裝置部分及一或多個第一介面部分。第一裝置部分包括複數個第一記憶體串，各個第一記憶體串包括彼此垂直分離的複數個第一記憶體單元。一或多個第一介面部分中之各者側向鄰接於第一裝置部分的一側，各個第一介面部分包括複數個第一字元線。方法進一步包括在第一裝置部分中形成複數個第一源極線及複數個第一位元線。方法進一步包括在形成複數個源極線及位元線的同時，形成側向封裝第一裝置部分及第一介面部分兩者的第一密封環結構。

Description

半導體記憶體裝置及其製造方法
無
由於各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度不斷提高，半導體行業經歷了快速成長。在大多數情況下，積體密度的提高來自於最小特徵尺寸的一再縮小，從而允許更多的組件整合至給定面積中。
無
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」、「頂部」、「底部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
一般而言，三維(three dimensional，3D)記憶體裝置(有時稱為半導體裝置)包括許多記憶區塊。各個記憶區塊包括形成於絕緣層與導電層之堆疊中的記憶體單元的至少一個記憶體陣列(或子陣列)。記憶體裝置陣列形成於絕緣層與閘極層之堆疊中，且可包括複數個閘極層。記憶體單元跨越基板上方的多個記憶體層級(或層)形成。舉例而言，各個記憶體單元可由以下各者中之至少一者組成：沿陣列的垂直方向連續延伸的半導體通道層的一部分、沿垂直方向連續延伸的記憶體膜的一部分、沿垂直方向連續延伸的第一導電結構(用作汲極電極)、沿垂直方向連續延伸的第二導電結構(用作源極電極)，以及沿陣列的第一側向方向連續延伸的複數個第三導電結構(用作閘極層或閘極電極)中之一者。汲極電極、源極電極及閘極層有時可分別稱為「位元線(bit line，BL)」、「源極/選擇線(source/select line，SL)」及「字元線(word line，WL)」。
在一些情況下，記憶區塊進一步包括在記憶體陣列的任一側或兩側上形成的介面部分，以允許電性連接至包括於陣列中的記憶體單元。舉例而言，字元線可自陣列(有時稱為裝置部分)延伸，且沿(多個)介面部分進一步延伸。字元線可在介面部分中具有階梯狀輪廓。記憶體陣列周圍的密封環結構通常用於封裝記憶區塊的裝置部分及介面部分，且避免將切割應力(die-sawing stress)及污染物(諸如濕氣)引入封裝裝置的電路中。
本公開的實施例是在形成記憶體裝置的密封環結構的上下文中所描述。具體而言，側向封裝記憶體裝置的裝置部分及介面部分的密封環結構與裝置部分的源極線(source line，SL)及位元線同時形成。密封環結構可保護記憶體裝置免受切割應力及諸如濕氣的污染物的影響。藉由與源極線及位元線同時形成密封環結構，密封環結構、源極線及位元線包括相同的材料。舉例而言，密封環結構、源極線及位元線各自可用相同的導電材料整合形成為一體結構(one-piece structure)。因此，可節省大量的製程資源及成本，這可有利地提高大規模製造記憶體裝置的效率及產率。
根據一些實施例，第1圖繪示記憶體裝置100的透視圖。記憶體裝置100包括第一垂直部分102及第二垂直部分104。第一垂直部分102包括複數個電晶體106及形成於複數個電晶體106上方的複數個金屬化層級(或層)110。在最底部金屬化層級110與電晶體106之間，第一垂直部分102包括至少一個層級具有複數個互連結構108。複數個互連結構108各自將複數個電晶體106中之一或多者電性耦合至金屬化層級110中形成的一或多個互連結構。複數個金屬化層級110與複數個通孔層112交替堆疊，各個通孔層112包括複數個通孔結構，有時亦稱為互連結構。在多種實施例中，記憶體裝置100可包括複數個電晶體106、複數個互連結構108、複數個金屬化層級110及複數個通孔層112上方的蝕刻終止層114，所有這些部分構成了第一垂直部分102。
記憶體裝置100的第二垂直部分104描繪了記憶區塊(或記憶區塊的一部分)。記憶區塊包括裝置部分116及至少一個介面部分118。記憶區塊包括裝置部分116中的記憶體單元120的陣列。記憶區塊可設置於蝕刻終止層114上，蝕刻終止層114可以是一或多個介電質材料層(例如，氮化矽)。當自頂部觀察時，這樣的陣列可配置成行列組態，例如，具有沿第一側向方向(例如x方向)延伸的多個列及沿第二側向方向(例如y方向)延伸的多個行。在各個列中，多個記憶體單元120可藉由隔離結構122彼此分離且電性隔離。各個記憶體單元120包括或耦合至源極線124及位元線126，源極線124與位元線126藉由內部間隔物128彼此分離及電性隔離。
記憶體裝置100包括一或多個半導體通道130。沿垂直方向(例如z方向)延伸的半導體通道130，可在y方向上沿源極線124及位元線126的各個相對表面(或側壁)設置。各個半導體通道130可在第一側向方向(例如x方向)上延伸，其自身與列內的另一個半導體通道130(沿x方向)物理上分離或電性隔離開。
記憶體裝置100包括一或多個記憶體膜132。沿垂直方向(例如z方向)延伸的記憶體膜132，可在y方向上沿與源極線124及位元線126相對的各個半導體通道130的表面(或側壁)設置。記憶體膜132可在第一側向方向(例如x方向)上延伸。
如上所述，可在記憶體裝置100中界定多個記憶體單元120。舉例而言，各個記憶體單元120可由位元線、源極線、半導體通道的一部分、記憶體膜的一部分及字元線構成(將在下文中討論)。在做為示例的第1圖的組態中，在陣列的其中一列內，可在各個成對的位元線與源極線的相對側上形成多個記憶體單元120。舉例而言，第一記憶體單元120可部分地由設置於各對源極線124與位元線126的一側的一部分記憶體膜132及一部分半導體通道130所界定，且第二記憶體單元120可部分地由設置於同對源極線124與位元線126的另一側的一部分記憶體膜132及一部分半導體通道130所界定。或者說，這兩個記憶體單元120可共享一對位元線與源極線。此外，各列可沿垂直方向(例如z方向)延伸以包括額外數目的記憶體單元，從而形成複數個記憶體串。應理解，第1圖中所示的記憶體裝置100僅是一個說明性示例，因此記憶體裝置100可在任意各種其他3D組態中形成，並且依然在本公開的範疇內。
記憶體裝置100亦包括複數個字元線134及複數個絕緣層136，這些字元線134及絕緣層136在垂直方向(例如z方向)上交替堆疊於彼此頂部上而形成設置於半導體通道130的外表面上的堆疊(沿y方向)，使得堆疊可插入記憶體單元120的相鄰列之間。在一些實施例中，堆疊的最頂層及最底層可包括複數個絕緣層136中之一者。最底部絕緣層136可設置於基板上。堆疊可經圖案化以形成階梯狀輪廓，且上覆有金屬間介電質(intermetal dielectric，IMD)138。階梯狀輪廓界定了記憶體裝置100的介面部分118。
複數個字元線134中之各者沿第一側向方向(例如x方向)且沿著記憶體單元120之對應列在記憶體裝置100中延伸。絕緣層136亦可沿第一側向方向(例如x方向)延伸。兩個平行的字元線134在垂直於第一側向且在同一平面上的第二側向方向(例如y方向)上可相鄰於彼此，且可插入兩個垂直分離的絕緣層136之間。在一些實施例中，黏著層可插入字元線134與相鄰的絕緣層136之間，且促進字元線134黏著於絕緣層136，並亦可做為兩個平行字元線134之間的間隔物，其中兩個平行字元線134插入相同的垂直分離的絕緣層136之間。在一些實施例中，黏著層是選加的。
記憶體裝置100進一步包括密封環結構140，密封環結構140側向封裝裝置部分116及介面部分118。密封環結構140與源極線124及位元線126同時形成，且實質上由相同的材料組成。密封環結構140藉由金屬間介電質138與裝置部分116及(多個)介面部分118側向間隔開。
根據一些實施例，第2A圖至第2B圖繪示用於形成記憶體裝置300的至少一部分(例如，關於第1圖描述的記憶體裝置100)的示例方法200的流程圖。應注意，方法200僅是一個示例，並不意欲限制本公開。因此，應理解，第2A圖至第2B圖之方法200的步驟次序可改變，且在第2A圖至第2B圖之方法200之前、期間及之後可提供額外的步驟，並且一些其他步驟在此僅作簡要描述。
在一些實施例中，方法200的步驟可與示例記憶體裝置300在各種製造階段的透視圖相關聯，如第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖及第10圖中所示。此外，方法200的步驟同樣適用於任何其他記憶體裝置，例如第11圖中所示的記憶體裝置400、第12圖中所示的記憶體裝置500、第13圖中所示的記憶體裝置600或任何其他記憶體裝置。儘管第3圖至第9圖示出了包括多個記憶體單元的記憶體裝置300，但應理解，記憶體裝置300、記憶體裝置400、記憶體裝置500或記憶體裝置600可包括許多其他裝置，諸如電感器、熔絲、電容器、線圈等，為了清楚起見，第3圖至第13圖中未顯示這些裝置。
在簡要概述中，方法200可自步驟202開始，提供半導體基板。方法200繼續至步驟204，形成複數個電晶體。方法200繼續至步驟206，形成包括複數個互連結構的複數個金屬化層級。方法200繼續至步驟208，形成包括交替設置於彼此上的複數個絕緣層及複數個犧牲層的堆疊。方法200繼續至步驟210，圖案化而形成階梯狀輪廓的堆疊。方法200繼續至步驟212，沉積金屬間介電質。
方法200繼續至步驟214，在第一方向上形成複數個第一溝槽。方法200繼續至步驟216，部分蝕刻犧牲層。方法200繼續至步驟218，形成字元線。方法200繼續至步驟220，形成複數個記憶體層。方法200繼續至步驟222，形成複數個半導體通道層。方法200繼續至步驟224，形成絕緣層。方法200繼續至步驟226，切割複數個半導體通道層以形成複數個半導體通道。方法200繼續至步驟228，形成位元線、源極線及密封環結構。方法200繼續至步驟230，在介面部分中形成垂直方向上的閘極通孔。
對應於第2A圖的步驟202至步驟208，第3圖是根據一些實施例的記憶體裝置300的透視圖，記憶體裝置300包括基板(未示出)、複數個電晶體106、複數個金屬化層級110、複數個互連結構108、複數個通孔層112及堆疊302。
在步驟202，提供了基板。基板可以是半導體基板，諸如塊材半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、任何其他適合材料或類似者，其可經摻雜(例如，使用p型或n型摻雜劑)或未摻雜。基板可以是晶圓，諸如矽晶圓。通常而言，SOI基板包括形成於絕緣體層上的半導體材料層。舉例而言，絕緣體層可以是埋入式氧化物(buried oxide，BOX)層、SiO層、SiN層、任何其他適合的層或其任何組合。絕緣體層設置於基板上，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板的半導體材料可包括矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、任何其他適合的材料或其組合。
在步驟204，複數個電晶體106形成於基板上方。複數個電晶體106可由源極結構、汲極結構或通道結構所組成。電晶體可藉由使用任何適合的方法磊晶生長半導體材料來形成，諸如金屬有機化學氣相沉積 (metal-organic chemical vapor deposition，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶生長(selective epitaxial growth，SEG)、類似者或其組合。電晶體可以是p型電晶體、n型電晶體或任何其他適合的電晶體。在步驟206，可在複數個電晶體106上方形成複數個金屬化層級110。在一些實施例中，複數個金屬化層級110中之各者可包括電性耦合至複數個電晶體106中之一或多者的複數個互連結構108(諸如MD、VD、或VG)。互連結構108可由金屬材料形成，諸如鎢、銅、金、鈷、釕、任何其他適合的材料或其組合。互連結構108可由任何適合的方法形成，諸如物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(chemical vapor deposition，CVD)、電鍍、無電電鍍或類似者。
複數個金屬化層級110(有時各稱為M0、M1、M2等)可與複數個通孔層112(有時亦稱為互連結構)交替堆疊。通孔層112可將各個金屬化層級110彼此電性耦合。雖然第3圖顯示了三個金屬化層級110及兩個通孔層112，但應理解，可形成任意數目的金屬化層級110及通孔層112。在各種實施例中，若金屬化層級110的數目為 n，則通孔層112的數目可為 n-1。
在步驟208，在蝕刻終止層114上方形成堆疊302。堆疊302包括複數個絕緣層136及複數個犧牲層334，它們在垂直方向(例如z方向)上交替堆疊於彼此的頂部上。舉例而言，犧牲層334中之一者設置於絕緣層136中之一者上方，接著絕緣層136中之另一者設置於犧牲層334上，依此類推。如第3圖中所示，堆疊302的最頂層(例如，最遠離蝕刻終止層114的層)及最底層(例如，最接近蝕刻終止層114的層)可包括絕緣層136。雖然第3圖中顯示堆疊302包括五個絕緣層136及四個犧牲層334，但堆疊302可包括任意數目的絕緣層136及犧牲層334(例如，5、6、7、8或甚至更多)。在各種實施例中，若堆疊302中犧牲層334的數目為 n，則堆疊302中絕緣層136的數目可為 n+1。
複數個絕緣層136中之各者可具有約相同的厚度，例如，在約5 nm至約100 nm(包括)範圍內。此外，犧牲層334可具有與絕緣層136相同或不同的厚度。犧牲層334的厚度可在幾奈米至幾十奈米的範圍內(例如，在5奈米至100奈米(包括)範圍內)。在一些實施例中，絕緣層136及犧牲層334的厚度可以是任何其他適合之厚度。
絕緣層136及犧牲層334具有不同的組成。在各種實施例中，絕緣層136及犧牲層334具有在個別層之間提供不同氧化速度及/或不同蝕刻選擇性的組成。可用於絕緣層136的絕緣材料包括但不限於氧化矽(包括摻雜或無摻雜矽酸鹽玻璃)、氮化矽、氮氧化矽、有機矽酸鹽玻璃(organosilicate glass，OSG)、旋塗介電材料、通常習知為高介電常數(high-k)介電氧化物(例如，氧化鋁、氧化鉿等)的介電金屬氧化物及其矽酸鹽、介電金屬氮氧化物及其矽酸鹽，以及有機絕緣材料。其他絕緣材料在本公開的範疇內。犧牲層334可包括絕緣材料、半導體材料或導電材料。犧牲層334的非限制性示例包括氮化矽、非晶態半導體材料(諸如非晶矽)及多晶態半導體材料(諸如多晶矽)。在一些實施例中，絕緣層136可由SiO形成，且犧牲層334可由SiN形成。犧牲層334僅是最終將移除的間隔層，且不形成記憶體裝置300的主動組件。
在各種實施例中，絕緣層136及/或犧牲層334可在蝕刻終止層114上方生長。舉例而言，各個絕緣層136及犧牲層334可藉由分子束磊晶製程、諸如金屬有機化學氣相沉積製程的化學氣相沉積製程、熔爐化學氣相沉積(furnace CVD)製程、原子層沉積(atomic layer deposition，ALD)製程及/或其他適合的生長製程來生長。
對應於第2A圖的步驟210，第4圖是根據各種實施例的記憶體裝置300的透視圖，其中在各種製造階段中之一者，堆疊302經圖案化以形成階梯狀輪廓。
為了形成階梯狀輪廓，遮罩層(未示出)沉積於堆疊302上(在最頂層絕緣層136上)，且經圖案化。在一些實施例中，遮罩層可包括光阻劑(例如，正型光阻劑或負型光阻劑)，舉例而言，單層或多層的相同或不同光阻劑。在其他實施例中，遮罩層可包括硬遮罩層，舉例而言，多晶矽遮罩層、金屬遮罩層或任何其他適合的遮罩層。
接下來，圖案化遮罩層，例如在x方向上將遮罩層軸向末端的部分蝕刻掉，以減小其軸向寬度。可使用光學微影技術來圖案化遮罩層。通常而言，光學微影技術利用形成遮罩層的光阻劑材料，經沉積、輻照(曝光)及顯影以移除光阻劑材料的一部分，在此示例中為遮罩層的末端部分。剩餘遮罩層保護底下的材料，諸如經圖案化遮罩層之下的一部分堆疊302，使其免受後續加工步驟(諸如蝕刻)的影響。
接下來，在x方向上蝕刻遮罩層兩側上的最頂層絕緣層136及最頂層犧牲層334的對應部分。舉例而言，經圖案化遮罩層用於蝕刻第二頂層絕緣層136及最頂層犧牲層334的暴露部分，以便在下方下一個犧牲層334及絕緣層136(即，第二頂層犧牲層334及第三頂層絕緣層136)上方(從最頂層犧牲層334及第二頂層絕緣層136)形成第一階梯(或階級)402。在一些實施例中，蝕刻可以是各向異性蝕刻(例如，反應離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、深反應性離子蝕刻(deep reactive ion etch，DRIE)、類似者、任何其他適合的方法或其組合)，選擇性蝕刻最頂層絕緣層136及犧牲層334的暴露部分。
在一些實施例中，蝕刻可包括選擇性蝕刻最頂層絕緣層136直到底下的(例如，最頂層)犧牲層334暴露的第一蝕刻，以及蝕刻犧牲層334直到底下的(例如，第二頂層)絕緣層136暴露的第二後續蝕刻。這種兩步蝕刻製程可允許底下的犧牲層334或絕緣層136做為蝕刻終止層，使得一旦移除緊接其上的層的一部分，就可防止過度蝕刻。
接下來，再次蝕刻遮罩層以減小其在x方向上的軸向寬度，隨後進行兩步蝕刻製程以(從第三頂層絕緣層136及第二頂層犧牲層334)形成第二階梯404。藉由迭代地執行遮罩層上的寬度減小製程及兩步蝕刻製程，堆疊302可經圖案化以包括多個階梯(例如，階梯402、階梯404、階梯406及階梯408)，導致了第4圖中所示的階梯狀輪廓。在一些實施例中，蝕刻所有絕緣層136及犧牲層334以暴露蝕刻終止層114。
對應於第2A圖的步驟212，第5圖是根據各種實施例的記憶體裝置300的透視圖，其中在各種製造階段中之一者，在(具有階梯狀輪廓的)堆疊302上方形成金屬間介電質538。
形成金屬間介電質538可藉由在部分形成的記憶體裝置300上方沉積塊材介電材料，且將塊材氧化物拋光(例如使用化學機械拋光(chemical mechanical polishing，CMP))至最頂層絕緣層136之水平面，使得金屬間介電質538僅設置於階梯402至階梯408上方。金屬間介電質538的介電材料可包括SiO、磷矽玻璃(phosphosilicate glass，PSG)、硼矽玻璃(borosilicate glass，BSG)、硼磷矽玻璃(boron-doped phosphosilicate glass，BPSG)、無摻雜矽玻璃(undoped silicate glass，USG)、任何其他適合材料或其組合。此外，包含階梯402至階梯408及金屬間介電質538的記憶體裝置300的一部分可界定為(多個)介面部分518。
對應於第2A圖的步驟214至步驟218，第6圖是根據一些實施例的記憶體裝置300的透視圖，其中形成複數個溝槽602，且形成了沿x方向延伸的字元線634。儘管第6圖的實施例中顯示了四個溝槽602，但應理解，記憶體裝置300可包括任意數目的第一溝槽602，且仍在本公開的範疇內。
在步驟214，藉由在z方向上蝕刻堆疊302，以形成沿x方向延伸的複數個溝槽602，其穿過堆疊302直到蝕刻終止層114。用於形成複數個溝槽602的蝕刻製程可包括電漿蝕刻製程，其可具有一定程度的各向異性特性。舉例而言，形成溝槽602可例如藉由在記憶體裝置300的頂表面(即，堆疊302的最頂層絕緣層136的頂表面)上沉積光阻劑或其他遮罩層，以及遮罩層中界定對應於溝槽602的圖案(例如，透過光學微影、電子束微影或任何其他適合的微影製程)。
形成溝槽602可使用電漿蝕刻製程(包括自由基電漿蝕刻、遠端電漿蝕刻及其他適合的電漿蝕刻製程、RIE、DRIE)，諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3的氣體源、其他適合蝕刻氣體源以及其組合可與諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4的鈍化氣體、其他適合鈍化氣體以及其組合一起使用。此外，對於電漿蝕刻製程，可使用諸如Ar、He、Ne的氣體、其他適合稀釋氣體及其組合來稀釋氣體源及/或鈍化氣體，以形成溝槽602。
做為非限制性示例，蝕刻製程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏壓功率、1毫托(millitorr)至5托的壓力及0每分鐘標準立方公分(standard cubic centimeter per minute，sccm)至5000 sccm的蝕刻氣流。然而，需注意，亦考慮這些範圍之外的源功率、偏壓功率、壓力及流速。如第6圖中所示，用於形成複數個溝槽602的蝕刻製程蝕刻穿過堆疊302的各個犧牲層334及絕緣層136，使得複數個溝槽602中之各者自最頂層絕緣層136延伸穿過最底部絕緣層136並延伸至蝕刻終止層114。在其他實施例中，可使用硬遮罩。在一些實施例中，溝槽602可沿y方向以不同的寬度形成。在一些實施例中，如第6圖中所示，隨著溝槽602的高度在z方向上增加，溝槽602可蝕刻成越來越寬。在一些實施例中，溝槽602的上部部分可暴露於更多蝕刻劑以產生不同寬度。
在第2A圖的步驟216，部分蝕刻溝槽602內的犧牲層334的暴露表面，以便減小犧牲層334相對於堆疊302(未示出)中絕緣層136的寬度。暴露的表面在x方向上延伸，且蝕刻犧牲層334的暴露表面在y方向上減小犧牲層334任一側上的絕緣層136的寬度。在一些實施例中，可使用濕式蝕刻製程(例如，氫氟蝕刻、緩衝氫氟酸)蝕刻犧牲層334。在其他實施例中，可使用電漿蝕刻製程(包括自由基電漿蝕刻、遠端電漿蝕刻及其他適合的電漿蝕刻製程、RIE、DRIE)部分蝕刻犧牲層334的暴露表面，諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3的氣體源、其他適合蝕刻氣體源以及其組合可與諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4的鈍化氣體、其他適合鈍化氣體以及其組合一起使用。此外，對於電漿蝕刻製程，可使用諸如Ar、He、Ne的氣體、其他適合稀釋氣體及其組合來稀釋氣體源及/或鈍化氣體。做為非限制性示例，蝕刻製程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏壓功率、1毫托至5托的壓力及0 sccm至5000 sccm的蝕刻氣流。然而，需注意，亦考慮這些範圍之外的源功率、偏壓功率、壓力及流速。
在y方向上部分蝕刻犧牲層334減小了犧牲層334相對於設置於堆疊302中的絕緣層136的寬度，從而形成第一空腔，第一空腔的邊界由相鄰絕緣層136的頂表面及底表面以及經部分蝕刻犧牲層334的表面形成，此表面面向第一溝槽602且在x方向上延伸(未示出)。
在一些實施例中，接著在空腔的側壁上形成黏著層650。在一些實施例中，黏著層650是可選加的。在各種實施例中，黏著層650可包括與各個絕緣層136、犧牲層334及字元線634具有良好黏著性的材料，例如Ti、Cr等。在一些實施例中，黏著層650可包括例如鈦(Ti)、鉻(Cr)或任何其他適合的黏著材料。可使用任何適合的方法沉積黏著層650，例如包括分子束沉積(molecular beam deposition，MBD)、原子層沉積、電漿增強化學氣相沉積 (plasma enhanced CVD，PECVD)及類似者。在一些實施例中，黏著層650可具有0.1 nm至5 nm(包括)範圍內的厚度或任何其他適合厚度。
在步驟218，複數個字元線634形成於位於溝槽602中的第一空腔中。可回蝕字元線634的暴露邊緣，使得面向溝槽602的字元線634的邊緣在z方向上軸向對準相鄰其設置的絕緣層136的相應邊緣，如第6圖中所示。
在各種實施例中，藉由在可選黏著層650上方的空腔中填充閘極金屬形成字元線634，使得字元線634繼承空腔的尺寸及輪廓。字元線634可藉由用金屬材料填充第一空腔來形成。金屬材料可選自由鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿及其組合組成之群組。其他金屬材料在本公開的範疇內。形成字元線634可藉由例如化學氣相沉積、物理氣相沉積、無電電鍍、電鍍、任何其他適合的方法或其組合，用上述列出的金屬材料上覆工件。
儘管第6圖中所示的各個字元線634顯示為單層，但字元線材料可包括多個金屬材料之堆疊。舉例而言，字元線材料可以是p型功函數層、n型功函數層、其多層、任何其他適合材料或其組合。功函數層亦可稱為功函數金屬。示例p型功函數金屬可包括TiN、TaN、Ru、Mo、Al、WN、ZrSi 2、MoSi 2、TaSi 2、NiSi 2、WN、其他適合的p型功函數材料或其組合。示例n型功函數金屬可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適合的n型功函數材料或其組合。功函數值與功函數層的材料組成物相關聯，因此選擇功函數層的材料來調諧其功函數值，以便在待形成之裝置中達成目標臨界電壓V t(有時稱為V th)。(多個)功函數層可藉由化學氣相沉積、物理氣相沉積、原子層沉積及/或其他適合製程沉積。
在空腔中形成字元線634可導致y方向上的字元線634的邊緣向外突出於空腔(亦即，自絕緣層136的相應邊緣向外突出)，及/或形成字元線634的材料亦可沉積於面向溝槽602的絕緣層136及/或蝕刻終止層114的暴露表面上。舉例而言，使用選擇性濕式蝕刻或乾式蝕刻製程(例如，RIE、DRIE等)蝕刻字元線634的突出邊緣，直到沉積於絕緣層136及/或蝕刻終止層114的表面上的任何閘極材料及面向第一溝槽602的字元線634的邊緣實質上軸向對準絕緣層136的相應邊緣。
對應於第2A圖至第2B圖的步驟220至步驟224，第7圖是根據一些實施例的記憶體裝置300的透視圖，其中複數個記憶體層702、複數個半導體通道層712及絕緣層722形成於複數個溝槽602中之各者中，使得複數個記憶體層702、複數個半導體通道層712及絕緣層722沿x方向連續延伸。
在步驟220，形成複數個記憶體層702且沿x方向連續延伸。記憶體層702可包括鐵電材料，舉例而言，鋯鈦酸鉛(lead zirconate titanate，PZT)、PbZr/TiO 3、BaTiO 3、PbTiO 2或其組合等。然而，應理解，記憶體層702可包括適用於記憶體裝置的任意各種其他材料，且仍在本公開的範疇內。舉例而言，記憶體層702可包括材料選自由HfO 2、Hr 1-xZr xO 2、ZrO 2、TiO 2、NiO、TaO x、Cu 2O、Nb 2O 5、AlO x及其組合組成的群組。形成記憶體層702可使用物理氣相沉積、化學氣相沉積、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、電漿增強化學氣相沉積、原子層沉積、分子束磊晶、任何其他適合製程或其組合。可沉積共形塗佈層，使得記憶體層702在溝槽602的壁上在z方向上連續。在一些實施例中，可在形成記憶體層702之後執行化學機械拋光操作，以便記憶體層702位於與最頂層絕緣層136相同的X-Y平面中或者與最頂層絕緣層136的頂表面齊平。在各種實施例中，各個記憶體層702包括兩個部分，各個部分形成為沿相應溝槽602的側壁中之一者延伸。因此，記憶體層702的各個部分與相應數目之字元線634接觸(經由其個別暴露的側壁)。在形成之後，記憶體層702有時可被稱為記憶體膜。
在步驟222，複數個半導體通道層712形成於複數個溝槽602中之各者內的複數個記憶體層702的暴露表面上，使得複數個半導體通道層712沿x方向連續延伸。在一些實施例中，半導體通道層712可由半導體材料形成，舉例而言，矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、任何其他適合的材料或其組合。半導體通道層712可使用物理氣相沉積、化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、分子束磊晶、任何其他適合製程或其組合來形成。可沉積共形塗佈層，使得半導體通道層712在記憶體層702的內表面上連續。在一些實施例中，可在形成半導體通道層712之後執行化學機械拋光操作，使得半導體通道層712位於與最頂層絕緣層136相同的X-Y平面中或者與最頂層絕緣層136的頂表面齊平。在記憶體層702上方，各個半導體通道層712亦包括兩個部分分別接觸相應記憶體層702的兩個部分。
在步驟224，藉由用絕緣材料填充複數個溝槽602中之各者，在各個溝槽602中形成複數個絕緣層722，使得包括記憶體層702、半導體通道層712及絕緣層722的複數個第一裝置區段732形成於記憶體裝置100中，且在第一方向上彼此平行延伸。
絕緣材料(例如，SiO 2、SiN、SiN、SiCN、SiC、SiOC、SiOCN、類似物、其他適合的材料或其組合)填充各個溝槽602，以便形成絕緣層722。在一些實施例中，絕緣層722可由與複數個絕緣層136相同的材料(例如，SiO 2)形成。可使用物理氣相沉積、化學氣相沉積、低壓化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、分子束磊晶、任何其他適合製程、其組合、高寬高比製程(high aspect ratio process，HARP)、另外的適用製程或其組合來形成絕緣層722。接著可在形成絕緣層722之後執行化學機械拋光製程，使得絕緣層722將位於與最頂層絕緣層136相同的X-Y平面中或者與最頂層絕緣層136的頂表面齊平。
對應於第2B圖的步驟226，第8圖是記憶體裝置300的透視圖，其中沿x方向切割半導體通道層712以形成半導體通道802A至半導體通道802F(有時稱為半導體通道膜)，形成隔離結構812，且形成內部間隔物822。
半導體通道層712藉由例如各向異性蝕刻製程來圖案化，以形成多個通道區段(半導體通道802A、半導體通道802B、半導體通道802C、半導體通道802D、半導體通道802E及半導體通道802F)。圖案化半導體通道層712的其他方法在本公開的範疇內。在各種實施例中，半導體通道802A至半導體通道802F中之各者可沿x方向延伸長度L C，其可用以界定記憶體單元的實體通道長度。各個通道區段界定記憶體串的初始佔地面積。因此，包括記憶體層702、半導體通道802A至半導體通道802F及絕緣層722的複數個部分形成之記憶體單元810形成於記憶體裝置300中，且在x方向上彼此平行延伸。
形成隔離結構812以將半導體通道802A至半導體通道802F分離成部分，使得各個記憶體單元810中包括半導體通道802A至半導體通道802F，且填充由圖案化形成的任何空腔。根據一些實施例，各個部分形成之記憶體單元810包括由絕緣層722的一部分形成的內部間隔物822，內部間隔物822在x方向上在相鄰的隔離結構812之間延伸。半導體通道802A至半導體通道802F設置於x方向上的內部間隔物822的外表面上。
對應於第2B圖的步驟228，第9圖是根據一些實施例的記憶體裝置300的透視圖，其中形成複數個源極線902及複數個位元線904以形成記憶體單元，且形成密封環結構920。在一些實施例中，源極線902或位元線904有時可被稱為存取線。然而，應理解，在一些實施例中，當操作記憶體裝置時，源極線902及位元線904可耦合至不同層級的(例如電壓)訊號。
內部間隔物822可經圖案化以界定多個源極線902及位元線904的初始佔地面積。圖案化藉由首先蝕刻穿過內部間隔物822的軸向末端至蝕刻終止層114來產生溝槽部分。可使用電漿蝕刻製程(包括自由基電漿蝕刻、遠端電漿蝕刻、其他適合的電漿蝕刻製程、RIE、DRIE)來蝕刻內部間隔物822的軸向末端，諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3的氣體源、其他適合蝕刻氣體源以及其組合可與諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4的鈍化氣體、其他適合鈍化氣體以及其組合一起使用。此外，對於電漿蝕刻製程，可使用諸如Ar、He、Ne的氣體、其他適合稀釋氣體及其組合來稀釋氣體源及/或鈍化氣體。
做為非限制性示例，蝕刻製程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏壓功率、1毫托至5托的壓力及0 sccm至5000 sccm的蝕刻氣流。然而，需注意，亦考慮這些範圍之外的源功率、偏壓功率、壓力及流速。
接下來，可形成源極線902及位元線904，舉例而言，使用磊晶層生長製程而用連續形成的金屬材料填充溝槽部分，使得源極線902及位元線904位於內部間隔物822的相對軸向末端，各個源極線902及位元線904從蝕刻終止層114延伸至內部間隔物822的頂表面，如第9圖中所示。形成的源極線902及位元線904可部分接觸半導體通道802A至半導體通道802F的側壁的末端。金屬材料可選自由鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿及其組合組成的群組。其他金屬材料在本公開的範疇內。在一些其他實施例中，源極線902及位元線904可由連續形成的半導體材料所形成，諸如矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、任何其他適合的材料或其組合。
形成源極線902及位元線904可藉由例如化學氣相沉積、物理氣相沉積、無電電鍍、電鍍、任何其他適合的材料或其組合，用上述列出的材料上覆工件(例如，填充凹槽)。在一些實施例中，可執行控制沉積步驟以形成源極線902及位元線904，使得當源極線902及位元線904在z方向上的高度等於堆疊302的高度時，沉積步驟終止。在其他實施例中，可在形成源極線902及位元線904之後執行化學機械拋光操作，以確保最頂層絕緣層136、記憶體層702、半導體通道802A至半導體通道802F、內部間隔物822、源極線902及位元線904中之各者的頂表面位於相同的X-Y平面中或與最頂層絕緣層136的頂表面齊平。在其他實施例中，源極線902及位元線904的頂表面可高於最頂層絕緣層136的頂表面。在一些其他實施例中，源極線902及位元線904的頂表面可低於最頂層絕緣層136的頂表面。在形成之後，各個源極線902及位元線904接觸複數個第一半導體通道802A至半導體通道802F中之一者。
記憶體單元是記憶體裝置300的一個記憶體單元，包含字元線634的一部分、源極線902、位元線904、半導體通道802E的一部分及記憶體層702的一部分。另一個記憶體單元可自記憶體裝置300形成，且包括字元線634的一部分、源極線902、位元線904、半導體通道802F的一部分及記憶體層702的一部分。記憶體單元可彼此垂直分離。沿z方向配置的複數個記憶體單元可形成記憶體串。複數個記憶體串可形成記憶區塊。
密封環結構920與複數個源極線902及位元線904同時形成。因此，密封環結構920由與源極線902及位元線904相同的材料製成。金屬間介電質538可經圖案化以界定密封環溝槽，密封環溝槽側向封裝由記憶體陣列組成的裝置部分930及介面部分518兩者。藉由蝕刻穿過金屬間介電質538至蝕刻終止層114來圖案化產生密封環溝槽。密封環溝槽與記憶體裝置的一部分側向間隔開，記憶體裝置的此部分包括裝置部分930及具有金屬間介電質538的介面部分518。可使用電漿蝕刻製程(包括自由基電漿蝕刻、遠端電漿蝕刻、其他適合的電漿蝕刻製程、RIE、DRIE)來蝕刻密封環溝槽，諸如Cl 2、HBr、CF 4、CHF 3、CH 2F 2、CH 3F、C 4F 6、BCl 3、SF 6、H 2、NF 3的氣體源、其他適合蝕刻氣體源以及其組合可與諸如N 2、O 2、CO 2、SO 2、CO、CH 4、SiCl 4的鈍化氣體、其他適合鈍化氣體以及其組合一起使用。此外，對於電漿蝕刻製程，可使用諸如Ar、He、Ne的氣體、其他適合稀釋氣體及其組合物來稀釋氣體源及/或鈍化氣體。
做為非限制性示例，蝕刻製程中可使用10瓦至3000瓦的源功率、0瓦至3000瓦的偏壓功率、1毫托至5托的壓力及0 sccm至5000 sccm的蝕刻氣流。然而，需注意，亦考慮這些範圍之外的源功率、偏壓功率、壓力及流速。
形成密封環結構920可例如使用磊晶層生長製程而用連續形成的金屬材料或半導體材料填充密封環溝槽。金屬材料可選自由鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿、任何其他適合材料或其組合組成的群組。半導體材料可選自由矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、任何其他適合的材料或其組合組成的群組。在一些實施例中，密封環結構920可由與源極線902及位元線904相同的材料製成。在一些實施例中，密封環結構920可由不同於源極線902及位元線904的材料製成。
形成密封環結構920可藉由例如化學氣相沉積、物理氣相沉積、無電電鍍、電鍍、任何其他適合材料或其組合，而用上述列出的材料上覆溝槽。在一些實施例中，可執行控制沉積步驟以形成密封環結構920，使得當密封環結構920在z方向上的高度等於堆疊302的高度時，沉積步驟終止。在其他實施例中，可在形成密封環結構920之後執行化學機械拋光操作，以確保密封環結構920的頂表面與最頂層絕緣層136位於相同的X-Y平面中或者與最頂層絕緣層136的頂表面齊平。在其他實施例中，密封環結構920的頂表面可高於最頂層絕緣層136的頂表面。在一些其他實施例中，密封環結構920的頂表面可低於最頂層絕緣層136的頂表面。
在一些實施例中，第二密封環結構可由與第一密封環結構920相同的製程形成，第二密封環結構封裝第一密封環結構920且與其側向間隔開。第二密封環結構可用金屬間介電質538與第一密封環結構側向間隔開。形成第二密封環結構可例如使用磊晶層生長製程，而用連續形成的金屬材料或半導體材料填充溝槽部分。金屬材料可選自由鋁、鎢、氮化鎢、銅、鈷、銀、金、鉻、釕、鉑、鈦、氮化鈦、鉭、氮化鉭、鎳、鉿、任何其他適合材料或其組合組成的群組。半導體材料可選自由矽、鍺、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)、任何其他適合的材料或其組合所組成的群組。在一些實施例中，第二密封環結構可由與源極線902、位元線904及第一密封環結構920相同的材料製成。在一些實施例中，第二密封環結構可由不同於源極線902、位元線904及第一密封環結構920的材料製成。
對應於第2B圖的步驟230，第10圖是根據一些實施例的記憶體裝置300的透視圖，其中形成複數個字元線階梯狀通孔1002、複數個字元線通孔1004、複數個存取線通孔1006、複數個介面金屬路由1008、複數個裝置金屬路由1010及密封環金屬路由1012。
記憶體裝置300由裝置部分930(實質上類似於第1圖中的裝置部分116)及一或多個介面部分518(實質上類似於第1圖中的介面部分118)組成。字元線階梯狀通孔1002形成於介面部分518中且在字元線634的暴露部分上。字元線階梯狀通孔1002各自以對應高度(或深度)穿透金屬間介電質538，以落在個別字元線634上。舉例而言，多個字元線階梯狀通孔1002以第一高度垂直延伸，以落在位於第一階梯402的字元線634上；多個字元線階梯狀通孔1002以第二高度垂直延伸，以落在位於第二階梯404的字元線634上；多個字元線階梯狀通孔1002以第三高度垂直延伸，以落在位於第三階梯406的字元線634上；及多個字元線階梯狀通孔1002以第四高度垂直延伸，以落在位於第四階梯408的字元線634上。形成字元線階梯狀通孔1002藉由蝕刻金屬間介電質538以形成多個開口(這些開口在不同的階梯處暴露字元線634的多個部分)，且接著用金屬填充材料填充這些開口。金屬填充材料包括選自由鎢、銅、鈷、釕、鈦、鉭、任何其他適合材料或其組合組成的群組中的至少一種金屬材料。可藉由共形沉積方法沉積金屬填充材料，可以是例如化學氣相沉積、原子層沉積、無電電鍍、電鍍、任何其他適合方法或其組合。
在形成字元線階梯狀通孔1002的同時或之後，使用與字元線階梯狀通孔1002類似的方式形成字元線通孔1004。接下來，形成介面金屬路由1008以將字元線階梯狀通孔1002電性耦合至字元線通孔1004。各個介面金屬路由1008形成為水平導線，如第10圖中所示。類似於字元線階梯狀通孔1002，可經由雙鑲嵌或單鑲嵌製程形成此類介面金屬路由1008及字元線通孔1004，其中製程藉由形成延伸穿過金屬間介電質的一或多個水平及垂直溝槽且用金屬填充材料填充這些溝槽。金屬填充材料包括選自由鎢、銅、鈷、釕、鈦、鉭、任何其他適合材料或其組合組成的群組中的至少一種金屬材料。可藉由共形沉積方法沉積金屬填充材料，其可以是例如化學氣相沉積、原子層沉積、無電電鍍、電鍍、任何其他適合方法或其組合。
在形成字元線階梯狀通孔1002或字元線通孔1004的同時或之後，在裝置部分930中的源極線902及位元線904的暴露部分上形成存取線通孔1006。存取線通孔1006垂直延伸以落在對應的源極線902或位元線904上。使用與字元線階梯狀通孔1002類似的方式形成存取線通孔1006。接著，形成裝置金屬路由1010以電性耦合多個存取線通孔1006。在一些實施例中，可形成裝置金屬路由1010以沿y方向將多個源極線902耦合在一起。類似地，可形成裝置金屬路由1010以沿y方向耦合多個位元線904。各個裝置金屬路由1010形成為水平導線，如第10圖中所示。與字元線階梯狀通孔1002類似，可經由雙鑲嵌或單鑲嵌製程形成此類裝置金屬路由1010及存取線通孔1006，其中製程藉由形成延伸穿過金屬間介電質的一或多個水平及垂直溝槽且用金屬填充材料填充這些溝槽。金屬填充材料包括選自由鎢、銅、鈷、釕、鈦、鉭、任何其他適合材料或其組合組成的群組中的至少一種金屬材料。可藉由共形沉積方法沉積金屬填充材料，其可以是例如化學氣相沉積、原子層沉積、無電電鍍、電鍍、任何其他適合方法或其組合。
在形成字元線階梯狀通孔1002的同時或之後，可在密封環結構920的暴露部分上形成密封環金屬路由1012。密封環金屬路由1012可沿x方向及y方向兩者水平且連續地形成。在一些實施例中，密封環通孔可選擇性地形成以垂直延伸且落在密封環結構920上。與字元線階梯狀通孔1002類似，可藉由雙鑲嵌或單鑲嵌製程形成此類密封環金屬路由1012及密封環通孔，其中製程藉由形成延伸穿過金屬間介電質的一或多個水平或垂直溝槽且用金屬填充材料填充這些溝槽。金屬填充材料包括選自由鎢、銅、鈷、釕、鈦、鉭、任何其他適合材料或其組合組成的群組中的至少一種金屬材料。可藉由共形沉積方法沉積金屬填充材料，其可以是例如化學氣相沉積、原子層沉積、無電電鍍、電鍍、任何其他適合方法或其組合。
在形成字元線階梯狀通孔1002、字元線通孔1004、存取線通孔1006、介面金屬路由1008、裝置金屬路由1010及密封環金屬路由1012後，字元線634、源極線902、位元線904及密封環結構920中之各者可電性耦合至記憶體核心控制電路。記憶體核心控制電路可提供不同的偏壓電壓層級至字元線634、源極線902、位元線904、密封環結構920及任何其他後續密封環結構。
第11圖是根據一些實施例的示例記憶體裝置400的俯視圖，記憶體裝置400具有封裝多個記憶體陣列的單個密封環結構1120。
記憶體裝置400可由第2A圖至第2B圖的方法200形成。除了記憶體裝置400包括由密封環結構1120封裝的九個3D記憶體陣列1102以外，記憶體裝置400實質上類似於記憶體裝置300。相對地，記憶體裝置300包括一個3D記憶體陣列。
各個記憶體陣列1102包括由分別類似於記憶體裝置300的源極線902、位元線904、半導體通道802A至半導體通道802F、記憶體層702及字元線634的源極線、位元線、半導體通道的一部分、記憶體層及字元線的一部分形成的記憶體單元。各個記憶體陣列1102可藉由金屬間介電質1138在x方向及y方向上與另一個記憶體陣列側向間隔開。金屬間介電質1138實質上類似於金屬間介電質538。九個記憶體陣列1102可由密封環結構1120側向封裝，密封環結構1120實質上類似於記憶體裝置300的密封環結構920。密封環結構1120與3D記憶體陣列1102側向間隔開。應理解，由密封環結構920封裝的記憶體陣列1102的數目不限於九個，而可以是任意數目的記憶體陣列(例如1、3、5、7、8、9、10等)。
第12圖是根據一些實施例的示例記憶體裝置500的俯視圖，示例記憶體裝置500具有第一密封環結構1220及第二密封環結構1230。
記憶體裝置500由第2A圖至第2B圖的方法200形成。記憶體裝置500實質上類似於記憶體裝置300，但具有九個3D記憶體陣列1202及第二密封環結構1230。相對地，記憶體裝置300包括一個3D記憶體陣列及單個密封環結構。
各個記憶體陣列1202包括由分別類似於記憶體裝置300的源極線902、位元線904、半導體通道802A至半導體通道802F、記憶體層702及字元線634的源極線、位元線、半導體通道的一部分、記憶體層及字元線的一部分形成的記憶體單元。各個記憶體陣列1202可藉由金屬間介電質1238在x方向及y方向上與另一個記憶體陣列側向間隔開。金屬間介電質1238實質上類似於金屬間介電質538。九個記憶體陣列1202可由實質上類似於記憶體裝置300的密封環結構920的第一密封環結構1220側向封裝。第一密封環結構1220藉由金屬間介電質1238與3D記憶體陣列1202側向間隔開。九個記憶體陣列1202及第一密封環結構1220由第二密封環結構1230側向封裝，第二密封環結構1230由與記憶體裝置300的密封環結構920相同的製程形成。第二密封環結構1230藉由金屬間介電質1238與第一密封環結構1220側向間隔開。應理解，由第一密封環結構1220及第二密封環結構1230封裝的記憶體陣列1202的數目不限於九個，而可以是任意數目的記憶體陣列(例如1、3、5、7、8、9、10等)。在一些實施例中，可有兩個以上的密封環結構圍繞多個記憶體陣列，諸如3、4、5、6、7或更多密封環結構。
第13圖是根據一些實施例的示例記憶體裝置600的俯視圖，其中記憶體裝置600的第一部分1300A由第一密封環結構1320側向封裝，且記憶體裝置600的第二部分1300B由第二密封環結構1330(有時稱為第三密封環結構)側向封裝。
記憶體裝置600由第2A圖至第2B圖的方法200形成。記憶體裝置600實質上類似於記憶體裝置300，但具有第一部分1300A及第二部分1300B，其中各個部分含有九個3D記憶體陣列1302及記憶體陣列1304，以及兩個密封環結構。相對地，記憶體裝置300包括一個3D記憶體陣列的一部分及單個密封環結構。
記憶體裝置600的第一部分1300A包括至少一個記憶體陣列1302(繪示了九個記憶體陣列)。各個記憶體陣列1302是記憶體裝置600的第一裝置部分(例如，類似於第10圖的裝置部分930)。各個記憶體陣列包括由分別類似於記憶體裝置300的源極線902、位元線904、半導體通道802A至半導體通道802F、記憶體層702及字元線634的源極線、位元線、半導體通道的一部分、記憶體層及字元線的一部分形成的記憶體單元。記憶體單元彼此垂直分離。記憶體裝置600的第一部分1300A亦包括一或多個第一介面部分(例如，類似於第10圖的介面部分518)，其側向鄰接於(多個)第一裝置部分的一側。第一部分1300A由第一密封環結構1320側向封裝，第一密封環結構1320藉由金屬間介電質1338(例如，類似於記憶體裝置300的金屬間介電質538)與第一部分1300A側向間隔開。第一密封環結構1320實質上類似於記憶體裝置300的密封環結構920。
記憶體裝置600的第二部分1300B亦包括至少一個記憶體陣列1304(繪示了九個記憶體陣列)。各個記憶體陣列1304是記憶體裝置600的第二裝置部分(例如，類似於第10圖的裝置部分930)。各個記憶體陣列包括由分別類似於記憶體裝置300的源極線902、位元線904、半導體通道802A至半導體通道802F、記憶體層702及字元線634的源極線、位元線、半導體通道的一部分、記憶體層及字元線的一部分形成的記憶體單元。記憶體單元彼此垂直分離。記憶體裝置600的第二部分1300B亦包括一或多個第二介面部分(例如，類似於第10圖的介面部分518)，其側向鄰接於(多個)第二裝置部分的一側。第二部分1300B由第二密封環結構1330(有時稱為第三密封環結構)側向封裝，第二密封環結構1330藉由金屬間介電質1338(例如，類似於記憶體裝置300的金屬間介電質538)與第一部分1300A側向間隔開。第二密封環結構1330實質上類似於記憶體裝置300的密封環結構920。第一密封環結構1320及第二密封環結構1330彼此分離，且可藉由金屬間介電質1338保持距離。第一密封環結構1320及第二密封環結構1330可由彼此相同的材料以及與記憶體裝置600中的源極線及位元線相同的材料製成。
在一些實施例中，第一部分1300A及第二部分1300B可分別是單獨的記憶體裝置，諸如第一記憶體裝置及第二記憶體裝置。在這些實施例中，第一記憶體裝置包括形成類似於第一部分1300A的記憶體串的複數個記憶體單元，且第二記憶體裝置亦包括形成類似於第二部分1300B的記憶體串的複數個記憶體單元。第一記憶體裝置及第二記憶體裝置兩者均包括垂直延伸且耦合至記憶體單元的位元線及源極線。第一記憶體裝置包括第一密封環結構1320，且第二記憶體裝置包括第二密封環結構1330。
第14圖是根據一些實施例的示例記憶體裝置中記憶體陣列700的俯視圖，記憶體裝置中形成交錯記憶體單元。
記憶體陣列700由第2A圖至第2B圖的方法200形成。記憶體陣列700實質上類似於記憶體裝置300的裝置部分930，但具有交錯的記憶體單元。
記憶體陣列700包括源極線1402、位元線1404、記憶體層1412、半導體通道膜1422、內部間隔物1432、字元線1434及絕緣層1436，這些實質上分別類似於如第9圖中所見的記憶體裝置300的源極線902、位元線904、記憶體層702、半導體通道802A至半導體通道802F、內部間隔物822、字元線634及絕緣層136。在記憶體陣列700中，記憶體單元在x方向及y方向上均間隔開。在y方向上，記憶體單元以交錯的形式彼此間隔開。
第15A圖至第15D圖是根據一些實施例的示例記憶體裝置的俯視圖，記憶體裝置分別具有圓角記憶體單元、橢圓形記憶體單元、圓形記憶體單元及方形記憶體單元。
第15A圖至第15D圖中的記憶體單元由第2A圖至第2B圖的方法200形成。這些記憶體單元實質上類似於記憶體裝置300的記憶體單元，但具有非矩形的形狀。第15A圖至第15D圖中的各個記憶體單元包括源極線1502、位元線1504、記憶體層1512、半導體通道膜1522、內部間隔物1532及字元線1534，實質上分別類似於如第9圖中所示的記憶體裝置300的源極線902、位元線904、記憶體層702、半導體通道802A至半導體通道802F、內部間隔物822及字元線634。
第15A圖顯示了由源極線1502、位元線1504、記憶體層1512、半導體通道膜1522、內部間隔物1532及字元線1534組成的圓角矩形記憶體單元1510。第15B圖顯示由源極線1502、位元線1504、記憶體層1512、半導體通道膜1522、內部間隔物1532及字元線1534組成的橢圓形記憶體單元1520。第15C圖顯示由源極線1502、位元線1504、記憶體層1512、半導體通道膜1522、內部間隔物1532及字元線1534組成的圓形記憶體單元1530。第15D圖顯示由源極線1502、位元線1504、記憶體層1512、半導體通道膜1522、內部間隔物1532及字元線1534組成的方形記憶體單元1540。第15A圖至第15D圖示出了記憶體單元的形狀不限於矩形結構。應理解，所揭示的任何記憶體裝置中的記憶體單元不限於第15A圖至第15D圖中所揭示的形狀，且可以是任何適合的形狀。
在本公開的一個態樣中，揭示了一種製造記憶體裝置的方法。方法包括形成記憶體裝置的第一部分，第一部分包括第一裝置部分及一或多個第一介面部分，其中第一裝置部分包括複數個第一記憶體串。各個記憶體串包括彼此垂直分離的複數個第一記憶體單元。側向鄰接於第一裝置部分的一側的一或多個介面部分中之各者包括複數個第一字元線。方法進一步包括在第一裝置部分中形成複數個第一源極線及複數個第一位元線。方法進一步包括在形成複數個源極線及位元線的同時，形成側向封裝第一裝置部分及第一介面部分兩者的第一密封環結構。
在本公開的另一個態樣中，揭示了一種製造記憶體裝置的方法。方法包括形成第一記憶體裝置，第一記憶體裝置包括彼此垂直分離的複數個第一記憶體單元。方法進一步包括形成第二記憶體裝置，第二記憶體裝置包括彼此垂直分離的複數個記憶體單元。方法進一步包括同時形成垂直延伸且耦合至第一記憶體單元的複數個第一存取線、垂直延伸且耦合至第二記憶體單元的複數個第二存取線、側向封裝第一存取線及第一記憶體單元的第一密封環結構以及側向封裝第二存取線及第二記憶體單元的第二密封環結構。
在本公開的另一個態樣中，揭示了一種記憶體裝置。記憶體裝置包括垂直延伸穿過交替配置的字元線與絕緣層之堆疊的複數個記憶體串，其中複數個記憶體串中之各者包含彼此垂直分離的複數個記憶體單元。記憶體裝置進一步包括複數個位元線及複數個源極線，位元線和源極線各自沿對應的記憶體串垂直延伸。記憶體裝置進一步包括密封環結構，密封環結構側向封裝複數個記憶體串，但與堆疊分離。複數個位元線、複數個源極線及密封環結構由相同的材料形成。
前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開做為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
100:記憶體裝置 102:第一垂直部分 104:第二垂直部分 106:電晶體 108:互連結構 110:金屬化層級 112:通孔層 114:蝕刻終止層 116:裝置部分 118:介面部分 120:記憶體單元 122:隔離結構 124:源極線 126:位元線 128:內部間隔物 130:半導體通道 132:記憶體膜 134:字元線 136:絕緣層 138:金屬間介電質 140:密封環結構 200:方法 202,204,206,208,210,212,214,216,218,220,222,224,226,228,230:步驟 300:記憶體裝置 302:堆疊 334:犧牲層 400:記憶體裝置 402,404,406,408:階梯 500:記憶體裝置 518:介面部分 538:金屬間介電質 600:記憶體裝置 602:溝槽 634:字元線 650:黏著層 700:記憶體陣列 702:記憶體層 712:半導體通道層 722:絕緣層 732:第一裝置區段 802A,802B,802C,802D,802E,802F:半導體通道 810:記憶體單元 812:隔離結構 822:內部間隔物 902:源極線 904:位元線 920:密封環結構 930:裝置部分 1002:字元線階梯狀通孔 1004:字元線通孔 1006:存取線通孔 1008:介面金屬路由 1010:裝置金屬路由 1012:密封環金屬路由 1102:記憶體陣列 1120:密封環結構 1138:金屬間介電質 1202:記憶體陣列 1220:第一密封環結構 1230:第二密封環結構 1238:金屬間介電質 1300A:第一部分 1300B:第二部分 1302:記憶體陣列 1304:記憶體陣列 1320:第一密封環結構 1330:第二密封環結構 1338:金屬間介電質 1402:源極線 1404:位元線 1412:記憶體層 1422:半導體通道膜 1432:內部間隔物 1434:字元線 1436:絕緣層 1502:源極線 1504:位元線 1510:圓角矩形記憶體單元 1512:記憶體層 1520:橢圓形記憶體單元 1522:半導體通道膜 1530:圓形記憶體單元 1532:內部間隔物 1534:字元線 1540:方形記憶體單元 L C:長度 x,y,z:方向
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。 第1圖是根據一些實施例的記憶體裝置之透視圖。 第2A圖至第2B圖是根據一些實施例的用於形成記憶體裝置的方法之示例流程圖。 第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、及第10圖繪示根據一些實施例的在各種製造階段期間藉由第2A圖至第2B圖的方法所製作的示例記憶體裝置(或示例記憶體裝置的一部分)之透視圖。 第11圖繪示根據一些實施例的具有單個密封環結構的示例記憶體裝置之俯視圖。 第12圖繪示根據一些實施例的具有兩個密封環結構的示例記憶體裝置之俯視圖。 第13圖繪示根據一些實施例的示例記憶體裝置之俯視圖，此示例記憶體裝置具有包括第一密封環結構的第一記憶體裝置部分及包括第二密封環結構的第二記憶體裝置部分。 第14圖繪示根據一些實施例的具有交錯記憶體單元的示例記憶體裝置的俯視圖。 第15A圖至第15D圖分別繪示根據一些實施例的具有圓角矩形記憶體單元、橢圓形記憶體單元、圓形記憶體單元及方形記憶體單元的示例記憶體裝置的俯視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:記憶體裝置
102:第一垂直部分
104:第二垂直部分
106:電晶體
108:互連結構
110:金屬化層級
112:通孔層
114:蝕刻終止層
116:裝置部分
118:介面部分
120:記憶體單元
122:隔離結構
124:源極線
126:位元線
128:內部間隔物
130:半導體通道
132:記憶體膜
134:字元線
136:絕緣層
138:金屬間介電質
140:密封環結構
x,y,z:方向

Claims (20)

  1. 一種製造記憶體裝置的方法，包括： 形成一記憶體裝置的一第一部分，該第一部分包括一第一裝置部分及一或多個第一介面部分，其中該第一裝置部分包括複數個第一記憶體串，各該第一記憶體串包括彼此垂直分離的複數個第一記憶體單元，且其中側向鄰接於該第一裝置部分的一側的該或該些第一介面部分中之各者包括複數個第一字元線； 在該第一裝置部分中形成複數個第一源極線及複數個第一位元線；及 在形成該些第一源極線及該些第一位元線的同時，形成一第一密封環結構側向封裝該第一裝置部分及該第一介面部分兩者。
  2. 如請求項1所述之方法，其中該些第一源極線、該些第一位元線及該第一密封環結構各者實質上由連續形成之一金屬材料所組成。
  3. 如請求項1所述之方法，其中該些第一源極線、該些第一位元線及該第一密封環結構各者實質上由連續形成之一半導體材料所組成。
  4. 如請求項1所述之方法，其中該第一密封環結構藉由一金屬間介電質材料與該記憶體裝置的該第一部分側向間隔開。
  5. 如請求項1所述之方法，同時形成該些第一源極線、該些第一位元線及該第一密封環結構進一步包括形成一第二密封環結構側向封裝該第一密封環結構。
  6. 如請求項5所述之方法，其中該第二密封環由與該些第一源極線、該些第一位元線及該第一密封環結構相同的材料所形成。
  7. 如請求項1所述之方法，其中在形成該記憶體裝置的該第一部分之前，進一步包括： 在一基板上方形成複數個電晶體；及 在該些電晶體上方形成複數個金屬化層級，其中該些金屬化層級中之各者包括複數個互連結構電性耦合至該些電晶體中之一或多者。
  8. 如請求項7所述之方法，其中形成該記憶體裝置的該第一部分進一步包括： 在該些金屬化層級中的一最頂層上方形成一堆疊，該堆疊包括交替設置於彼此頂部上的多個絕緣層與多個犧牲層； 圖案化該堆疊的一部分，使該堆疊具有沿該堆疊的該部分的至少一側的一階梯狀輪廓；及 替換該些犧牲層的多個部分以形成具有該階梯狀輪廓的該些第一字元線，其中各該第一字元線側向延伸穿過該堆疊的該部分。
  9. 如請求項8所述之方法，其中形成該記憶體裝置的該第一部分進一步包括： 形成複數個第一記憶體層，各該第一記憶體層垂直延伸穿過該堆疊的該部分；及 形成複數個第一半導體通道膜，各該第一半導體通道膜垂直延伸穿過該堆疊的該部分，其中各該第一半導體通道經由該些第一記憶體層之對應一者耦合至該些第一字元線之對應一者，以部分形成該些第一記憶體串之一者。
  10. 如請求項9所述之方法，其中各該第一源極線接觸該些第一半導體通道膜之對應一者，且各該第一位元線接觸該些第一半導體通道膜之對應一者。
  11. 如請求項1所述之方法，進一步包括： 形成該記憶體裝置的一第二部分，該第二部分包括一第二裝置部分及一或多個第二介面部分，其中該第二裝置部分包括複數個第二記憶體串，各該第二記憶體串包括彼此垂直分離的複數個第二記憶體單元，且其中側向鄰接於該第二裝置部分的一側的該或該些第二介面部分中之各者包括複數個第二字元線；及 在形成該些第一源極線、該些第一位元線及該第一密封環結構的同時，形成在該第二裝置部分中的複數個第二源極線和複數個第二位元線，以及形成一第三密封環結構側向封裝該第二裝置部分及該第二介面部分兩者。
  12. 如請求項11所述之方法，其中該第一密封環結構與該第三密封環結構彼此分離。
  13. 一種製造記憶體裝置的方法，包括： 形成一第一記憶體裝置，該第一記憶體裝置包括彼此垂直分離的複數個第一記憶體單元； 形成一第二記憶體裝置，該第二記憶體裝置包括彼此垂直分離的複數個第二記憶體單元；及 同時形成垂直延伸且耦合至該些第一記憶體單元的複數個第一存取線、垂直延伸且耦合至該些第二記憶體單元的複數個第二存取線、側向封裝該些第一存取線及該些第一記憶體單元的一第一密封環結構，以及側向封裝該些第二存取線及該些第二記憶體單元的一第二密封環結構。
  14. 如請求項13所述之方法，其中該些第一存取線、該些第二存取線、該第一密封環結構及該第二密封環結構各者實質上由連續形成之一金屬材料所組成。
  15. 如請求項13所述之方法，其中該些第一存取線、該些第二存取線、該第一密封環結構及該第二密封環結構各者實質上由連續形成之一半導體材料所組成。
  16. 如請求項13所述之方法，其中在形成該第一記憶體裝置及該第二記憶體裝置之前，進一步包括： 在一基板上方形成複數個電晶體；及 在該些電晶體上方形成複數個金屬化層級，其中該些金屬化層級中之各者包括複數個互連結構； 其中該第一記憶體裝置及該第二記憶體裝置各者經由該些互連結構之對應者耦合至該些電晶體中之一或多者。
  17. 如請求項13所述之方法，其中該第一密封環結構與該第一記憶體裝置側向分離，該第二密封環結構與該第二記憶體裝置側向分離，且其中該第一密封環結構與該第二密封環結構彼此側向分離。
  18. 一種記憶體裝置，包括： 複數個記憶體串，垂直延伸穿過交替配置的多個字元線與多個絕緣層之一堆疊，其中該些記憶體串中之各者包括彼此垂直分離的複數個記憶體單元； 複數個位元線及複數個源極線，該些位元線及該些源極線中之各者沿該些記憶體串之對應一者垂直延伸；及 一密封環結構，側向封裝該些記憶體串，但與該堆疊分離； 其中該些位元線、該些源極線及該密封環結構由相同的一材料所形成。
  19. 如請求項18所述之記憶體裝置，其中該些源極線、該些位元線及該密封環結構各者實質上由連續形成之一金屬材料所組成。
  20. 如請求項18所述之記憶體裝置，其中該些源極線、該些位元線及該密封環結構各者實質上由連續形成之一半導體材料所組成。
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