JP2022136608A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の歩留まりを向上させる。【解決手段】実施形態の半導体記憶装置は、基板２０と、ソース線ＳＬと、複数のワード線ＷＬと、ピラーＭＰと、第１コンタクトＣ０と、を含む。ソース線ＳＬは、基板２０の上方に設けられる。複数のワード線ＷＬは、ソース線ＳＬの上方で、基板２０の表面と交差する第１方向に互いに離れて設けられる。ピラーＭＰは、第１方向に延伸して設けられる。ピラーＭＰの底部が、ソース線ＳＬに達している。ピラーＭＰと複数のワード線ＷＬとの交差部分が、それぞれメモリセルとして機能する。第１コンタクトＣ０は、基板の上に設けられる。第１コンタクトＣ０は、ソース線ＳＬと基板２０との間に接続されたダイオードとして機能する部分を有する。ダイオードは、ソース線から基板に向かって逆方向に電気的に接続される。【選択図】図１１

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１９－１６０９２２号公報 特開２０１９－１１４６９８号公報 米国特許出願公開第２０１８／０２４７９５１号明細書
半導体記憶装置の歩留まりを向上させる。
実施形態の半導体記憶装置は、基板と、ソース線と、複数のワード線と、ピラーと、第１コンタクト部と、を含む。ソース線は、基板の上方に設けられる。複数のワード線は、ソース線の上方で、基板の表面と交差する第１方向に互いに離れて設けられる。ピラーは、第１方向に延伸して設けられる。ピラーの底部が、ソース線に達している。ピラーと複数のワード線との交差部分が、それぞれメモリセルとして機能する。第１コンタクト部は、基板の上に設けられる。第１コンタクト部は、ソース線と基板との間に接続される。第１コンタクト部の内部、又は第１コンタクト部に対してソース線に含まれる導電体層が接触する部分に、ソース線から基板に向かって逆方向に電気的に接続され、ダイオードとして機能する部分を有する。
第１実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置のコア領域における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置のメモリ領域における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置のメモリ領域における断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置の引出領域及びコンタクト領域における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置の引出領域及びコンタクト領域における断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図。 第１実施形態に係る半導体記憶装置のソース線ＳＬを含む配線層における平面レイアウトの一例を示す平面図。 第１実施形態に係る半導体記憶装置のメモリ領域、コンタクト領域及び壁領域における断面構造の一例を示す、図１０のＸＩ－ＸＩ線に沿った断面図。 第１実施形態に係る半導体記憶装置の除電コンタクト部とコンタクト部とを含む断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第１実施形態の第１変形例に係る半導体記憶装置の除電コンタクト部を含む断面構造の一例を示す断面図。 第１実施形態の第２変形例に係る半導体記憶装置の除電コンタクト部を含む断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置のソース線ＳＬを含む配線層における平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体記憶装置におけるブリッジ部の平面レイアウトの一例を示す平面図。 第２実施形態に係る半導体記憶装置のメモリ領域、コンタクト領域及び壁領域における断面構造の一例を示す、図３６のＸＸＸＶＩＩＩ－ＸＸＸＶＩＩＩ線に沿った断面図。 第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第２実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 第２実施形態の第１変形例に係る半導体記憶装置におけるブリッジ部の平面レイアウトの一例を示す平面図。 第２実施形態の第１変形例に係る半導体記憶装置における除電コンタクト部の断面構造の一例を示す、図５０のＬＩ－ＬＩ線に沿った断面図。 第２実施形態の第２変形例に係る半導体記憶装置における除電コンタクト部の断面構造の一例を示す断面図。 第２実施形態の第３変形例に係る半導体記憶装置における除電コンタクト部の断面構造の一例を示す断面図。 第２実施形態の第４変形例に係る半導体記憶装置における除電コンタクト部の断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字等は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［１］第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
［１－１］半導体記憶装置１の構成
［１－１－１］半導体記憶装置１の全体構成
図１は、第１実施形態に係る半導体記憶装置１の構成例を示すブロック図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明された半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１－１－２］メモリセルアレイ１０の回路構成
図２は、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴＤ及びＳＴＳを含んでいる。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴＤ及びＳＴＳのそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴＤのドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴＤのソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴＳのドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ３に接続される。ストリングユニットＳＵ４内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ４に接続される。複数の選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに接続される。
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明された構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴＤ及びＳＴＳの個数は、それぞれ任意の個数でも良い。
［１－１－３］メモリセルアレイ１０の構造
以下に、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために、構成の図示が適宜省略されている。
（半導体記憶装置１の平面レイアウト）
図３は、第１実施形態に係る半導体記憶装置１の平面レイアウトの一例を示す平面図である。図３に示すように、半導体記憶装置１の平面レイアウトは、例えばコア領域ＣＲ１、ＣＲ２、ＣＲ３及びＣＲ４、壁領域ＷＲ、カーフ領域ＫＲ、コンタクト領域Ｃ３Ｔ、並びに端部領域ＥＲに分けられる。
コア領域ＣＲ１、ＣＲ２、ＣＲ３及びＣＲ４のそれぞれは、例えば半導体基板２０の中央近傍に設けられた矩形の領域である。コア領域ＣＲ１～ＣＲ４は、例えばマトリクス状に配置される。具体的には、コア領域ＣＲ１及びＣＲ２が、Ｙ方向に隣り合っている。コア領域ＣＲ３及びＣＲ４が、Ｙ方向に隣り合っている。コア領域ＣＲ１及びＣＲ２が、それぞれコア領域ＣＲ３及びＣＲ４とＸ方向に隣り合っている。各コア領域ＣＲには、メモリセルアレイ１０が配置される。コア領域ＣＲの形状及び個数は、自由に設計され得る。各コア領域ＣＲは、少なくとも壁領域ＷＲに囲まれていれば良い。
壁領域ＷＲは、コア領域ＣＲ１～ＣＲ４の外周を囲むように設けられた四角環状の領域である。壁領域ＷＲには、後述される封止部材ＥＳｎ及びＥＳｐが配置される。壁領域ＷＲは、複数のコア領域ＣＲをまとめて囲むように設けられても良いし、コア領域ＣＲ毎に設けられても良い。壁領域ＷＲに囲まれた領域には、ロウデコーダモジュール１５やセンスアンプモジュール１６等の周辺回路が配置される。尚、周辺回路は、メモリセルアレイ１０とＺ方向に重なって配置された部分を有する。
コンタクト領域Ｃ３Ｔは、壁領域ＷＲに囲まれ、且つコア領域ＣＲ１～ＣＲ４を除いた領域である。コンタクト領域Ｃ３Ｔには、例えばメモリセルアレイ１０と周辺回路との間を接続するためのコンタクトが配置される。例えば、ロウデコーダモジュール１５は、コンタクト領域Ｃ３Ｔに設けられたコンタクトを介して、メモリセルアレイ１０内の配線（ワード線ＷＬ等）と電気的に接続される。
カーフ領域ＫＲは、壁領域ＷＲの外周を囲むように設けられた四角環状の領域であり、半導体基板２０の最外周と接している。カーフ領域ＫＲには、例えば半導体記憶装置１の製造時に使用されるアライメントマークや、ガードリング等が設けられる。カーフ領域ＫＲ内の構造体は、ウエハ上に複数形成された半導体記憶装置１をチップ毎に切り分けるダイシング工程によって除去されても良い。
端部領域ＥＲは、カーフ領域ＫＲと壁領域ＷＲとの間の領域である。壁領域ＷＲとカーフ領域ＫＲとの間は、端部領域ＥＲを介して離れている。
図４は、第１実施形態に係る半導体記憶装置１のコア領域ＣＲにおける平面レイアウトの一例を示す平面図である。図４は、メモリセルアレイ１０に含まれた４つのブロックＢＬＫ０～ＢＬＫ３に対応する領域を表示している。図４に示すように、コア領域ＣＲは、例えば、Ｘ方向において、メモリ領域ＭＡ、並びに引出領域ＨＡ１及びＨＡ２に分割される。また、メモリセルアレイ１０は、複数のスリットＳＬＴ及びＳＨＥを含んでいる。
メモリ領域ＭＡは、複数のＮＡＮＤストリングＮＳを含んでいる。メモリ領域ＭＡは、引出領域ＨＡ１及びＨＡ２によって、Ｘ方向に挟まれている。引出領域ＨＡ１及びＨＡ２のそれぞれは、積層配線（例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳ）と、ロウデコーダモジュール１５との間の接続に使用される領域である。
複数のスリットＳＬＴは、それぞれがＸ方向に沿って延伸して設けられた部分を有し、Ｙ方向に並んでいる。各スリットＳＬＴは、Ｘ方向においてメモリ領域ＭＡ並びに引出領域ＨＡ１及びＨＡ２を横切っている。また、各スリットＳＬＴは、例えば、絶縁体や板状のコンタクトが埋め込まれた構造を有している。そして、各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。
複数のスリットＳＨＥは、それぞれがＸ方向に沿って延伸して設けられた部分を有し、Ｙ方向に並んでいる。本例では、４つのスリットＳＨＥが、隣り合うスリットＳＬＴの間のそれぞれに配置されている。各スリットＳＨＥは、Ｘ方向においてメモリ領域ＭＡを横切り、各スリットＳＨＥの一端が引出領域ＨＡ１に含まれ、他端が引出領域ＨＡ２に含まれる。また、各スリットＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。そして、各スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を分断している。
以上で説明されたメモリセルアレイ１０の平面レイアウトでは、スリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。また、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。そして、メモリセルアレイ１０には、例えば図４に示されたレイアウトが、Ｙ方向に繰り返し配置される。
尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合うスリットＳＬＴの間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。
（メモリ領域ＭＡにおける半導体記憶装置１の構造）
図５は、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＡにおける平面レイアウトの一例を示す平面図である。図５は、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を表示している。図５に示すように、半導体記憶装置１は、メモリ領域ＭＡにおいて、例えば、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬをさらに含んでいる。また、各スリットＳＬＴが、コンタクトＬＣ及びスペーサＳＰを含んでいる。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。
複数のビット線ＢＬは、それぞれがＹ方向に延伸して設けられた部分を有し、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置されている。本例では、２つのビット線ＢＬが、１つのメモリピラーＭＰと重なるように配置されている。メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１つのビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
例えば、スリットＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、図５を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
コンタクトＬＣは、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、コンタクトＬＣの側面に設けられた絶縁体である。コンタクトＬＣは、スペーサＳＰによって挟まれている。コンタクトＬＣと、当該コンタクトＬＣとＹ方向に隣り合う導電体（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）との間は、スペーサＳＰによって離隔及び絶縁される。スペーサＳＰは、例えば酸化膜である。
図６は、第１実施形態に係る半導体記憶装置１のメモリ領域ＭＡにおける断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。図６に示すように、半導体記憶装置１は、メモリ領域ＭＡにおいて、例えば、半導体基板２０、導電体層２１～２５、絶縁体層３０～３７をさらに含んでいる。以下に、メモリ領域ＭＡにおける半導体記憶装置１の構造の詳細について説明する。
半導体基板２０は、例えばＰ型の半導体基板である。半導体基板２０の上に、絶縁体層３０が設けられる。絶縁体層３０は、ロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する回路を含む。例えば、絶縁体層３０は、導電体層４０～４３及びコンタクトＣ０～Ｃ２を含み得る。導電体層４０は、ゲート絶縁膜を介して、半導体基板２０の上に設けられる。導電体層４０は、メモリセルアレイ１０の下に設けられたトランジスタのゲート電極として機能する。複数のコンタクトＣ０は、導電体層４０の上と、半導体基板２０の上とのそれぞれに設けられる。半導体基板２０の上に設けられたコンタクトＣ０は、半導体基板２０に設けられた不純物拡散領域（図示せず）に接続される。コンタクトＣ０の上に、導電体層４１が設けられる。導電体層４１の上に、コンタクトＣ１が設けられる。コンタクトＣ１の上に、導電体層４２が設けられる。導電体層４２の上に、コンタクトＣ２が設けられる。コンタクトＣ２の上に、導電体層４３が設けられる。
絶縁体層３０の上に、絶縁体層３１が設けられる。絶縁体層３１は、例えば窒化シリコンを含む。絶縁体層３１は、例えばメモリセルアレイ１０の積層構造を形成するための熱工程において発生する水素が、半導体基板２０の上に設けられたトランジスタに侵入することを抑制する。絶縁体層３１は、バリア膜と呼ばれても良い。
絶縁体層３１の上に、絶縁体層３２が設けられる。絶縁体層３２の上に、導電体層２１が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含む。
導電体層２１の上に、絶縁体層３３が設けられる。絶縁体層３３の上に、導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含む。
導電体層２２の上に、絶縁体層３４及び導電体層２３が交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、例えばタングステンを含む。
最上層の導電体層２３の上に、絶縁体層３５が設けられる。絶縁体層３５の上に、導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含む。
導電体層２４の上に、絶縁体層３６が設けられる。絶縁体層３６の上に、導電体層２５が設けられる。導電体層２５は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層２５が、Ｘ方向に沿って配列している。導電体層２５は、例えば銅を含む。
導電体層２５の上に、絶縁体層３７が設けられる。絶縁体層３７は、メモリセルアレイ１０と、ロウデコーダモジュール１５及びセンスアンプモジュール１６とを接続するための回路等を含む。例えば、絶縁体層３７は、導電体層４４及び４５を含み得る。導電体層４４は、導電体層２５よりも上層且つ導電体層２５から離れて設けられる。導電体層４５は、導電体層４４よりも上層且つ導電体層４４から離れて設けられる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、絶縁体層３３～３５、及び導電体層２２～２４を貫通している。メモリピラーＭＰの底部は、導電体層２１に達している。メモリピラーＭＰと導電体層２２とが交差した部分が、選択トランジスタＳＴＳとして機能する。メモリピラーＭＰと１つの導電体層２３とが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差した部分が、選択トランジスタＳＴＤとして機能する。
また、メモリピラーＭＰの各々は、例えば、コア部材５０、半導体層５１、積層膜５２を含む。コア部材５０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材５０の上端は、導電体層２４よりも上層に含まれ、コア部材５０の下端は、導電体層２１が設けられた配線層に含まれる。半導体層５１は、コア部材５０の周囲を覆っている。半導体層５１の一部が、メモリピラーＭＰの側面を介して、導電体層２１に接触している。積層膜５２は、半導体層５１と導電体層２１とが接触した部分を除いて、半導体層５１の側面及び底面を覆っている。コア部材５０は、酸化シリコン等の絶縁体を含む。半導体層５１は、例えばシリコンを含む。
メモリピラーＭＰ内の半導体層５１の上に、柱状のコンタクトＣＶが設けられる。図示された領域には、６つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶが表示されている。メモリ領域ＭＡにおいて、スリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上には、１つの導電体層２５、すなわち１つのビット線ＢＬが接触している。１つの導電体層２５には、スリットＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。つまり、導電体層２５の各々には、隣り合うスリットＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２つのスリットＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って設けられた部分を有し、導電体層２２～２４及び絶縁体層３３～３５を分断している。スリットＳＬＴ内のコンタクトＬＣは、スリットＳＬＴに沿って設けられる。コンタクトＬＣの上端の一部は、絶縁体層３６と接触している。コンタクトＬＣの下端は、導電体層２１と接触している。コンタクトＬＣは、例えばソース線ＳＬの一部として使用される。スペーサＳＰは、コンタクトＬＣと導電体層２２～２４との間に少なくとも設けられる。コンタクトＬＣと、導電体層２２～２４との間は、スペーサＳＰによって離隔及び絶縁される。
スリットＳＨＥは、例えばＸＺ平面に沿って設けられた部分を有し、少なくとも導電体層２４を分断している。スリットＳＨＥの上端は、絶縁体層３６と接触している。スリットＳＨＥの下端は、絶縁体層３５と接触している。スリットＳＨＥは、酸化シリコン等の絶縁体を含んでいる。スリットＳＨＥの上端とスリットＳＬＴの上端とは、揃っていても良いし、揃っていなくても良い。また、スリットＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。
以下では、導電体層４１、４２及び４３が設けられた配線層のことを、それぞれ“Ｄ０”、“Ｄ１”及び“Ｄ２”と呼ぶ。半導体基板２０に接続されたコンタクトＣ０並びにさらにその上に設けられた導電体層４１・・・、及びコンタクトＣ１・・・等のことを、“コンタクト部ＣＰ”とも呼ぶ。導電体層２５、４４及び４５が設けられた配線層のことを、それぞれ“Ｍ０”、“Ｍ１”及び“Ｍ２”と呼ぶ。
図７は、第１実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図である。図７は、半導体基板２０の表面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を表示している。図７に示すように、積層膜５２は、例えば、トンネル絶縁膜５３、絶縁膜５４、及びブロック絶縁膜５５を含む。
導電体層２３を含む断面において、コア部材５０は、メモリピラーＭＰの中央部分に設けられる。半導体層５１は、コア部材５０の側面を囲っている。トンネル絶縁膜５３は、半導体層５１の側面を囲っている。絶縁膜５４は、トンネル絶縁膜５３の側面を囲っている。ブロック絶縁膜５５は、絶縁膜５４の側面を囲っている。導電体層２３は、ブロック絶縁膜５５の側面を囲っている。トンネル絶縁膜５３及びブロック絶縁膜５５の各々は、例えば酸化シリコンを含んでいる。絶縁膜５４は、例えば窒化シリコンを含んでいる。
以上で説明された各メモリピラーＭＰにおいて、半導体層５１が、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳのチャネル（電流経路）として使用される。絶縁膜５４が、メモリセルトランジスタＭＴの電荷蓄積層として使用される。半導体記憶装置１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳをオンさせることによって、ビット線ＢＬとコンタクトＬＣとの間でメモリピラーＭＰを介した電流を流すことが出来る。
（引出領域ＨＡ１及びコンタクト領域Ｃ３Ｔにおける半導体記憶装置１の構造）
図８、第１実施形態に係る半導体記憶装置１の引出領域ＨＡ１及びコンタクト領域Ｃ３Ｔにおける平面レイアウトの一例を示す平面図である。図８は、引出領域ＨＡ１内で隣り合うブロックＢＬＫｅ及びＢＬＫｏに対応する領域と、メモリ領域ＭＡ及びコンタクト領域Ｃ３Ｔの一部とを表示している。“ＢＬＫｅ”は、偶数番号のブロックＢＬＫに対応している。“ＢＬＫｏ”は、奇数番号のブロックＢＬＫに対応している。
図８に示すように、半導体記憶装置１は、引出領域ＨＡ１において複数のコンタクトＣＣを含み、コンタクト領域Ｃ３Ｔにおいて複数のコンタクトＣ３を含んでいる。コンタクトＣＣは、メモリセルアレイ１０に設けられた導電体層２２～２４のいずれかに接続される。コンタクトＣ３は、例えば、コンタクトＣＣと、ロウデコーダモジュール１５との間の接続に使用される。
また、引出領域ＨＡ１において、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、上層の配線層（導電体層）と重ならない部分（テラス部分）を有している。本例では、選択ゲート線ＳＧＤのテラス部分が複数設けられている。
引出領域ＨＡ１において、上層の配線層と重ならない部分の形状は、階段(step)、段丘(terrace)、畦石(rimstone)等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間に、それぞれ段差が設けられる。本例では、Ｘ方向に段差を有する階段構造が、選択ゲート線ＳＧＳの端部と、ワード線ＷＬ０～ＷＬ７の端部と、選択ゲート線ＳＧＤの端部とによって形成されている。
引出領域ＨＡ１とブロックＢＬＫｅとが重なる領域では、複数のコンタクトＣＣが、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれのテラス部分の上に、それぞれ設けられる。そして、引出領域ＨＡ１とブロックＢＬＫｏとが重なる領域では、積層配線に対するコンタクトＣＣが省略される。
図示が省略されているが、引出領域ＨＡ２とブロックＢＬＫｏとが重なる領域では、複数のコンタクトＣＣが、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれのテラス部分の上に、それぞれ設けられる。そして、引出領域ＨＡ２とブロックＢＬＫｅとが重なる領域では、積層配線に対するコンタクトＣＣが省略される。
つまり、第１実施形態に係る半導体記憶装置１において、引出領域ＨＡ２におけるブロックＢＬＫｏの平面レイアウトは、引出領域ＨＡ１におけるブロックＢＬＫｅの構造をＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様である。引出領域ＨＡ２におけるブロックＢＬＫｅの平面レイアウトは、引出領域ＨＡ１におけるブロックＢＬＫｏの構造をＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様である。
図９は、第１実施形態に係る半導体記憶装置１の引出領域ＨＡ１及びコンタクト領域Ｃ３Ｔにおける断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図である。図９に示すように、半導体記憶装置１は、コンタクト領域Ｃ３Ｔにおいて、導電体層２７をさらに含んでいる。メモリセルアレイ１０に対応する積層配線構造の端部が、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれの端部によって、階段状に設けられている。
複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれのテラス部分の上に、それぞれ設けられる。各コンタクトＣＣの上には、１つの導電体層２６が設けられる。導電体層２６は、例えば、導電体層２５と同じ配線層に含まれる。導電体層２６の上には、コンタクトＶ０が設けられる。図９には、複数のコンタクトＶ０のうち選択ゲート線ＳＧＳに対応するコンタクトＶ０が表示されている。コンタクトＶ０の上には、導電体層４４が設けられる。
コンタクトＣ３は、導電体層４３の上に設けられ、絶縁体層３１、３２及び３６を貫通している。コンタクトＣ３の上には、導電体層２７が設けられる。図９には、複数の導電体層２７及びコンタクトＣ３の組のうち選択ゲート線ＳＧＳに関連付けられた１つの導電体層２７及びコンタクトＣ３の組が表示されている。導電体層２７は、導電体層２６と同じ配線層に含まれる。選択ゲート線ＳＧＳに関連付けられた導電体層２７の上には、コンタクトＶ０が設けられる。コンタクトＶ０の上には、導電体層４４が設けられる。
これにより、選択ゲート線ＳＧＳに対応する導電体層２２が、１組のコンタクトＣＣ及びＣ３を介して、絶縁体層３１よりも下層に設けられたトランジスタに電気的に接続される。メモリセルアレイ１０に対応する積層配線構造に含まれた導電体層２３及び２４も、導電体層２２と同様に、１組のコンタクトＣＣ及びＣ３を介して、絶縁体層３１よりも下層に設けられたトランジスタに電気的に接続される。つまり、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれが、対応するコンタクトＣＣ及びＣ３の組を介してロウデコーダモジュール１５に電気的に接続される。
尚、半導体記憶装置１は、引出領域ＨＡ１及びＨＡ２の少なくとも一方に配置されたコンタクトＣＣから、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれに電圧が印加され得る構成を有していれば良い。各配線層には、引出領域ＨＡ１と、引出領域ＨＡ２とのそれぞれにコンタクトＣＣが接続されても良い。この場合、例えばワード線ＷＬは、引出領域ＨＡ１内のコンタクトＣＣと引出領域ＨＡ２内のコンタクトＣＣとの両方から電圧が印加される。また、引出領域ＨＡは、メモリ領域ＭＡの中間部分に挿入されても良い。この場合、例えばワード線ＷＬは、メモリセルアレイ１０の積層配線構造を貫通するコンタクトを介して、絶縁体層３１よりも下層に設けられたトランジスタに電気的に接続される。
（ソース線ＳＬを含む配線層における半導体記憶装置１の構造）
図１０は、第１実施形態に係る半導体記憶装置のソース線ＳＬを含む配線層における構造の一例を示す平面図である。図１０は、図３に示された第１実施形態に係る半導体記憶装置１の平面レイアウトと同じ領域を示している。図１０に示すように、半導体記憶装置１は、ソース線ＳＬを含む配線層において、導電部ＤＰ、複数の分断部ＫＣ、並びに封止部材ＥＳｎ及びＥＳｐを含んでいる。
導電部ＤＰは、例えば、コア領域ＣＲ、壁領域ＷＲ、及びカーフ領域ＫＲの全面に設けられる。導電部ＤＰは、半導体記憶装置１の製造時に生じ得るアーキングの影響を抑制する電流経路として使用される。コア領域ＣＲ内の導電部ＤＰは、ソース線ＳＬの一部としても使用される。導電部ＤＰは、例えば、複数のブリッジ部ＢＲｏと複数のブリッジ部ＢＲｉとを有している。
ブリッジ部ＢＲｏは、例えばＹ方向に延伸して設けられる。ブリッジ部ＢＲｏでは、コア領域ＣＲ１内の導電部ＤＰと壁領域ＷＲ内の導電部ＤＰとが接続され、壁領域ＷＲ内の導電部ＤＰとカーフ領域ＫＲ内の導電部ＤＰとが接続される。本例では、２つのブリッジ部ＢＲｏが、コア領域ＣＲ１及びＣＲ３のそれぞれに対応して設けられている。ブリッジ部ＢＲｏにおいて、コア領域ＣＲ内の導電部ＤＰと壁領域ＷＲ内の導電部ＤＰとを接続している部分と、壁領域ＷＲ内の導電部ＤＰとカーフ領域ＫＲ内の導電部ＤＰとを接続している部分との配置は、自由に設計され得る。
ブリッジ部ＢＲｉは、例えばＹ方向に延伸して設けられる。ブリッジ部ＢＲｉでは、Ｙ方向に隣り合うコア領域ＣＲのそれぞれの導電部ＤＰが接続される。本例では、２つのブリッジ部ＢＲｉが、コア領域ＣＲ１及びＣＲ２の間に設けられている。同様に、２つのブリッジ部ＢＲｉが、コア領域ＣＲ３及びＣＲ４の間に設けられている。ブリッジ部ＢＲｉに接続された２つのコア領域ＣＲの少なくとも一方が、ブリッジ部ＢＲｏに直接的に又は間接的に接続されていることが好ましい。
尚、各コア領域ＣＲには、少なくとも１つのブリッジ部ＢＲｏ又はＢＲｉが接続されていることが好ましい。各コア領域ＣＲに接続されるブリッジ部ＢＲの数は、自由に設計され得る。半導体記憶装置１の全体で、壁領域ＷＲ内の導電部ＤＰとカーフ領域ＫＲ内の導電部ＤＰとを接続している部分は、少なくとも１つ設けられていれば良い。
複数の分断部ＫＣは、それぞれ複数のブリッジ部ＢＲと重なって設けられ、ブリッジ部ＢＲの導電部ＤＰを分断している。分断部ＫＣを介して隣り合う導電部ＤＰは、当該分断部ＫＣによって絶縁される。本例において、分断部ＫＣは、ブリッジ部ＢＲｏとコンタクト領域Ｃ３Ｔとが重なる部分と、ブリッジ部ＢＲｉとコンタクト領域Ｃ３Ｔとが重なる部分とのそれぞれに設けられている。具体的には、複数の分断部ＫＣは、封止部材ＥＳｎ及びＥＳｐに接続された導電部ＤＰとコア領域ＣＲに配置された導電部ＤＰとの間を絶縁し、ブリッジ部ＢＲｉによって接続された２つのコア領域ＣＲのそれぞれの導電部ＤＰの間を絶縁している。１つのブリッジ部ＢＲに設けられる分断部ＫＣの数は、１つ以上であれば良い。分断部ＫＣは、“カーフカット”と呼ばれても良い。
封止部材ＥＳｎは、壁領域ＷＲの内外で発生した正電荷を、半導体基板２０に逃がすことが可能な構造体である。封止部材ＥＳｐは、壁領域ＷＲの内外で発生した負電荷を、半導体基板２０に逃がすことが可能な構造体である。封止部材ＥＳｎ及びＥＳｐのそれぞれは、壁領域ＷＲにおいて、複数のコア領域ＣＲ１～ＣＲ４の外周を囲むように四角環状に設けられる。封止部材ＥＳｐは、封止部材ＥＳｎの外周を囲み、且つ封止部材ＥＳｎから離れている。封止部材ＥＳｎ及びＥＳｐのそれぞれは、壁領域ＷＲに設けられた導電部ＤＰを分断し、例えば、導電部ＤＰと電気的に絶縁される。
また、封止部材ＥＳｎ及びＥＳｐのそれぞれは、壁領域ＷＲの外側からコア領域ＣＲに水分等が浸透することを抑制し得る。封止部材ＥＳｎ及びＥＳｐのそれぞれは、半導体記憶装置１の層間絶縁膜（例えばテトラエトキシシラン（ＴＥＯＳ））で発生する応力を抑制し得る。また、封止部材ＥＳｎ及びＥＳｐのそれぞれは、クラックストッパーとしても使用され得る。つまり、封止部材ＥＳｎ及びＥＳｐのそれぞれは、ダイシング工程において半導体記憶装置１が形成されたチップの周辺部分にクラックが発生した際に、半導体記憶装置１の内側にクラックが到達することを抑制し得る。封止部材ＥＳｎ及びＥＳｐのそれぞれは、“エッジシール”と呼ばれても良いし、“クラックストッパー”と呼ばれても良い。
図１１は、第１実施形態に係る半導体記憶装置のメモリ領域ＭＡ、コンタクト領域Ｃ３Ｔ及び壁領域ＷＲにおける断面構造の一例を示す、図１０のＸＩ－ＸＩ線に沿った断面図である。図１１は、ブリッジ部ＢＲに沿った断面を含んでいる。図１１に示すように、半導体記憶装置１は、導電体層６０、絶縁体層６１、及び導電体層６２をさらに含む。半導体記憶装置１は、コンタクト領域Ｃ３Ｔにおいて、導電体層７０、スペーサ８０、及びコンタクトＣ３Ｐを含む。半導体記憶装置１は、壁領域ＷＲにおいて、導電体層７１、７２、７３、９０、９１及び９２、並びにコンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗの組を２つ含む。半導体基板２０は、Ｎ型不純物拡散領域ＮＷ、及びＰ型不純物拡散領域ＰＷを含む。
導電体層６０は、絶縁体層３２の上に設けられる。絶縁体層６１は、導電体層６０の上に設けられる。導電体層６２は、絶縁体層６１の上に設けられる。導電体層６２の上面と導電体層２１の上面とは、揃っている。導電体層６０、絶縁体層６１、及び導電体層６２の組は、ソース線ＳＬと同じ高さに設けられる。導電体層６０、絶縁体層６１、及び導電体層６２の組の平面形状は、導電部ＤＰの平面形状に対応している。メモリ領域ＭＡとコンタクト領域Ｃ３Ｔの境界近傍において、導電体層６０と導電体層２１とが、電気的に接続され、連続的に設けられる。メモリ領域ＭＡとコンタクト領域Ｃ３Ｔの境界近傍において、導電体層６２と導電体層２１とが、電気的に接続され、連続的に設けられる。導電体層６２が、導電部ＤＰとして使用される。導電体層６２は、例えばシリコンである。
導電体層７０は、配線層Ｄ２に含まれる。導電体層７０の上に、コンタクトＣ３Ｐが設けられる。コンタクトＣ３Ｐは、絶縁体層３１及び３２、導電体層６０、絶縁体層６１、導電体層６２、並びに絶縁体層３６を分断している。コンタクトＣ３Ｐは、ＸＺ平面に沿って広がった板状の導電体である。スペーサ８０は、コンタクトＣ３Ｐの側面に設けられた絶縁体である。コンタクトＣ３Ｐは、スペーサ８０によって挟まれている。コンタクトＣ３Ｐと、当該コンタクトＣ３ＰとＹ方向に隣り合う導電体（例えば、導電体層６０及び導電体層６２）との間は、スペーサ８０によって離隔及び絶縁される。スペーサ８０は、例えばシリコン酸化膜である。コンタクトＣ３Ｐ及びスペーサ８０の組が、分断部ＫＣに対応している。分断部ＫＣは、少なくとも隣り合う導電体を絶縁していれば良く、コンタクトＣ３Ｐを含んでいなくても良い。
導電体層７１、７２、７３、９０、９１及び９２は、それぞれ配線層Ｄ０、Ｄ１、Ｄ２、Ｍ０、Ｍ１及びＭ２に含まれる。コンタクトＣ０Ｗは、半導体基板２０の上に設けられる。コンタクトＣ０Ｗの上に、導電体層７１が設けられる。導電体層７１の上に、コンタクトＣ１Ｗが設けられる。コンタクトＣ１Ｗの上に、導電体層７２が設けられる。導電体層７２の上に、コンタクトＣ２Ｗが設けられる。コンタクトＣ２Ｗの上に、導電体層７３が設けられる。導電体層７３の上に、コンタクトＣ３Ｗが設けられる。コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ及びＣ３Ｗと導電体層７１、７２及び７３の組は、絶縁体層３０を分断している。また、コンタクトＣ３Ｗは、絶縁体層３１及び３２、導電体層６０、絶縁体層６１、導電体層６２、並びに絶縁体層３６を分断している。コンタクトＣ３Ｗの上面とコンタクトＣ３Ｐの上面とは、揃っている。コンタクトＣ３Ｗ及びＣ３Ｐの上面の高さは、メモリピラーＭＰの上面よりも高い。スペーサ８１は、コンタクトＣ３Ｗの側面に設けられた絶縁体である。コンタクトＣ３Ｗは、例えばスペーサ８１によって挟まれている。コンタクトＣ３Ｗと、当該コンタクトＣ３Ｗと隣り合う絶縁体層３６との間は、例えばスペーサ８１によって離隔される。スペーサ８１は、例えばシリコン酸化膜である。
導電体層９０、９１及び９２は、それぞれ配線層Ｍ０、Ｍ１及びＭ２に含まれる。コンタクトＣ３Ｗの上に、導電体層９０が設けられる。導電体層９０の上に、コンタクトＶ０Ｗが設けられる。コンタクトＶ０Ｗの上に、導電体層９１が設けられる。導電体層９１の上に、コンタクトＶ１Ｗが設けられる。コンタクトＶ１Ｗの上に、導電体層９２が設けられる。コンタクトＶ０Ｗ及びＶ１Ｗと導電体層９０、９１及び９２の組は、絶縁体層３７を分断している。
図示されない領域において、コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗ、並びに導電体層７１～７３及び９０～９２の組は、Ｙ方向に延伸した部分を有している。また、コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗ、並びに導電体層７１～７３及び９０～９２の組は、Ｘ方向に延伸した部分も有している。これにより、コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗ、並びに導電体層７１～７３及び９０～９２の組は、例えば四角環状に設けられ、複数のコア領域ＣＲを囲っている。
コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗのそれぞれは、例えば金属である。導電体層７１、７２、７３、９０、９１及び９２、並びにコンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗの１組が、封止部材ＥＳｎ及びＥＳｐのいずれかに対応している。封止部材ＥＳｎに対応する導電体層７１、７２、７３、９０、９１及び９２、並びにコンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗの組は、半導体基板２０のＮ型不純物拡散領域ＮＷに接続される。封止部材ＥＳｐに対応する導電体層７１、７２、７３、９０、９１及び９２、並びにコンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｖ０Ｗ及びＶ１Ｗの組は、半導体基板２０のＰ型不純物拡散領域ＰＷに接続される。封止部材ＥＳｎ及びＥＳｐのそれぞれは、コア領域ＣＲとカーフ領域ＫＲとの間の壁とみなされ得る。
尚、封止部材ＥＳｎは、少なくともＮ型不純物拡散領域ＮＷに接続されていれば良い。Ｎ型不純物拡散領域ＮＷは、放電経路として十分な領域を有していれば、必ずしも四角環状に設けられていなくても良い。Ｎ型不純物拡散領域ＮＷは、例えば半導体基板２０のＰ型ウェル領域に形成される。同様に、封止部材ＥＳｐは、少なくともＰ型不純物拡散領域ＰＷに接続されていれば良い。Ｐ型不純物拡散領域ＰＷは、放電経路として十分な領域を有していれば、必ずしも四角環状に設けられていなくても良い。Ｐ型不純物拡散領域ＰＷは、例えば半導体基板２０のＰ型ウェル領域に形成される。
また、第１実施形態に係る半導体記憶装置１は、コア領域ＣＲ内、例えばメモリ領域ＭＡにおいて、少なくとも１つの除電コンタクト部ＤＣＰを備えている。除電コンタクト部ＤＣＰは、コンタクトＡＣＰを含む。コンタクトＡＣＰは、ソース線ＳＬと半導体基板２０との間を電気的に接続する経路上に設けられる。コンタクトＡＣＰは、導電体層２１と接触している。コンタクトＡＣＰは、導電体層６０及び６２と電気的に接続されていても良く、少なくともメモリ領域ＭＡ内のソース線ＳＬと電気的に接続されていれば良い。
図１２は、第１実施形態に係る半導体記憶装置の除電コンタクト部ＤＣＰとコンタクト部ＣＰとを含む断面構造の一例を示す断面図である。図１２に示すように、絶縁体層３０は、酸化膜３０１、窒化膜３０２、絶縁体層３０３、３０４、３０５及び３０６を含んでいる。除電コンタクト部ＤＣＰは、例えば、コンタクトＣ０、Ｃ１、Ｃ２及びＡＣＰ、並びに導電体層４１、４２及び４３を含んでいる。コンタクト部ＣＰは、例えば、コンタクトＣ０、Ｃ１、及びＣ２、並びに導電体層４１、４２及び４３を含んでいる。
酸化膜３０１、窒化膜３０２、絶縁体層３０３、３０４、３０５、及び３０６は、半導体基板２０の上に、この順番に設けられる。絶縁体層３１は、絶縁体層３０６の上に設けられる。酸化膜３０１、窒化膜３０２、及び絶縁体層３０３は、半導体基板２０の表面から配線層Ｄ０の上端との間の層に含まれている。酸化膜３０１及び窒化膜３０２は、周辺回路を構成するトランジスタを保護している。絶縁体層３０４は、コンタクトＣ１の下端から配線層Ｄ１の上端との間の層に含まれている。絶縁体層３０５は、コンタクトＣ２の下端から配線層Ｄ２の上端との間の層に含まれている。絶縁体層３０５は、配線層Ｄ２の上端から絶縁体層３１の下端との間の層に含まれている。
除電コンタクト部ＤＣＰのコンタクトＣ０は、半導体層１００及び１１０、並びに導電体層１２０を含んでいる。除電コンタクト部ＤＣＰにおいて、半導体層１００は、半導体基板２０の上に設けられる。半導体層１１０は、半導体層１１０の上に設けられる。導電体層１２０は、半導体層１１０の上に設けられる。例えば、半導体層１００の上端の高さは、コンタクトＣ０によって貫通された窒化膜３０２の部分の高さよりも高い。
半導体層１００は、エピタキシャル層又はポリシリコン層である。半導体層１１０には、低濃度にＰ型不純物（例えばボロン）がドープされている。半導体層１１０は、半導体層１００と同様の結晶構造を有し、半導体層１００と同様に、低濃度にＰ型不純物（例えばボロン）を含んでいる。さらに、半導体層１１０は、高濃度にＮ型不純物（例えばヒ素やリン等）を含んでいる。これにより、半導体層１００と半導体層１１０との間には、ＰＮ接合ダイオードが形成される。そして、半導体層１００から半導体層１１０に向かう方向が、ＰＮ接合ダイオードの順方向に対応し、半導体層１１０から半導体層１００に向かう方向が、ＰＮ接合ダイオードの逆方向に対応している。
尚、半導体層１００にドープされたＰ型不純物の濃度は、１０１４～１０１６（atoms/cm3）の範囲内であることが好ましい。半導体層１１０にドープされたＮ型不純物の濃度は、１０２０（atoms/cm3）以上であることが好ましい。このような構成で形成されたＰＮ接合ダイオードは、空乏層幅を広げることが出来、耐圧を高くすることが出来る。尚、半導体層１００及び１１０により形成される不純物の濃度勾配によって、ＰＮ接合ダイオードの空乏層幅を適切に設計することが可能であれば、半導体層１００が高濃度にＰ型不純物を含み、且つ半導体層１１０が高濃度にＮ型不純物を含んでいても良い。
導電体層４１は、導電体層１２０の上に設けられる。コンタクトＣ１は、導電体層４１の上に設けられる。導電体層４２は、コンタクトＣ１の上に設けられる。コンタクトＣ２は、導電体層４２の上に設けられる。導電体層４３は、コンタクトＣ２の上に設けられる。コンタクトＡＣＰは、導電体層４３の上に設けられる。コンタクトＡＣＰは、導電体層２１と、絶縁体層３１、３２及び３０６とを貫通している。コンタクトＡＣＰの側面は、導電体層２１を含む層の高さにおいて、導電体層２１と接触している。尚、コンタクトＡＣＰが導電体層６０及び６２を貫通している場合に、コンタクトＡＣＰの側面は、導電体層２１を含む層の高さにおいて、導電体層６０及び６２と接触する。コンタクトＡＣＰは、ソース線ＳＬと、コンタクトＣ０内のＰＮ接合ダイオードとの間の電流経路の一部として機能する。
コンタクト部ＣＰ内のコンタクトＣ０は、例えば導電体層１２０を含んでいる。コンタクト部ＣＰ内の導電体層１２０は、半導体基板２０の上に設けられ、導電体層４１と接触している。除電コンタクト部ＤＣＰ内の導電体層１２０と、コンタクト部ＣＰ内の導電体層１２０とは、例えばタングステンを含んでいる。製造方法に依っては、除電コンタクト部ＤＣＰ内で導電体層１２０と導電体層４１とが一体で設けられても良いし、コンタクト部ＣＰ内で導電体層１２０と導電体層４１とが一体で設けられても良い。コンタクト部ＣＰのその他の構造は、コンタクトＡＣＰを含まないことを除いて、除電コンタクト部ＤＣＰと同様である。
［１－２］半導体記憶装置１の製造方法
［１－２－１］コンタクトＣ０及び導電体層４１の形成方法
図１３は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートであり、コンタクトＣ０及び導電体層４１の形成に関する製造工程の一例を示している。図１４～図２０のそれぞれは、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す断面図である。図１４～図２０のそれぞれは、１つの除電コンタクト部ＤＣＰと１つのコンタクト部ＣＰとが形成される領域を表示している。図１３に示すように、コンタクトＣ０及び導電体層４１の形成工程は、ステップＳ１０～Ｓ１６を含む。
まず、ステップＳ１０の処理によって、図１４に示すように、酸化膜３０１、窒化膜３０２、及び絶縁体層３０３が形成される。具体的には、半導体基板２０に、周辺回路で使用されるトランジスタ等が形成される。そして、形成されたトランジスタが、酸化膜３０１及び窒化膜３０２によって覆われ、保護される。それから、絶縁体層３０３がトランジスタ等により形成された段差に埋め込まれ、絶縁体層３０３の上面が平坦化される。
次に、ステップＳ１１の処理によって、図１５に示すように、ホールＨＣ０ａが形成される。ホールＨＣ０ａの形成には、まず、例えばフォトリソグラフィによって、ホールＨＣ０ａの部分が開口したマスクＲＥＧ１が形成される。そして、マスクＲＥＧ１を用いた異方性のエッチング処理が実行される。異方性のエッチング処理としては、例えばＲＩＥ（Reactive Ion Etching）が利用される。ホールＨＣ０ａは、絶縁体層３０３、窒化膜３０２、及び酸化膜３０１のそれぞれを貫通し、半導体基板２０の表面が、ホールＨＣ０ａの底部において露出する。ホールＨＣ０ａの形状は、除電コンタクト部ＤＣＰのコンタクトＣ０の形状に対応している。ホールＨＣ０ａが形成された後に、マスクＲＥＧ１は除去される。
次に、ステップＳ１２の処理によって、図１６に示すように、ホールＨＣ０ａの底部に半導体層１００が形成される。半導体層１００がポリシリコン層である場合には、例えば、まずホールＨＣ０ａが埋まるように半導体膜が形成される。その後に、エッチバック処理が実行されることによって、ホールＨＣ０ａ内の半導体層１００の高さが所望の高さに加工される。半導体層１００がエピタキシャル層である場合には、ホールＨＣ０ａの底部で露出している半導体基板２０の部分を基にしたエピタキシャル成長によって、半導体層１００が形成される。また、ステップＳ１２の処理では、Ｐ型不純物（例えばボロン）が低濃度に半導体層１００にドープされる。ステップＳ１２の処理によって形成される半導体層１００の高さは、図１２を用いて説明された半導体層１００及び１１０の合計の高さに対応している。
次に、ステップＳ１３の処理によって、図１７に示すように、Ｎ型不純物を用いたイオン注入処理が実行される。このイオン注入処理では、ホールＨＣ０ａ内で露出している半導体層１００の部分に、Ｎ型不純物（例えばヒ素、リン）が注入される。ステップＳ１３の処理によってＮ型不純物が注入された部分が、Ｎ型の半導体層１１０として機能する。
次に、ステップＳ１４の処理によって、図１８に示すように、ホールＨＣ０ｂが形成される。ホールＨＣ０ｂの形成には、まず、例えばフォトリソグラフィによって、ホールＨＣ０ｂの部分が開口したマスクＲＥＧ２が形成される。そして、マスクＲＥＧ２を用いた異方性のエッチング処理が実行される。異方性のエッチング処理としては、例えばＲＩＥが利用される。ホールＨＣ０ｂは、絶縁体層３０３、窒化膜３０２、及び酸化膜３０１のそれぞれを貫通し、半導体基板２０の表面が、ホールＨＣ０ｂの底部において露出する。ホールＨＣ０ｂの形状は、コンタクト部ＣＰのコンタクトＣ０の形状に対応している。ホールＨＣ０ｂが形成された後に、マスクＲＥＧ２は除去される。
次に、ステップＳ１５の処理によって、図１９に示すように、配線層Ｄ０のパターンを絶縁体層３０３の上部に形成する。配線層Ｄ０のパターンの形成には、まず、例えばフォトリソグラフィによって、配線層Ｄ０のパターンの部分が開口したマスクＲＥＧ３が形成される。マスクＲＥＧ３の開口は、配線層Ｄ０のパターンとホールＨＣ０ａとが重なった部分と、配線層Ｄ０のパターンとホールＨＣ０ｂとが重なった部分とを含む。そして、マスクＲＥＧ３を用いた異方性のエッチング処理が実行される。異方性のエッチング処理としては、例えばＲＩＥが利用される。このエッチング処理で、配線層Ｄ０のパターンが絶縁体層３０３の上部に転写され、ホールＨＣ０ａの上部と、ホールＨＣ０ｂの上部とのそれぞれの一部がエッチングされる。配線層Ｄ０のパターンが形成された後に、マスクＲＥＧ３は除去される。尚、ステップＳ１５の処理によって、ホールＨＣ０ａ内で露出した半導体層１１０の表面と、ホールＨＣ０ｂ内で露出した半導体基板２０の表面とのそれぞれが、半導体記憶装置１の動作に影響のない範囲でエッチングされても良い。
次に、ステップＳ１６の処理によって、図２０に示すように、ホールＨＣ０ａ及びＨＣ０ｂの埋め込み処理が実行される。具体的には、まず、ホールＨＣ０ａ及びＨＣ０ｂが埋まるように、導電体が形成される。この導電体は、例えばＣＶＤ（Chemical Vapor Deposition）によって形成される。そして、ホールＨＣ０ａ及びＨＣ０ｂ外に形成された導電体が、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去される。これにより、ホールＨＣ０ａ内に、除電コンタクト部ＤＣＰにおいて、導電体層１２０に対応する部分と導電体層４１に対応する部分とが連続的に設けられる。ホールＨＣ０ｂ内に、コンタクト部ＣＰにおいて、導電体層１２０に対応する部分と導電体層４１に対応する部分とが連続的に設けられる。このようにコンタクトＣ０内の導電体と配線層Ｄ０の導電体とが一括で形成される方法は、デュアルダマシン法とも呼ばれる。
以上で説明された製造工程によって、除電コンタクト部ＤＣＰにおいてコンタクトＣ０及び導電体層４１に対応する構造が形成され、コンタクト部ＣＰにおいてコンタクトＣ０及び導電体層４１に対応する構造が形成される。尚、以上で説明された製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番が、問題が生じない範囲で入れ替えられても良い。本例では、コンタクトＣ０及び導電体層４１の形成にデュアルダマシン法が利用される場合について例示されたが、導電体層１２０と導電体層４１とは、別の工程で形成されても良い。
［１－２－２］コンタクトＡＣＰ及びメモリセルアレイ１０の形成方法
図２１は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートであり、コンタクトＡＣＰ及びメモリセルアレイ１０の形成に関する製造工程の一例を示している。図２２～図３２のそれぞれは、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す断面図である。図２２～図３２のそれぞれは、図１１に示された半導体記憶装置１の断面構造と同じ領域を表示し、封止部材ＥＳｎ及びＥＳｐ並びに分断部ＫＣが形成される領域を含んでいる。図２１に示すように、コンタクトＡＣＰ及びメモリセルアレイ１０の形成工程は、ステップＳ２０～Ｓ３３を含む。
まず、ステップＳ２０の処理によって、図２２に示すように、ソース線部ＳＬＰと窒化膜６５とが形成される。ソース線部ＳＬＰは、ソース線ＳＬの形成に使用される積層構造である。簡潔に述べると、配線層Ｄ０～Ｄ２の構造が形成され、絶縁体層３０が形成された後に、絶縁体層３０の上に、絶縁体層３１及び３２、導電体層６０、絶縁体層６３、並びに犠牲部材６４が、この順番に形成される。そして、メモリ領域ＭＡの外に設けられた絶縁体層６３及び犠牲部材６４が除去され、絶縁体層６１及び導電体層６２が、この順番に形成される。このとき、犠牲部材６４は、分断部ＫＣに対応する部分と、封止部材ＥＳｎ及びＥＳｐに対応する部分とで除去されていれば良い。絶縁体層６３は、コンタクト領域Ｃ３Ｔ及び壁領域ＷＲに残っていても良い。絶縁体層６１の高さが、メモリ領域ＭＡと、コンタクト領域Ｃ３Ｔ及び壁領域ＷＲとで揃っていても良いし、揃っていなくても良い。メモリ領域ＭＡに設けられた導電体層６０、絶縁体層６３、犠牲部材６４、絶縁体層６１、及び導電体層６２の組が、ソース線部ＳＬＰに対応している。それから、導電体層６２の上に、窒化膜６５が形成される。
次に、ステップＳ２１の処理によって、図２３に示すように、ソース線部ＳＬＰを貫通するホールＨＣＰが形成される。ホールＨＣＰの形成には、まず、例えばフォトリソグラフィによって、除電コンタクト部ＤＣＰと重なる部分が開口したマスクＲＥＧ４が形成される。そして、マスクＲＥＧ４を用いた異方性のエッチング処理が実行され、ホールＨＣＰが形成される。異方性のエッチング処理としては、例えばＲＩＥが利用される。ホールＨＣＰは、窒化膜６５、導電体層６２、絶縁体層６１、犠牲部材６４、絶縁体層６３、及び導電体層６０のそれぞれを貫通し、絶縁体層３２の表面が、ホールＨＣＰの底部において露出する。ホールＨＣＰが形成された後に、マスクＲＥＧ４は除去される。尚、ステップＳ２１の処理では、図示されない領域において、コア領域ＣＲ周辺のソース線部ＳＬＰと同じ高さに設けられた層（導電体層６２、絶縁体層６１、及び導電体層６０）が、ブリッジ部ＢＲを除いて除去される。
次に、ステップＳ２２の処理によって、図２４に示すように、ホールＨＣＰ内に酸化膜６６が形成される。例えば、まずホールＨＣＰが埋まるように酸化膜６６が形成される。その後に、エッチバック処理又はＣＭＰが実行されることによって、ホールＨＣＰ内に酸化膜６６が残った構造が形成される。尚、ステップＳ２２の処理では、図示されない領域において、ステップＳ２１の処理によってソース線部ＳＬＰと同じ高さに設けられた層が除去されたコア領域ＣＲ周辺の部分にも、酸化膜６６が形成される。
次に、ステップＳ２３の処理によって、図２５に示すように、ホールＨＣＰの底部が配線層Ｄ２まで達するようにエッチングされる。具体的には、まず、例えばフォトリソグラフィによって、除電コンタクト部ＤＣＰと重なる部分が開口したマスクＲＥＧ５が形成される。そして、マスクＲＥＧ５を用いた異方性のエッチング処理が実行され、ホールＨＣＰの底部が、配線層Ｄ２に設けられた導電体層４３まで到達する。すなわち、ホールＨＣＰの底部において、導電体層４３の表面が露出する。異方性のエッチング処理としては、例えばＲＩＥが利用される。本工程が完了した後に、マスクＲＥＧ５は除去される。
次に、ステップＳ２４の処理によって、図２６に示すように、導電体６７が形成される。導電体６７は、少なくともホールＨＣＰが埋まるように形成される。導電体６７の形成には、例えばＣＶＤが利用される。
次に、ステップＳ２５の処理によって、図２７に示すように、ホールＨＣＰ外の導電体６７が除去される。ホールＨＣＰ外の導電体６７の除去には、例えばエッチバック処理が実行される。
次に、ステップＳ２６の処理によって、図２８に示すように、窒化膜６５が除去される。窒化膜６５の除去には、等方性のエッチング処理が実行されても良いし、異方性のエッチング処理が実行されても良いし、ＣＭＰが実行されても良い。
次に、ステップＳ２７の処理によって、積層配線部の犠牲部材ＳＭが形成される。具体的には、導電体層６２の上に、絶縁体層と犠牲部材ＳＭとが交互に積層される。その後、図示が省略されているが、例えばスリミング処理とエッチング処理との繰り返しによって、引出領域ＨＡ１及びＨＡ２のそれぞれに犠牲部材ＳＭの階段構造が形成される。このとき、コンタクト領域Ｃ３Ｔと壁領域ＷＲとのそれぞれに形成された犠牲部材ＳＭが、除去される。そして、犠牲部材ＳＭの階段構造によって形成された段差が、絶縁体層３６－１によって埋め込まれる。それから、絶縁体層３６－１の表面が、例えばＣＭＰによって平坦化される。
次に、ステップＳ２８の処理によって、図２９に示すように、メモリピラーＭＰが形成される。具体的には、まずフォトリソグラフィ等によって、メモリピラーＭＰに対応する領域が開口したマスクが形成される。当該マスクを用いた異方性エッチングによって、絶縁体層３６－１、積層された犠牲部材ＳＭ、導電体層６２、絶縁体層６１、犠牲部材６４、及び絶縁体層６３を貫通するホールが形成される。当該ホールの底部において、導電体層６０の一部が露出する。そして、当該ホールの側面及び底面に、積層膜５２（すなわち、ブロック絶縁膜５５、絶縁膜５４、及びトンネル絶縁膜５３）、半導体層５１、及びコア部材５０が、この順番に形成される。それから、当該ホールの上部に設けられたコア部材５０の一部が除去され、コア部材５０が除去された部分に半導体層５１が形成される。
次に、ステップＳ２９の処理によって、スリットＳＬＴが形成される。具体的には、図示が省略されているが、まず、メモリピラーＭＰの上部を覆う保護膜が形成される。以下では、この保護膜と絶縁体層３６－１との組を、絶縁体層３６－２と呼ぶ。そして、フォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスクが形成される。当該マスクを用いた異方性のエッチング処理によって、絶縁体層３６－２、積層された犠牲部材ＳＭ、導電体層６２、及び絶縁体層６１を分断するスリットＳＬＴが形成される。当該スリットＳＬＴの底部において、犠牲部材６４が露出する。
次に、ステップＳ３０の処理によって、図３０に示すように、リプレース処理が実行される。リプレース処理では、ソース線部ＳＬＰを対象としたリプレース処理と、積層配線を対象としたリプレース処理とが順に実行される。
ソース線部ＳＬＰを対象としたリプレース処理では、例えばウェットエッチングによって、犠牲部材６４が、スリットＳＬＴを介して選択的に除去される。続けて、例えばウェットエッチングによって、ソース線部ＳＬＰの絶縁体層６１及び６３と、メモリピラーＭＰの側面の積層膜５２の一部とが、スリットＳＬＴを介して選択的に除去される。そして、導電体（例えばシリコン）が、ソース線部ＳＬＰに形成された空間に埋め込まれる。これにより、当該導電体と、導電体層６０及び６２とによって、導電体層２１が形成され、導電体層２１とメモリピラーＭＰ内の半導体層５１とが電気的に接続される。
積層配線を対象としたリプレース処理では、熱リン酸等によるウェットエッチングによって、積層された犠牲部材ＳＭが、スリットＳＬＴを介して選択的に除去される。そして、導電体が、スリットＳＬＴを介して、犠牲部材ＳＭが除去された空間に埋め込まれる。本工程における導電体の形成には、例えばＣＶＤが使用される。その後、スリットＳＬＴ内部に形成された導電体がエッチバック処理によって除去され、隣り合う配線層に形成された導電体が分離される。これにより、選択ゲート線ＳＧＳとして機能する導電体層２２と、それぞれがワード線ＷＬとして機能する複数の導電体層２３と、選択ゲート線ＳＧＤとして機能する導電体層２４とが形成される。本工程において形成される導電体層２２～２４は、バリアメタルを含んでいても良い。この場合、犠牲部材ＳＭの除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
次に、ステップＳ３１の処理によって、図３１に示すように、スリットＳＬＴ内にスペーサＳＰ及びコンタクトＬＣが形成される。具体的には、まずスペーサＳＰに対応する絶縁膜が、ＣＶＤ等によって形成される。当該絶縁膜は、スリットＳＬＴの側面だけでなく、スリットＳＬＴの底部にも形成される。続けて、エッチバック処理が実行され、スリットＳＬＴの底部に形成された絶縁膜が除去される。これにより、スリットＳＬＴの底部において、導電体層２１が露出した状態になる。そして、スリットＳＬＴに導電体が埋め込まれ、スリットＳＬＴの外の導電体が除去される。スリットＳＬＴの内に形成された導電体が、コンタクトＬＣに対応している。その後、絶縁体層３６－２の上に絶縁体層が形成されると、図１１に示された絶縁体層３６の構造が形成される。
次に、ステップＳ３２の処理によって、壁領域ＷＲと分断部ＫＣのそれぞれにスリットが形成される。具体的には、フォトリソグラフィ等によって、分断部ＫＣに対応する領域と、封止部材ＥＳｎに対応する領域と、封止部材ＥＳｐに対応する領域とが開口したマスクが形成される。当該マスクを用いた異方性のエッチング処理によって、分断部ＫＣに対応する領域と、封止部材ＥＳｎに対応する領域と、封止部材ＥＳｐに対応する領域とのそれぞれにスリットが形成される。このスリットは、絶縁体層３６、導電体層６２、絶縁体層６１及び導電体層６０、絶縁体層３２及び３１、並びに絶縁体層３０の一部を分断し、各スリットの底部において、導電体層７０又は７３の表面が露出する。
次に、ステップＳ３３の処理によって、図３２に示すように、ステップＳ３２で形成された複数のスリットのそれぞれにスペーサ８０及び８１並びにコンタクトＣ３Ｐ及びＣ３Ｗが形成される。具体的には、まずスペーサ８０及び８１に対応する絶縁膜が、ＣＶＤ等によって形成される。当該絶縁膜は、ステップＳ３２で形成された複数のスリットの側面だけでなく、底部にも形成される。続けて、エッチバック処理が実行され、複数のスリットの底部に形成された絶縁膜が除去される。これにより、複数のスリットの底部において、導電体層７０又は７３が露出した状態になる。そして、複数のスリットのそれぞれに導電体が埋め込まれ、複数のスリットの外の導電体が除去される。壁領域ＷＲ内のスリットに形成された導電体が、コンタクトＣ３Ｗに対応する。コンタクト領域Ｃ３Ｔ内のスリットに形成された導電体が、コンタクトＣ３Ｐに対応する。
以上で説明された製造工程によって、コンタクトＡＣＰ及びメモリセルアレイ１０が形成される。また、封止部材ＥＳｎ及びＥＳｐが形成され、導電部ＤＰに対応する導電体層６０及び６２がスペーサ８０によって分断された構造が形成される。尚、以上で説明された製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番が、問題が生じない範囲で入れ替えられても良い。
［１－３］第１実施形態の効果
以上で説明された第１実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１の歩留まりを向上させることが出来る。以下に、第１実施形態に係る半導体記憶装置１における効果の詳細について説明する。
メモリセルが三次元に積層された半導体記憶装置の製造工程では、例えば犠牲部材及び絶縁部材が交互に積層された構造体にメモリホールが形成され、メモリホール内にメモリセル等に対応する半導体部材等が形成される。このメモリホールを形成するエッチング工程では、エッチングの進行に伴いメモリホールの底部に正電荷が蓄積され、メモリホールの底部が到達した導電体（例えばソース線ＳＬ）が正に帯電する場合がある。そして、正に帯電した導電体と負に帯電したウエハとの間でバイアス差が大きくなり、バイアス差に依るアーキングが当該導電体及びウエハとの間で発生する場合がある。このようなアーキングは、特に、高アスペクト比のメモリホールやスリットの加工時に発生し得る。
これに対して、第１実施形態に係る半導体記憶装置１は、高アスペクト比のエッチング工程において少なくとも１種類の放電経路を有し、アーキングの発生を抑制する。図３３は、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す断面図であり、スリットＳＬＴの形成時にスリットＳＬＴの底部に正電荷が発生した場合を例示している。図３３に示すように、第１実施形態に係る半導体記憶装置１は、高アスペクト比のエッチング工程において、２種類の放電経路（第１及び第２放電経路）を有している。
第１放電経路は、ソース線部ＳＬＰ内の導電体層６２とカーフ領域ＫＲ内の導電体層６２とが電気的に接続された部分（導電部ＤＰ）である。導電部ＤＰは、例えばウエハ（半導体基板２０）のベベル部に接触するように設けられる。これにより、高アスペクト比のエッチング工程において、例えばスリットＳＬＴの底部に蓄積された正電荷が、ウエハのベベル部に接触した導電部ＤＰを介して、半導体基板２０に排出され得る。尚、カーフ領域ＫＲの導電体層６２とコア領域ＣＲ（例えばメモリ領域ＭＡ）内の導電体層６２とが同電位である場合や、複数のコア領域ＣＲ内の導電体層６２が同電位で有る場合に、半導体記憶装置１は制御不可能である。このため、アーキングの対策が不要となった後（例えばスリットＳＬＴの加工後）に、カーフ領域ＫＲの導電体層６２とコア領域ＣＲ内の導電体層６２との間や、複数のコア領域ＣＲ内の導電体層６２の間が、分断部ＫＣによって電気的に分断される。
第２放電経路は、コア領域ＣＲ（例えばメモリ領域ＭＡ）内でソース線部ＳＬＰ内の導電体層６０及び６２と、半導体基板２０とが電気的に接続された部分（除電コンタクト部ＤＣＰ）である。除電コンタクト部ＤＣＰは、導電体層６２側から半導体基板２０に向かって逆方向に接続されたダイオード構造（半導体層１００及び１１０）を含むコンタクトＣ０を有している。高アスペクト比のエッチング工程において、除電コンタクト部ＤＣＰに設けられたダイオードに印加される電圧Ｖａｒｃは、降伏電圧Ｖｚよりも大きい（（１）Ｖａｒｃ＞Ｖｚ）。これにより、高アスペクト比のエッチング工程において、例えばスリットＳＬＴの底部に蓄積された正電荷が、除電コンタクト部ＤＣＰ内に形成されたダイオードを介して、半導体基板２０に排出され得る。尚、ソース線ＳＬと半導体基板２０とが除電コンタクト部ＤＣＰを介して接続されているが、半導体記憶装置１の動作電圧Ｖｏｐは、降伏電圧Ｖｚよりも小さい（（２）Ｖｏｐ＜Ｖｚ）。つまり、除電コンタクト部ＤＣＰ内のダイオードは、半導体記憶装置１の動作中にオフ状態であり、ソース線ＳＬ及び半導体基板２０の間の電流経路を遮断する。このため、ソース線ＳＬ及び半導体基板２０の間の除電コンタクト部ＤＣＰを介した接続は、半導体記憶装置１の出荷時において残っていても良い。
以上で説明されたように、第１実施形態に係る半導体記憶装置１は、高アスペクト比のエッチング工程で、ソース線ＳＬと半導体基板２０との間で、ウエハのベベル部を介する第１放電経路と、除電コンタクト部ＤＣＰを介する第２放電経路とを備える。その結果、第１実施形態に係る半導体記憶装置１は、高アスペクト比のエッチング工程で、ソース線ＳＬと半導体基板２０とのバイアス差を抑制することが出来、アーキングの発生を抑制することが出来る。従って、第１実施形態に係る半導体記憶装置１は、アーキングの影響による不良の発生を抑制することが出来、歩留まりを向上させることが出来る。
尚、導電体層６２がウエハのベベル部に接触するように形成された場合、導電体層６２が、ウエハの周辺部において曲折部を有する。このような導電体層６２の曲折部は、半導体記憶装置１の製造工程に含まれた平坦化工程で過研磨が発生した場合に、分断されるおそれがある。このように、第１放電経路は、アーキングの抑制に利用できない場合がある。一方で、第２放電経路で使用される除電コンタクト部ＤＣＰは、壁領域ＷＲよりも内側であるコア領域ＣＲ（メモリ領域ＭＡ）の近傍に設けられるため、平坦化工程の過研磨による放電経路の分断が生じ得ない。従って、第１実施形態に係る半導体記憶装置１は、少なくとも１種類の放電経路として、少なくとも除電コンタクト部ＤＣＰを有していれば良い。
すなわち、第１実施形態では、第１放電経路及び第２放電経路を用いてアーキングの発生を抑制する場合について説明したが、第１放電経路が省略されても良い。半導体記憶装置１は、少なくとも第２放電経路に関する構造を利用していれば、アーキングの発生を抑制することが出来る。また、第１放電経路が省略されることによって、分断部ＫＣの形成に関するコストが抑制され、半導体記憶装置１の製造コストが抑制され得る。
また、除電コンタクト部ＤＣＰは、カーフ領域ＫＲに配置されても良い。除電コンタクト部ＤＣＰが、コア領域ＣＲとカーフ領域ＫＲとのそれぞれに設けられることによって、コア領域ＣＲ内で発生するアーキングと、カーフ領域ＫＲ内で発生するアーキングとの両方が抑制され得る。この場合、コア領域ＣＲ内の導電体層６２とカーフ領域内のＫＲ内の導電体層６２との接続が必須でなくなるため、分断部ＫＣを省略することが可能である。
また、第１実施形態における除電コンタクト部ＤＣＰは、上述されたように、コンタクトＣ０内に、ダイオードとして機能する半導体層１００及び１１０を備えている。このため、第１実施形態における除電コンタクト部ＤＣＰは、第２放電経路としてソース線ＳＬと半導体基板２０との間の逆方向接続のダイオードを形成するために、半導体基板２０に不純物拡散領域を形成する場合よりも、設置面積を抑制することが出来、且つ接合容量を低減することが出来る。接合容量の低減は、接合によるリーク電流を抑制することが出来、半導体記憶装置１の動作特性を改善させることが出来る。
［１－４］第１実施形態の変形例
以上で説明された第１実施形態に係る半導体記憶装置１は、種々の変形が可能である。以下に、第１実施形態の第１変形例及び第２変形例について、第１実施形態と異なる点を説明する。
［１－４－１］第１実施形態の第１変形例
図３４は、第１実施形態の第１変形例に係る半導体記憶装置１の除電コンタクト部ＤＣＰを含む断面構造の一例を示す断面図であり、１つの除電コンタクト部ＤＣＰを表示している。図３４に示すように、除電コンタクト部ＤＣＰにおいて、導電体層２１（ソース線ＳＬ）と半導体基板２０との間を中継するコンタクト及び配線層の数は、層毎に異なっていても良い。本例では、半導体基板２０と導電体層４１との間が４本のコンタクトＣ０によって接続され、導電体層４１と導電体層４２との間が１本のコンタクトＣ１によって接続され、導電体層４２と導電体層４３との間が１本のコンタクトＣ２によって接続され、導電体層４３と導電体層２１との間が４本のコンタクトによって接続されている。
このような場合においても、第１実施形態の第１形例に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来る。また、半導体基板２０と導電体層２１との間を接続するコンタクトの本数を増やすことは、除電コンタクト部ＤＣＰが導電体層２１に蓄積された正電荷を半導体基板２０に排出させる効率を向上させることができる。また、半導体基板２０と導電体層２１との間の接続に使用されるコンタクトが特定の配線層で減らされることによって、当該特定の配線層における配線レイアウトの難易度が下がり得る。尚、１つの除電コンタクト部ＤＣＰにおいて、コンタクトＣ０、Ｃ１、Ｃ２及びＡＣＰのそれぞれが設けられる本数は、自由に設計され得る。
［１－４－２］第１実施形態の第２変形例
図３５は、第１実施形態の第２変形例に係る半導体記憶装置１の除電コンタクト部ＤＣＰを含む断面構造の一例を示す断面図であり、１つの除電コンタクト部ＤＣＰを表示している。図３５に示すように、除電コンタクト部ＤＣＰにおいて、半導体基板２０と導電体層２１との接続が、１本のコンタクトＡＣＰによって実現されても良い。すなわち、除電コンタクト部ＤＣＰにおけるＰＮ接合ダイオード以外の部分が、Ｚ方向に延伸する１つの導電部材で形成されていても良い。この場合、コンタクトＡＣＰの底部に、半導体層１００及び１１０が形成される。コンタクトＡＣＰの底部に形成される半導体層１００及び１１０の構成は、第１実施形態で説明された除電コンタクト部ＤＣＰのコンタクトＣ０に設けられた半導体層１００及び１１０と同様である。
このような場合においても、第１実施形態の第２変形例に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来る。
［２］第２実施形態
第２実施形態に係る半導体記憶装置１は、半導体基板２０に接続されたコンタクト部とソース線ＳＬに含まれる導電体層６０及び６２との接触部分にＰＮ接合ダイオードが形成された構造を有する。以下に、第２実施形態に係る半導体記憶装置１について、第１実施形態と異なる点を説明する。
［２－１］ソース線ＳＬを含む配線層における半導体記憶装置１の構造
図３６は、第２実施形態に係る半導体記憶装置のソース線ＳＬを含む配線層における平面レイアウトの一例を示す平面図である。図３６は、図３に示された第１実施形態に係る半導体記憶装置１の平面レイアウトと同じ領域を表示している。図３６に示すように、第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１において、複数の分断部ＫＣが複数のダイオード部ＤＩにそれぞれ置き換えられた構造を有している。
複数のダイオード部ＤＩは、それぞれ複数のブリッジ部ＢＲと重なって設けられ、ブリッジ部ＢＲの導電部ＤＰを分断している。本例において、ダイオード部ＤＩは、ブリッジ部ＢＲｏとコンタクト領域Ｃ３Ｔとが重なる部分と、ブリッジ部ＢＲｉとコンタクト領域Ｃ３Ｔとが重なる部分とのそれぞれに設けられている。ダイオード部ＤＩの一方側で接している導電部ＤＰと、ダイオード部ＤＩの他方側で接している導電部ＤＰとのそれぞれは、逆方向に接続されたＰＮ接合ダイオードを介して半導体基板２０に接続される。１つのブリッジ部ＢＲに設けられるダイオード部ＤＩの数は、１つ以上であれば良い。
図３７は、第２実施形態に係る半導体記憶装置１におけるブリッジ部ＢＲの平面レイアウトの一例を示す平面図であり、ブリッジ部ＢＲｏ及びＢＲｉの間で共通な構造を表示している。図３７に示すように、ブリッジ部ＢＲに含まれたダイオード部ＤＩは、プラグ（コンタクト）２００、並びに半導体層２１０及び２２０を含んでいる。尚、導電部ＤＰ１は、図示されたブリッジ部ＢＲによって接続された隣り合う領域のうち一方の領域に設けられた導電部ＤＰに対応している。導電部ＤＰ２は、図示されたブリッジ部ＢＲによって接続された隣り合う領域のうち他方の領域に設けられた導電部ＤＰに対応している。導電部ＤＰは、導電体層２１、又は、導電体層６０及び６２の組に対応している。
プラグ２００は、導電部ＤＰ１と導電部ＤＰ２との間に設けられている。プラグ２００は、Ｚ方向に延伸した部分を有し、半導体基板２０と電気的に接続されている。
半導体層２１０は、導電部ＤＰ１とプラグ２００との間に設けられ、導電部ＤＰ１とプラグ２００とのそれぞれと接触している。つまり、プラグ２００は、半導体層２１０を介して導電部ＤＰ１に接続されている。半導体層２１０は、Ｐ型の不純物を含むＰ型のポリシリコンである。導電部ＤＰ１は、例えばＮ型の不純物を含むＮ型のポリシリコンである。このため、導電部ＤＰ１と半導体層２１０との接触部分には、ＰＮ接合が形成される。そして、導電部ＤＰ１と半導体層２１０との接触部分は、導電部ＤＰ１からプラグ２００に向かって逆方向に接続されたＰＮ接合ダイオードとして機能する。
半導体層２２０は、導電部ＤＰ２とプラグ２００との間に設けられ、導電部ＤＰ２とプラグ２００とのそれぞれと接触している。つまり、プラグ２００は、半導体層２２０を介して導電部ＤＰ２に接続されている。半導体層２２０は、Ｐ型の不純物を含むＰ型のポリシリコンである。導電部ＤＰ２は、例えばＮ型の不純物を含むＮ型のポリシリコンである。このため、導電部ＤＰ２と半導体層２２０との接触部分には、ＰＮ接合が形成される。そして、導電部ＤＰ２と半導体層２２０との接触部分は、導電部ＤＰ２からプラグ２００に向かって逆方向に接続されたＰＮ接合ダイオードとして機能する。
尚、ソース線ＳＬに使用される導電体層６０及び６２にドープされたＮ型の不純物の濃度は、例えば１０20（atoms/cm3）未満であることが好ましい。半導体層２１０及び２２０のそれぞれにドープされたＰ型の不純物の濃度は、１０20（atoms/cm3）以上であることが好ましい。このような構成で形成されたＰＮ接合ダイオードは、空乏層幅を広げることが出来、耐圧を高くすることが出来る。尚、半導体層２１０及び２２０並びに導電体層６０及び６２により形成される不純物の濃度勾配によって、ＰＮ接合ダイオードの空乏層幅を適切に設計することが可能であれば、半導体層２１０及び２２０並びに導電体層６０及び６２のそれぞれは、その他の濃度設計であっても良い。プラグ２００が、半導体基板２０の表面に形成された不純物拡散領域に接続されていても良い。半導体層２１０及び２２０が、それぞれ導電部ＤＰ１及びＤＰ２（導電体層６０及び６２）に含まれた構成として扱われても良い。
図３８は、第２実施形態に係る半導体記憶装置１のメモリ領域ＭＡ、コンタクト領域Ｃ３Ｔ及び壁領域ＷＲにおける断面構造の一例を示す、図３６のＸＸＸＶＩＩＩ－ＸＸＸＶＩＩＩ線に沿った断面図である。図３８に示すように、第２実施形態に係る半導体記憶装置１は、第１実施形態に係る半導体記憶装置１において、分断部ＫＣが省略され、ダイオード部ＤＩに置き換えられた構成を有している。
ダイオード部ＤＩは、除電コンタクト部ＤＣＰに接続されている。第２実施形態における除電コンタクト部ＤＣＰは、コンタクトＣ０、Ｃ１及びＣ２、導電体層４１、４２及び４３、並びにプラグ（コンタクト）２００を含んでいる。コンタクトＣ０、Ｃ１及びＣ２、導電体層４１、４２及び４３の配置は、第１実施形態における除電コンタクト部ＤＣＰと同様である。
プラグ２００は、導電体層４３の上に設けられている。プラグ２００は、例えば、導電体層６２と、絶縁体層６１と、導電体層６０と、絶縁体層３２及び３１と、絶縁体層３０の一部とを貫通している。プラグ２００の側面は、導電体層２１が設けられた高さにおいて、半導体層２１０及び２２０、並びに絶縁体層６１と接触している。プラグ２００の上面は、例えば、導電体層６２の上面と揃っている。
本例では、コンタクト領域Ｃ３Ｔ内の半導体層２１０と導電体層６０及び６２とによって形成されたＰＮ接合ダイオードが、プラグ２００とメモリ領域ＭＡとの間に形成されている。コンタクト領域Ｃ３Ｔ内の半導体層２２０と導電体層６０及び６２とによって形成されたＰＮ接合ダイオードが、プラグ２００と壁領域ＷＲとの間に形成されている。
［２－２］半導体記憶装置１の製造方法
図３９は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートであり、ダイオード部ＤＩの形成に関する製造工程の一例を示している。図４０～図４８のそれぞれは、第１実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す断面図である。図４０～図４８のそれぞれは、１つの除電コンタクト部ＤＣＰとスリットＤＰＳとが形成される領域を表示している。スリットＤＰＳは、第１実施形態で説明されたステップＳ２１の尚書きに記載された、導電体層６２、絶縁体層６１、及び導電体層６０の分断部分（コア領域分断部）に対応している。図３９に示すように、ダイオード部ＤＩの形成工程は、ステップＳ４０～Ｓ４７を含む。
まず、ステップＳ４０の処理によって、図４０に示すように、ソース線部ＳＬＰ及びソース線部ＳＬＰと同じ高さに設けられた導電体層６２、絶縁体層６１、及び導電体層６０の組と、これらの上の窒化膜６５とが形成される。ステップＳ４０の処理は、例えば第１実施形態で説明されたステップＳ２０の処理と同様である。
次に、ステップＳ４１の処理によって、図４１に示すように、導電体層６２、絶縁体層６１、及び導電体層６０の組を貫通するホールＨＣＰが形成される。ステップＳ４１の処理は、例えば第１実施形態で説明されたステップＳ２１の処理と同様である。図４１には、ホールＨＣＰに対応する部分と、スリットＤＰＳに対応する部分とが開口したマスクＲＥＧ６が示されている。スリットＤＰＳは、コア領域ＣＲ周辺で導電体層６２、絶縁体層６１、及び導電体層６０の組を分断する領域に対応している。ホールＨＣＰ及びスリットＤＰＳは、窒化膜６５、導電体層６２、絶縁体層６１、及び導電体層６０のそれぞれを分断し、絶縁体層３２の表面が、ホールＨＣＰ及びスリットＤＰＳの底部において露出する。ホールＨＣＰ及びスリットＤＰＳが形成された後に、マスクＲＥＧ６は除去される。
次に、ステップＳ４２の処理によって、図４２に示すように、Ｐ型不純物を用いたイオン注入処理が実行される。具体的には、まず、例えばフォトリソグラフィによって、ホールＨＣＰの部分が開口したマスクＲＥＧ７が形成される。そして、マスクＲＥＧ７を用いて、Ｐ型不純物を用いたイオン注入処理が実行され、ホールＨＣＰの側面で露出している導電体層６０及び６２のそれぞれに、Ｐ型不純物が注入される。この導電体層６０及び６２にＰ型不純物が注入された部分の、一方の側面が半導体層２１０として機能し、他方の側面が半導体層２２０として機能する。つまり、例えば、ソース線部ＳＬＰに形成されたＮ型導電体層（半導体層）にＰ型不純物が注入されることによって、ダイオード部ＤＩに対応するＰＮ接合ダイオードが、メモリ領域ＭＡ側と、壁領域ＷＲ側とのそれぞれに形成される。イオン注入処理が完了した後に、マスクＲＥＧ７は除去される。
次に、ステップＳ４３の処理によって、図４３に示すように、酸化膜６６が形成される。酸化膜６６は、ホールＨＣＰと、スリットＤＰＳとのそれぞれが埋まるように形成される。
次に、ステップＳ４４の処理によって、図４４に示すように、酸化膜６６を対象としたエッチバック処理が実行される。ステップＳ４４の処理が実行されると、窒化膜６５の上面に設けられた酸化膜６６が除去される。そして、例えば、ホールＨＣＰ内に形成された酸化膜６６の上面と、スリットＤＰＳ内に形成された酸化膜６６の上面と、導電体層６２の上面とが揃うように加工される。尚、ステップＳ４３及びＳ４４の処理は、例えば第１実施形態で説明されたステップＳ２２の処理と同様である。
次に、ステップＳ４５の処理によって、図４５に示すように、ホールＨＣＰの底部が配線層Ｄ２まで達するようにエッチングされる。ステップＳ４５の処理は、例えば第１実施形態で説明されたステップＳ２３の処理と同様である。図示されたマスクＲＥＧ８は、ホールＨＣＰと重なる部分が開口するように設けられている。そして、マスクＲＥＧ８を用いた異方性のエッチング処理によって、ホールＨＣＰの底部において、除電コンタクト部ＤＣＰの導電体層４３の表面が露出する。ステップＳ４５の処理が完了した後に、マスクＲＥＧ８は除去される。
次に、ステップＳ４６の処理によって、図４６に示すように、導電体６７が形成される。ステップＳ４６の処理は、例えば第１実施形態で説明されたステップＳ２４の処理と同様である。導電体６７は、ホールＨＣＰが埋まるように形成される。
次に、ステップＳ４７の処理によって、図４７に示すように、ホールＨＣＰ外の導電体６７が除去される。ステップＳ４７の処理は、例えば第１実施形態で説明されたステップＳ２５の処理と同様である。本工程によって、ホールＨＣＰ内に導電体６７が残った構造が形成される。ホールＨＣＰ内に残った導電体６７の部分が、プラグ（コンタクト）２００に対応している。プラグ２００は、半導体層２１０及び２２０のそれぞれと接触している。
次に、ステップＳ４８の処理によって、図４８に示すように、窒化膜６５が除去される。ステップＳ４０の処理は、例えば第１実施形態で説明されたステップＳ２６の処理と同様である。
以上で説明された製造工程によって、ダイオード部ＤＩが形成される。すなわち、導電体層６０及び６２と、半導体層２１０との接触部分に形成されたＰＮ接合ダイオードが、プラグ２００に対して逆方向に接続された構造が形成される。同様に、導電体層６０及び６２と、半導体層２２０との接触部分に形成されたＰＮ接合ダイオードが、プラグ２００に対して逆方向に接続された構造が形成される。尚、以上で説明された製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番が、問題が生じない範囲で入れ替えられても良い。
［２－３］第２実施形態の効果
図４９は、第２実施形態に係る半導体記憶装置１の製造途中の断面構造の一例を示す断面図であり、スリットＳＬＴの形成時にスリットＳＬＴの底部に正電荷が発生した場合を例示している。また、図４９は、犠牲部材ＳＭ及び絶縁体層の積層構造が、ブリッジ部ＢＲとカーフ領域ＫＲとの両方にも形成され、スリットＳＬＴが、カーフ領域ＫＲにも形成された場合を例示している。図４９に示すように、第２実施形態に係る半導体記憶装置１は、ブリッジ部ＢＲにおいて、第１実施形態における分断部ＫＣの替わりに、除電コンタクト部ＤＣＰが設けられた構成を有している。除電コンタクト部ＤＣＰは、ブリッジ部ＢＲにおいてソース線部ＳＬＰと同じ高さに設けられた層を分断し、且つソース線部ＳＬＰに含まれる導電体層６０及び６２に電気的に接続されたプラグ（コンタクト）２００を備えている。
そして、第２実施形態に係る半導体記憶装置１では、除電コンタクト部ＤＣＰ内のプラグ２００が、メモリ領域ＭＡ内の導電体層６０及び６２と、カーフ領域ＫＲ内の導電体層６０及び６２とのそれぞれと、ダイオード構造を介して接続されている（ダイオード部ＤＩ）。具体的には、除電コンタクト部ＤＣＰのプラグ２００と導電体層６０及び６２との接続部分は、メモリ領域ＭＡ側からプラグ２００に向かって逆方向に接続されたダイオード構造（半導体層２１０並びに導電体層６０及び６２）と、カーフ領域ＫＲ側からプラグ２００に向かって逆方向に接続されたダイオード構造（半導体層２２０並びに導電体層６０及び６２）とを含んでいる。
その結果、高アスペクト比のエッチング工程において、カーフ領域ＫＲにおいて発生した正電荷が、カーフ領域ＫＲ側のダイオード構造を介して除電コンタクト部ＤＣＰに流れ込み、半導体基板２０に放出される（カーフ放電経路）。同様に、高アスペクト比のエッチング工程において、コア領域ＣＲ（メモリ領域ＭＡ）において発生した正電荷が、メモリ領域ＭＡ側のダイオード構造を介して除電コンタクト部ＤＣＰに流れ込み、半導体基板２０に放出される（コア放電経路）。
これにより、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、高アスペクト比のエッチング工程で、ソース線ＳＬと半導体基板２０とのバイアス差を抑制することが出来、アーキングの発生を抑制することが出来る。従って、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様に、アーキングの影響による不良の発生を抑制することが出来、歩留まりを向上させることが出来る。
尚、第２実施形態に係る半導体記憶装置１では、第１実施形態と同様に、高アスペクト比のエッチング工程において、コア領域ＣＲ側のダイオード構造に印加される電圧Ｖａｒｃが降伏電圧Ｖｚよりも大きく（（１）Ｖａｒｃ＞Ｖｚ）、半導体記憶装置１の動作電圧Ｖｏｐが降伏電圧Ｖｚよりも小さい（（２）Ｖｏｐ＜Ｖｚ）。このため、第２実施形態に係る半導体記憶装置１において、ソース線ＳＬ及び半導体基板２０の間の除電コンタクト部ＤＣＰを介した接続は、半導体記憶装置１の出荷時において残っていても良い。
［２－４］第２実施形態の変形例
以上で説明された第２実施形態に係る半導体記憶装置１は、種々の変形が可能である。以下に、第２実施形態の第１変形例、第２変形例、第３変形例、及び第４変形例について、第２実施形態と異なる点を説明する。
［２－４－１］第２実施形態の第１変形例
図５０は、第２実施形態の第１変形例に係る半導体記憶装置におけるブリッジ部の平面レイアウトの一例を示す平面図である。図５０に示すように、ブリッジ部ＢＲにおいて、複数のダイオード部ＤＩが、隣り合う導電部ＤＰ１及びＤＰ２の間を接続しても良い。本例では、ブリッジ部ＢＲが、ダイオード部ＤＩ１、ＤＩ２、及びＤＩ３を含んでいる。
第２実施形態の第１変形例におけるダイオード部ＤＩ１、ＤＩ２、及びＤＩ３のそれぞれの構成は、第２実施形態で説明されたダイオード部ＤＩと同様である。そして、ダイオード部ＤＩ１、ＤＩ２、及びＤＩ３のそれぞれの半導体層２１０が導電部ＤＰ１に接続され、ダイオード部ＤＩ１、ＤＩ２、及びＤＩ３のそれぞれの半導体層２２０が導電部ＤＰ２に接続されている。尚、第２実施形態の第１変形例において、ブリッジ部ＢＲが含むダイオード部ＤＩの数は、２つ以上であれば良い。第２実施形態の第１変形例におけるダイオード部ＤＩは、第２実施形態で説明されたダイオード部ＤＩが分割された構成としてみなされても良い。
図５１は、第２実施形態の第１変形例に係る半導体記憶装置１における除電コンタクト部ＤＣＰの断面構造の一例を示す、図５０のＬＩ－ＬＩ線に沿った断面図である。図５１に示すように、第２実施形態の第１変形例では、ダイオード部ＤＩ１、ＤＩ２、及びＤＩ３のそれぞれが、コンタクトＣ０、導電体層４１、コンタクトＣ１、導電体層４２、コンタクトＣ２、導電体層４３、及びプラグ２００がＺ方向に接続された構成を有している。このような場合においても、第２実施形態の第１変形例に係る半導体記憶装置１は、第２実施形態と同様の効果を得ることが出来、さらに、除電コンタクト部ＤＣＰの性能を向上させることが出来る。
［２－４－２］第２実施形態の第２変形例
図５２は、第２実施形態の第２変形例に係る半導体記憶装置１における除電コンタクト部ＤＣＰの断面構造の一例を示す断面図である。図５２に示すように、第２実施形態の第２変形例では、ダイオード部ＤＩ１、ＤＩ２、及びＤＩ３にそれぞれ対応する３本のプラグ２００の本数よりも、半導体基板２０に接続されているコンタクトＣ０の本数（例えば１本）の方が少ない。このように、導電体層６０及び６２に接続されるプラグ２００の本数は、半導体基板２０に接続されているコンタクトＣ０の本数より多くても良い。
この場合、ダイオード部ＤＩ１、ＤＩ２、及びＤＩ３が形成された部分と重なるように、半導体基板２０上、配線層Ｄ０及びＤ１のそれぞれに回路を形成することが出来る。すなわち、第２実施形態の第２変形例に係る半導体記憶装置１は、アーキングの放電経路を第２実施形態よりも多く有することが出来、且つ除電コンタクト部ＤＣＰの近くに回路を配置することが可能となる。
［２－４－３］第２実施形態の第３変形例
図５３は、第２実施形態の第３変形例に係る半導体記憶装置１における除電コンタクト部ＤＣＰの断面構造の一例を示す断面図である。図５３に示すように、第２実施形態の第３変形例では、ダイオード部ＤＩ１、ＤＩ２、及びＤＩ３にそれぞれ対応する３本のプラグ２００の本数よりも、半導体基板２０に接続されているコンタクトＣ０の本数（例えば５本）の方が多い。このように、導電体層６０及び６２に接続されるプラグ２００の本数は、半導体基板２０に接続されているコンタクトＣ０の本数より少なくても良い。
この場合、ダイオード部ＤＩ１、ＤＩ２、及びＤＩ３のそれぞれから、半導体基板２０までの電流経路が増加する。これにより、第２実施形態の第３変形例に係る半導体記憶装置１は、除電コンタクト部ＤＣＰの放電能力を向上させることが出来、第２実施形態よりもアーキングの影響を抑制することが出来る。
［２－４－４］第２実施形態の第４変形例
図５４は、第２実施形態の第４変形例に係る半導体記憶装置１における除電コンタクト部ＤＣＰの断面構造の一例を示す断面図である。図５４に示すように、第２実施形態の第４変形例では、ダイオード部ＤＩ１、ＤＩ２、及びＤＩ３にそれぞれ対応する３本のプラグ２００の本数よりも、半導体基板２０に接続されているコンタクトＣ０の本数（例えば１本）の方が少ない。そして、配線層Ｄ２よりも下層に設けられたコンタクトＣ０、Ｃ１、及びＣ２が、ダイオード部ＤＩ１、ＤＩ２、及びＤＩ３と重ならないように配置されている。このように、除電コンタクト部ＤＣＰにおいて、コンタクトＣ０、Ｃ１、及びＣ２とプラグ２００とは、Ｚ方向に並んでいなくても良い。
この場合、除電コンタクト部ＤＣＰの近傍に設けられるトランジスタのレイアウトを容易にすることが出来る。言い換えると、第２実施形態の第４変形例に係る半導体記憶装置１は、半導体基板２０の回路レイアウトの自由度を向上させることが出来、半導体記憶装置１のチップ面積を縮小させることが出来る。尚、第２実施形態の第４変形例では、コンタクトＣ０が配置された領域と、プラグ２００が配置された領域とがずれていれば良い。コンタクトＣ０の本数とプラグ２００の本数が同じであっても良いし、コンタクトＣ０の本数がプラグ２００の本数よりも多くても良い。
［３］その他
上記実施形態において、半導体記憶装置１に設けられる封止部材ＥＳｎ及びＥＳｐの数は、実施形態で説明された数に限定されない。半導体記憶装置１は、少なくとも１組の封止部材ＥＳｎ及びＥＳｐを備えていれば良い。封止部材ＥＳｎが、２本以上設けられても良い。複数の封止部材ＥＳｎが、隣り合っていても良い。封止部材ＥＳｐが、２本以上設けられても良い。複数の封止部材ＥＳｐが、隣り合っていても良い。隣り合った２本以上の封止部材ＥＳｎの間では、導電体層９２等が共有されても良い。隣り合った２本以上の封止部材ＥＳｐの間では、導電体層９２等が共有されても良い。
また、封止部材ＥＳｎ及びＥＳｐのそれぞれは、少なくとも四角環状の壁状の構造を有していれば良く、封止部材ＥＳｎ及びＥＳｐのそれぞれが備えるコンタクト及び導電体層のそれぞれの数は、その他の数であっても良い。封止部材ＥＳｎ及びＥＳｐに含まれた導電体層及びコンタクトとして使用される材料としては、例えばチタン、チタン窒化物、タングステン等の金属材料が使用される。これに限定されず、封止部材ＥＳｎ及びＥＳｐには、様々な金属材料が使用され得る。外部からの静電気等への対処としては、最外周に封止部材ＥＳｎが配置されることが好ましい。
第１実施形態において、分断部ＫＣは、コンタクトＣ３Ｐを有していなくても良い。分断部ＫＣは、メモリ領域ＭＡ内の導電体層６２及び６０と、壁領域ＷＲ内の導電体層６２及び６０との間を少なくとも絶縁していれば良い。例えば、ステップＳ３２において、分断部ＫＣに形成されるスリットが壁領域ＷＲに形成されるスリットよりも細く設計された場合には、分断部ＫＣが、絶縁体のみで構成され得る。
上記実施形態において、メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造を有していても良い。この場合に、本明細書で説明に使用された“高アスペクト比のエッチング工程”は、ソース線ＳＬに達するピラーに対応するホールのエッチング工程等に対応する。また、メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していて良い。メモリピラーＭＰ及びビット線ＢＬの間と、コンタクトＣＣと導電体層２６との間と、コンタクトＣ３と導電体層２７との間とのそれぞれは、Ｚ方向に連結された複数のコンタクトによって接続されても良い。複数のコンタクトの連結部分には、導電体層が挿入されても良い。これは、その他のコンタクトについても同様である。
上記実施形態で説明に使用された図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、メモリピラーＭＰは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状（ボーイング形状）を有していても良い。同様に、スリットＳＬＴ及びＳＨＥのそれぞれがテーパー形状又は逆テーパー形状を有していても良いし、ボーイング形状を有していても良い。同様に、コンタクトＣ０Ｗ、Ｃ１Ｗ、Ｃ２Ｗ、Ｃ３Ｗ、Ｃ３Ｐ、Ｖ０Ｗ及びＶ１Ｗのそれぞれが、テーパー形状又は逆テーパー形状を有していても良いし、ボーイング形状を有していても良い。また、上記実施形態では、メモリピラーＭＰ、並びにコンタクトＣＣ及びＣ３のそれぞれの断面構造が円形である場合について例示したが、これらの断面構造は楕円形であっても良く、任意の形状に設計され得る。
上記実施形態において、スリットＳＬＴ及びＳＨＥのそれぞれの内部は、単一又は複数種類の絶縁体により構成されても良い。この場合、例えば、ソース線ＳＬ（導電体層２１）に対するコンタクトが、例えば引出領域ＨＡに設けられる。本明細書において、スリットＳＬＴの位置は、例えばコンタクトＬＣの位置に基づいて特定される。スリットＳＬＴが絶縁体で構成される場合には、スリットＳＬＴの位置は、スリットＳＬＴ内のシームや、リプレース処理時にスリットＳＬＴ内に残存した材料によって特定されても良い。
尚、本明細書において“四角環状”は、対象の構成要素が少なくとも互いに交差する方向に延伸する部分を有しつつ環状に形成されていれば良い。また、“四角環状”は、角部分が斜めに形成されていても良く、辺が直線状に形成されていない部分を有していても良い。“四角環状”は、完全な環状であることが好ましいが、環状部分の一部が途切れていても良い。封止部材ＥＳｎ及びＥＳｐがほぼ環状な構造を有していれば、上記実施形態で説明された封止部材ＥＳｎ及びＥＳｐの効果を得ることが出来る。“環状”は、円形に限定されず、四角環状も含んでいる。“径”は、半導体基板の表面と平行な断面における、ホール等の内径のことを示している。“幅”は、例えばＸ方向又はＹ方向における構成要素の幅のことを示している。“側壁”は、スリットの一方及び他方の側面部分のことを示している。
本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。また、本明細書において“接続”は、分断部ＫＣによって分断された部分についても適用可能である。つまり、第１構成と第２構成とが接続され、且つ第１構成と第２構成との間に分断部が設けられた場合に、第１構成と第２構成との間は絶縁されている。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“同じ層構造”は、少なくとも層が形成された順番が同じであれば良い。
本明細書において“Ｐ型ウェル領域”は、Ｐ型不純物を含む半導体基板２０の領域のことを示している。“Ｎ型不純物拡散領域”は、半導体基板２０に対してＮ型不純物がドープされた領域のことを示している。“Ｐ型不純物拡散領域”は、半導体基板２０に対してＰ型不純物がドープされた領域のことを示している。“半導体層”は、“導電体層”と呼ばれても良い。“ＰＮ接合ダイオード”は、単に“ダイオード”と呼ばれても良い。
本明細書において“領域”は、半導体基板２０によって含まれる構成と見なされても良い。例えば、半導体基板２０がメモリ領域ＭＡと引出領域ＨＡとを含むと規定された場合、メモリ領域ＭＡと引出領域ＨＡとは、半導体基板２０の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と半導体基板２０とのＺ方向の間隔に対応している。“高さ”の基準としては、半導体基板２０以外の構成が使用されても良い。“平面位置”は、平面レイアウトにおける構成要素の位置を示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２７…導電体層、３０～３７…絶縁体層、４０～４５…導電体層、５０…コア部材、５１…半導体層、５２…積層膜、５３…トンネル絶縁膜、５４…絶縁膜、５５…ブロック絶縁膜、６０…導電体層、６１…絶縁体層、６２…導電体層、６５…窒化膜、６６…酸化膜、６７…導電体、７０～７３…導電体層、８０，８１…スペーサ、９０～９２…導電体層、１００，１１０…半導体層、１２０…導電体層、２００…プラグ、２１０，２２０…半導体層、３０１…酸化膜、３０２…窒化膜、３０３～３０６…絶縁体層、ＣＶ，ＣＣ，Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｃ０Ｗ，Ｃ１Ｗ，Ｃ２Ｗ，Ｃ３Ｗ，Ｃ３Ｐ，Ｖ０，Ｖ０Ｗ，Ｖ１Ｗ…コンタクト、Ｄ０，Ｄ１，Ｄ２，Ｍ０，Ｍ１，Ｍ２…配線層、ＤＰ…導電部、ＣＲ…コア領域、Ｃ３Ｔ…コンタクト領域、ＷＲ…壁領域、ＫＲ…カーフ領域、ＥＲ…端部領域、ＭＡ…メモリ領域、ＨＡ１，ＨＡ２…引出領域、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴＤ，ＳＴＳ…選択トランジスタ

Claims (5)

  1. 基板と
    前記基板の上方に設けられたソース線と、
    前記ソース線の上方で、前記基板の表面と交差する第１方向に互いに離れて設けられた複数のワード線と、
    前記第１方向に延伸して設けられ、底部が前記ソース線に達し、前記複数のワード線との交差部分がそれぞれメモリセルとして機能するピラーと、
    前記基板の上に設けられ、前記ソース線と前記基板との間に接続された第１コンタクト部と、を備え
    前記第１コンタクト部の内部、又は前記第１コンタクト部に対して前記ソース線に含まれる導電体層が接触する部分に、前記ソース線から前記基板に向かって逆方向に電気的に接続され、ダイオードとして機能する部分を有する、
    半導体記憶装置。
  2. 前記第１コンタクト部は、前記基板の上の第１半導体層と、前記第１半導体層の上の第２半導体層とを含み、
    前記第１半導体層は、Ｐ型不純物を含み、
    前記第２半導体層は、Ｎ型不純物を含み、
    前記第１半導体層と前記第２半導体層との組が、前記ダイオードとして機能する、
    請求項１に記載の半導体記憶装置。
  3. 前記第１コンタクト部は、
    前記基板の上のコンタクトであって、その内部に前記ダイオードを有する第１コンタクトと、
    前記第１コンタクトの上の第１配線と、
    前記第１配線と前記ソース線との間に電気的に接続された前記第１配線の上方の第２コンタクトと、
    を備える、
    請求項１に記載の半導体記憶装置。
  4. 前記ソース線に含まれる導電体層が、前記ダイオードとして機能する部分として、Ｐ型不純物を含む半導体層及びＮ型不純物を含む半導体層との組を含み、前記Ｐ型不純物を含む半導体層が前記第１コンタクト部と接触している
    請求項１に記載の半導体記憶装置。
  5. 第１コア領域と、前記第１コア領域の外周を囲うように設けられた第１領域とを有する基板と、
    前記第１コア領域で、前記基板の上方に設けられた第１ソース線を含む第１層と、
    前記第１コア領域内且つ前記第１ソース線の上方で、前記基板の表面と交差する第１方向に互いに離れて設けられた複数の第１ワード線と、
    前記第１コア領域で、前記第１方向に延伸して設けられ、底部が前記第１ソース線に達し、前記複数の第１ワード線との交差部分がそれぞれメモリセルとして機能する第１ピラーと、
    前記第１領域で、前記第１層に含まれ、且つ前記第１コア領域を囲むように設けられた外周導電体層と、
    前記第１ソース線に含まれる導電体層と前記外周導電体層との間を分断するように設けられ、前記第１ソース線と前記基板との間に電気的に接続された第１プラグと、
    を備え、
    前記第１ソース線に含まれる導電体層は、前記第１プラグとの接触部分に第１ダイオードを有し、前記第１ダイオードは、前記第１ソース線から前記第１プラグに向かって逆方向に電気的に接続される、
    半導体記憶装置。
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