JP2024044009A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2024044009A
JP2024044009A JP2022149301A JP2022149301A JP2024044009A JP 2024044009 A JP2024044009 A JP 2024044009A JP 2022149301 A JP2022149301 A JP 2022149301A JP 2022149301 A JP2022149301 A JP 2022149301A JP 2024044009 A JP2024044009 A JP 2024044009A
Authority
JP
Japan
Prior art keywords
semiconductor
layer
memory
semiconductor layer
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022149301A
Other languages
English (en)
Inventor
裕士 菅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2022149301A priority Critical patent/JP2024044009A/ja
Priority to CN202311026994.XA priority patent/CN117750761A/zh
Priority to US18/460,509 priority patent/US20240099002A1/en
Publication of JP2024044009A publication Critical patent/JP2024044009A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】信頼性を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第１半導体層１０２と、前記第１半導体層の上方に設けられた第１配線層１０４と、前記第１配線層と隣り合って配置された第２配線層１０４と、前記第１配線層を通過し、一端が前記第１半導体層に接続された第１メモリピラーＭＰと、前記第２配線層を通過し、一端が前記第１半導体層に接続された第２メモリピラーＭＰと、前記第１配線層と前記第２配線層との間に設けられた第１部材ＳＬＴとを含む。前記第１部材前記第１半導体層に接する第１導電体１３１と、少なくとも前記第１配線層と前記第１導電体との間、及び前記第２配線層と前記第１導電体との間に設けられた第１絶縁体１３０と、前記第１導電体と前記第１半導体層との間に設けられた複数の第２絶縁体１２０とを含む。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許第ＲＥ４８４７３号明細書
本発明の一実施形態では、信頼性を向上した半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、半導体基板の上方に設けられ、第１方向に延伸する第１半導体層と、前記第１半導体層の上方に設けられ、前記第１方向に延伸する第１配線層と、前記第１方向と交差する第２方向において、前記第１配線層と隣り合って配置され、前記第１方向に延伸する第２配線層と、前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１配線層を通過し、一端が前記第１半導体層に接続された第１メモリピラーと、前記第３方向に延伸し、前記第２配線層を通過し、一端が前記第１半導体層に接続された第２メモリピラーと、前記第１配線層と前記第２配線層との間に設けられ、前記第１方向及び前記第３方向に延伸する第１部材とを含む。前記第１部材は、前記第１方向及び前記第３方向に延伸し、前記第１半導体層に接する第１導電体と、少なくとも前記第１配線層と前記第１導電体との間、及び前記第２配線層と前記第１導電体との間に設けられた第１絶縁体と、前記第３方向において、前記第１導電体と前記第１半導体層との間に設けられた複数の第２絶縁体とを含む。
第１実施形態に係る半導体記憶装置の全体構成を示すブロック図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイのブロックＢＬＫ０及びＢＬＫ１の平面図である。 図３における領域ＲＡの拡大図である。 図４のＩ－Ｉ’線に沿った断面図である。 図５のＩＶ－ＩＶ’に沿った断面図である。 図４のＩＩ－ＩＩ’線に沿った断面図である。 図４のＩＩＩ－ＩＩＩ’線に沿った断面図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 図３における領域ＲＡの拡大図である。 図１８のＶ－Ｖ’に沿った断面図である。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。 第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの製造工程におけるメモリセルアレイの平面及び断面を示す図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置１について説明する。以下では、半導体記憶装置１として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、図１を参照して、半導体記憶装置１の全体構成の一例について説明する。図１は、半導体記憶装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
図１に示すように、半導体記憶装置１は、メモリコア部１０と周辺回路部２０とを含む。
メモリコア部１０は、メモリセルアレイ１１、ロウデコーダ１２、及びセンスアンプ１３を含む。
メモリセルアレイ１１は、不揮発のメモリセルトランジスタが三次元に配列された領域である。メモリセルアレイ１１は、複数のブロックＢＬＫを含む。図１の例では、メモリセルアレイ１１は、ブロックＢＬＫ０～ＢＬＫ３を含む。ブロックＢＬＫは、例えば、一括してデータが消去される複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。各々のブロックＢＬＫは、複数のストリングユニットＳＵを含む。図１の例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において一括して選択される複数のＮＡＮＤストリングＮＳの集合を含む。ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルトランジスタの集合を含む。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。メモリセルアレイ１１の詳細については後述する。
ロウデコーダ１２は、ロウアドレスのデコードを行う回路である。ロウデコーダ１２は、外部コントローラから入力されたロウアドレスに関する情報を受信する。ロウデコーダ１２は、ロウアドレスに関する情報のデコード結果に基づいて、メモリセルアレイ１１のロウ方向の配線（ワード線及び選択ゲート線）を選択する。ロウデコーダ１２は、選択したロウ方向の配線に電圧を供給する。
センスアンプ１３は、データの書き込み及び読み出しを行う回路である。センスアンプ１３は、データの読み出し時には、いずれかのブロックＢＬＫのメモリセルトランジスタからデータを読み出す。また、センスアンプ１３は、データの書き込み時には、メモリセルアレイ１１に、書き込みデータに基づく電圧を供給する。
周辺回路部２０は、シーケンサ２１及び電圧発生回路２２を含む。
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウデコーダ１２、及びセンスアンプ１３等を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に用いられる電圧を発生させ、ロウデコーダ１２及びセンスアンプ１３等に供給する。
１．１．２ メモリセルアレイの回路構成
次に、図２を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２は、メモリセルアレイ１１の回路図である。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。ストリングユニットＳＵ内の複数のＮＡＮＤストリングＮＳは、複数のビット線ＢＬのいずれかに接続される。図２の例では、ストリングユニットＳＵは、ｎ＋１個のＮＡＮＤストリングＮＳを含む。そして、ｎ＋１個のＮＡＮＤストリングＮＳは、ｎ＋１本のビット線ＢＬ０～ＢＬｎ（ｎは１以上の整数）にそれぞれ接続される。
各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。図２の例では、ＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＣ０～ＭＣ７を含む。
メモリセルトランジスタＭＣは、データを不揮発に記憶するメモリ素子である。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含む。メモリセルトランジスタＭＣは、電荷蓄積層に絶縁体を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、電荷蓄積層に導電体を用いたＦＧ（Floating Gate）型であってもよい。以下では、メモリセルトランジスタＭＣが、ＭＯＮＯＳ型である場合について説明する。
選択トランジスタＳＴ１及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択にそれぞれ使用される。
ＮＡＮＤストリングＮＳ内の選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の電流経路は、直列に接続される。選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一ブロックＢＬＫのメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、各ストリングユニットＳＵは、複数のメモリセルトランジスタＭＣ０をそれぞれ含む。ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。
ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、選択ゲート線ＳＧＤと同様に、選択ゲート線ＳＧＳは、ストリングユニットＳＵ毎に設けられてもよい。
ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ３、及び選択ゲート線ＳＧＳは、ロウデコーダ１２にそれぞれ接続される。
ビット線ＢＬは、各ブロックＢＬＫの複数のストリングユニットＳＵそれぞれの１つのＮＡＮＤストリングＮＳに共通に接続される。各ビット線ＢＬは、センスアンプ１３に接続される。
ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えば、「セルユニットＣＵ」と表記される。換言すれば、セルユニットＣＵは、書き込み動作または読み出し動作において一括して選択される複数のメモリセルトランジスタＭＣの集合である。ページは、セルユニットＣＵに、一括して書き込まれる（または一括して読み出される）データの単位である。例えば、メモリセルトランジスタＭＣが１ビットデータを記憶する場合、セルユニットＣＵの記憶容量は、１ページである。なお、セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、２ページ以上の記憶容量を有し得る。
１．１．３ メモリセルアレイの平面構成
次に、図３及び図４を参照して、メモリセルアレイ１１の平面構成の一例について説明する。図３は、メモリセルアレイ１１のブロックＢＬＫ０及びＢＬＫ１の平面図である。図４は、図３における領域ＲＡの拡大図である。図３及び図４の例は、選択ゲート線ＳＧＤとして機能する配線層の上面を示している。なお、図３及び図４の例では、層間絶縁膜は、省略されている。以下の説明において、半導体基板に略平行であり、且つ部材ＳＬＴが延伸する方向をＸ方向とする。半導体基板に略平行であり、Ｘ方向と交差する方向をＹ方向とする。半導体基板に略垂直であり、Ｘ方向及びＹ方向と交差する方向をＺ方向とする。また、Ｚ方向において、各部材の半導体基板側を向いた面を「底面」と表記する。また、底面に対応する面を「上面」と表記する。
図３に示すように、メモリセルアレイ１１は、セル領域及びＷＬ接続領域を含む。セル領域は、メモリセルトランジスタＭＣが配置される領域である。ＷＬ接続領域は、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳと、コンタクトプラグとの接続領域である。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳの各々は、ＷＬ接続領域に設けられたコンタクトプラグを介して、ロウデコーダ１２に接続される。ＷＬ接続領域に、メモリセルトランジスタＭＣは配置されない。図３の例では、Ｘ方向における中央部にセル領域が配置されている。そして、Ｘ方向における２つの端部にＷＬ領域が配置されている。なお、セル領域とＷＬ接続領域の配置は、任意である。例えば、Ｘ方向における中央部にＷＬ接続領域が設けられてもよい。
メモリセルアレイ１１は、複数の部材ＳＬＴを含む。部材ＳＬＴは、Ｘ方向に延伸する。複数の部材ＳＬＴは、Ｙ方向に並んで配置されている。部材ＳＬＴは、各ブロックＢＬＫに設けられた複数の配線層を、ブロックＢＬＫ毎に分離する。Ｙ方向に並ぶ部材ＳＬＴの間に、ブロックＢＬＫが配置される。図３の例では、Ｙ方向に並ぶ３つの部材ＳＬＴの間に、ブロックＢＬＫ０及びＢＬＫ１がそれぞれ配置されている。各ブロックＢＬＫは、部材ＳＬＴを介在させて、Ｙ方向に並んで配置されている。
各ブロックＢＬＫには、複数の配線層が設けられている。複数の配線層は、Ｚ方向に離間して積層されている。図３の例では、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤとしてそれぞれ機能する１０層の配線層が下層から順に積層されている。例えば、１０層の配線層は、ＷＬ接続領域において、Ｘ方向に階段状に引き出されている。以下、ＷＬ接続領域において、階段状に引き出された領域を「テラス」と表記する。各配線層のテラスの上にコンタクトプラグが設けられている。なお、ＷＬ接続領域において、各配線層は、階段状に引き出されていなくてもよい。
各ブロックＢＬＫには、複数の部材ＳＨＥが設けられている。部材ＳＨＥは、Ｘ方向に延伸する。複数の部材ＳＨＥは、Ｙ方向に並んで配置されている。部材ＳＨＥは、絶縁材料を含む。例えば、部材ＳＨＥは、絶縁材料として、酸化シリコン（ＳｉＯ）を含む。部材ＳＨＥは、選択ゲート線ＳＧＤとして機能する配線層を、ストリングユニットＳＵ毎に分離する。図３の例では、ブロックＢＬＫ内に３つの部材ＳＨＥが設けられている。これにより、選択ゲート線ＳＧＤとして機能する配線層は、Ｙ方向に４つに分離される。例えば、各ブロックＢＬＫにおいて４つに分離された配線層は、紙面左側から順に選択ゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３としてそれぞれ機能する。すなわち、紙面左側から順に、ストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３が設けられている。
次に、セル領域及び部材ＳＬＴの構成の詳細について説明する。図４は、ブロックＢＬＫ０のストリングユニットＳＵ３と、ブロックＢＬＫ１のストリングユニットＳＵ０と、それらの間に設けられた部材ＳＬＴとを示している。
図４に示すように、セル領域には、複数のメモリピラーＭＰが設けられている。１つのメモリピラーＭＰが、１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰの構造の詳細については後述する。例えば、メモリピラーＭＰは、Ｚ方向に延伸する円柱形状を有する。メモリピラーＭＰは、Ｚ方向に積層された複数の配線層を貫通（通過）する。図４に示す例では、各ブロックＢＬＫ内の複数のメモリピラーＭＰは、Ｘ方向に向かって６列の千鳥配置に配列されている。なお、メモリピラーＭＰの配列は任意に設計可能である。
部材ＳＬＴは、例えば、コンタクトプラグＬＩ及びスペーサＳＰを含む。コンタクトプラグＬＩは、例えば、Ｘ方向に延びたライン形状を有する。コンタクトプラグＬＩは、ソース線ＳＬとメモリセルアレイ１１の上方に設けられた配線との接続に用いられる。コンタクトプラグＬＩの底面は、ソース線ＳＬとして機能する配線層に接する。コンタクトプラグＬＩは、導電材料により構成される。例えば、コンタクトプラグＬＩは、タングステンを含む。スペーサＳＰは、コンタクトプラグＬＩの側面に設けられている。換言すると、コンタクトプラグＬＩは、ＸＹ平面での平面視においてスペーサＳＰに囲まれている。コンタクトプラグＬＩと、当該コンタクトプラグＬＩとＹ方向に隣り合うブロックＢＬＫとの間は、スペーサＳＰによって離隔及び絶縁される。スペーサＳＰは、絶縁材料により構成される。例えば、スペーサＳＰは、絶縁材料として、酸化シリコンを含む。なお、部材ＳＬＴは、コンタクトプラグＬＩを含んでいなくてもよい。
また、本実施形態の部材ＳＬＴは、複数のダミーピラーＤＰを含む。ダミーピラーＤＰは、Ｚ方向に延伸する円柱形状を有する。例えば、複数のダミーピラーＤＰは、Ｘ方向に離間して、一列に並んで配置される。ダミーピラーＤＰは、コンタクトプラグＬＩ及びスペーサＳＰの底面に接する。換言すれば、ダミーピラーＤＰは、コンタクトプラグＬＩ及びスペーサＳＰの下層に配置される。
ダミーピラーＤＰは、メモリピラーＭＰに対応するホール（以下、「メモリホール」と表記する）を形成する際に、Ｙ方向におけるブロックＢＬＫ端部と、ブロックＢＬＫ中央部とにおけるメモリピラーＭＰ（メモリホール）のパターン密度のばらつきを低減するために配置される。ダミーピラーＤＰに対応するホール（以下、「ダミーホール」と表記する）は、メモリホールを加工する際に、一括して加工される。例えば、部材ＳＬＴの形成領域の両端に位置する２つのメモリピラーＭＰ１及びＭＰ２の間隔は、ブロックＢＬＫ内におけるメモリピラーＭＰ１及びＭＰ３の間隔よりも大きい。このため、メモリホールを加工するためのリソグラフィ工程及びエッチング工程において、ブロックＢＬＫの端部に位置するメモリピラーＭＰ１及びＭＰ２のＸＹ平面における最も長い直径（以下、「長径」と表記する）は、ブロックＢＬＫ中央部に位置するメモリピラーＭＰ３の長径に対して寸法がシフトする場合がある。また、メモリピラーＭＰ１及びＭＰ２と、メモリピラーＭＰ３とでは、メモリホールの深さ（高さ）が異なる場合がある。ダミーピラーＤＰ（ダミーホール）を配置することにより、パターンの粗密差が低減され、ブロックＢＬＫ端部と、ブロックＢＬＫ中央部とにおけるメモリピラーＭＰの形状のばらつきが低減される。
例えば、同層（ソース線ＳＬと機能する半導体層）におけるメモリピラーＭＰ及びダミーピラーＤＰの長径を、それぞれＤ１及びＤ２とする。長径Ｄ１と長径Ｄ２とは、Ｄ１＜Ｄ２の関係にある。
１．１．４ メモリセルアレイの断面構成
次に、図５～図８を参照して、メモリセルアレイ１１の断面構成の一例について説明する。図５は、図４のＩ－Ｉ’線に沿った断面図である。図６は、図５のＩＶ－ＩＶ’に沿った断面図である。図７は、図４のＩＩ－ＩＩ’線に沿った断面図である。図８は、図４のＩＩＩ－ＩＩＩ’線に沿った断面図である。
図５に示すように、半導体基板１００上には、絶縁層１０１が設けられている。例えば、絶縁層１０１は、酸化シリコンを含む。なお、絶縁層１０１が設けられている領域、すなわち半導体基板１００と半導体層１０２との間には、ロウデコーダ１２またはセンスアンプ１３等の回路が設けられていてもよい。
絶縁層１０１の上には、ソース線ＳＬとして機能する半導体層１０２が設けられている。半導体層１０２は、Ｘ方向及びＹ方向に延伸する。半導体層１０２は、例えば、３層の半導体層１０２ａ、１０２ｂ、及び１０２ｃを含む。絶縁層１０１の上に、半導体層１０２ａが設けられている。半導体層１０２ａの上に、半導体層１０２ｂが設けられている。半導体層１０２ｂの上に、半導体層１０２ｃが設けられている。半導体層１０２ｂは、例えば、半導体層１０２ａと半導体層１０２ｃとの間に設けられた絶縁層を置き換える(リプレースする)ことにより形成される。半導体層１０２ａ～１０２ｃは、例えば、シリコンを含む。また、半導体層１０２ａ～１０２ｃは、例えば、ｎ型半導体の不純物としてリン（Ｐ）を含む。
半導体層１０２の上には、絶縁層１０３が設けられている。例えば、絶縁層１０３は、酸化シリコンを含む。
絶縁層１０３の上には、例えば、１０層の配線層１０４と９層の絶縁層１０５とが、１層ずつ交互に積層されている。例えば、配線層１０４は、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤとして機能する。なお、選択ゲート線ＳＧＳ及びＳＧＤとして機能する配線層１０４は、それぞれ複数設けられてもよい。例えば、配線層１０４の導電材料として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる。この場合、窒化チタンは、タングステンを覆うように形成される。窒化チタンは、例えばＣＶＤ（Chemical Vapor Deposition）によりタングステンを成膜する際、タングステンの酸化を抑制するためのバリア層、あるいはタングステンの密着性を向上させるための密着層としての機能を有する。また、配線層１０４は、酸化アルミニウム（ＡｌＯ）等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電材料を覆うように形成される。例えば、配線層１０４の各々において、配線層１０４の上下に設けられた絶縁層及びメモリピラーＭＰの側面と接するように高誘電率材料が設けられる。そして、高誘電率材料と接するように窒化チタンが設けられる。そして、窒化チタンと接し、配線層１０４の内部を埋め込むようにタングステンが設けられる。例えば、高誘電率材料として、酸化アルミニウムが設けられている場合、メモリセルトランジスタＭＣは、ＭＡＮＯＳ（Metal-Aluminum-Nitride-Oxide-Silicon）型とも表記される。
最上層の配線層１０４、すなわち、選択ゲート線ＳＧＤとして機能する配線層１０４の上には、絶縁層１０６が設けられている。例えば、絶縁層１０６は、酸化シリコンを含む。
メモリセルアレイ１１のセル領域には、複数のメモリピラーＭＰが設けられている。例えば、メモリピラーＭＰは、Ｚ方向に延びる略円柱形状を有している。メモリピラーＭＰは、１０層の配線層１０４を貫通する。メモリピラーＭＰの底面は、半導体層１０２ａの内部に達する。なお、メモリピラーＭＰは、Ｚ方向に複数のピラーが連結された構造であってもよい。
次に、メモリピラーＭＰの内部構成について説明する。メモリピラーＭＰは、積層体１１０、半導体層１１１、コア層１１２、及びキャップ膜１１３を含む。積層体１１０は、メモリピラーＭＰの外側から順に、ブロック絶縁膜、電荷蓄積層、及びトンネル絶縁膜が積層された構成を有する。メモリピラーＭＰの側面の一部及び底面には、積層体１１０が設けられている。より具体的には、半導体層１０２ｂと同層及びその近傍において、メモリピラーＭＰの側面の積層体１１０が除去されている。積層体１１０の側面及び底面、並びに半導体層１０２ｂに接するように半導体層１１１が設けられている。半導体層１１１は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。半導体層１１１の内部は、コア層１１２により埋め込まれる。メモリピラーＭＰの上部では、半導体層１１１及びコア層１１２の上端に、キャップ膜１１３が設けられている。キャップ膜１１３の側面は、積層体１１０に接する。例えば、半導体層１１１及びキャップ膜１１３は、シリコンを含む。例えば、コア層１１２は、酸化シリコンを含む。キャップ膜１１３の上には、導電体１４０が設けられている。導電体１４０は、ビット線ＢＬとして機能する配線層に電気的に接続される。例えば、導電体１４０は、タングステンまたは銅（Ｃｕ）を含む。
図６を参照して、メモリピラーＭＰのＸＹ平面に沿った断面構造の一例を示す。図６は、配線層１０４を含む層におけるメモリピラーＭＰの断面構造を示す。
図６に示すように、配線層１０４を含む断面において、コア層１１２は、例えば、メモリピラーＭＰの中央部に設けられる。半導体層１１１は、コア層１１２の側面を囲む。積層体１１０は、半導体層１１１を囲む。より具体的には、積層体１１０は、トンネル絶縁膜１１０ａ、電荷蓄積層１１０ｂ、及びブロック絶縁膜１１０ｃを含む。トンネル絶縁膜１１０ａは、半導体層１１１の側面を囲む。電荷蓄積層１１０ｂは、トンネル絶縁膜１１０ａの側面を囲む。ブロック絶縁膜１１０ｃは、電荷蓄積層１１０ｂの側面を囲む。配線層１０４は、ブロック絶縁膜１１０ｃの側面を囲む。
例えば、トンネル絶縁膜１１０ａ及びブロック絶縁膜１１０ｃのそれぞれは、酸化シリコンを含む。電荷蓄積層１１０ｂは、電荷を蓄積する機能を有する。例えば、電荷蓄積層１１０ｂは、窒化シリコンを含む。
図５に示すように、メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７として機能する配線層１０４が組み合わされることにより、メモリセルトランジスタＭＣ０～ＭＣ７が構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤとして機能する配線層１０４とが組み合わされることにより、選択トランジスタＳＴ１が構成される。メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層１０４とが組み合わされることにより、選択トランジスタＳＴ２が構成される。これにより、各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能し得る。
部材ＳＬＴは、Ｘ方向及びＺ方向に延伸する。部材ＳＬＴは、配線層１０４並びに絶縁層１０３及び１０５を貫通（通過）する。部材ＳＬＴの下端は、半導体層１０２ａの内部に達する。部材ＳＬＴの側面を囲むように、絶縁体１３０が設けられている。絶縁体１３０は、スペーサＳＰとして機能する。絶縁体１３０は、半導体層１０２ｂと同層及びその近傍において、部材ＳＬＴの外側に突出した形状を有し得る。例えば、絶縁体１３０は、酸化シリコンを含む。
部材ＳＬＴの内部には、導電体１３１が設けられている。導電体１３１は、コンタクトプラグＬＩとして機能する。導電体１３１の側面は、絶縁体１３０に接する。
図７及び図８に示すように、導電体１３１の底面の一部は、半導体層１０２ａに接する。
図５及び図８に示すように、部材ＳＬＴの下端には、複数の絶縁体１２０が設けられている。絶縁体１２０は、ダミーピラーＤＰに相当する。例えば、絶縁体１２０は、酸化シリコンを含む。例えば、絶縁体１３０と絶縁体１２０は、同じ材料で構成され得る。
図５に示すように、絶縁体１２０の上面は、絶縁体１３０及び導電体１３１に接する。絶縁体１３０及び導電体１３１の下層に位置する絶縁体１２０は、スペーサＳＰ及びコンタクトプラグＬＩの製造工程において一部が除去されたダミーピラーＤＰの残存部分である。
例えば、絶縁体１２０の上面の長径をＤ２とする。そして、絶縁体１２０の上面と同じ高さにおけるメモリピラーＭＰの長径をＤ１とする。すると、長径Ｄ１と長径Ｄ２とは、図４において説明したように、Ｄ１＜Ｄ２の関係にある。
例えば、半導体層１０２ａの底面（半導体基板１００を向いた面）からメモリピラーＭＰの積層体１１０までの高さ（距離）をＨ１とする。半導体層１０２ａの底面から絶縁体１２０までの高さ（距離）をＨ２とする。すると、高さＨ１と高さＨ２とは、Ｈ１＞Ｈ２の関係にある。すなわち、距離Ｈ２は、距離Ｈ１よりも短い。
また、図８に示すように、半導体層１０２ａの底面から導電体１３１までの高さをＨ３とする。すると、高さＨ２と高さＨ３とは、Ｈ２＜Ｈ３の関係にある。
なお、絶縁体１２０の底面は、絶縁層１０１に達していてもよい。すなわち、ダミーピラーＤＰは、半導体層１０２ａを貫通（通過）してもよい。
１．２ メモリセルアレイの製造方法
次に、図９～図１７を参照して、メモリセルアレイ１１の製造方法の一例について説明する。図９～図１７は、メモリセルアレイ１１の製造工程におけるメモリセルアレイ１１の平面及び断面を示す図である。以下では、配線層１０４に相当する構造を犠牲層で形成した後、犠牲層を除去してから導電材料で埋め込んで配線層１０４を形成する方法（以下、「リプレース」と表記する）について説明する。
図９に示すように、半導体基板１００の上に絶縁層１０１を形成する。絶縁層１０１の上に、半導体層１０２ａを形成する。半導体層１０２ａの上に絶縁層１５０、１５１、及び１５２を順に形成する。絶縁層１５０～１５２は、後述する工程において、半導体層１０２ｂに置換される。例えば、絶縁層１５０及び１５０は、酸化シリコンを含む。例えば、絶縁層１５１は、窒化シリコンを含む。絶縁層１５１は、絶縁層１５０及び１５２とのエッチング選択比が十分に得られる材料が用いられる。すなわち、絶縁層１５１には、絶縁層１５０及び１５２と膜の組成が異なる材料が選択される。絶縁層１５２の上に、半導体層１０２ｃを形成する。半導体層１０２ｃの上に絶縁層１０３を形成する。絶縁層１０３の上に、１０層の犠牲層１５３と、９層の絶縁層１０５とを、１層ずつ交互に積層する。犠牲層１５３は、後述する工程において、配線層１０４にリプレースされる。例えば、犠牲層１５３には、窒化シリコンが用いられる。最上層の犠牲層１５３の上に、絶縁層１０６を形成する。
次に、メモリホールＭＨとダミーホールＤＨとを、一括して形成する。ダミーホールＤＨは、部材ＳＬＴが形成される領域に設けられる。メモリホールＭＨ及びダミーホールＤＨの底面は、半導体層１０２ａの内部に達する。ダミーホールＤＨの長径Ｄ２は、メモリホールＭＨの長径Ｄ１よりも大きい。このため、ダミーホールＤＨの表面から底面までの深さは、メモリホールＭＨよりも深くなる。換言すれば、Ｚ方向におけるダミーホールＤＨの底面の高さ位置は、メモリホールＭＨの底面の高さ位置よりも低い。
図１０に示すように、メモリホールＭＨを覆うマスク部材１５４を形成する。より具体的には、例えば、プラズマＣＶＤ等の埋め込み特性が比較的良くない成膜方法を用いてマスク部材１５４を成膜する。例えば、マスク部材１５４は、酸化シリコンを含む。そして、ダミーホールＤＨ上のマスク部材１５４を除去する。なお、マスク部材１５４は、絶縁材料に限定されない。例えば、レジスト等が用いられてもよい。
図１１に示すように、ダミーホールＤＨを絶縁体１２０により埋め込む。例えば、絶縁体１２０は、ＡＬＤ（Atomic Layer Deposition）等の埋め込み特性が比較的良好な成膜方法を用いて形成されてもよいし、塗布方法を用いて形成されてもよい。
図１２に示すように、絶縁層１０６の上のマスク部材１５４及び絶縁体１２０を除去する。これにより、メモリホールＭＨは、開口した状態となる。また、絶縁体１２０によりダミーピラーＤＰが形成される。この段階でのダミーピラーＤＰの上面の高さ位置は、絶縁層１０６に達する。
図１３に示すように、メモリピラーＭＰを形成する。より具体的には、積層体１１０、半導体層１１１、及びコア層１１２を順次成膜してメモリホールＭＨを埋め込む。次に、メモリピラーＭＰ上部の半導体層１１１及びコア層１１２を除去して、キャップ膜１１３を成膜する。次に、絶縁層１０６の上の積層体１１０及びキャップ膜１１３を除去する。
次に、メモリピラーＭＰ及びダミーピラーＤＰを覆うように、絶縁層１０６を形成する。
図１４に示すように、スリットＳＳＴを形成する。スリットＳＳＴは、部材ＳＬＴに対応する。スリットＳＳＴは、Ｘ方向に延伸する。スリットＳＳＴの底面は、絶縁層１５２の上面に達する。スリットＳＳＴの加工の際に、絶縁体１２０もスリットＳＳＴの底面まで加工される。
図１５に示すように、スリットＳＳＴの側面に絶縁層１５５を形成する。例えば、絶縁層１５５は、酸化シリコンを含む。
次に、ウエットエッチングにより、絶縁層１５０～１５２を除去する。このとき、絶縁層１５０～１５２と同層に位置するメモリピラーＭＰの積層体１１０及び絶縁体１２０の上部も除去される。
図１６に示すように、半導体層１０２ｂを形成する。より具体的には、例えば、ＣＶＤにより半導体層１０２ｂを成膜する。これにより、絶縁層１５０～１５２及び積層体１１０が除去された領域を埋め込む。次に、例えば、ウエットエッチングにより、スリットＳＳＴの側面及び絶縁層１０６の上の成膜された半導体層１０２ｂを除去する。次に、ウエットエッチングにより、スリットＳＳＴの側面の絶縁層１５５を除去する。
次に、リプレースにより、配線層１０４を形成する。より具体的には、まず、ウエットエッチングにより、犠牲層１５３を除去する。次に、例えば、ＣＶＤにより窒化チタンお及びタングステンを順次成膜して、犠牲層１５３を除去した領域を埋め込む。次に、スリットＳＳＴ内及び絶縁層１０６上の余剰の窒化チタン及びタングステンを除去する。これにより配線層１０４が形成される。
図１７に示すように、部材ＳＬＴを形成する。より具体的には、例えば、スリットＳＳＴの側面に絶縁体１３０を形成する。次に、スリットＳＳＴ内部を導電体１３１により埋め込む。これにより部材ＳＬＴが形成される。
１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、信頼性を向上できる半導体記憶装置を提供できる。以下、本効果につき詳述する。
例えば、ブロックＢＬＫの端部には部材ＳＬＴが形成される。このため、ブロックＢＬＫの中央部と端部とでは、メモリホールＭＨのパターン密度が異なる。このため、メモリホールＭＨの加工において、ブロックＢＬＫの中央部と端部とで、メモリホールＭＨのサイズあるいは深さにばらつきが生じる。すなわち、ブロックＢＬＫの中央部と端部とで、メモリピラーＭＰの形状が異なる。メモリピラーＭＰの形状にばらつきが生じると、メモリセルトランジスタＭＣの特性にばらつきが生じる。このため、誤書き込みあるいは誤読み出し等の可能性が高くする。従って、半導体記憶装置の信頼性が低下する。また、メモリピラーＭＰの形状ばらつきにより、半導体記憶装置の歩留まりが低下する可能性が高くなる。
これに対し、本実施形態に係る構成であれば、部材ＳＬＴを形成する領域に、ダミーピラーＤＰを形成できる。メモリホールＭＨ及びダミーホールＤＨの加工を一括して実行することにより、メモリホールＭＨのパターン密度のばらつきを低減できる。よって、メモリピラーＭＰの形状のばらつきを低減できる。このため、メモリセルトランジスタＭＣの特性のばらつきによる誤書き込みあるいは誤読み出しを低減できる。従って、半導体記憶装置の信頼性を向上できる。更に、半導体記憶装置の歩留まり低下を抑制できる。
更に、本実施形態に係る構成であれば、ダミーピラーＤＰの長径をメモリピラーＭＰの長径よりも大きくできる。これにより、ブロックＢＬＫの中央部と端部とにおけるメモリホールＭＨのパターン密度のばらつきをより低減できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるダミーピラーＤＰの配置について説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ メモリセルアレイの平面構成
まず、図１８を参照して、メモリセルアレイ１１の平面構成の一例について説明する。図１８は、第１実施形態の図３における領域ＲＡの拡大図である。図１８の例は、選択ゲート線ＳＧＤとして機能する配線層の上面を示している。なお、図１８の例では、層間絶縁膜は、省略されている。
図１８に示すように、メモリピラーＭＰの配置は、第１実施形態の図４と同様である。
本実施形態では、複数のダミーピラーＤＰがＸ方向に沿って、２列に千鳥配置されている。本実施形態のダミーピラーＤＰは、スペーサＳＰの側面に設けられた突出部ＰＴ（絶縁体１２０）として残存している。突出部ＰＴは、スペーサＳＰの側面において、Ｙ方向に湾曲して突出した形状を有する。すなわち、突出部ＰＴは、円弧形状を有する。例えば、突出部ＰＴ（絶縁体１２０）とスペーサＳＰ（絶縁体１３０）とは、同じ材料で構成され得る。
図１８の例では、ブロックＢＬＫ０（の配線層１０４）とスペーサＳＰ（絶縁体１３０）との間に複数の突出部ＰＴがＸ方向に離間して配置されている。同様に、ブロックＢＬＫ１（の配線層１０４）とスペーサＳＰ（絶縁体１３０）との間に複数の突出部ＰＴがＸ方向に離間して配置されている。そして、複数の突出部ＰＴがＸ方向に沿って、２列に千鳥配置されている。
例えば、同層におけるメモリピラーＭＰ及びダミーピラーＤＰの長径を、それぞれＤ１及びＤ３とする。メモリピラーＭＰの長径Ｄ１と長径Ｄ３とは、Ｄ１＞Ｄ３の関係にある。換言すると、円弧形状を有する突出部ＰＴの曲率は、メモリピラーＭＰの円周の曲率よりも大きい。
ブロックＢＬＫ内におけるメモリピラーＭＰ間の距離をＬ１とする。また、メモリピラーＭＰと突出部ＰＴとの距離をＬ２とする。距離Ｌ１と距離Ｌ２とは、Ｌ１＜Ｌ２の関係にある。
スペーサＳＰのＹ方向の幅をＷ１とする。スペーサＳＰと突出部ＰＴとを合わせたＹ方向の幅をＷ２とする。幅Ｗ１と幅Ｗ２とは、Ｗ１＜Ｗ２の関係にある。突出部ＰＴを含まない部材ＳＬＴのＹ方向の幅をＷ３とする。突出部ＰＴを含む部材ＳＬＴのＹ方向の幅をＷ４とする。幅Ｗ３と幅Ｗ４とは、Ｗ３＜Ｗ４の関係にある。
２．２ メモリセルアレイの断面構成
次に、図１９を参照して、メモリセルアレイ１１の断面構成の一例について説明する。図１９は、図１８のＶ－Ｖ’に沿った断面図である。
図１９に示すように、メモリピラーＭＰの構成は、第１実施形態と同様である。
導電体１３１の底面は、半導体層１０２ａに接する。導電体１３１の側面に絶縁体１３０が設けられている。絶縁体１３０の側面に、突出部ＰＴとして、絶縁体１２０（ダミーピラーＤＰ）が、残存している。図１９の例では、部材ＳＬＴの紙面左側の側面に絶縁体１２０が設けられている。なお、第１実施形態と同様に、部材ＳＬＴの下端に複数の絶縁体１２０（ダミーピラーＤＰの一部）が残存していてもよい。
２．３ メモリセルアレイの製造方法
次に、図２０～図２８を参照して、メモリセルアレイ１１の製造方法の一例について説明する。図２０～図２８は、メモリセルアレイ１１の製造工程におけるメモリセルアレイ１１の平面及び断面を示す図である。
図２０に示すように、第１実施形態と同様に、絶縁層１０６形成後、メモリホールＭＨとダミーホールＤＨとを、一括して形成する。メモリホールＭＨ及びダミーホールＤＨの底面は、半導体層１０２ａに達する。本実施形態のダミーホールＤＨの長径は、メモリホールＭＨの長径よりも小さい。このため、ダミーホールＤＨの表面からの深さは、メモリホールＭＨよりも浅くなる。換言すれば、Ｚ方向におけるダミーホールＤＨの底面の高さ位置は、メモリホールＭＨの底面の高さ位置よりも高い。
図２１に示すように、メモリホールＭＨを覆うマスク部材１５４を形成する。このとき、マスク部材１５４の除去領域のＹ方向の幅をＷ５とする。ダミーホールＤＨが完全に露出するように幅Ｗ５が設定される。このため、幅Ｗ５は、部材ＳＬＴのＹ方向の幅Ｗ４よりも大きい。また、ブロックＢＬＫ端部のメモリホールＭＨとダミーホールＤＨとの距離Ｌ２は、メモリホールＭＨ間の距離Ｌ１より大きい。このため、マスク部材１５４の除去領域の位置が、メモリホールＭＨ上にずれる可能性が低減されている。
図２２に示すように、第１実施形態と同様に、ダミーホールＤＨを絶縁体１２０により埋め込む。
図２３に示すように、第１実施形態と同様に、絶縁層１０６の上のマスク部材１５４及び絶縁体１２０を除去する。これにより、メモリホールＭＨは、開口した状態となる。また、絶縁体１２０により埋め込まれたダミーピラーＤＰが形成される。
図２４に示すように、第１実施形態と同様に、メモリピラーＭＰを形成する。次に、メモリピラーＭＰ及びダミーピラーＤＰを覆うように、絶縁層１０６を形成する。
図２５に示すように、第１実施形態と同様に、スリットＳＳＴを形成する。このとき、スリットＳＳＴのＹ方向の幅は、部材ＳＬＴの突出部ＰＴを含まない幅Ｗ３とする。スリットＳＳＴは、Ｘ方向に延伸する。スリットＳＳＴの底面は、絶縁層１５２の上面に達する。スリットＳＳＴの加工領域にある絶縁体１２０もスリットＳＳＴの底面まで加工される。
図２６に示すように、第１実施形態と同様に、スリットＳＳＴの側面に絶縁層１５５を形成する。次に、ウエットエッチングにより、絶縁層１５０～１５２を除去する。このとき、絶縁層１５０～１５２と同層に位置するメモリピラーＭＰの積層体１１０及び絶縁体１２０も除去される。絶縁層１０３及び犠牲層１５３と絶縁層１５５との間に位置する絶縁体１２０（突出部ＰＴ）、及び半導体層１０２ａと同層に位置する絶縁体１２０は、残存する。なお、半導体層１０２ａと同層に位置する絶縁体１２０は、除去されてもよい。
図２７に示すように、半導体層１０２ｂを形成する。より具体的には、例えば、ＣＶＤにより半導体層１０２ｂを成膜する。これにより、絶縁層１５０～１５２及び積層体１１０が除去された領域を埋め込む。次に、例えば、ウエットエッチングにより、スリットＳＳＴの側面及び絶縁層１０６の上の成膜された半導体層１０２ｂを除去する。次に、ウエットエッチングにより、スリットＳＳＴの側面の絶縁層１５５を除去する。このとき、スリットＳＳＴの側面に位置する絶縁体１２０（突出部ＰＴ）は、残存する。また、半導体層１０２ａと同層に位置する絶縁体１２０は、除去される。
次に、第１実施形態と同様に、リプレースにより、配線層１０４を形成する。
図２８に示すように、部材ＳＬＴを形成する。より具体的には、例えば、スリットＳＳＴの側面に絶縁体１３０を形成する。次に、スリットＳＳＴ内部を導電体１３１により埋め込む。これにより部材ＳＬＴが形成される。
２．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、ブロックＢＬＫとブロックＢＬＫとの間に、複数のダミーピラーＤＰを２つの千鳥配置に配列できる。これにより、ブロックＢＬＫの中央部と端部とにおけるメモリピラーＭＰのパターン密度のばらつきをより低減できる。
更に、本実施形態に係る構成であれば、ダミーピラーＤＰの長径をメモリピラーＭＰの長径よりも小さくできる。換言すれば、部材ＳＬＴに設けられた突出部ＰＴの曲率を、メモリピラーＭＰの曲率よりも大きくできる。これにより、ダミーピラーＤＰとメモリピラーＭＰとの間の距離Ｌ２を、メモリピラーＭＰ間の距離Ｌ１よりも大きくできる。これにより、メモリセルアレイ１１の製造工程において、メモリホールＭＨを覆うマスク部材１５４を加工する際に、メモリホールＭＨが露出する可能性を低減できる。よって、メモリピラーＭＰの製造不良による半導体記憶装置１の歩留まり低下を抑制できる。
３．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板の上方に設けられ、第１方向（Ｘ方向）に延伸する第１半導体層（１０２）と、前記第１半導体層の上方に設けられ、前記第１方向に延伸する第１配線層（１０４）と、前記第１方向と交差する第２方向（Ｙ方向）において、前記第１配線層と隣り合って配置され、前記第１方向に延伸する第２配線層（１０４）と、前記第１方向及び前記第２方向と交差する第３方向（Ｚ方向）に延伸し、前記第１配線層を通過し、一端が前記第１半導体層に接続された第１メモリピラー（ＭＰ）と、前記第３方向に延伸し、前記第２配線層を通過し、一端が前記第１半導体層に接続された第２メモリピラー（ＭＰ）と、前記第１配線層と前記第２配線層との間に設けられ、前記第１方向及び前記第３方向に延伸する第１部材（ＳＬＴ）とを含む。前記第１部材は、前記第１方向及び前記第３方向に延伸し、前記第１半導体層に接する第１導電体（１３１）と、少なくとも前記第１配線層と前記第１導電体との間、及び前記第２配線層と前記第１導電体との間に設けられた第１絶縁体（１３０）と、前記第３方向において、前記第１導電体と前記第１半導体層との間に設けられた複数の第２絶縁体（１２０）とを含む。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリコア部、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ、２０…周辺回路部、２１…シーケンサ、２２…電圧発生回路、１００…半導体基板、１０１、１０３、１０５、１０６、１５０～１５２、１５５…絶縁層、１０２、１０２ａ～１０２ｃ、１１１…半導体層、１０４…配線層、１１０…積層体、１１０ａ…トンネル絶縁膜、１１０ｂ…電荷蓄積層、１１０ｃ…ブロック絶縁膜、１１２…コア層、１１３…キャップ膜、１２０、１３０…絶縁体、１３１、１４０…導電体、１５３…犠牲層、１５４…マスク部材、ＢＬ、ＢＬ０～ＢＬｎ…ビット線、ＢＬＫ、ＢＬＫ０～ＢＬＫ３…ブロック、ＤＨ…ダミーホール、ＬＩ…コンタクトプラグ、ＭＣ、ＭＣ０～ＭＣ７…メモリセルトランジスタ、ＭＨ…メモリホール、ＭＰ、ＭＰ１～ＭＰ３…メモリピラー、ＮＳ…ＮＡＮＤストリング、ＳＧＤ、ＳＧＤ０～ＳＧＤ３、ＳＧＳ…選択ゲート線、ＳＨＥ、ＳＬＴ…部材、ＳＬ…ソース線、ＳＰ…スペーサ、ＳＴ１、ＳＴ２…選択トランジスタ、ＳＵ、ＳＵ０～ＳＵ３…ストリングユニット、ＷＬ、ＷＬ０～ＷＬ７…ワード線

Claims (12)

  1. 半導体基板の上方に設けられ、第１方向に延伸する第１半導体層と、
    前記第１半導体層の上方に設けられ、前記第１方向に延伸する第１配線層と、
    前記第１方向と交差する第２方向において、前記第１配線層と隣り合って配置され、前記第１方向に延伸する第２配線層と、
    前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１配線層を通過し、一端が前記第１半導体層に接続された第１メモリピラーと、
    前記第３方向に延伸し、前記第２配線層を通過し、一端が前記第１半導体層に接続された第２メモリピラーと、
    前記第１配線層と前記第２配線層との間に設けられ、前記第１方向及び前記第３方向に延伸する第１部材と
    を備え、
    前記第１部材は、
    前記第１方向及び前記第３方向に延伸し、前記第１半導体層に接する第１導電体と、
    少なくとも前記第１配線層と前記第１導電体との間、及び前記第２配線層と前記第１導電体との間に設けられた第１絶縁体と、
    前記第３方向において、前記第１導電体と前記第１半導体層との間に設けられた複数の第２絶縁体と
    を含む、
    半導体記憶装置。
  2. 前記複数の第２絶縁体は、前記第１方向に離間して一列に配置される、
    請求項１に記載の半導体記憶装置。
  3. 前記第２絶縁体の長径は、前記第１メモリピラーの長径よりも大きい、
    請求項１に記載の半導体記憶装置。
  4. 前記第１半導体層は、
    第２半導体層と、
    前記第２半導体層の上に設けられた第３半導体層と、
    前記第３半導体層の上に設けられた第４半導体層と
    を含み、
    前記第１導電体は、前記第２半導体層に接する、
    請求項１に記載の半導体記憶装置。
  5. 前記第２絶縁体は、前記第２半導体層と同層に設けられる、
    請求項４に記載の半導体記憶装置。
  6. 前記第１絶縁体は、前記第３半導体層及び前記第４半導体層と、前記第１導電体との間に更に設けられる、
    請求項４に記載の半導体記憶装置。
  7. 前記第２半導体層の前記半導体基板を向いた面から前記第２絶縁体までの距離は、前記第２半導体層の前記面から前記第１メモリピラーまでの距離よりも短い、
    請求項４に記載の半導体記憶装置。
  8. 半導体基板の上方に設けられ、第１方向に延伸する第１半導体層と、
    前記第１半導体層の上方に設けられ、前記第１方向に延伸する第１配線層と、
    前記第１方向と交差する第２方向において、前記第１配線層と隣り合って配置され、前記第１方向に延伸する第２配線層と、
    前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第１配線層を通過し、一端が前記第１半導体層に接続された第１メモリピラーと、
    前記第３方向に延伸し、前記第２配線層を通過し、一端が前記第１半導体層に接続された第２メモリピラーと、
    前記第１配線層と前記第２配線層との間に設けられ、前記第１方向及び前記第３方向に延伸する第１部材と
    を備え、
    前記第１部材は、
    前記第１方向及び前記第３方向に延伸し、前記第１半導体層に接する第１導電体と、
    少なくとも前記第１配線層と前記第１導電体との間、及び前記第２配線層と前記第１導電体との間に設けられた第１絶縁体と、
    前記第１配線層と前記第１絶縁体との間において、前記第１方向に離間して設けられた複数の第１突出部と、
    前記第２配線層と前記第１絶縁体との間において、前記第１方向に離間して設けられた複数の第２突出部と、
    を含む、
    半導体記憶装置。
  9. 前記複数の第１突出部及び前記複数の第２突出部は、前記第１方向に２列の千鳥配置に配列される、
    請求項８に記載の半導体記憶装置。
  10. 前記第１突出部は、湾曲した形状を有し、
    前記第１突出部の曲率は、前記第１メモリピラーの曲率よりも大きい、
    請求項８に記載の半導体記憶装置。
  11. 前記第３方向に延伸し、前記第１配線層を通過し、一端が前記第１半導体層に接続され、前記第１メモリピラーに隣り合う第３メモリピラーを更に備え、
    前記複数の第１突出部のうち前記第１メモリピラーに隣り合う第１突出部から前記第１メモリピラーまでの距離は、前記第１メモリピラーから前記第３メモリピラーまでの距離よりも長い、
    請求項８に記載の半導体記憶装置。
  12. 前記第１絶縁体と前記複数の第１突出部とは、同じ材料で構成される、
    請求項８に記載の半導体記憶装置。
JP2022149301A 2022-09-20 2022-09-20 半導体記憶装置 Pending JP2024044009A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022149301A JP2024044009A (ja) 2022-09-20 2022-09-20 半導体記憶装置
CN202311026994.XA CN117750761A (zh) 2022-09-20 2023-08-15 半导体存储装置
US18/460,509 US20240099002A1 (en) 2022-09-20 2023-09-01 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022149301A JP2024044009A (ja) 2022-09-20 2022-09-20 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2024044009A true JP2024044009A (ja) 2024-04-02

Family

ID=90243595

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022149301A Pending JP2024044009A (ja) 2022-09-20 2022-09-20 半導体記憶装置

Country Status (3)

Country Link
US (1) US20240099002A1 (ja)
JP (1) JP2024044009A (ja)
CN (1) CN117750761A (ja)

Also Published As

Publication number Publication date
CN117750761A (zh) 2024-03-22
US20240099002A1 (en) 2024-03-21

Similar Documents

Publication Publication Date Title
TWI819090B (zh) 半導體記憶裝置
US20220173032A1 (en) Semiconductor memory device
TWI713994B (zh) 半導體記憶體
CN110416220B (zh) 半导体存储装置
JP2020107673A (ja) 半導体記憶装置
TW202109815A (zh) 半導體記憶裝置
TWI723737B (zh) 半導體記憶裝置
TWI714210B (zh) 半導體記憶裝置
CN112530970B (zh) 半导体存储装置
CN110838319B (zh) 半导体存储装置
US20220223607A1 (en) Semiconductor memory device
TWI714211B (zh) 半導體記憶裝置
JP2022126320A (ja) 半導体記憶装置
JP2024044009A (ja) 半導体記憶装置
JP2021040009A (ja) 半導体記憶装置及びその製造方法
TW202415241A (zh) 半導體記憶裝置
TWI812333B (zh) 半導體記憶體裝置
US11973024B2 (en) Semiconductor memory device
TWI782253B (zh) 半導體記憶裝置
US20230079009A1 (en) Memory device
JP2023125863A (ja) 半導体装置およびその製造方法
JP2023102122A (ja) 半導体装置
JP2023044164A (ja) 半導体記憶装置、および半導体記憶装置の製造方法
TW202322111A (zh) 半導體記憶裝置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230106