TW202415241A

TW202415241A - 半導體記憶裝置

Info

Publication number: TW202415241A
Application number: TW112126726A
Authority: TW
Inventors: 菅野裕士
Original assignee: 日商鎧俠股份有限公司
Priority date: 2022-09-20
Filing date: 2023-07-18
Publication date: 2024-04-01

Abstract

本發明之實施形態提供一種提高可靠性之半導體記憶裝置。實施形態之半導體記憶裝置包含：第1半導體層；第1配線層，其設置於上述第1半導體層之上方；第2配線層，其與上述第1配線層相鄰而配置；第1記憶體柱，其通過上述第1配線層，且一端連接於上述第1半導體層；第2記憶體柱，其通過上述第2配線層，且一端連接於上述第1半導體層；及第1構件，其設置於上述第1配線層與上述第2配線層之間。上述第1構件包含：第1導電體，其與上述第1半導體層相接；第1絕緣體，其至少設置於上述第1配線層與上述第1導電體之間、及上述第2配線層與上述第1導電體之間；及複數個第2絕緣體，其等設置於上述第1導電體與上述第1半導體層之間。

Description

半導體記憶裝置

本發明之實施形態係關於一種半導體記憶裝置。

作為半導體記憶裝置，已知有NAND(Not-AND：與非)型快閃記憶體。

本發明所欲解決之問題在於提供一種提高可靠性之半導體記憶裝置。

實施形態之半導體記憶裝置包含：第1半導體層，其設置於半導體基板之上方，沿第1方向延伸；第1配線層，其設置於上述第1半導體層之上方，沿上述第1方向延伸；第2配線層，其於與上述第1方向交叉之第2方向上，與上述第1配線層相鄰而配置，且沿上述第1方向延伸；第1記憶體柱，其沿與上述第1方向及上述第2方向交叉之第3方向延伸，通過上述第1配線層，且一端連接於上述第1半導體層；第2記憶體柱，其沿上述第3方向延伸，通過上述第2配線層，且一端連接於上述第1半導體層；及第1構件，其設置於上述第1配線層與上述第2配線層之間，沿上述第1方向及上述第3方向延伸。上述第1構件包含：第1導電體，其沿上述第1方向及上述第3方向延伸，與上述第1半導體層相接；第1絕緣體，其至少設置於上述第1配線層與上述第1導電體之間、及上述第2配線層與上述第1導電體之間；及複數個第2絕緣體，其等於上述第3方向上，設置於上述第1導電體與上述第1半導體層之間。

以下，參考圖式對實施形態進行說明。於該說明時，對具有大致相同之功能及構成之構成要件標注相同符號。又，以下所示之各實施形態例示係用以將該實施形態之技術性思想具體化之裝置或方法者，實施形態之技術性思想並非將構成零件之材質、形狀、構造、配置等特定於下述內容者。實施形態之技術性思想可於申請專利範圍內施加各種變更。

1.第1實施形態對第1實施形態之半導體記憶裝置1進行說明。以下，作為半導體記憶裝置1，列舉於半導體基板上方三維積層有記憶胞電晶體之三維積層型NAND型快閃記憶體為例進行說明。

1.1 構成 1.1.1 半導體記憶裝置之全體構成首先，參考圖1，對半導體記憶裝置1之全體構成之一例進行說明。圖1係顯示半導體記憶裝置1之全體構成之方塊圖。另，圖1中，藉由箭頭線顯示各構成要件之連接之一部分，但構成要件間之連接不限定於該等。

如圖1所示，半導體記憶裝置1包含記憶體核心部10及周邊電路部20。

記憶體核心部10包含記憶胞陣列11、列解碼器12及感測放大器13。

記憶胞陣列11係三維排列有非揮發性記憶胞電晶體之區域。記憶胞陣列11包含複數個區塊BLK。於圖1之例中，記憶胞陣列11包含區塊BLK0～BLK3。區塊BLK例如係一併抹除資料之複數個記憶胞電晶體之集合。區塊BLK包含與列及行建立對應之複數個記憶胞電晶體。各個區塊BLK包含複數個串單元SU。於圖1之例中，區塊BLK包含4個串單元SU0、SU1、SU2及SU3。串單元SU例如包含於寫入動作或讀出動作中一併選擇之複數個NAND串NS之集合。串單元SU包含複數個NAND串NS。NAND串NS包含串聯連接之複數個記憶胞電晶體之集合。另，記憶胞陣列11內之區塊BLK之個數及區塊BLK內之串單元SU之個數為任意。稍後敘述記憶胞陣列11之細節。

列解碼器12係進行列位址之解碼之電路。列解碼器12接收與自外部控制器輸入之列位址相關之資訊。列解碼器12基於與列位址相關之資訊之解碼結果，選擇記憶胞陣列11之列方向之配線(字元線及選擇閘極線)。列解碼器12對所選擇之列方向之配線供給電壓。

感測放大器13係進行資料之寫入及讀出之電路。感測放大器13於讀出資料時，自任一區塊BLK之記憶胞電晶體讀出資料。又，感測放大器13於寫入資料時，對記憶胞陣列11供給基於寫入資料之電壓。

周邊電路部20包含序列發生器21及電壓產生電路22。

序列發生器21控制半導體記憶裝置1全體之動作。更具體而言，序列發生器21於寫入動作、讀出動作及抹除動作時，控制電壓產生電路22、列解碼器12及感測放大器13等。

電壓產生電路22產生用於寫入動作、讀出動作及抹除動作之電壓，並將其供給至列解碼器12及感測放大器13等。

1.1.2 記憶胞陣列之電路構成接著，參考圖2，對記憶胞陣列11之電路構成之一例進行說明。圖2係記憶胞陣列11之電路圖。

如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。串單元SU內之複數個NAND串NS連接於複數個位元線BL之任一者。於圖2之例中，串單元SU包含n+1個NAND串NS。且，n+1個NAND串NS分別連接於n+1根位元線BL0～BLn(n為1以上之整數)。

各NAND串NS包含複數個記憶胞電晶體MC、以及選擇電晶體ST1及ST2。於圖2之例中，NAND串NS包含8個記憶胞電晶體MC0～MC7。

記憶胞電晶體MC係非揮發地記憶資料之記憶體元件。記憶胞電晶體MC包含控制閘極及電荷存儲層。記憶胞電晶體MC可為對電荷存儲層使用絕緣體之MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金屬-氧化物-氮化物-氧化物-矽)型，亦可為對電荷存儲層使用導電體之FG(Floating Gate：浮動閘極)型。以下，對記憶胞電晶體MC為MONOS型之情形進行說明。

選擇電晶體ST1及ST2係開關元件。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。

NAND串NS內之選擇電晶體ST2、記憶胞電晶體MC0～MC7及選擇電晶體ST1之電流路徑串聯連接。選擇電晶體ST1之汲極連接於位元線BL。選擇電晶體ST2之源極連接於源極線SL。

相同區塊BLK之記憶胞電晶體MC0～MC7之控制閘極分別共通連接於字元線WL0～WL7。更具體而言，例如，區塊BLK包含4個串單元SU0～SU3。且，各串單元SU各自包含複數個記憶胞電晶體MC0。區塊BLK內之複數個記憶胞電晶體MC0之控制閘極共通連接於1根字元線WL0。記憶胞電晶體MC1～MC7亦同樣。

串單元SU內之複數個選擇電晶體ST1之閘極共通連接於1根選擇閘極線SGD。更具體而言，串單元SU0內之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD0。串單元SU1內之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD1。串單元SU2內之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD2。串單元SU3內之複數個選擇電晶體ST1之閘極共通連接於選擇閘極線SGD3。

區塊BLK內之複數個選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。另，與選擇閘極線SGD同樣，選擇閘極線SGS亦可按照每個串單元SU設置。

字元線WL0～WL7、選擇閘極線SGD0～SGD3及選擇閘極線SGS分別連接於列解碼器12。

位元線BL共通連接於各區塊BLK之複數個串單元SU各者之1個NAND串NS。各位元線BL連接於感測放大器13。

源極線SL例如於複數個區塊BLK之間共用。

於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MC之集合例如表述為「單元組CU」。換言之，單元組CU係於寫入動作或讀出動作中一併選擇之複數個記憶胞電晶體MC之集合。頁係對單元組CU一併寫入（或一併讀出）之資料之單位。例如，於記憶胞電晶體MC記憶1位元資料之情形時，單元組CU之記憶容量為1頁。另，單元組CU基於記憶胞電晶體MC所記憶之資料之位元數，可能具有2頁以上之記憶容量。

1.1.3 記憶胞陣列之平面構成接著，參考圖3及圖4，對記憶胞陣列11之平面構成之一例進行說明。圖3係記憶胞陣列11之區塊BLK0及BLK1之俯視圖。圖4係圖3中之區域RA之放大圖。圖3及圖4之例示出作為選擇閘極線SGD發揮功能之配線層之上表面。另，於圖3及圖4之例中，省略層間絕緣膜。於以下說明中，將與半導體基板大致平行且構件SLT所延伸之方向設為X方向。將與半導體基板大致平行且與X方向交叉之方向設為Y方向。將與半導體基板大致垂直且與X方向及Y方向交叉之方向設為Z方向。又，於Z方向上，將各構件之朝向半導體基板側之面表述為「底面」。又，將與底面對應之面表述為「上表面」。

如圖3所示，記憶胞陣列11包含單元區域及WL連接區域。單元區域係配置記憶胞電晶體MC之區域。WL連接區域係字元線WL以及選擇閘極線SGD及SGS與接觸插塞之連接區域。字元線WL以及選擇閘極線SGD及SGS各者經由設置於WL連接區域之接觸插塞，連接於列解碼器12。於WL連接區域中不配置記憶胞電晶體MC。於圖3之例中，於X方向上之中央部配置有單元區域。且，於X方向上之2個端部配置有WL區域。另，單元區域與WL連接區域之配置為任意。例如，亦可於X方向上之中央部設置WL連接區域。

記憶胞陣列11包含複數個構件SLT。構件SLT於X方向延伸。複數個構件SLT排列配置於Y方向上。構件SLT按照每個區塊BLK將設置於各區塊BLK之複數個配線層分離。於排列於Y方向之構件SLT之間配置區塊BLK。於圖3之例中，於排列於Y方向之3個構件SLT之間分別配置有區塊BLK0及BLK1。各區塊BLK介隔構件SLT排列配置於Y方向上。

於各區塊BLK中設置有複數個配線層。複數個配線層於Z方向上隔開而積層。於圖3之例中，自下層起依序積層有分別作為選擇閘極線SGS、字元線WL0～WL7及選擇閘極線SGD發揮功能之10層配線層。例如，10層配線層於WL連接區域中，沿X方向階梯狀引出。以下，於WL連接區域中，將階梯狀引出之區域表述為「平台」。於各配線層之平台之上設置有接觸插塞。另，於WL連接區域中，各配線層亦可不階梯狀引出。

於各區塊BLK中設置有複數個構件SHE。構件SHE沿X方向延伸。複數個構件SHE排列配置於Y方向上。構件SHE包含絕緣材料。例如，構件SHE包含氧化矽(SiO)，作為絕緣材料。構件SHE按照每個串單元SU將作為選擇閘極線SGD發揮功能之配線層分離。於圖3之例中，於區塊BLK內設置有3個構件SHE。藉此，作為選擇閘極線SGD發揮功能之配線層於Y方向上分離為4個。例如，於各區塊BLK中分離為4個之配線層自紙面左側起依序分別作為選擇閘極線SGD0、SGD1、SGD2及SGD3發揮功能。即，自紙面左側起依序設置有串單元SU0、SU1、SU2及SU3。

接著，對單元區域及構件SLT之構成之細節進行說明。圖4顯示出區塊BLK0之串單元SU3、區塊BLK1之串單元SU0、及設置於其等之間之構件SLT。

如圖4所示，於單元區域中設置有複數個記憶體柱MP。1個記憶體柱MP與1個NAND串NS對應。稍後敘述記憶體柱MP之構造之細節。例如，記憶體柱MP具有沿Z方向延伸之圓柱形狀。記憶體柱MP貫通(通過)於Z方向積層之複數個配線層。於圖4所示之例中，各區塊BLK內之複數個記憶體柱MP朝向X方向排列成6行之交錯配置。另，記憶體柱MP之排列可任意設計。

構件SLT例如包含接觸插塞LI及間隔件SP。接觸插塞LI例如具有於X方向延伸之線形狀。接觸插塞LI用於連接源極線SL與設置於記憶胞陣列11之上方之配線。接觸插塞LI之底面與作為源極線SL發揮功能之配線層相接。接觸插塞LI由導電材料構成。例如，接觸插塞LI包含鎢。間隔件SP設置於接觸插塞LI之側面。換言之，接觸插塞LI於XY平面中之俯視時由間隔件SP包圍。接觸插塞LI與和該接觸插塞LI於Y方向上相鄰之區塊BLK之間由間隔件SP隔開及絕緣。間隔件SP由絕緣材料構成。例如，間隔件SP包含氧化矽作為絕緣材料。另，構件SLT亦可不包含接觸插塞LI。

又，本實施形態之構件SLT包含複數個虛設柱DP。虛設柱DP具有於Z方向延伸之圓柱形狀。例如，複數個虛設柱DP於X方向上隔開，排列配置成一行。虛設柱DP與接觸插塞LI及間隔件SP之底面相接。換言之，虛設柱DP配置於接觸插塞LI及間隔件SP之下層。

虛設柱DP係為了於形成與記憶體柱MP對應之孔(以下，表述為「記憶體孔」)時，減少Y方向上之區塊BLK端部與區塊BLK中央部處之記憶體柱MP(記憶體孔)之圖案密度之偏差而配置。於加工記憶體孔時，一併加工與虛設柱DP對應之孔(以下，表述為「虛設孔」)。例如，位於構件SLT之形成區域之兩端之2個記憶體柱MP1及MP2之間隔大於區塊BLK內之記憶體柱MP1及MP3之間隔。因此，於用以加工記憶體孔之微影步驟及蝕刻步驟中，有位於區塊BLK之端部之記憶體柱MP1及MP2之XY平面中之最長直徑(以下，表述為「長徑」)之尺寸相對於位於區塊BLK中央部之記憶體柱MP3之長徑偏移之情形。又，於記憶體柱MP1及MP2與記憶體柱MP3中，有記憶體孔之深度(高度)不同之情形。藉由配置虛設柱DP(虛設孔)，而減少圖案之疏密差，減少區塊BLK端部與區塊BLK中央部處之記憶體柱MP之形狀之偏差。

例如，將同層(作為源極線SL發揮功能之半導體層)中之記憶體柱MP及虛設柱DP之長徑分別設為D1及D2。長徑D1與長徑D2存在D1＜D2之關係。

1.1.4 記憶胞陣列之剖面構成接著，參考圖5～圖8，對記憶胞陣列11之剖面構成之一例進行說明。圖5係沿著圖4之I-I’線之剖視圖。圖6係沿著圖5之IV-IV’之剖視圖。圖7係沿著圖4之II-II’線之剖視圖。圖8係沿著圖4之III-III’線之剖視圖。

如圖5所示，於半導體基板100上設置有絕緣層101。例如，絕緣層101包含氧化矽。另，亦可於設置有絕緣層101之區域，即半導體基板100與半導體層102之間，設置有列解碼器12或感測放大器13等電路。

於絕緣層101之上設置有作為源極線SL發揮功能之半導體層102。半導體層102於X方向及Y方向延伸。半導體層102例如包含3層半導體層102a、102b及102c。於絕緣層101之上設置有半導體層102a。於半導體層102a之上設置有半導體層102b。於半導體層102b之上設置有半導體層102c。半導體層102b例如藉由置換(replace)設置於半導體層102a與半導體層102c之間之絕緣層而形成。半導體層102a～102c例如包含矽。又，半導體層102a～102c例如包含磷(P)作為n型半導體之雜質。

於半導體層102之上設置有絕緣層103。例如，絕緣層103包含氧化矽。

於絕緣層103之上，例如逐層交替積層有10層配線層104與9層絕緣層105。例如，配線層104自下層起作為選擇閘極線SGS、字元線WL0～WL7及選擇閘極線SGD發揮功能。另，亦可分別設置複數個作為選擇閘極線SGS及SGD發揮功能之配線層104。例如，使用氮化鈦(TiN)/鎢(W)之積層構造，作為配線層104之導電材料。該情形時，氮化鈦以覆蓋鎢之方式形成。氮化鈦例如於藉由CVD(Chemical Vapor Deposition：化學氣相沈積法)將鎢成膜時，具有作為用以抑制鎢氧化之障壁層、或用以提高鎢之密接性之密接層之功能。又，配線層104可包含氧化鋁(AlO)等高介電常數材料。該情形時，高介電常數材料以覆蓋導電材料之方式形成。例如，於各配線層104中，以與設置於配線層104之上下之絕緣層及記憶體柱MP之側面相接之方式設置高介電常數材料。然後，以與高介電常數材料相接之方式設置氮化鈦。然後，以與氮化鈦相接，埋入配線層104之內部之方式設置鎢。例如，於設置有氧化鋁作為高介電常數材料之情形時，記憶胞電晶體MC亦表述為MANOS(Metal-Aluminum-Nitride-Oxide-Silicon：金屬-鋁-氮化物-氧化物-矽)型。

於最上層之配線層104，即作為選擇閘極線SGD發揮功能之配線層104之上，設置有絕緣層106。例如，絕緣層106包含氧化矽。

於記憶胞陣列11之單元區域中設置有複數個記憶體柱MP。例如，記憶體柱MP具有於Z方向延伸之大致圓柱形狀。記憶體柱MP貫通10層配線層104。記憶體柱MP之底面到達半導體層102a之內部。另，記憶體柱MP亦可為於Z方向上連結有複數個柱之構造。

接著，對記憶體柱MP之內部構成進行說明。記憶體柱MP包含積層體110、半導體層111、核心層112及蓋膜113。積層體110具有自記憶體柱MP之外側起依序積層有阻擋絕緣膜、電荷存儲層及隧道絕緣膜之構成。於記憶體柱MP之側面之一部分及底面設置有積層體110。更具體而言，於與半導體層102b相同之層及其附近，去除記憶體柱MP之側面之積層體110。以與積層體110之側面及底面、以及半導體層102b相接之方式設置有半導體層111。半導體層111係形成記憶胞電晶體MC以及選擇電晶體ST1及ST2之通道之區域。半導體層111之內部由核心層112埋入。於記憶體柱MP之上部，於半導體層111及核心層112之上端設置有蓋膜113。蓋膜113之側面與積層體110相接。例如，半導體層111及蓋膜113包含矽。例如，核心層112包含氧化矽。於蓋膜113之上設置有導電體140。導電體140電性連接於作為位元線BL發揮功能之配線層。例如，導電體140包含鎢或銅(Cu)。

參考圖6，顯示記憶體柱MP之沿著XY平面之剖面構造之一例。圖6顯示包含配線層104之層中之記憶體柱MP之剖面構造。

如圖6所示，於包含配線層104之剖面中，核心層112例如設置於記憶體柱MP之中央部。半導體層111包圍核心層112之側面。積層體110包圍半導體層111。更具體而言，積層體110包含隧道絕緣膜110a、電荷存儲層110b及阻擋絕緣膜110c。隧道絕緣膜110a包圍半導體層111之側面。電荷存儲層110b包圍隧道絕緣膜110a之側面。阻擋絕緣膜110c包圍電荷存儲層110b之側面。配線層104包圍阻擋絕緣膜110c之側面。

例如，隧道絕緣膜110a及阻擋絕緣膜110c各自包含氧化矽。電荷存儲層110b具有存儲電荷之功能。例如，電荷存儲層110b包含氮化矽。

如圖5所示，藉由將記憶體柱MP與作為字元線WL0～WL7發揮功能之配線層104組合，而構成記憶胞電晶體MC0～MC7。同樣地，藉由將記憶體柱MP與作為選擇閘極線SGD發揮功能之配線層104組合，而構成選擇電晶體ST1。藉由將記憶體柱MP與作為選擇閘極線SGS發揮功能之配線層104組合，而構成選擇電晶體ST2。藉此，各記憶體柱MP可作為1個NAND串NS發揮功能。

構件SLT於X方向及Z方向延伸。構件SLT貫通(通過)配線層104以及絕緣層103及105。構件SLT之下端到達半導體層102a之內部。以包圍構件SLT之側面之方式設置有絕緣體130。絕緣體130作為間隔件SP發揮功能。絕緣體130於與半導體層102b相同之層及其附近，可具有朝構件SLT之外側伸出之形狀。例如，絕緣體130包含氧化矽。

於構件SLT之內部設置有導電體131。導電體131作為接觸插塞LI發揮功能。導電體131之側面與絕緣體130相接。

如圖7及圖8所示，導電體131之底面之一部分與半導體層102a相接。

如圖5及圖8所示，於構件SLT之下端設置有複數個絕緣體120。絕緣體120相當於虛設柱DP。例如，絕緣體120包含氧化矽。例如，絕緣體130與絕緣體120可由相同材料構成。

如圖5所示，絕緣體120之上表面與絕緣體130及導電體131相接。位於絕緣體130及導電體131之下層之絕緣體120係於間隔件SP及接觸插塞LI之製造步驟中被去除一部分之虛設柱DP之殘存部分。

例如，將絕緣體120之上表面之長徑設為D2。且，將與絕緣體120之上表面相同高度處之記憶體柱MP之長徑設為D1。於是，如圖4中所說明，長徑D1與長徑D2存在D1＜D2之關係。

例如，將自半導體層102a之底面(朝向半導體基板100之面)至記憶體柱MP之積層體110之高度(距離)設為H1。將自半導體層102a之底面至絕緣體120之高度(距離)設為H2。於是，高度H1與高度H2存在H1＞H2之關係。即，距離H2短於距離H1。

又，如圖8所示，將自半導體層102a之底面至導電體131之高度設為H3。於是，高度H2與高度H3存在H2＜H3之關係。

另，絕緣體120之底面亦可到達絕緣層101。即，虛設柱DP亦可貫通(通過)半導體層102a。

1.2 記憶胞陣列之製造方法接著，參考圖9～圖17，對記憶胞陣列11之製造方法之一例進行說明。圖9～圖17係顯示記憶胞陣列11之製造步驟中之記憶胞陣列11之平面及剖面之圖。以下，對於以犧牲層形成相當於配線層104之構造後，去除犧牲層後以導電材料埋入而形成配線層104之方法(以下，表述為「置換」)進行說明。

如圖9所示，於半導體基板100之上形成絕緣層101。於絕緣層101之上形成半導體層102a。於半導體層102a之上依序形成絕緣層150、151及152。絕緣層150～152於後述之步驟中被置換為半導體層102b。例如，絕緣層150及150包含氧化矽。例如，絕緣層151包含氮化矽。絕緣層151使用可充分獲得與絕緣層150及152之蝕刻選擇比之材料。即，絕緣層151選擇膜之組成與絕緣層150及152不同之材料。於絕緣層152之上形成半導體層102c。於半導體層102c之上形成絕緣層103。於絕緣層103之上逐層交替積層10層犧牲層153與9層絕緣層105。犧牲層153於後述之步驟中被置換為配線層104。例如，對犧牲層153使用氮化矽。於最上層之犧牲層153之上形成絕緣層106。

接著，一併形成記憶體孔MH與虛設孔DH。虛設孔DH設置於要形成構件SLT之區域。記憶體孔MH及虛設孔DH之底面到達半導體層102a之內部。虛設孔DH之長徑D2大於記憶體孔MH之長徑D1。因此，自虛設孔DH之表面至底面之深度較記憶體孔MH深。換言之，Z方向上之虛設孔DH之底面之高度位置低於記憶體孔MH之底面之高度位置。

如圖10所示，形成覆蓋記憶體孔MH之遮罩構件154。更具體而言，例如，使用電漿CVD等埋入特性相對不佳之成膜方法將遮罩構件154成膜。例如，遮罩構件154包含氧化矽。然後，去除虛設孔DH上之遮罩構件154。另，遮罩構件154不限定於絕緣材料。例如，亦可使用抗蝕劑等。

如圖11所示，由絕緣體120埋入虛設孔DH。例如，絕緣體120可使用ALD(Atomic Layer Deposition：原子層沈積)等埋入特性相對良好之成膜方法形成，亦可使用塗佈方法形成。

如圖12所示，去除絕緣層106之上之遮罩構件154及絕緣體120。藉此，記憶體孔MH成為開口之狀態。又，由絕緣體120形成虛設柱DP。該階段之虛設柱DP之上表面之高度位置到達絕緣層106。

如圖13所示，形成記憶體柱MP。更具體而言，依序將積層體110、半導體層111及核心層112成膜並埋入記憶體孔MH。接著，去除記憶體柱MP上部之半導體層111及核心層112，將蓋膜113成膜。接著，去除絕緣層106之上之積層體110及蓋膜113。

接著，以覆蓋記憶體柱MP及虛設柱DP之方式形成絕緣層106。

如圖14所示，形成狹縫SST。狹縫SST與構件SLT對應。狹縫SST於X方向延伸。狹縫SST之底面到達絕緣層152之上表面。於加工狹縫SST時，絕緣體120亦被加工至狹縫SST之底面為止。

如圖15所示，於狹縫SST之側面形成絕緣層155。例如，絕緣層155包含氧化矽。

接著，藉由濕蝕刻去除絕緣層150～152。此時，位於與絕緣層150～152相同層之記憶體柱MP之積層體110及絕緣體120之上部亦被除去。

如圖16所示，形成半導體層102b。更具體而言，例如，藉由CVD將半導體層102b成膜。藉此，埋入去除絕緣層150～152及積層體110後之區域。接著，例如，藉由濕蝕刻，去除於狹縫SST之側面及絕緣層106之上成膜之半導體層102b。接著，藉由濕蝕刻去除狹縫SST之側面之絕緣層155。

接著，藉由置換形成配線層104。更具體而言，首先，藉由濕蝕刻去除犧牲層153。接著，例如，藉由CVD依序將氮化鈦及鎢成膜，埋入去除犧牲層153後之區域。接著，去除狹縫SST內及絕緣層106上剩餘之氮化鈦及鎢。藉此，形成配線層104。

如圖17所示，形成構件SLT。更具體而言，例如，於狹縫SST之側面形成絕緣體130。接著，由導電體131埋入狹縫SST內部。藉此，形成構件SLT。

1.3 本實施形態之效果若為本實施形態之構成，則可提供能夠提高可靠性之半導體記憶裝置。以下，對本效果進行詳述。

例如，於區塊BLK之端部形成構件SLT。因此，於區塊BLK之中央部與端部中，記憶體孔MH之圖案密度不同。因此，於記憶體孔MH之加工中，於區塊BLK之中央部與端部，記憶體孔MH之尺寸或深度產生偏差。即，於區塊BLK之中央部與端部中，記憶體柱MP之形狀不同。若記憶體柱MP之形狀產生偏差，則記憶胞電晶體MC之特性會產生偏差。因此，錯誤寫入或錯誤讀出等之可能性變高。因此，半導體記憶裝置之可靠性降低。又，因記憶體柱MP之形狀偏差，半導體記憶裝置之良率降低之可能性變高。

對此，若為本實施形態之構成，則可於形成構件SLT之區域形成虛設柱DP。藉由一併執行記憶體孔MH及虛設孔DH之加工，可減少記憶體孔MH之圖案密度之偏差。因此，可減少記憶體柱MP之形狀之偏差。因此，可減少因記憶胞電晶體MC之特性之偏差引起之錯誤寫入或錯誤讀出。因此，可提高半導體記憶裝置之可靠性。此外，可抑制半導體記憶裝置之良率降低。

再者，若為本實施形態之構成，則可使虛設柱DP之長徑大於記憶體柱MP之長徑。藉此，可進一步減少區塊BLK之中央部與端部處之記憶體孔MH之圖案密度之偏差。

2.第2實施形態接著，對第2實施形態進行說明。於第2實施形態中，對與第1實施形態不同之虛設柱DP之配置進行說明。以下，以與第1實施形態不同之點為中心進行說明。

2.1 記憶胞陣列之平面構成首先，參考圖18，對記憶胞陣列11之平面構成之一例進行說明。圖18係第1實施形態之圖3中之區域RA之放大圖。圖18之例顯示出作為選擇閘極線SGD發揮功能之配線層之上表面。另，於圖18之例中，省略層間絕緣膜。

如圖18所示，記憶體柱MP之配置與第1實施形態之圖4相同。

本實施形態中，複數個虛設柱DP沿X方向交錯配置成2行。本實施形態之虛設柱DP作為設置於間隔件SP之側面之突出部PT(絕緣體120)而殘存。突出部PT於間隔件SP之側面，具有朝Y方向彎曲而突出之形狀。即，突出部PT具有圓弧形狀。例如，突出部PT(絕緣體120)與間隔件SP(絕緣體130)可由相同材料構成。

於圖18之例中，於區塊BLK0(之配線層104)與間隔件SP(絕緣體130)之間沿X方向隔開配置有複數個突出部PT。同樣地，於區塊BLK1(之配線層104)與間隔件SP(絕緣體130)之間沿X方向隔開配置有複數個突出部PT。且，複數個突出部PT沿X方向交錯配置成2行。

例如，將同層中之記憶體柱MP及虛設柱DP之長徑分別設為D1及D3。記憶體柱MP之長徑D1與長徑D3存在D1＞D3之關係。換言之，具有圓弧形狀之突出部PT之曲率大於記憶體柱MP之圓周之曲率。

將區塊BLK內之記憶體柱MP間之距離設為L1。又，將記憶體柱MP與突出部PT之距離設為L2。距離L1與距離L2存在L1＜L2之關係。

將間隔件SP之Y方向之寬度設為W1。將間隔件SP與突出部PT合計而得之Y方向之寬度設為W2。寬度W1與寬度W2存在W1＜W2之關係。將不包含突出部PT之構件SLT之Y方向之寬度設為W3。將包含突出部PT之構件SLT之Y方向之寬度設為W4。寬度W3與寬度W4存在W3＜W4之關係。

2.2 記憶胞陣列之剖面構成接著，參考圖19，對記憶胞陣列11之剖面構成之一例進行說明。圖19係沿著圖18之V-V’之剖視圖。

如圖19所示，記憶體柱MP之構成與第1實施形態相同。

導電體131之底面與半導體層102a相接。於導電體131之側面設置有絕緣體130。於絕緣體130之側面，作為突出部PT，殘存有絕緣體120(虛設柱DP)。於圖19之例中，於構件SLT之紙面左側之側面設置有絕緣體120。另，與第1實施形態同樣，亦可於構件SLT之下端殘存有複數個絕緣體120(虛設柱DP之一部分)。

2.3 記憶胞陣列之製造方法接著，參考圖20～圖28，對記憶胞陣列11之製造方法之一例進行說明。圖20～圖28係顯示記憶胞陣列11之製造步驟中之記憶胞陣列11之平面及剖面之圖。

如圖20所示，與第1實施形態同樣，於形成絕緣層106後，一併形成記憶體孔MH與虛設孔DH。記憶體孔MH及虛設孔DH之底面到達半導體層102a。本實施形態之虛設孔DH之長徑小於記憶體孔MH之長徑。因此，虛設孔DH之距離表面之深度較記憶體孔MH淺。換言之，Z方向上之虛設孔DH之底面之高度位置高於記憶體孔MH之底面之高度位置。

如圖21所示，形成覆蓋記憶體孔MH之遮罩構件154。此時，將遮罩構件154之去除區域之Y方向之寬度設為W5。以虛設孔DH完全露出之方式設定寬度W5。因此，寬度W5大於構件SLT之Y方向之寬度W4。又，區塊BLK端部之記憶體孔MH與虛設孔DH之距離L2大於記憶體孔MH之間之距離L1。因此，減少遮罩構件154之去除區域之位置於記憶體孔MH上偏移之可能性。

如圖22所示，與第1實施形態同樣，由絕緣體120埋入虛設孔DH。

如圖23所示，與第1實施形態同樣，去除絕緣層106之上之遮罩構件154及絕緣體120。藉此，記憶體孔MH成為開口之狀態。又，形成由絕緣體120埋入之虛設柱DP。

如圖24所示，與第1實施形態同樣，形成記憶體柱MP。接著，以覆蓋記憶體柱MP及虛設柱DP之方式形成絕緣層106。

如圖25所示，與第1實施形態同樣，形成狹縫SST。此時，狹縫SST之Y方向之寬度設為不包含構件SLT之突出部PT之寬度W3。狹縫SST於X方向延伸。狹縫SST之底面到達絕緣層152之上表面。位於狹縫SST之加工區域之絕緣體120亦被加工至狹縫SST之底面為止。

如圖26所示，與第1實施形態同樣，於狹縫SST之側面形成絕緣層155。接著，藉由濕蝕刻去除絕緣層150～152。此時，位於與絕緣層150～152相同層之記憶體柱MP之積層體110及絕緣體120亦被除去。位於絕緣層103及犧牲層153與絕緣層155之間之絕緣體120(突出部PT)、及位於與半導體層102a相同層之絕緣體120殘存。另，亦可去除位於與半導體層102a相同層之絕緣體120。

如圖27所示，形成半導體層102b。更具體而言，例如，藉由CVD將半導體層102b成膜。藉此，埋入去除絕緣層150～152及積層體110後之區域。接著，例如，藉由濕蝕刻，去除於狹縫SST之側面及絕緣層106之上成膜之半導體層102b。接著，藉由濕蝕刻去除狹縫SST之側面之絕緣層155。此時，位於狹縫SST之側面之絕緣體120(突出部PT)殘存。又，位於與半導體層102a相同層之絕緣體120被除去。

接著，與第1實施形態同樣，藉由置換形成配線層104。

如圖28所示，形成構件SLT。更具體而言，例如，於狹縫SST之側面形成絕緣體130。接著，由導電體131埋入狹縫SST內部。藉此，形成構件SLT。

2.4 本實施形態之效果若為本實施形態之構成，則可獲得與第1實施形態同樣之效果。

再者，若為本實施形態之構成，則可於區塊BLK與區塊BLK之間，將複數個虛設柱DP排列成2個交錯配置。藉此，可進一步減少區塊BLK之中央部與端部處之記憶體柱MP之圖案密度之偏差。

再者，若為本實施形態之構成，則可使虛設柱DP之長徑小於記憶體柱MP之長徑。換言之，可使設置於構件SLT上之突出部PT之曲率大於記憶體柱MP之曲率。藉此，可使虛設柱DP與記憶體柱MP之間之距離L2大於記憶體柱MP之間之距離L1。藉此，於記憶胞陣列11之製造步驟中，於加工覆蓋記憶體孔MH之遮罩構件154時，可減少記憶體孔MH露出之可能性。因此，可抑制因記憶體柱MP之製造不良引起之半導體記憶裝置1之良率降低。

3.變化例等上述實施形態之半導體記憶裝置包含：第1半導體層(102)，其設置於半導體基板之上方，沿第1方向(X方向)延伸；第1配線層(104)，其設置於上述第1半導體層之上方，沿上述第1方向延伸；第2配線層(104)，其於與上述第1方向交叉之第2方向(Y方向)上，與上述第1配線層相鄰配置，沿上述第1方向延伸；第1記憶體柱(MP)，其沿與上述第1方向及上述第2方向交叉之第3方向(Z方向)延伸，通過上述第1配線層，且一端連接於上述第1半導體層；第2記憶體柱(MP)，其沿上述第3方向延伸，通過上述第2配線層，且一端連接於上述第1半導體層；及第1構件(SLT)，其設置於上述第1配線層與上述第2配線層之間，沿上述第1方向及上述第3方向延伸。上述第1構件包含：第1導電體(131)，其沿上述第1方向及上述第3方向延伸，與上述第1半導體層相接；第1絕緣體(130)，其至少設置於上述第1配線層與上述第1導電體之間、及上述第2配線層與上述第1導電體之間；及複數個第2絕緣體(120)，其等於上述第3方向上，設置於上述第1導電體與上述第1半導體層之間。

藉由應用上述實施形態，可提供能夠提高可靠性之半導體記憶裝置。

上述實施形態中之「連接」亦包含於其間介隔例如電晶體或電阻等其他裝置而間接連接之狀態。

雖已說明本發明之若干實施形態，但該等實施形態係作為例提示者，並未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案之參考]

本申請案享受以日本專利申請案第2022-149301號(申請日：2022年9月20日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之所有內容。

1:半導體記憶裝置 10:記憶體核心部 11:記憶胞陣列 12:列解碼器 13:感測放大器 20:周邊電路部 21:序列發生器 22:電壓產生電路 100:半導體基板 101, 103, 105, 106, 150～152, 155:絕緣層 102, 102a～102c, 111:半導體層 104:配線層 110:積層體 110a:隧道絕緣膜 110b:電荷存儲層 110c:阻擋絕緣膜 112:核心層 113:蓋膜 120, 130:絕緣體 131, 140:導電體 153:犧牲層 154:遮罩構件 BL, BL0～BLn:位元線 BLK, BLK0～BLK3:區塊 CU:單元組 D1, D2, D3:長徑 DH:虛設孔 DP:虛設柱 H1, H2:高度/距離 H3:高度 L1, L2:距離 LI:接觸插塞 MC, MC0～MC7:記憶胞電晶體 MH:記憶體孔 MP, MP1～MP3:記憶體柱 NS:NAND串 PT:突出部 RA:區域 SGD, SGD0～SGD3, SGS:選擇閘極線 SHE, SLT:構件 SL:源極線 SP:間隔件 SST:狹縫 ST1, ST2:選擇電晶體 SU, SU0～SU3:串單元 W1～W5:寬度 WL, WL0～WL7:字元線

圖1係顯示第1實施形態之半導體記憶裝置之全體構成之方塊圖。圖2係第1實施形態之半導體記憶裝置具備之記憶胞陣列之電路圖。圖3係第1實施形態之半導體記憶裝置具備之記憶胞陣列之區塊BLK0及BLK1之俯視圖。圖4係圖3中之區域RA之放大圖。圖5係沿著圖4之I-I’線之剖視圖。圖6係沿著圖5之IV-IV’之剖視圖。圖7係沿著圖4之II-II’線之剖視圖。圖8係沿著圖4之III-III’線之剖視圖。圖9係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖10係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖11係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖12係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖13係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖14係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖15係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖16係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖17係顯示第1實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖18係圖3中之區域RA之放大圖。圖19係沿著圖18之V-V’之剖視圖。圖20係顯示第2實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖21係顯示第2實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖22係顯示第2實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖23係顯示第2實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖24係顯示第2實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖25係顯示第2實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖26係顯示第2實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖27係顯示第2實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。圖28係顯示第2實施形態之半導體記憶裝置具備之記憶胞陣列之製造步驟中之記憶胞陣列之平面及剖面之圖。

BLK0,BLK1:區塊

D1,D2:長徑

DP:虛設柱

LI:接觸插塞

MP,MP1~MP3:記憶體柱

RA:區域

SGD:選擇閘極線

SLT:構件

SP:間隔件

SU0,SU3:串單元

Claims

一種半導體記憶裝置，其具備：第1半導體層，其設置於半導體基板之上方，沿第1方向延伸；第1配線層，其設置於上述第1半導體層之上方，沿上述第1方向延伸；第2配線層，其於與上述第1方向交叉之第2方向上，與上述第1配線層相鄰而配置，且沿上述第1方向延伸；第1記憶體柱，其沿與上述第1方向及上述第2方向交叉之第3方向延伸，通過上述第1配線層，且一端連接於上述第1半導體層；第2記憶體柱，其沿上述第3方向延伸，通過上述第2配線層，且一端連接於上述第1半導體層；及第1構件，其設置於上述第1配線層與上述第2配線層之間，沿上述第1方向及上述第3方向延伸；且上述第1構件包含：第1導電體，其沿上述第1方向及上述第3方向延伸，與上述第1半導體層相接；第1絕緣體，其至少設置於上述第1配線層與上述第1導電體之間、及上述第2配線層與上述第1導電體之間；及複數個第2絕緣體，其等於上述第3方向上，設置於上述第1導電體與上述第1半導體層之間。
如請求項1之半導體記憶裝置，其中上述複數個第2絕緣體於上述第1方向上隔開配置成一行。
如請求項1之半導體記憶裝置，其中上述第2絕緣體之長徑大於上述第1記憶體柱之長徑。
如請求項1之半導體記憶裝置，其中上述第1半導體層包含：第2半導體層；第3半導體層，其設置於上述第2半導體層之上；及第4半導體層，其設置於上述第3半導體層之上；且上述第1導電體與上述第2半導體層相接。
如請求項4之半導體記憶裝置，其中上述第2絕緣體設置於與上述第2半導體層相同層。
如請求項4之半導體記憶裝置，其中上述第1絕緣體進而設置於上述第3半導體層及上述第4半導體層、與上述第1導電體之間。
如請求項4之半導體記憶裝置，其中自上述第2半導體層之朝向上述半導體基板之面至上述第2絕緣體之距離，較自上述第2半導體層之上述面至上述第1記憶體柱之距離短。
一種半導體記憶裝置，其具備：第1半導體層，其設置於半導體基板之上方，沿第1方向延伸；第1配線層，其設置於上述第1半導體層之上方，沿上述第1方向延伸；第2配線層，其於與上述第1方向交叉之第2方向上，與上述第1配線層相鄰而配置，且沿上述第1方向延伸；第1記憶體柱，其沿與上述第1方向及上述第2方向交叉之第3方向延伸，通過上述第1配線層，且一端連接於上述第1半導體層；第2記憶體柱，其沿上述第3方向延伸，通過上述第2配線層，且一端連接於上述第1半導體層；及第1構件，其設置於上述第1配線層與上述第2配線層之間，沿上述第1方向及上述第3方向延伸；且上述第1構件包含：第1導電體，其沿上述第1方向及上述第3方向延伸，與上述第1半導體層相接；第1絕緣體，其至少設置於上述第1配線層與上述第1導電體之間、及上述第2配線層與上述第1導電體之間；複數個第1突出部，其等於上述第1配線層與上述第1絕緣體之間，於上述第1方向上隔開而設置；及複數個第2突出部，其等於上述第2配線層與上述第1絕緣體之間，於上述第1方向上隔開而設置。
如請求項8之半導體記憶裝置，其中上述複數個第1突出部及上述複數個第2突出部於上述第1方向上排列成2行之交錯配置。
如請求項8之半導體記憶裝置，其中上述第1突出部具有彎曲之形狀；上述第1突出部之曲率大於上述第1記憶體柱之曲率。
如請求項8之半導體記憶裝置，其進而具備：第3記憶體柱，其沿上述第3方向延伸，通過上述第1配線層，一端連接於上述第1半導體層，且與上述第1記憶體柱相鄰；且自上述複數個第1突出部中與上述第1記憶體柱相鄰之第1突出部至上述第1記憶體柱之距離，較自上述第1記憶體柱至上述第3記憶體柱之距離長。
如請求項8之半導體記憶裝置，其中上述第1絕緣體與上述複數個第1突出部由相同材料構成。