JP2023044164A - 半導体記憶装置、および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置、および半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】電気的特性の向上を図ることができる半導体記憶装置、および半導体記憶装置の製造方法を提供することである。【解決手段】実施形態の半導体記憶装置は、積層体と、柱状体とを備える。前記柱状体は、絶縁コアと、チャネル層と、メモリ膜とを含む。前記積層体に含まれる複数の導電層は、複数の第１導電層と、前記複数の第１導電層の上方に位置した１つ以上の第２導電層とを含む。前記チャネル層は、前記複数の第１導電層と前記絶縁コアとの間に位置した第１部分と、前記第１部分の膜厚に比べて５ｎｍ以上大きい、あるいは、２倍以上の膜厚を持つ第２部分とを含む。前記第２部分は、前記第１方向で、前記絶縁コアの上端よりも下方まで延びているとともに、前記１つ以上の第２導電層のなかの最上の第２導電層についての上面よりも下方まで延びている。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置、および半導体記憶装置の製造方法に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１９／０３９３２４２号明細書
本発明が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置、および半導体記憶装置の製造方法を提供することである。
実施形態の半導体記憶装置は、積層体と、柱状体とを備える。前記積層体は、複数の導電層と複数の絶縁層とを含む。前記複数の導電層と前記複数の絶縁層とは、第１方向に１層ずつ交互に積層されている。前記柱状体は、前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数の導電層と前記絶縁コアとの間に位置したチャネル層と、前記複数の導電層と前記チャネル層との間に位置したメモリ膜とを含む。前記複数の導電層は、前記チャネル層との交差部分にメモリセルトランジスタが形成される複数の第１導電層と、前記複数の第１導電層の上方に位置し、前記チャネル層との交差部分に選択トランジスタが形成される１つ以上の第２導電層とを含む。前記チャネル層は、前記複数の第１導電層と前記絶縁コアとの間に位置した第１部分と、前記第１部分の上方に位置し、前記第１方向とは交差する第２方向における膜厚が前記第１部分の前記第２方向における膜厚に比べ５ｎｍ以上大きい、あるいは、２倍以上である第２部分とを含む。前記第２部分は、前記第１方向で、前記絶縁コアの上端よりも下方まで延びているとともに、前記１つ以上の第２導電層のなかの最上の第２導電層についての上面よりも下方まで延びている。
第１実施形態の半導体記憶装置の構成の一部を示すブロック図。 第１実施形態のメモリセルアレイの一部の等価回路を示す図。 第１実施形態のメモリセルアレイの一部を示す斜視断面図。 第１実施形態のメモリセルアレイの一部を示す断面図。 図４中に示されたメモリセルアレイのＦ５－Ｆ５線に沿う断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の半導体記憶装置の製造方法を説明するための断面図。 第１実施形態の製造方法の変形例を説明するための断面図。 第１実施形態の製造方法の変形例を説明するための断面図。 第２実施形態のメモリセルアレイの一部を示す断面図。 第３実施形態のメモリセルアレイの一部を示す断面図。
以下、実施形態の半導体記憶装置、および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、末尾に区別のための数字または英字を伴った参照符号が付された構成要素は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、複数の要素が直接に接続される場合に限定されず、複数の要素が別の要素を間に介在させて接続される場合を含み得る。「環状」とは、円環状に限定されず、矩形状や三角形状の環状を含み得る。「隣り合う」とは、複数の要素が接している場合に限定されず、複数の要素が互いに離れている場合（例えば複数の要素の間に別の要素が介在する場合）を含み得る。
先に、Ｘ方向、Ｙ方向、Ｚ方向、およびＲ方向について定義する。Ｘ方向およびＹ方向は、後述するシリコン基板２１の表面（図３参照）に沿う方向である。Ｘ方向は、後述するワード線ＷＬ（図３参照）が延びた方向である。Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。Ｙ方向は、後述するビット線ＢＬ（図３参照）が延びた方向である。Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向である。Ｚ方向は、シリコン基板２１の厚さ方向である。以下の説明では、Ｚ方向においてシリコン基板２１から後述する積層体３０に向かう方向を「上」、その反対方向を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｒ方向は、後述する柱状体４０（図４参照）の径方向である。Ｒ方向は、Ｘ方向およびＹ方向に沿う平面上の方向であり、Ｚ方向とは交差する（例えば直交する）方向である。Ｚ方向は、「第１方向」の一例である。Ｒ方向は、「第２方向」の一例である。
（第１実施形態）
＜１．半導体記憶装置の構成＞
まず、第１実施形態の半導体記憶装置１の構成について説明する。以下に説明する図面では、説明と関連しない絶縁部の図示が省略されている場合がある。一部の図面では、図面を見やすくするため、断面を示すハッチングが部分的に省略されている場合がある。
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、外部装置（以下「ホスト装置」と称する）と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を有する。
メモリセルアレイ１１は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、データの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線が設けられている。各メモリセルトランジスタは、１本のビット線と、１本のワード線とに関連付けられている。
コマンドレジスタ１２は、半導体記憶装置１がホスト装置から受信するコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、メモリセルアレイ１１に対する書き込み動作、読み出し動作、または消去動作などを制御回路１４に実行させる命令を含む。
アドレスレジスタ１３は、半導体記憶装置１がホスト装置から受信するアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡを含む。ブロックアドレスＢＡ、ページアドレスＰＡ、およびカラムアドレスＣＡは、それぞれ、ブロックＢＬＫ、ワード線、およびビット線の選択に使用される。
制御回路１４は、半導体記憶装置１の動作を制御する回路である。例えば、制御回路１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７などを制御して、メモリセルアレイ１１に対する書き込み動作、読み出し動作、および消去動作などを実行する。
ドライバモジュール１５は、電圧生成回路を含み、書き込み動作、読み出し動作、または消去動作などで使用される電圧を生成する。ドライバモジュール１５は、例えば、アドレスレジスタ１３に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に、生成した電圧を印加する。
ロウデコーダモジュール１６は、アドレスレジスタ１３に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１１内の１つのブロックＢＬＫを選択する。ロウデコーダモジュール１６は、例えば、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１７は、書き込み動作において、半導体記憶装置１がホスト装置から受信する書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。センスアンプモジュール１７は、読み出し動作において、ビット線の電圧に基づいて各メモリセルに記憶されたデータ値を判定し、判定結果を読み出しデータＤＡＴとしてホスト装置に転送する。
＜２．メモリセルアレイの構成＞
＜２．１ メモリセルアレイの電気的構成＞
次に、メモリセルアレイ１１の電気的構成について説明する。
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０～ＳＵ３を含む。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、１つ以上のドレイン側選択トランジスタＳＴＤ、および１つ以上のソース側選択トランジスタＳＴＳを含む。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴｎは、直列接続されている。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積部を含む。メモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０～ＷＬｎのいずれかに接続されている。各メモリセルトランジスタＭＴは、ワード線ＷＬを介して制御ゲートに印加された電圧に応じて電荷蓄積部に電荷が蓄積され、データを不揮発に保持する。
ドレイン側選択トランジスタＳＴＤのドレインは、当該ＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＴＤのソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの一端に接続されている。ドレイン側選択トランジスタＳＴＤの制御ゲートは、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３のいずれかに接続されている。ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲート線ＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。ドレイン側選択トランジスタＳＴＤは、対応するドレイン側選択ゲート線ＳＧＤに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとビット線ＢＬとを接続する。
ソース側選択トランジスタＳＴＳのドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの他端に接続されている。ソース側選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとソース線ＳＬとを接続する。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴｎの制御ゲートは、それぞれ対応するワード線ＷＬ０～ＷＬｎに共通接続されている。ストリングユニットＳＵ０～ＳＵ３内のドレイン側選択トランジスタＳＴＤの制御ゲートは、それぞれ対応する選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、選択ゲート線ＳＧＳに共通接続されている。メモリセルアレイ１１において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有されている。
＜２．２ メモリセルアレイの物理的構成＞
次に、メモリセルアレイ１１の物理的構成について説明する。
図３は、メモリセルアレイ１１の一部を示す斜視断面図である。メモリセルアレイ１１は、例えば、シリコン基板２１、半導体層２２、導電層２３、絶縁層２４、積層体３０、複数の柱状体４０、複数のコンタクト８１、および複数のビット線ＢＬを含む。
＜２．２．１ 下部構造体＞
シリコン基板２１は、半導体記憶装置１のベースとなる基板である。シリコン基板２１の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状に形成されている。シリコン基板２１は、例えば、シリコンを含む半導体材料により形成されている。シリコン基板２１は、「基板」の一例である。
半導体層２２は、シリコン基板２１上に設けられている。半導体層２２は、Ｘ方向およびＹ方向に沿う層状である。半導体層２２は、半導体記憶装置１の製造工程でメモリホールＭＨ（図６参照）の深掘りを抑制するストッパー層である。半導体層２２は、ポリシリコンのような半導体材料により形成されている。半導体記憶装置１は、半導体層２２に代えて、ストッパー層として機能する絶縁層を有してもよい。
導電層２３は、半導体層２２上に設けられている。導電層２３は、Ｘ方向およびＹ方向に沿う層状である。導電層２３は、タングステンのような導電材料により形成されている。導電層２３には、柱状体４０の下端部が接続される。導電層２３は、ソース線ＳＬとして機能する。
絶縁層２４は、導電層２３上に設けられている。絶縁層２４は、Ｘ方向およびＹ方向に沿う層状である。絶縁層２４は、シリコン酸化物のような絶縁材料により形成されている。
＜２．２．２ 積層体＞
次に、積層体３０について説明する。積層体３０は、絶縁層２４上に設けられている。積層体３０は、例えば、複数の導電層３１と、複数の絶縁層３２とを含む。複数の導電層３１および複数の絶縁層３２は、Ｚ方向に１層ずつ交互に積層されている。
導電層３１は、Ｘ方向およびＹ方向に沿う板状に形成されている。各導電層３１は、例えば、タングステンのような導電材料で形成された本体部と、本体部の表面に設けられたバリア膜とを含む。バリア膜は、例えば、窒化チタン膜、または窒化チタンとチタンとの積層構造膜である。
複数の導電層３１のうちシリコン基板２１から最も離れた１つ以上（例えば複数）の導電層３１は、ドレイン側選択ゲート線ＳＧＤとして機能する。本実施形態では、複数の導電層３１のうちシリコン基板２１から最も離れた２つの導電層３１は、ドレイン側選択ゲート線ＳＧＤとして機能する。ドレイン側選択ゲート線ＳＧＤは、Ｘ方向またはＹ方向で並ぶ複数の柱状体４０に対して共通に設けられている。ドレイン側選択ゲート線ＳＧＤとチャネル層４２との交差部分は、上述したドレイン側選択トランジスタＳＴＤ（図２参照）として機能する。以下では、説明の便宜上、複数（例えば２つ）のドレイン側選択ゲート線ＳＧＤのなかでシリコン基板２１から最も離れたドレイン側選択ゲート線ＳＧＤを「第１ドレイン側選択ゲート線ＳＧＤ１１」と称する。同様に、複数（例えば２つ）のドレイン側選択ゲート線ＳＧＤのなかで、第１ドレイン側選択ゲート線ＳＧＤ１１の次にシリコン基板２１から離れたドレイン側選択ゲート線ＳＧＤを「第２ドレイン側選択ゲート線ＳＧＤ１２」と称する。ドレイン側選択ゲート線ＳＧＤは、「第２導電層」の一例である。第１ドレイン側選択ゲート線ＳＧＤ１１は、「第１層」の一例である。第２ドレイン側選択ゲート線ＳＧＤ１２は、「第２層」の一例である。
複数の導電層３１のうちシリコン基板２１に最も近い１つ以上（例えば複数）の導電層３１は、ソース側選択ゲート線ＳＧＳとして機能する。本実施形態では、複数の導電層３１のうちシリコン基板２１に最も近い２つの導電層３１は、ソース側選択ゲート線ＳＧＳとして機能する。ソース側選択ゲート線ＳＧＳは、Ｘ方向またはＹ方向で並ぶ複数の柱状体４０に対して共通に設けられている。ドレイン側選択ゲート線ＳＧＤソース側選択ゲート線ＳＧＳとチャネル層４２との交差部分は、上述したソース側選択トランジスタＳＴＳ（図２参照）として機能する。
複数の導電層３１のうちドレイン側選択ゲート線ＳＧＤまたはソース側選択ゲート線ＳＧＳとして機能する導電層３１に挟まれた残りの導電層３１は、ワード線ＷＬとして機能する。本実施形態では、ワード線ＷＬとチャネル層４２との交差部分は、メモリセルトランジスタＭＴ（図２参照）として機能する。メモリセルトランジスタＭＴについては、詳しく後述する。ワード線ＷＬは、Ｘ方向およびＹ方向で並ぶ複数の柱状体４０に対して共通に設けられている。ワード線ＷＬは、「第１導電層」の一例である。
絶縁層３２は、Ｚ方向で隣り合う２つの導電層３１の間に設けられ、当該２つの導電層３１を絶縁する層間絶縁膜である。絶縁層３２は、Ｘ方向およびＹ方向に沿う板状に形成されている。絶縁層３２は、シリコン酸化物のような絶縁材料により形成されている。
積層体３０は、さらに絶縁層３９を含む。絶縁層３９は、最上位の導電層３１（シリコン基板２１から最も離れた導電層３１）の上に設けられる。絶縁層３９は、Ｘ方向およびＹ方向に沿う板状に形成されている。絶縁層３９は、シリコン酸化物のような絶縁材料により形成されている。
＜２．２．３ 柱状体＞
次に、柱状体４０について説明する。
複数の柱状体４０は、Ｘ方向およびＹ方向に沿う面において、互いに間隔を空けて配置されている。複数の柱状体４０は、例えば、Ｙ方向における異なる位置でそれぞれＸ方向に延びる複数の列ＲＷに分かれて配置されている。複数の列ＲＷのなかでＹ方向の端から偶数番の列ＲＷ２に含まれる複数の柱状体４０は、複数の列ＲＷのなかでＹ方向の端から奇数番の列ＲＷ１に含まれる複数の柱状体４０に対してＸ方向にずれて配置されている。複数の柱状体４０の各々は、積層体３０内をＺ方向に延びている。柱状体４０は、「メモリピラー」と称されてもよい。
図４は、メモリセルアレイ１１の一部を示す断面図である。柱状体４０は、円柱状または逆円錐台形状である。柱状体４０は、Ｚ方向に延びており、積層体３０、絶縁層２４、および導電層２３を貫通している。柱状体４０の下端部は、半導体層２２に入り込んでいる。柱状体４０は、例えば、多層膜４１と、チャネル層４２と、絶縁コア４３、キャップ部４４とを有する。
多層膜４１は、チャネル層４２の外周側に設けられている。多層膜４１は、Ｒ方向で、複数の導電層３１とチャネル層４２との間に位置する。多層膜４１は、「メモリ膜」の一例である。多層膜４１は、例えば、トンネル絶縁膜５１、チャージトラップ膜５２、およびブロック絶縁膜５３を含む。
トンネル絶縁膜５１は、Ｒ方向で、チャネル層４２とチャージトラップ膜５２との間に位置する。トンネル絶縁膜５１は、例えばチャネル層４２の外周面に沿う環状に形成され、チャネル層４２に沿ってＺ方向に延びている。トンネル絶縁膜５１は、柱状体４０の大部分に亘るようにＺ方向に延びている。トンネル絶縁膜５１は、チャネル層４２とチャージトラップ膜５２との間の電位障壁である。トンネル絶縁膜５１は、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。
チャージトラップ膜５２は、トンネル絶縁膜５１の外周側に設けられている。チャージトラップ膜５２は、トンネル絶縁膜５１とブロック絶縁膜５３との間に位置する。別の観点で見ると、チャージトラップ膜５２は、複数の導電層３１とチャネル層４２との間に位置する。チャージトラップ膜５２は、柱状体４０の大部分に亘るようにＺ方向に延びている。チャージトラップ膜５２は、多数の結晶欠陥（捕獲準位）を有し、これら結晶欠陥に電荷を捕獲可能な機能膜である。チャージトラップ膜５２は、例えばシリコン窒化物により形成されている。チャージトラップ膜５２のなかで各ワード線ＷＬと隣り合う部分は、「電荷蓄積部」の一例である。
ブロック絶縁膜５３は、チャージトラップ膜５２の外周側に設けられている。ブロック絶縁膜５３は、Ｒ方向で、複数の導電層３１とチャージトラップ膜５２との間に位置する。ブロック絶縁膜５３は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからチャージトラップ膜５２へ電荷が戻る現象である。ブロック絶縁膜５３は、柱状体４０のＺ方向の大部分に亘るようにＺ方向に延びている。ブロック絶縁膜５３は、例えば、シリコン酸化膜または金属酸化物膜などの複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。ブロック絶縁膜５３は、シリコン窒化物またはハフニウムオキサイドのような高誘電率材料（Ｈｉｇｈ－ｋ材料）を含んでもよい。
チャネル層４２は、多層膜４１の内側に設けられている。チャネル層４２は、環状に形成されるとともに、柱状体４０の全長（全高）に亘るようにＺ方向に延びている。多層膜４１のなかでソース線ＳＬと同じ高さに位置する部分は除去されている。これにより、チャネル層４２の下端部は、ソース線ＳＬに接してソース線ＳＬと接続されている。チャネル層４２は、ポリシリコンのような半導体材料で形成されている。チャネル層４２は、不純物がドープされていてもよい。チャネル層４２に含まれる不純物は、例えば、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。チャネル層４２は、ワード線ＷＬに電圧が印加される場合に、チャネルを形成してビット線ＢＬとソース線ＳＬとを電気的に接続する。本実施形態では、チャネル層４２は、第１部分６１と、第２部分６２と、第３部分６３とを有する。
第１部分６１は、チャネル層４２の薄膜部である。第１部分６１は、第２部分６２および第３部分６３よりも下方に位置する。第１部分６１は、例えば環状であり、Ｚ方向に延びている。第１部分６１の少なくとも一部は、Ｒ方向で、複数のワード線ＷＬと絶縁コア４３との間に位置する。本実施形態では、第１部分６１の一部（例えば上端部）は、Ｒ方向で、第２ドレイン側選択ゲート線ＳＧＤ１２と絶縁コア４３との間に位置する。第１部分６１の別の一部（例えば下端部）は、Ｒ方向で、複数のソース側選択ゲート線ＳＧＳと絶縁コア４３との間に位置する。第１部分６１は、Ｚ方向においてチャネル層４２の大部分を占めており、チャネル層４２の本体部を形成している。第１部分６１の下端部は、ソース線ＳＬに接してソース線ＳＬと接続されている。
図５は、図４中に示されたメモリセルアレイ１１のＦ５－Ｆ５線に沿う断面図である。Ｚ方向において各ワード線ＷＬと同じ高さには、柱状体４０に隣り合うワード線ＷＬの端部、ブロック絶縁膜５３、チャージトラップ膜５２、トンネル絶縁膜５１、およびチャネル層４２の第１部分６１により、ＭＡＮＯＳ（Metal-Al-Nitride-Oxide-Silicon）型のメモリセルトランジスタＭＴが形成されている。
なお、メモリセルアレイ１１は、電荷蓄積膜として、チャージトラップ膜５２に代えて、フローティングゲート方式の電荷蓄積部（フローティングゲート電極）を有してもよい。フローティングゲート電極は、例えば、不純物を含むポリシリコンにより形成されている。ポリシリコンに含まれる不純物は、例えば、リンまたはボロンである。フローティングゲート電極は、ブロック絶縁膜５３とトンネル絶縁膜５１との間に設けられる。この場合、柱状体４０に隣り合うワード線ＷＬの端部、ブロック絶縁膜５３、チャージトラップ膜５２、トンネル絶縁膜５１、およびチャネル層４２の第１部分６１により、フローティングゲート方式のメモリセルトランジスタＭＴが形成される。
図４に戻り、第２部分６２について説明する。第２部分６２は、チャネル層４２の厚膜部である。第２部分６２は、第１部分６１および第３部分６３よりも上方に位置する。第２部分６２は、例えば環状であり、Ｚ方向に延びている。Ｒ方向における第２部分６２の膜厚Ｔ２は、Ｒ方向における第１部分６１の膜厚Ｔ１よりも大きい。例えば、Ｒ方向における第２部分６２の膜厚Ｔ２は、Ｒ方向における第１部分６１の膜厚Ｔ１の２倍以上である。別の観点によれば、Ｒ方向における第２部分６２の膜厚Ｔ２は、Ｒ方向における第１部分６１の膜厚Ｔ１と比べて、５ｎｍ以上大きい。
本実施形態では、第２部分６２は、チャネル層４２の上端部を形成している。第２部分６２の一部は、Ｒ方向で、絶縁層３９とキャップ部４４との間に位置する。第２部分６２には、後述するコンタクト８１がＺ方向で接する。コンタクト８１は、柱状体４０に接続される下端８１ｅ２を有する。チャネル層４２の第２部分６２の内径Ｄ２（例えば、第２部分６２の上端６２ｅ１の内径）は、コンタクト８１の下端８１ｅ２の外径Ｄ１よりも小さい。第２部分６２は、コンタクト８１に接してコンタクト８１に接続される。
本実施形態では、第２部分６２の下端６２ｅ２は、絶縁コア４３の上端４３ｅ１と比べて、シリコン基板２１に近い。すなわち、第２部分６２は、絶縁コア４３の上端４３ｅ１よりも上方から、絶縁コア４３の一部よりもシリコン基板２１の近くまで延びている。第２部分６２の一部は、Ｒ方向で、絶縁コア４３と隣り合う。
本実施形態では、第２部分６２の下端６２ｅ２は、第１ドレイン側選択ゲート線ＳＧＤ１１の上端（上面）３１ｅ１と比べて、シリコン基板２１に近い。すなわち、第２部分６２は、絶縁コア４３の上端４３ｅ１よりも上方から、第１ドレイン側選択ゲート線ＳＧＤ１１の少なくとも一部よりもシリコン基板２１の近くまで延びている。第２部分６２の一部は、Ｒ方向で、第１ドレイン側選択ゲート線ＳＧＤ１１の少なくとも一部と絶縁コア４３との間に位置する。第１ドレイン側選択ゲート線ＳＧＤ１１の上端３１ｅ１は、シリコン基板２１とは反対側に向いた端であり、「第１端」の一例である。
さらに言えば、本実施形態では、第２部分６２の下端６２ｅ２は、Ｚ方向において第１ドレイン側選択ゲート線ＳＧＤ１１の下端（下面）３１ｅ２と同じ高さに位置するか、もしくは第１ドレイン側選択ゲート線ＳＧＤ１１の下端３１ｅ２よりもシリコン基板２１の近くに位置する。すなわち、第２部分６２は、絶縁コア４３の上端４３ｅ１よりも上方から、第１ドレイン側選択ゲート線ＳＧＤ１１の下端３１ｅ２と同じ高さまで、または第１ドレイン側選択ゲート線ＳＧＤ１１の下端３１ｅ２よりもシリコン基板２１の近くまで延びている。第１ドレイン側選択ゲート線ＳＧＤ１１の下端３１ｅ２は、シリコン基板２１に向いた端であり、「第２端」の一例である。
第２部分６２は、Ｒ方向の膜厚全体に亘り、第１部分６１と膜質が同じである。「膜質が同じ」とは、例えば、膜に含まれる不純物の濃度が同じであることを意味する。この場合、不純物の濃度が同じとは、不純物の濃度の違いが２倍未満であることを意味する。すなわち「膜質が同じ」とは、例えば、第１部分６１と第２部分６２とのうち低い方の不純物の濃度が１×１０２０ ａｔｏｍｓ・ｃｍ－３である場合、第１部分６１と第２部分６２とうち高い方の不純物の濃度が２×１０２０ ａｔｏｍｓ・ｃｍ－３未満であることを意味する。これに代えて、「膜質が同じ」とは、例えば、膜に含まれる材料の粒径が同じであることを意味してもよい。この場合、粒径が同じとは、粒径の違いが３０％以下であることを意味する。
第３部分６３は、Ｚ方向で、第１部分６１と第２部分６２との間に位置する。第３部分６３は、第１部分６１と第２部分６２との間で膜厚が連続的に変化する部分である。第３部分６３は、例えば環状であり、Ｚ方向に延びている。Ｒ方向における第３部分６３の膜厚Ｔ３は、Ｒ方向における第２部分６２の膜厚Ｔ２よりも小さく、Ｒ方向における第１部分６１の膜厚Ｔ１よりも大きい。
本実施形態では、第３部分６３は、第２部分６２から第１部分６１に近付くに従い膜厚Ｔ３が徐々に薄くなる。第３部分６３は、上方に位置するほど（Ｚ方向で第２部分６２に近いほど）膜厚Ｔ３の変化幅が大きい。「膜厚の変化幅」とは、Ｚ方向で単位距離進むことに応じて変化するＲ方向の膜厚の量である。本実施形態では、第３部分６３は、Ｚ方向で第２部分６２に近いほど膜厚Ｔ３が大きく変化する。第３部分６３は、外周側の斜め上方に向いて凸である円弧状に形成されている。
次に、絶縁コア４３について説明する。絶縁コア４３は、チャネル層４２の内側に設けられ、チャネル層４２の内部の一部を埋めている。コ絶縁コア４３は、シリコン酸化物のような絶縁材料で形成されている。絶縁コア４３は、柱状体４０の上端部を除いて柱状体４０の大部分に亘るようにＺ方向に延びている。絶縁コア４３の上端４３ｅ１は、Ｚ方向において第１ドレイン側選択ゲート線ＳＧＤ１１の上端３１ｅ１と同じ高さに位置するか、もしくは第１ドレイン側選択ゲート線ＳＧＤ１１の上端３１ｅ１よりも上方に位置する。
絶縁コア４３は、第１部分７１と、第２部分７２とを有する。絶縁コア４３の第１部分７１は、チャネル層４２の第１部分６１の内周側に位置する。絶縁コア４３の第１部分７１の一部は、チャネル層４２の第１部分６１の内周面に沿う環状に形成され、内部に空間部（エアギャップ）Ｓを有する。ただし、空間部Ｓは必須ではない。一方で、絶縁コア４３の第２部分７２は、チャネル層４２の第２部分６２および第３部分６３の内周側に位置し、チャネル層４２の第２部分６２および第３部分６３の内周側を実密に埋めている。
キャップ部４４は、絶縁コア４３の上方に設けられている。キャップ部４４は、アモルファスシリコンのような半導体材料で形成された半導体部である。キャップ部４４は、不純物がドープされていてもよい。キャップ部４４に含まれる不純物は、例えば、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。キャップ部４４は、チャネル層４２の第２部分６２の内周側を埋めている。キャップ部４４は、チャネル層４２の第２部分６２とともに、柱状体４０の上端部を形成している。キャップ部４４には、コンタクト８１がＺ方向で接する。
＜２．２．４ 上部構造体＞
複数のコンタクト８１の各々は、柱状体４０上に設けられている。コンタクト８１は、Ｚ方向に延びており、ビット線ＢＬと柱状体４０のチャネル層４２とを接続する。コンタクト８１は、タングステンのような導電材料により形成されている。
複数のビット線ＢＬの各々は、コンタクト８１の上に設けられている。ビット線ＢＬは、コンタクト８１を介して、柱状体４０のチャネル層４２に接続されている。これにより、ワード線ＷＬとビット線ＢＬとの組み合わせにより、３次元状に配置された複数のメモリセルトランジスタＭＴのなかから任意のメモリセルトランジスタＭＴを選択することができる。
＜３．製造方法＞
次に、半導体記憶装置１の製造方法の一例について説明する。
図６から図１０は、半導体記憶装置１の製造方法を説明するための断面図である。まず、シリコン基板２１上に、半導体層２２、不図示の犠牲層、および絶縁層２４が積層される。上記犠牲層は、例えばシリコン窒化物により形成されている。上記犠牲層は、後工程で導電層２３に置換される絶縁層である。
次に、図６中の（ａ）に示すように、絶縁層２４上に、犠牲層１０１と、絶縁層３２とが交互に積層される。犠牲層１０１は、シリコン窒化物のような絶縁材料により形成されている。犠牲層１０１は、後工程で導電層３１に置換される絶縁層である。犠牲層１０１は、「中間層」の一例である。複数の犠牲層１０１のなかで最上位の犠牲層１０１Ｓ（シリコン基板２１から最も遠い犠牲層１０１Ｓ）は、シリコン基板２１とは反対側に向いた上端（上面）１０１ｅ１と、シリコン基板２１を向いた下端（下面）１０１ｅ２とを有する。犠牲層１０１Ｓの上端１０１ｅ１は、後工程で形成される第１ドレイン側選択ゲート線ＳＧＤ１１の上端３１ｅ１に対応する高さに位置する。犠牲層１０１の下端１０１ｅ２は、後工程で形成される第１ドレイン側選択ゲート線ＳＧＤ１１の下端３１ｅ２に対応する高さに位置する。なお、犠牲層１０１が設けられることに代えて、導電層３１と絶縁層３２とが直接に交互に積層されてもよい。この場合、導電層３１が「中間層」の一例に該当する。次に、犠牲層Ｓ上に絶縁層３９が積層される。これにより、中間積層体３０Ａが形成される。
次に、図６中の（ｂ）に示すように、中間積層体３０Ａに対してメモリホールＭＨが設けられる。メモリホールＭＨは、Ｚ方向に延びた開口部である。メモリホールＭＨは、中間積層体３０Ａ、絶縁層２４、および不図示の犠牲層をＺ方向に貫通し、半導体層２２の途中まで形成される。メモリホールＭＨは、「空間部」の一例である。次に、図６中の（ｃ）に示すように、メモリホールＭＨの内面に、ブロック絶縁膜５３の材料、チャージトラップ膜５２の材料、トンネル絶縁膜５１の材料が順に供給され、ブロック絶縁膜５３、チャージトラップ膜５２、トンネル絶縁膜５１が順に形成される。
次に、図７中の（ｄ）に示すように、メモリホールＭＨの内部に、チャネル層４２の材料が供給され、トンネル絶縁膜５１の内周面に沿う環状の半導体層１１１が形成される。Ｒ方向における半導体層１１１の膜厚Ｔ４は、Ｒ方向におけるチャネル層４２の第２部分６２の膜厚Ｔ２と同じである。
次に、図７中の（ｅ）に示すように、半導体層１１１の内周側に、シリコン酸化物のような絶縁材料が供給され、環状の半導体層１１１の内部を埋める絶縁部１１２Ａが形成される。そして、絶縁部１１２Ａの上部が例えばエッチングにより除去される。本実施形態では、絶縁部１１２Ａのなかで犠牲層１０１Ｓの下端１０１ｅ２よりも上方の部分が除去される。これにより、環状の半導体層１１１の内部に絶縁部１１２が形成される。絶縁部１１２を形成する材料（例えばシリコン酸化物）は、「第１材料」の一例である。
次に、図７中の（ｆ）に示すように、半導体層１１１の上面、メモリホールＭＨの内部に位置する半導体層１１１の内周面、および絶縁部１１２の上面に、シリコン窒化物のような絶縁材料が供給され、半導体層１１１の上面、メモリホールＭＨの内部に位置する半導体層１１１の内周面、および絶縁部１１２の上面に亘る保護膜１１３が設けられる。保護膜１１３を形成する材料（例えばシリコン窒化物）は、「第２材料」の一例である。第２材料は、第１材料とは異なる。保護膜１１３は、半導体層１１１の上部から犠牲層１０１Ｓの上端１０１ｅ１よりもシリコン基板２１に近い領域までを覆う。さらに言えば、本実施形態では、保護膜１１３は、半導体層１１１の上部から犠牲層１０１Ｓの下端１０１ｅ２よりもシリコン基板２１に近い領域までを覆う。
次に、図８中の（ｇ）に示すように、保護膜１１３のなかで半導体層１１１の上面および絶縁部１１２の上面に位置する部分が、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により除去される。これにより、絶縁部１１２を露出させる開口部１１３ａが設けられた保護膜１１３が形成される。
次に、図８中の（ｈ）に示すように、保護膜１１３の開口部１１３ａを通じたエッチングにより、絶縁部１１２が除去される。そして、図８中の（ｉ）に示すように、保護膜１１３が設けられた状態で、半導体層１１１に対するスリミングが行われる。これにより、半導体層１１１のなかでチャネル層４２の第２部分６２に対応する領域の膜厚を維持しつつ、半導体層１１１のなかでチャネル層４２の第１部分６１および第３部分６３に対応する領域の薄膜化が行われる。これにより、第１部分６１、第２部分６２、および第３部分６３を含むチャネル層４２が形成される。
次に、図９中の（ｊ）に示すように、例えばエッチングにより保護膜１１３が除去される。次に、図９中の（ｋ）に示すように、チャネル層４２の内周側に、シリコン酸化物のような絶縁材料が供給され、チャネル層４２の内周側を埋める絶縁部４３Ａが形成される。そして、Ｚ方向で絶縁コア４３の上端４３ｅ１に対応する位置まで、絶縁部４３Ａの上部が例えばエッチングにより除去される。これにより、チャネル層４２の内周側に絶縁コア４３が形成される。次に、図９中の（ｌ）に示すように、チャネル層４２の内周側に、アモルファスシリコンのような半導体材料が供給され、キャップ部４４が形成される。
次に、図１０中の（ｍ）に示すように、切断面Ｃにて切断が行われ、多層膜４１の不要部分、チャネル層４２の不要部分、キャップ部４４の不要部分、絶縁層３９の不要部分が除去されることで、中間積層体３０Ｂおよび柱状体４０が形成される。
次に、不図示の穴またはトレンチを通じてエッチング溶液が供給され、下部構造体において半導体層２２と絶縁層２４との間に設けられた犠牲層が除去される。このとき、徐々される犠牲層と同じ高さに位置する多層膜４１の一部も除去される。そして、犠牲層が除去された空間に導電材料が供給され、導電層２３（ソース線ＳＬ）が形成される。次に、不図示の穴またはトレンチを通じてエッチング溶液が供給され、中間積層体３０Ｂに含まれる複数の犠牲層１０１が除去される。そして、複数の犠牲層１０１が除去された空間に、導電層３１の材料が供給され、ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、およびソース側選択ゲート線ＳＧＳが形成される。これにより、積層体３０が形成される。その後、図１０中の（ｎ）に示すように、コンタクト８１およびビット線ＢＬなどが形成され、半導体記憶装置１が完成する。
＜４．利点＞
近年、半導体記憶装置の電気的特性のさらなる向上のため、チャネル層の薄膜化が検討されている。しかしながら、Ｚ方向の全長に亘りチャネル層が薄膜である場合、次の事象が生じ得る。例えば、チャネル層の上端部で電気抵抗（チャネル抵抗）が大きくなる場合がある。チャネル層の電気抵抗が大きくなると、例えばデータの読み出し時にチャネル層を流れる電流（セル電流）が小さくなり、データの読み出し特性が低下する場合があり得る。これに代えて／加えて、ドレイン側選択ゲート線ＳＧＤと隣り合う部分でチャネル層が薄いと、データの消去動作においてゲート誘導ドレインリーク（GIDL：Gate-Induced Drain Leakage）によるホールの生成効率が低下し得る。この場合、データの消去動作の効率が低下し得る。さらに、これらに代えて／加えて、チャネル層の上端部の膜厚が薄いと、チャネル層の内周側に絶縁コア４３を形成するエッチング時に、チャネル層の上端部の一部が破断し、中間積層体に含まれる犠牲層および絶縁層の一部が破損してしまうことがあり得る。この場合、半導体記憶装置の歩留まりが低下し得る。
そこで本実施形態では、チャネル層４２は、複数のワード線ＷＬと絶縁コア４３との間に位置した第１部分６１（薄膜部）と、第１部分６１に対してシリコン基板２１とは反対側に位置し、Ｒ方向の膜厚が第１部分６１のＲ方向の膜厚の２倍以上である第２部分６２（厚膜部）とを含む。第２部分６２は、Ｚ方向で、絶縁コア４３の一部よりもシリコン基板２１の近くまで延びているとともに、ドレイン側選択ゲート線ＳＧＤ（例えば第１ドレイン側選択ゲート線ＳＧＤ１１）の上端３１ｅ１よりもシリコン基板２１の近くまで延びている。このような構成によれば、チャネル層４２の上端部で電気抵抗が小さくなり、セル電流が増加する。また上記に代えて／加えて、ドレイン側選択ゲート線ＳＧＤと隣り合う部分にチャネル層４２の厚膜部が存在すると、データの消去動作においてゲート誘導ドレインリークによるホールの生成効率が向上し得る。この場合、データの消去動作の効率が向上し得る。また上記に代えて／加えて、チャネル層４２の上端部に厚膜部が存在すると、絶縁コア４３を形成するエッチング時に、中間積層体３０Ａに含まれる犠牲層１０１および絶縁層３２の一部が破損してしまうことが抑制され得る。この場合、半導体記憶装置１の歩留まりが向上し得る。
本実施形態では、チャネル層４２の第２部分６２は、Ｚ方向で、ドレイン側選択ゲート線ＳＧＤ（例えば第１ドレイン側選択ゲート線ＳＧＤ１１）の下端３１ｅと同じ高さ、またはドレイン側選択ゲート線ＳＧＤ（例えば第１ドレイン側選択ゲート線ＳＧＤ１１）の下端３１ｅよりもシリコン基板２１の近くまで延びている。このような構成によれば、ドレイン側選択ゲート線ＳＧＤと隣り合う多くの部分でチャネル層４２が厚いため、データの消去動作においてゲート誘導ドレインリークによるホールの生成効率がさらに向上し得る。
本実施形態では、チャネル層４２は、Ｚ方向で第１部分６１と第２部分６２との間に位置し、第２部分６２から第１部分６１に近付くに従い徐々に膜厚Ｔ３が薄くなる第３部分６３を含む。第３部分６３は、Ｚ方向で第２部分６２に近いほど膜厚Ｔ３の変化幅が大きい。このような構成によれば、チャネル層４２の第２部分６２よりも下方に絶縁コア４３の材料が入りやすくなり、チャネル層４２の第１部分６１の内周側に絶縁コア４３を形成しやすくなる。これにより、必要な絶縁性をより確実に確保しやすくなる。
本実施形態では、半導体記憶装置１は、柱状体４０に対してシリコン基板２１とは反対側に位置し、柱状体４０に接続されるコンタクト８１をさらに備える。チャネル層４２の第２部分６２には、Ｚ方向でコンタクト８１が接する。このような構成によれば、コンタクト８１がチャネル層４２の第２部分６２を介して第１部分６１に接続されるため、コンタクト８１とチャネル層４２の第１部分６１との間の電気抵抗をさらに小さくすることができる。これにより、セル電流がより増加し、データの読み出し特性がさらに向上し得る。
本実施形態では、チャネル層４２の第２部分６２は、環状に形成されている。コンタクト８１は、柱状体４０に接続される下端８１ｅ２を有する。チャネル層４２の第２部分６２の内径Ｄ２は、コンタクト８１の下端８１ｅ２の外径Ｄ１よりも小さい。このような構成によれば、部品公差が存在する場合でも、コンタクト８１がチャネル層４２の第２部分６２に接しやすくなる。これにより、コンタクト８１とチャネル層４２の第１部分６１との間の電気抵抗をより確実に小さくすることができる。
本実施形態では、半導体記憶装置１の製造方法は、半導体層１１１に対して半導体層１１１の上部から犠牲層１０１Ｓの上端１０１ｅ１よりもシリコン板２１に近い領域までを覆う保護膜１１３を設け、保護膜１１３が設けられた状態で半導体層１１１のスリミングを行うことで、第１部分６１と第２部分６２とを含むチャネル層４２を形成することを含む。このような構成によれば、Ｚ方向における比較的長い領域に亘って第２部分６２を形成しやすくなる。
＜５．製造方法の変形例＞
次に、上述した半導体記憶装置１の製造方法の変形例について説明する。本変形例では、絶縁部１１２および保護膜１１３を形成する材料が第１実施形態とは異なる。なお以下に説明する以外の工程は、第１実施形態の製造方法の工程と同じである。
図１１および図１２は、半導体記憶装置１の製造方法の変形例を説明するための断面図である。本変形例の製造方法は、第１実施形態で説明した図７中の（ｄ）の工程まで、第１実施形態の製造方法と同じである。このためここでは、第１実施形態で説明した図７中の（ｄ）よりも後の工程について説明する。図１１および図１２中の（ｅ´）、（ｆ´）、（ｇ´）、（ｈ´）、（ｉ´）、（ｋ´）は、第１実施形態で説明した図７から図９中の（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｋ）にそれぞれ対応する工程を示す。
図１１中の（ｅ´）に示すように、本変形例では、半導体層１１１の内周側に、シリコン窒化物のような絶縁材料が供給され、環状の半導体層１１１の内部を埋める絶縁部１１２Ａ´が形成される。そして、絶縁部１１２Ａ´の上部が例えばエッチングにより除去される。本実施形態では、絶縁部１１２Ａ´のなかで犠牲層１０１Ｓの下端１０１ｅ２よりも上方の部分が除去される。これにより、環状の半導体層１１１の内部に絶縁部１１２´が形成される。絶縁部１１２´を形成する材料（例えばシリコン窒化物）は、「第１材料」の一例である。
次に、図１１中の（ｆ´）に示すように、半導体層１１１の上面、メモリホールＭＨの内部に位置する半導体層１１１の内周面、および絶縁部１１２´の上面に、シリコン酸化物のような絶縁材料が供給され、半導体層１１１の上面、メモリホールＭＨの内部に位置する半導体層１１１の内周面、および絶縁部１１２´の上面に亘る保護膜１１３´が設けられる。保護膜１１３´を形成する材料（例えばシリコン酸化物）は、「第２材料」の一例である。第２材料は、第１材料とは異なる。
次に、図１１中の（ｇ´）に示すように、保護膜１１３´のなかで半導体層１１１の上面および絶縁部１１２´の上面に位置する部分が、例えば反応性イオンエッチング（ＲＩＥ）により除去される。これにより、絶縁部１１２´を露出させる開口部１１３ａ´が設けられた保護膜１１３´が形成される。
次に、図１２中の（ｈ´）に示すように、保護膜１１３´の開口部１１３ａ´を通じたエッチングにより、絶縁部１１２´が除去される。そして、図１２中の（ｉ´）に示すように、保護膜１１３が設けられた状態で、半導体層１１１に対するスリミングが行われる。これにより、半導体層１１１のなかで第２部分６２に対応する領域の膜厚を維持しつつ、半導体層１１１のなかで第１部分６１および第３部分６３に対応する領域の薄膜化が行われる。これにより、第１部分６１、第２部分６２、および第３部分６３を含むチャネル層４２が形成される。
ここで本変形例では、保護膜１１３´を除去する工程（第１実施形態の図９中の（ｊ）に対応する工程）は行われない。そのため次に、図１２中の（ｋ´）に示すように、チャネル層４２の内周側に、シリコン酸化物のような絶縁材料が供給され、チャネル層４２の内周側を埋める絶縁部４３Ａ´が形成される。本変形例では、保護膜１１３´が残された状態でチャネル層４２の内周側を埋める絶縁部４３Ａ´が形成される。そして、Ｚ方向で絶縁コア４３´の上端４３ｅ１´に対応する位置まで、保護膜１１３´の大部分および絶縁部４３Ａ´の上部が例えばエッチングにより除去される。これにより、チャネル層４２の内周側に絶縁コア４３´が形成される。その後の工程は、第１実施形態と同様である。
このような構成によれば、第１実施形態の製造方法と比べて、保護膜１１３´を除去する工程を省略することができる。これにより、半導体記憶装置１の製造性を高めることができる。本変形例では、完成品となる半導体記憶装置１において、保護膜１１３´の一部が残る。例えば、絶縁コア４３´は、Ｒ方向でチャネル層４２の第２部分６２と隣り合う上端部９１を有する。上端部９１は、Ｒ方向において絶縁コア４３の中央部に位置した絶縁体９１ａと、Ｒ方向で絶縁体９１ａとチャネル層４２との間に位置した絶縁膜９１ｂとを含む。絶縁体９１ａは、図１２中の（ｋ´）の工程で形成された絶縁部４３Ａ´の一部により形成される。絶縁膜９１ｂは、図１１中の（ｆ´）の工程で形成された保護膜１１３´の一部により形成される。絶縁体９１ａと絶縁膜９１ｂとは組成または特性が異なる。「組成が異なる」とは、例えば、含まれる不純物が異なることを意味する。「特性が異なる」とは、例えば、密度または膜ストレスが異なることを意味する。
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、チャネル層４２の第２部分６２がさらに下方まで延びている点で第１実施形態とは異なる。以下に説明する以外の構成は、第１実施形態と同様である。
図１３は、第２実施形態のメモリセルアレイ１１Ａの一部を示す断面図である。本実施形態では、チャネル層４２の第２部分６２の下端６２ｅは、第２ドレイン側選択ゲート線ＳＧＤ１２の上端（上面）３１ｅ３と比べて、シリコン基板２１に近い。すなわち、第２部分６２は、絶縁コア４３の上端４３ｅ１よりも上方から、第２ドレイン側選択ゲート線ＳＧＤ１２の少なくとも一部よりもシリコン基板２１の近くまで延びている。第２部分６２の一部は、Ｒ方向で、第２ドレイン側選択ゲート線ＳＧＤ１２の少なくとも一部と絶縁コア４３との間に位置する。第２ドレイン側選択ゲート線ＳＧＤ１２の上端３１ｅ３は、シリコン基板２１とは反対側に向いた端であり、「第３端」の一例である。
さらに言えば、本実施形態では、チャネル層４２の第２部分６２の下端６２ｅ２は、Ｚ方向において第２ドレイン側選択ゲート線ＳＧＤ１２の下端（下面）３１ｅ４と同じ高さに位置するか、もしくは第２ドレイン側選択ゲート線ＳＧＤ１２の下端３１ｅ４と比べてシリコン基板２１の近くに位置する。すなわち、第２部分６２は、絶縁コア４３の上端４３ｅ１よりも上方から、第２ドレイン側選択ゲート線ＳＧＤ１２の下端３１ｅ４と同じ高さまで、または第２ドレイン側選択ゲート線ＳＧＤ１２の下端３１ｅ４よりもシリコン基板２１の近くまで延びている。このような構成によれば、データの消去動作においてゲート誘導ドレインリークによるホールの生成効率がさらに向上させることができる。
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、チャネル層４２の第２部分６２がさらに下方まで延びている点で第２実施形態とは異なる。以下に説明する以外の構成は、第２実施形態と同様である。
図１４は、第３実施形態のメモリセルアレイ１１Ｂの一部を示す断面図である。本実施形態では、積層体３０に含まれる複数の導電層３１は、ダミー線ＤＬを含む。ダミー線ＤＬは、Ｚ方向で、ドレイン側選択ゲート線ＳＧＤと複数のワード線ＷＬとの間に位置する。ダミー線ＤＬは、セルトランジスタＭＴとして機能するトランジスタには接続されていない導電層を意味する。ダミー線ＤＬは、ドレイン側選択ゲート線ＳＧＤに印加される電圧がワード線ＷＬに伝わりにくいように、ドレイン側選択ゲート線ＳＧＤと複数のワード線ＷＬとの間の緩衝部として機能する。
本実施形態では、チャネル層４２の第２部分６２の下端６２ｅ２は、ダミー線ＤＬの上端３１ｅ５と比べて、シリコン基板２１に近い。すなわち、第２部分６２は、絶縁コア４３の上端４３ｅ１よりも上方から、ダミー線ＤＬの少なくとも一部よりもシリコン基板２１の近くまで延びている。第２部分６２の一部は、Ｒ方向で、ダミー線ＤＬの少なくとも一部と絶縁コア４３との間に位置する。
さらに言えば、本実施形態では、チャネル層４２の第２部分６２の下端６２ｅ２は、Ｚ方向においてダミー線ＤＬの下端３１ｅ６と同じ高さに位置するか、もしくはダミー線ＤＬの下端３１ｅ６と比べてシリコン基板２１の近くに位置する。すなわち、第２部分６２は、絶縁コア４３の上端４３ｅ１よりも上方から、ダミー線ＤＬの下端３１ｅ６と同じ高さまで、またはダミー線ＤＬの下端３１ｅ６よりもシリコン基板２１の近くまで延びている。このような構成によれば、チャネル層４２の電気抵抗をさらに小さくできる場合がある。
以上、いくつかの実施形態および変形例について説明した。ただし、実施形態および変形例は、上述した例に限定されない。例えば、１つの積層体３０に含まれるドレイン側選択ゲート線ＳＧＤの個数、ワード線ＷＬの個数、およびダミー線ＤＬの個数は、上述した例に限定されない。
なお、半導体記憶装置１は、シリコン基板２１を有しなくてもよい。半導体記憶装置１は、例えば、上述した積層体３０および複数の柱状体４０を含むアレイチップと、アレイチップとは別に形成された回路チップとを含み、上記回路チップに対して、上記アレイチップが上下反転されて貼り合わされたものでもよい。上記アレイチップは、例えば、メモリセルアレイ１１を含む。上記回路チップは、例えば、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。この半導体記憶装置１では、上記アレイチップの貼り合せ面と、上記回路チップの貼り合せ面の対応する位置とに、結合金属が埋め込まれ、その結合金属を介して、上記メモリセルアレイのメモリセルアレイ１１と上記回路チップを構成する基板に形成されたトランジスタ（例えば、ロウデコーダモジュール１６やセンスアンプモジュール１７を構成するトランジスタ）とが、電気的に接続される。この半導体記憶装置１では、シリコン基板２１は剥離されて最終製品に存在しなくてもよい。このため、上述した説明において、「シリコン基板２１とは反対側」を「上方」と読み替え、「シリコン基板２１に近い側」を「下方」と読み替えてもよい。なお本出願における「上方」および「下方」とは、構成要素の位置関係を説明するための便宜上の表現であり、最終製品における上下方向（重力方向）を規定するものではない。
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、積層体と、チャネル層とを備える。積層体に含まれる複数の導電層は、複数の第１導電層と、複数の第１導電層の上方に位置した１つ以上の第２導電層とを含む。チャネル層は、複数の第１導電層と絶縁コアとの間に位置した第１部分と、第１部分の上方に位置し、膜厚が第１部分の前記第２方向における膜厚に比べ５ｎｍ以上大きい、あるいは、２倍以上である第２部分とを含む。第２部分は、絶縁コアの上端よりも下方まで延びているとともに、１つ以上の第２導電層のなかの最上の第２導電層についての上面よりも下方まで延びている。このような構成によれば、電気的特性の向上を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、２１…シリコン基板（基板）、３０…積層体、３０Ａ，３０Ｂ…中間積層体、３１…導電層、ＷＬ…ワード線（第１導電層）、ＳＧＤ…ドレイン側選択ゲート線（第２導電層）、ＳＧＤ１１…第１ドレイン側選択ゲート線（第１層）、ＳＧＤ１２…第２ドレイン側選択ゲート線（第２層）、ＤＬ…ダミー線、３２…絶縁層、４０…柱状体、４１…多層膜（メモリ膜）、４２…チャネル層、４３…絶縁コア、６１…第１部分、６２…第２部分、６３…第３部分、８１…コンタクト、１１１…半導体層、１１３，１１３´…保護膜。

Claims (9)

  1. 複数の導電層と複数の絶縁層とを含み、前記複数の導電層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
    前記積層体内を前記第１方向に延びており、絶縁コアと、前記複数の導電層と前記絶縁コアとの間に位置したチャネル層と、前記複数の導電層と前記チャネル層との間に位置したメモリ膜とを含む、柱状体と、
    を備え、
    前記複数の導電層は、前記チャネル層との交差部分にメモリセルトランジスタが形成される複数の第１導電層と、前記複数の第１導電層の上方に位置し、前記チャネル層との交差部分に選択トランジスタが形成される１つ以上の第２導電層とを含み、
    前記チャネル層は、前記複数の第１導電層と前記絶縁コアとの間に位置した第１部分と、前記第１部分の上方に位置し、前記第１方向とは交差する第２方向における膜厚が前記第１部分の前記第２方向における膜厚に比べ５ｎｍ以上大きい、あるいは、２倍以上である第２部分とを含み、
    前記第２部分は、前記第１方向で、前記絶縁コアの上端よりも下方まで延びているとともに、前記１つ以上の第２導電層のなかの最上の第２導電層についての上面よりも下方まで延びている、
    半導体記憶装置。
  2. 前記第２部分は、前記第１方向で、前記最上の第２導電層についての下面と同じ高さ、または前記下面よりも下方まで延びている、
    請求項１に記載の半導体記憶装置。
  3. 前記１つ以上の第２導電層は、前記最上の第２導電層である第１層と、前記第１層の下方に位置した第２層とを含み、
    前記第２部分は、前記第１方向で、前記第２層についての上面と同じ高さ、または前記第２層についての前記上面よりも下方まで延びている、
    請求項１または請求項２に記載の半導体記憶装置。
  4. 前記第２部分は、前記第２方向の膜厚全体に亘り、前記第１部分と膜質が同じである、
    請求項１から請求項３のうちいずれか１項に記載の半導体記憶装置。
  5. 前記チャネル層は、前記第１方向で前記第１部分と前記第２部分との間に位置し、前記第２部分から前記第１部分に近付くに従い徐々に前記第２方向の膜厚が薄くなる第３部分を含み、
    前記第３部分は、前記第１方向で前記第２部分に近いほど前記膜厚の変化幅が大きい、
    請求項１から請求項４のうちいずれか１項に記載の半導体記憶装置。
  6. 前記柱状体の上方に位置し、前記柱状体に接続されるコンタクトをさらに備え、
    前記第２部分には、前記第１方向で前記コンタクトが接する、
    請求項１から請求項５のうちいずれか１項に記載の半導体記憶装置。
  7. 前記第２部分は、環状に形成されており、
    前記コンタクトは、前記柱状体に接続される下端を有し、
    前記第２部分の内径は、前記コンタクトの前記下端の外径よりも小さい、
    請求項６に記載の半導体記憶装置。
  8. 前記絶縁コアは、前記第２方向で前記第２部分と隣り合う上端部を有し、
    前記上端部は、前記第２方向において前記絶縁コアの中央部に位置した絶縁体と、前記第２方向で前記絶縁体と前記第２部分との間に位置した絶縁膜とを含み、
    前記絶縁体と前記絶縁膜とは、組成または特性が異なる、
    請求項１から請求項７のうちいずれか１項に記載の半導体記憶装置。
  9. 複数の中間層と複数の絶縁層とを第１方向に１層ずつ交互に積層して中間積層体を形成し、
    前記中間積層体内を前記第１方向に延びた空間部を形成し、
    前記空間部の内面にメモリ膜と半導体層とを順に積層し、
    前記半導体層に対して、前記半導体層の上部から、前記複数の中間層のなかで最上の中間層についての上面よりも下方に位置する領域までを覆う保護膜を設け、
    前記保護膜が設けられた状態で前記半導体層のスリミングを行うことで、第１部分と、前記第１部分の上方に位置し、前記第１方向とは交差する第２方向における膜厚が前記第１部分の前記第２方向における膜厚に比べ５ｎｍ以上大きい、あるいは、２倍以上である第２部分とを含むチャネル層を形成する、
    ことを含む半導体記憶装置の製造方法。
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