JP2023036377A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】ワード線のデータリテンション特性の劣化を抑制する半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による、半導体記憶装置は、第１絶縁膜と第１導電膜とが第１方向に交互に積層された第１積層体を備える。複数の第１柱状体は、第１積層体内を第１方向に延伸し、第１半導体部、および、該第１半導体部の外周面上に設けられた電荷捕獲膜を含む。第１分離部は、第１積層体の上層部を第１方向に貫通し、かつ第１方向に交差する第２方向に延び、第２絶縁膜と、該第２絶縁膜を介して配置される第３絶縁膜とを含み、第１積層体の上層部に含まれる第１導電膜を第１方向および第２方向に交差する第３方向に電気的に分離する。【選択図】図２Ａ

Description

本実施形態は、半導体記憶装置およびその製造方法に関する。

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルを３次元配置した立体型メモリセルアレイを有する場合がある。立体型メモリセルアレイの上部には、メモリストリングを選択するために複数の選択ゲートが設けられる。このような半導体記憶装置において、隣接する選択ゲート同士を電気的に分離するために、立体型メモリセルアレイの上方に分離部が設けられている。

メモリセルアレイのワード線を形成した後に分離部を形成する場合、分離部を介して水素等の不純物がワード線に浸入することがある。ワード線に浸入した不純物は、ワード線のデータリテンション特性を劣化させる恐れがある。

米国特許第１０９７８４７１号 米国特許第１０６５１１９０号 米国特許第１０８５４６２０号

ワード線のデータ・リテンション特性の劣化を抑制する半導体記憶装置およびその製造方法を提供する。

本実施形態による、半導体記憶装置は、第１絶縁膜と第１導電膜とが第１方向に交互に積層された第１積層体を備える。複数の第１柱状体は、第１積層体内を第１方向に延伸し、第１半導体部、および、該第１半導体部の外周面上に設けられた電荷捕獲膜を含む。第１分離部は、第１積層体の上層部を第１方向に貫通し、かつ第１方向に交差する第２方向に延び、第２絶縁膜と、該第２絶縁膜を介して配置される第３絶縁膜とを含み、第１積層体の上層部に含まれる第１導電膜を第１方向および第２方向に交差する第３方向に電気的に分離する。

第１実施形態に係る半導体記憶装置の一例を図示する模式斜視図。 第１実施形態に係る第１積層体の模式平面図。 第１実施形態に係る半導体記憶装置の一例を示す模式平面図。 図１ＣのＡ－Ａ線の断面を図示する模式断面図。 図２Ａの領域Ｂの拡大断面図。 図２ＢのＣ―Ｃ線の断面を図示する模式断面図。 図２Ａの領域Ｄの拡大断面図。 第２絶縁膜を有しない半導体記憶装置の一例を図示する模式断面図。 第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 図３Ａに続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 図３Ｂに続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図 図３Ｃに続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 図４に続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 図５に続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 図６に続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 図７に続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 図８に続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 図９に続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 図１０に続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 図１１に続く、第１実施形態に係る半導体記憶装置の製造方法を図示する模式断面図。 第１実施形態の変形例に係る半導体記憶装置の一例を示す模式断面図。 第２実施形態に係る半導体記憶装置の一例を示す模式断面図。 データ読み出し時における、第３絶縁膜と第４絶縁膜との間のバンド構造を模式的に示した図。 電界緩和時における、第３絶縁膜と第４絶縁膜との間のバンド構造を模式的に示した図。 第２実施形態の変形例に係る半導体記憶装置の一例を示す模式断面図。 第３実施形態に係る半導体記憶装置の一例を示す模式断面図。 第３実施形態の変形例に係る半導体記憶装置の一例を示す模式断面図。 上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図。 メモリセルアレイの回路構成の一例を示す回路図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１実施形態）
図１Ａは、第１実施形態に係る半導体記憶装置１００を例示する模式斜視図である。図１Ｂは、積層体１を示す模式平面図である。図１Ｃは、半導体記憶装置１００を示す模式平面図である。本明細書では、積層体１の積層方向を第１方向（Ｚ方向）とする。第１方向と交差、例えば、直交する１つの方向を第２方向（Ｘ方向）とする。第１および第２方向にそれぞれに交差、例えば、直交する１つの方向を第３方向（Ｙ方向）とする。Ｚ方向に交差する面は、Ｘ－Ｙ面である。図２Ａは、半導体記憶装置１００の模式断面図である。図２Ｂおよび図２Ｃのそれぞれは、３次元構造のメモリセルを例示する模式断面図である。

図１Ａ～図２Ｃに示すように、第１実施形態に係る半導体記憶装置１００は、３次元構造のメモリセルを有した不揮発性メモリである。

半導体記憶装置１００は、基体部３と、積層体１と、深いスリットＳＴ（板状部４０）と、浅いスリットＳＨＥ（分離部５０、５１）と、複数の柱状体ＣＬ１とを含む。

基体部３は、基板３０、絶縁膜３１、導電膜３２および半導体部３３を含む。絶縁膜３１は、基板３０の上に設けられている。導電膜３２は、絶縁膜３１の上に設けられている。半導体部３３は、導電膜３２の上に設けられている。基板３０は、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板３０の表面領域には、例えば、素子分離領域３０ｉが設けられている。素子分離領域３０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板３０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソースおよびドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。絶縁膜３１は、例えば、シリコン酸化物（ＳｉＯ_２）を含み、トランジスタＴｒを絶縁する。絶縁膜３１内には、配線３１ａが設けられている。配線３１ａは、トランジスタＴｒと電気的に接続された配線である。導電膜３２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体部３３は、例えば、シリコンを含む。シリコンの導電型は、例えば、ｎ型である。半導体部３３の一部は、アンドープのシリコンを含んでいてもよい。

積層体１は、基板３０の上方に設けられており、半導体部３３のＺ方向に位置する。積層体１は、第１積層体の例である。積層体１は、Ｚ方向に沿って複数の導電膜１１および複数の絶縁膜１２を交互に積層して構成されている。導電膜１１は、第１導電膜の例であり、絶縁膜１２は、第１絶縁膜の例である。導電膜１１は、導電性金属、例えば、タングステンまたは窒化チタン（ＴｉＮ）を含む。絶縁膜１２は、例えば、シリコン酸化物を含む。絶縁膜１２は、導電膜１１同士を絶縁する。導電膜１１および絶縁膜１２のそれぞれの積層数は、任意である。絶縁膜１２は、例えば、エアギャップでもよい。積層体１と半導体部３３の間には、例えば、絶縁膜１ｇが設けられている。絶縁膜１ｇは、例えば、シリコン酸化物（ＳｉＯ_２）を含む。絶縁膜１ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、ハフニウム酸化物等の金属酸化物でもよい。

導電膜１１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体１の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体１の上部領域に設けられる。下部領域は、積層体１の基体部３に近い側の領域を、上部領域は、積層体１の基体部３から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。

複数の絶縁膜１２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁膜１２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁膜１２のＺ方向の厚さよりも厚くされてもよい。

半導体記憶装置１００は、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣおよびドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトホールＣＨ、ＶＹを介して、ビット線ＢＬに接続される。ビット線ＢＬは、積層体１の上方に設けられ、Ｙ方向に延びる。

積層体１内には、複数の深いスリットＳＴ、および、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、積層体１の上端から基体部３にかけて積層体１をＺ方向に貫通し、Ｚ方向から見た平面視において積層体１内にＸ方向に延伸するように設けられている。板状部４０は、深いスリットＳＴ内に設けられている（図１Ｂ）。板状部４０には、例えば、シリコン酸化物等の絶縁物が用いられる。板状部４０は、絶縁膜によって積層体１と電気的に絶縁されつつ、半導体部３３と電気的に接続された導電膜を含んでいてもよい。浅いスリットＳＨＥは、積層体１の上端から積層体１の上層部内における積層体１の途中までＺ方向に設けられている。また、Ｚ方向から見た平面視において、浅いスリットＳＨＥは、Ｘ方向に延伸している。絶縁膜５０、５１は、浅いスリットＳＨＥ内に設けられている。浅いスリットＳＨＥの構成については、後に詳述する。深いスリットＳＴおよび浅いスリットＳＨＥは、Ｚ方向に対して交差する面内（Ｘ－Ｙ面）（Ｚ方向から見た平面視）において、互いに略平行にＸ方向に延伸している。

図１Ｂに示すように、積層体１は、階段部分１ｓとメモリセルアレイ部分１ｍとを含む。階段部分１ｓは、積層体１の縁部に設けられている。メモリセルアレイ部分１ｍは、階段部分１ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体１の一端の階段部分１ｓから、メモリセルアレイ部分１ｍを経て、積層体１の他端の階段部分１ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ部分１ｍに設けられている。

図１Ｃに示すように、メモリセルアレイ部分１ｍは、セル領域（Cell）およびタップ領域（Tap）を含む。階段部分１ｓは、階段領域（Staircase）を含む。タップ領域は、例えば、セル領域と階段領域の間に設けられている。図１Ｃには図示しないが、タップ領域は、例えば、セル領域同士の間に設けられていてもよい。階段領域は、複数の配線３７ａが設けられる領域である。タップ領域は、配線３７ｂおよび３７ｃが設けられる領域である。配線３７ａ～３７ｃのそれぞれは、例えば、Ｚ方向に延びる。配線３７ａは、それぞれ、例えば、導電膜１１と電気的に接続される。配線３７ｂは、例えば、導電膜３２と電気的に接続される。配線３７ｃは、例えば、配線３１ａと電気的に接続される。

図１Ｂに示す２つの板状部４０によって挟まれた積層体１の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。絶縁膜５０は、ブロック内に設けられている。板状部４０と絶縁膜５０との間の積層体１は、フィンガと呼ばれている。ドレイン側選択ゲートＳＧＤがフィンガごとに区切られている。このため、データ書き込みおよび読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガを選択状態とすることができる。

図１Ａに示すように、複数の柱状体ＣＬ１のそれぞれは、積層体１内に設けられたメモリホールＭＨ内に設けられている。柱状体ＣＬ１は、第１柱状体の例である。各柱状体ＣＬ１は、Ｚ方向に沿って積層体１の上端から積層体１を貫通し、積層体１内および半導体部３３にかけて設けられている。

次に、図２Ａは、図１ＣのＡ－Ａ線における断面図であり、半導体記憶装置１００をＸ方向から見た断面図である。図２Ａに示すように、半導体記憶装置１００は、導電膜１１と絶縁膜１２とが交互にＺ方向に積層された積層体１と、積層体１内をＺ方向に延伸している複数の柱状体ＣＬ１とを備えている。また、導電膜１１と絶縁膜１２との間には、ブロック膜１１ａが設けられている。導電膜１１は第１導電膜の例であり、絶縁膜１２は第１絶縁膜の例であり、柱状体ＣＬ１は第１柱状体の例であり、ブロック膜１１ａは第１保護膜の例である。柱状体ＣＬ１は、積層体１内においてＺ方向に延伸しているコア層１０１、コア層１０１の外周面上に設けられた半導体ボディ１０２、半導体ボディ１０２の外周面上に設けられた電荷捕獲膜１０３、および、コア層１０１の上に設けられたキャップ層１０４を有する。半導体ボディ１０２は、第１半導体部の例である。半導体ボディ１０２は、半導体部３３と電気的に接続されている。各フィンガからそれぞれ１つずつ選択された複数の柱状体ＣＬ１は、コンタクトホールＣＨ、ＶＹを介して１本のビット線ＢＬに共通に接続される。コンタクトホールＣＨ、ＶＹ内には、導電性金属、例えば、タングステン（Ｗ）または窒化チタン（ＴｉＮ）が充填され、コンタクトプラグ９０が形成される。すなわち、コンタクトホールＣＨ、ＶＹとキャップ層１０４とが電気的に接続され、半導体ボディ１０２とビット線ＢＬとが電気的に接続される。なお、コンタクトホールＣＨ、ＶＹは、層間絶縁膜８１により電気的に分離される。層間絶縁膜８１は、例えば、シリコン酸化物を含む。柱状体ＣＬ１のそれぞれは、例えば、セル領域（Cell）に設けられている（図１Ｃ）。

次に、図２Ｂおよび図２Ｃを参照して、柱状体ＣＬ１を説明する。図２Ｂは、図２Ａの領域Ｂを拡大して図示しており、図２Ｃは、図２ＢのＣ－Ｃ線における断面図を図示している。図２Ｂおよび図２Ｃに示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。ブロック膜１１ａは、導電膜１１と半導体ボディ１０２の間では、電荷捕獲膜１０３の一部を構成してもよい。ブロック膜１１ａは、例えば、金属酸化物またはシリコン酸化物である。金属酸化物の１つの例は、酸化アルミニウム（Ａｌ_２Ｏ_３）である。ブロック膜１１ａは、導電膜１１から電荷捕獲膜１０３側への電荷のバックトンネリングを抑制する。

半導体ボディ１０２の形状は、例えば、底を有した筒状である。半導体ボディ１０２は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ１０２は、例えば、アンドープシリコンである。また、半導体ボディ１０２は、ｐ型シリコンであってもよい。半導体ボディ１０２は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣおよびソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。

電荷捕獲膜１０３は、ブロック膜１１ａ以外の部分のメモリホールＭＨの内壁と半導体ボディ１０２との間に設けられている。電荷捕獲膜１０３の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ１０２と、ワード線ＷＬとなる導電膜１１との間に記憶領域を有し、Ｚ方向に積層されている。電荷捕獲膜１０３は、例えば、カバー絶縁膜１０３ａ、電荷捕獲部１０３ｂ、および、トンネル絶縁膜１０３ｃを含む。半導体ボディ１０２、電荷捕獲部１０３ｂ、および、トンネル絶縁膜１０３ｃのそれぞれはＺ方向に延びている。以上のことから、複数の柱状体ＣＬ１のそれぞれは、積層体１内をＺ方向に延伸する半導体ボディ１０２、および、半導体ボディ１０２の外周面上に設けられた電荷捕獲膜１０３を含んでいる。

カバー絶縁膜１０３ａは、絶縁膜１２と電荷捕獲部１０３ｂとの間に設けられている。カバー絶縁膜１０３ａは、例えば、シリコン酸化物を含む。カバー絶縁膜１０３ａは、犠牲膜（図示せず）を導電膜１１に置換するとき（リプレース工程）、電荷捕獲部１０３ｂがエッチングされないように保護する。カバー絶縁膜１０３ａは、リプレース工程において、導電膜１１と電荷捕獲膜１０３との間から除去されてもよい。この場合、図２Ｂおよび図２Ｃに示すように、導電膜１１と電荷捕獲膜１０３との間には、例えば、ブロック膜１１ａが設けられる。

電荷捕獲部１０３ｂは、ブロック膜１１ａおよびカバー絶縁膜１０３ａとトンネル絶縁膜１０３ｃとの間に設けられている。電荷捕獲部１０３ｂは、例えば、シリコン窒化膜（ＳｉＮ）を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲部１０３ｂのうち、ワード線ＷＬとなる導電膜１１と半導体ボディ１０２との間に挟まれた部分が電荷を捕獲してメモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、電荷捕獲部１０３ｂにおける電荷の有無、または、電荷捕獲部１０３ｂに捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは情報を保持する。

トンネル絶縁膜１０３ｃは、半導体ボディ１０２と電荷捕獲部１０３ｂとの間に設けられている。トンネル絶縁膜１０３ｃは、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜１０３ｃは、半導体ボディ１０２と電荷捕獲部１０３ｂとの間の電位障壁である。例えば、半導体ボディ１０２から電荷捕獲部１０３ｂへ電子を注入するとき（書き込み動作）に、および、半導体ボディ１０２から電荷捕獲部１０３ｂへ正孔を注入するとき（消去動作）に、電子および正孔が、それぞれトンネル絶縁膜１０３ｃは電位障壁を通過（トンネリング）する。

コア層１０１は、筒状の半導体ボディ１０２の内部スペースを埋め込む。コア層１０１の形状は、例えば、柱状である。コア層１０１は、例えば、シリコン酸化物を含み、絶縁性である。

なお、複数の柱状体ＣＬＨＲ（図１Ｃ）のそれぞれは、積層体１内に設けられたホールＨＲ内に設けられている。ホールＨＲは、Ｚ方向に沿って積層体１の上端から積層体１を貫通し、積層体１内および半導体部３３内にかけて設けられている。柱状体ＣＬＨＲは、シリコン酸化物を含む。柱状体ＣＬＨＲのそれぞれは、柱状体ＣＬ１と同じ構成であってもよい。柱状体ＣＬＨＲのそれぞれは、例えば、階段領域およびタップ領域に設けられている。柱状体ＣＬＨＲは、リプレース工程において、階段領域およびタップ領域に形成される空隙を保持するための支持部材として機能する。また、半導体記憶装置１００は、半導体部１４をさらに含む。半導体部１４は、積層体１と半導体部１３との間に位置している。半導体部１４の導電型は、例えば、ｎ型であり、ソース側選択ゲートとして機能してもよい（図１Ａ）。

再び図２Ａを参照する。半導体記憶装置１００は、積層体１の上層部をＺ方向に貫通する浅いスリットＳＨＥが設けられている。浅いスリットＳＨＥ内には、該内壁を被覆するバリア膜５１と、バリア膜５１を介して浅いスリットＳＨＥ内に充填された絶縁膜５０とを含む。バリア膜５１は、浅いスリットＳＨＥ内において積層体１の上層部を被覆する。バリア膜５１は、積層体１の上層部と絶縁膜５０とを分離する。バリア膜５１は第２絶縁膜の例であり、絶縁膜５０は第３絶縁膜の例である。バリア膜５１および絶縁膜５０は、分離部として浅いスリットＳＨＥ内に設けられている。従って、以下、バリア膜５１および絶縁膜５０は、分離部５０、５１とも呼ぶ。浅いスリットＳＨＥ内の分離部５０、５１は、積層体１の上層部の導電膜１１を電気的に分離する。即ち、分離部５０、５１は、隣接するドレイン側選択ゲートＳＧＤを電気的に分離するために設けられている。第１分離部としての分離部５０、５１は、積層体１の上層部をＺ方向に貫通し、かつＸ方向に延びている。即ち、第１分離部は、バリア膜５１、と、該バリア膜５１を介して配置される絶縁膜５０とを含んでおり、積層体１の上層部に含まれる導電膜１１をＹ方向に電気的に分離する。

図２Ｄおよび図２Ｅを参照して、バリア膜５１の機能について説明する。

図２Ｄは、図２Ａにおける領域Ｃを拡大して示す断面図である。図２Ｅは、バリア膜５１を有しない比較例を示す断面図である。

図２Ｄに示すように、浅いスリットＳＨＥは、積層体１の上層部をＺ方向に貫通する。浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤとして機能する導電膜１１と、ドレイン側選択ゲートＳＧＤの直下の導電膜１１とを貫通する。ドレイン側選択ゲートＳＧＤの直下の導電膜１１は、ダミーワード線ＤＷＬとなる。なお、ダミーワード線ＤＷＬのメモリセル（ダミーセル）には、データは記憶されない。浅いスリットＳＨＥは、ダミーワード線ＤＷＬよりも下層の導電膜１１まで貫通する場合がある。この場合、浅いスリットＳＨＥが貫通したワード線ＷＬは、結果的にダミーワード線ＤＷＬとなる。

図２Ｄに示すように、分離部５０、５１は、浅いスリットＳＨＥの内壁をバリア膜５１で被覆し、さらに浅いスリットＳＨＥ内に絶縁膜５０を充填することにより形成される。導電膜１１と絶縁膜５０との間には、バリア膜５１が設けられている。導電膜１１とバリア膜５１との間には、ブロック膜１１ａは設けられておらず、導電膜１１はバリア膜５１に直接接触している。
バリア膜５１には、ＰＲＦ（Permeation Reduction Factor）の値がシリコン酸化膜（ＳｉＯ_２）よりも大きい絶縁材料が用いられている。ＰＲＦとは、水素の浸入を抑制する性質を評価する値である。ＰＲＦがシリコン酸化膜よりも高い絶縁材料には、例えば、シリコン窒化膜（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ_２）等がある。従って、バリア膜５１には、例えば、シリコン窒化膜（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ_２）等を用いればよい。バリア膜５１の厚さは、例えば、３～１０ｎｍであり、浅いスリットＳＨＥ内を均一の厚さで被覆する。一方、絶縁膜５０は、例えば、シリコン酸化膜等の低ＰＲＦの絶縁材料でよい。
上記のように、導電膜１１と絶縁膜５０との間、および、ブロック膜１１ａと絶縁膜５０との間に、バリア膜５１が存在する。このため、絶縁膜５０から導電膜１１およびブロック膜１１ａへの水素等の不純物の浸入が、バリア膜５１により抑制される。
一方、図２Ｅに示す比較例では、導電膜１１と絶縁膜５０との間、および、ブロック膜１１ａと絶縁膜５０との間に、バリア膜５１が存在しない。このため、例えば、矢印Ｙ１で示すように、絶縁膜５０から導電膜１１およびブロック膜１１ａへ水素等の不純物が浸入してしまう。水素等の不純物が、導電膜１１およびブロック膜１１ａ（ワード線ＷＬ）に浸入すると、メモリセルＭＣのデータ・リテンション（Data Retention）特性が劣化する。データ・リテンションとは、メモリセルＭＣに記憶したデータが失われるまでの時間である。

本実施形態によれば、上述のように、導電膜１１およびブロック膜１１ａ（ワード線ＷＬ）への水素等の不純物の浸入を、バリア膜５１が抑制する。これにより、半導体記憶装置１００のデータ・リテンション特性の劣化を抑制することができる。

次に、半導体記憶装置１００の製造方法について説明する。

図３Ａ～図１２は、第１実施形態に係る半導体記憶装置１００の製造方法の一例を示す模式図である。図３Ａ～図１２は、図１ＣのＡ－Ａ線に相当する部分の断面図である。

まず、図３Ａに示すように、絶縁膜１２と犠牲膜１１ｃとを交互にＺ方向に積層して積層体１ａを、図１Ａの基体部３上に形成する。犠牲膜１１ｃは、第１犠牲膜の例である。絶縁膜１２には、例えば、シリコン酸化膜が用いられ、犠牲膜１１ｃには、例えば、シリコン窒化膜が用いられる。
次に、リソグラフィ技術およびエッチング技術等を用いて、積層体１ａ内に複数のメモリホールＭＨを形成する。次に、メモリホールＭＨの内壁面に、電荷捕獲膜１０３、半導体ボディ１０２をこの順番で形成し、半導体ボディ１０２の内側にコア層１０１を埋め込む。さらに、コア層１０１の上にキャップ層１０４を形成する。これにより、メモリホールＭＨ内に、コア層１０１、コア層１０１の外周面上に設けられた半導体ボディ１０２、半導体ボディ１０２の外周面上に設けられた電荷捕獲膜１０３、コア層１０１の上にキャップ層１０４を含む、複数の柱状体ＣＬ１が形成される。

次に、図１Ａ～図１Ｃを参照して説明した深いスリットＳＴが、積層体１ａを貫通するように形成される。

次に、図３Ｂに示すように、深いスリットＳＴを介して、犠牲膜１１ｃをリン酸溶液などで除去する。次に、Ｚ方向に隣接する絶縁膜１２の間の空間の内壁にブロック膜１１ａを形成する。

次に、図３Ｃに示すように、Ｚ方向に隣接する絶縁膜１２の間の空間に、導電性金属、例えば、タングステン（Ｗ）または窒化チタン（ＴｉＮ）を埋め込む。これにより、Ｚ方向に隣接する絶縁膜１２の間の空間に導電膜１１が埋め込まれる。導電膜１１と絶縁膜１２の間にはブロック膜１１ａが設けられる。このように、犠牲膜１１ｃを導電膜１１に置換する工程を、リプレース工程と呼ぶ。なお、複数の柱状体ＣＬ１は、図３Ａ～図３Ｃを参照して説明したリプレース工程の後に形成してもよい。この場合、メモリホールＭＨは、リプレース工程まで、図示しない犠牲膜で充填されている。

次に、図４に示すように、積層体１の上にハードマスク６０を形成する。ハードマスク６０には、例えば、ＴＥＯＳ（TetraEthOxySilane）を用いて形成されたシリコン酸化膜が用いられる。

次に、図５に示すように、リソグラフィ技術を用いて、フォトレジスト層７１をハードマスク６０の上に形成する。フォトレジスト層７１は、浅いスリットＳＨＥの領域を露出するようにパターニングされる。

次に、フォトレジスト層７１をマスクとして用いて、エッチング技術でハードマスク６０を加工し、さらに、ハードマスク６０をマスクとして用いて、エッチング技術で、絶縁膜１２を加工する。これにより、図６に示すように、開口部Ａ１を絶縁膜１２に形成する。

次に、図７に示すように、フォトレジスト層７１およびハードマスク６０をマスクとして用いて、積層体１の上層部をＺ方向に貫通する浅いスリットＳＨＥを、ＲＩＥ（Reactive Ion Etching）法等のエッチング技術で形成する。浅いスリットＳＨＥの断面形状は、例えば、上面の幅が下面の幅よりも広いテーパー形状でよい。

次に、図８に示すように、浅いスリットＳＨＥの内壁面をバリア膜５１で被覆する。バリア膜５１には、例えば、シリコン窒化膜、酸化アルミニウム、窒化アルミニウム、酸化ジルコニウム等のシリコン酸化膜よりもＰＲＦの高い材料が用いられる。バリア膜５１の膜厚は、例えば、３～１０ｎｍであり、内壁面を略均一の厚さで被覆する。なお、バリア膜５１は、積層体１の上面にも形成される。

次に、図９に示すように、浅いスリットＳＨＥ内においてバリア膜５１の内側に絶縁膜５０を形成する。絶縁膜５０には、例えば、シリコン酸化膜等のバリア膜５１よりもＰＲＦの低い材料が用いられる。なお、絶縁膜５０は、積層体１上のバリア膜５１の上にも形成される。

次に、ＣＭＰ（Chemical Mechanical Polishing）法またはエッチング技術を用いて、積層体１およびバリア膜５１の上に形成された絶縁膜５０を研磨またはエッチングする。このとき、バリア膜５１は、研磨ストッパまたはエッチングストッパとして機能し得る。これにより、図１０に示す構造が得られる。バリア膜５１は、浅いスリットＳＨＥ内において、積層体１の内壁を被覆し、絶縁膜５０は、バリア膜５１を介して浅いスリットＳＨＥ内に充填される。尚、浅いスリットＳＨＥ内の上方にある絶縁膜５０は、幾分、除去されてもよい。ただし、浅いスリットＳＨＥ内の絶縁膜５０の高さは、積層体１の最上層の導電膜１１の上面の高さよりも高い位置にあることが好ましい。

次に、図１１に示すように、ＣＭＰ法またはエッチング技術を用いて、積層体１の上に形成されたバリア膜５１を除去する。これにより、浅いスリットＳＨＥ内の絶縁膜５０およびバリア膜５１（分離部５０、５１）を残置させたまま、積層体１上の絶縁膜５０およびバリア膜５１を除去する。なお、積層体１上のバリア膜５１自体は、メモリセルＭＣ等のデバイスの電気的な特性に特に影響を与えない。従って、積層体１上のバリア膜５１は残置させてもよい。この場合、バリア膜５１は、外部からの水素等の不純物の侵入をさらに抑制することができる。

次に、図１２に示すように、積層体１の上に層間絶縁膜８１を形成する。層間絶縁膜８１には、例えば、シリコン酸化物が用いられる。次に、リソグラフィ技術およびエッチング技術を用いて、層間絶縁膜８１を加工してコンタクトホールＣＨを形成する。コンタクトホールＣＨは、キャップ層１０４の上面に到達する深さまで形成され、Ｚ方向からの平面視では略扁円形または略扁楕円でよい。次に、コンタクトホールＣＨにチタン（Ｔｉ）、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）を充填してコンタクトプラグ９０を形成し、これをＣＭＰ法で研磨する。

この後、コンタクトホールＣＨ上にビアコンタクトを形成し、ビアコンタクトの上にビット線を形成する。これにより、ビット線は、コンタクトホールＣＨ、ビアコンタクトを介して柱状体ＣＬ１に電気的に接続される。ビット線は、Ｚ方向から見た平面視において絶縁膜５０の延伸方向に対して略直交方向（Ｙ方向）に延伸するように設けられる。その後、他の多層配線構造等を形成し、第１実施形態に係る半導体記憶装置１００が完成する。

以上のように、第１実施形態によれば、導電膜１１と絶縁膜５０との間、および、ブロック膜１１ａと絶縁膜５０との間に、バリア膜５１が形成される。バリア膜５１は、シリコン酸化膜よりもＰＲＦにおいて高い材料で構成されているため、絶縁膜５０から導電膜１１およびブロック膜１１ａへの水素等の不純物の浸入を抑制することができる。これにより、メモリセルＭＣのデータ・リテンション特性の劣化を抑制することができる。

（第１実施形態の変形例）
図１３は、第１実施形態の変形例による半導体記憶装置１００の構成例を示す断面図である。本変形例では、絶縁膜５０の内部にボイドＶ１がある。絶縁膜５０の内部にボイドＶ１があっても、分離部５０、５１は第１実施形態の分離部と同様の機能することができる。また、バリア膜５１は、絶縁膜５０から導電膜１１およびブロック膜１１ａへの水素等の不純物の浸入を抑制することができる。また、ボイドＶ１はエアギャップとしても機能し、分離部５０、５１の電気的な分離特性をより向上させる効果が得られる。本変形例のその他の構成は、第１実施形態の対応する構成と同様でよい。よって、本変形例においても第１実施形態と同様の効果が得られる。

（第２実施形態）
図１４は、第２実施形態による半導体記憶装置１００の構成例を示す断面図である。第２実施形態による半導体記憶装置１００は、絶縁膜５０の内部に絶縁膜５２がさらに設けられている。浅いスリットＳＨＥ（第１分離部）の内壁面には、バリア膜５１が設けられ、バリア膜５１の内側には、絶縁膜５０が設けられている。さらに、浅いスリットＳＨＥ内の絶縁膜５０の内側に絶縁膜５２が充填されている。絶縁膜５２は、第４絶縁膜の例である。絶縁膜５２には、例えば、シリコン窒化膜（ＳｉＮ）等の電荷を捕獲しやすい絶縁材料が用いられる。これにより、浅いスリットＳＨＥの内部には、絶縁膜５０（シリコン酸化膜）および絶縁膜５２（シリコン窒化膜）が充填される。第２実施形態では、分離部は、５０～５２で構成される。浅いスリットＳＨＥを挟んで隣接する導電膜１１（ワード線ＷＬ）の間には、バリア膜５１、絶縁膜５０（シリコン酸化膜）、絶縁膜５２（シリコン窒化膜）５２、絶縁膜５０（シリコン酸化膜）、バリア膜５１がＹ方向に積層されることになる。従って、浅いスリットＳＨＥを挟んで隣接する導電膜１１の間には、絶縁膜５０（シリコン酸化膜）、絶縁膜５２（シリコン窒化膜）、絶縁膜５０（シリコン酸化膜）からなるＯＮＯ膜が存在する。

次に、浅いスリットＳＨＥおよびその内部構造による電界の緩和効果について説明する。半導体記憶装置１００では、データの書き込み動作／消去動作を行う際に、選択トランジスタＳＴＳ、ＳＴＤを介して、柱状体ＣＬ１に電界を印加する。これにより、データの書き込み動作／消去動作を行う柱状体ＣＬ１が選択される（選択ストリング）。例えば、図１４において、柱状体ＣＬ１＿Ａを選択ストリングとして、柱状体ＣＬ１＿Ａに電界を印加する。一方、柱状体ＣＬ１＿Ｂを非選択ストリングとして、柱状体ＣＬ１＿Ｂには電界を印加しないものとする。

この場合、柱状体ＣＬ１＿Ａに対応するドレイン側選択トランジスタＳＴＤのドレイン側選択ゲートＳＧＤが高レベル電圧に立ち上がる。柱状体ＣＬ１＿Ｂに対応するドレイン側選択トランジスタＳＴＤのドレイン側選択ゲートＳＧＤは低レベル電圧を維持する。これにより、柱状体ＣＬ１＿Ａと柱状体ＣＬ１＿Ｂとの間において浅いスリットＳＨＥ内の分離部５０～５２には、ドレイン側選択ゲートＳＧＤの高レベル電圧側と低レベル電圧側との間に電位差が生じる。このため、浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤの高レベル電圧と低レベル電圧との電圧差に対する耐圧を保証するために、一定の幅Ｗ１以上（例えば、２０ｎｍ以上）を確保する必要がある。

しかしながら、メモリセルアレイ部分１ｍの微細化にともない、浅いスリットＳＨＥは、一定の幅をＷ１以上に確保できないおそれがある。この場合、浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤの高レベル電圧と低レベル電圧との電圧差に対する耐圧を保証できない。また、浅いスリットＳＨＥの幅が狭くなると、浅いスリットＳＨＥ内に絶縁膜５０、５２を十分に形成できないおそれもある。この場合にも、浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤの高レベル電圧と低レベル電圧との電圧差に対する耐圧を保証できない。

さらに、浅いスリットＳＨＥの底面の幅をＷ１以上に確保しようとすると、底面よりも広い浅いスリットＳＨＥの上部が柱状体ＣＬ１に接触して、ドレイン側選択ゲートＳＧＤの不良につながる可能性がある。

そこで、第２実施形態において、浅いスリットＳＨＥ内において、絶縁膜５０（シリコン酸化膜）の内部に絶縁膜５２（シリコン窒化膜）をさらに設けている。絶縁膜５２は、例えば、シリコン窒化膜のように電荷を捕獲しやすい材料で構成されている。これにより、絶縁膜５２は、電荷を捕獲し、選択ストリングのドレイン側選択ゲートＳＧＤと非選択ストリングのドレイン側選択ゲートＳＧＤとの間にある分離部５０～５２に生じる電界を緩和する。その結果、非選択ストリングと選択ストリングとの間の分離部５０～５２の耐圧を保証することができる。

図１５Ａおよび図１５Ｂは、浅いスリットＳＨＥとその両側に隣接する導電膜１１（ワード線ＷＬ）のエネルギーバンド図である。図１５Ａおよび図１５Ｂを参照して、絶縁膜５２による非選択ストリングと選択ストリングとの間の電界の緩和効果をより詳細に説明する。

図１５Ａはデータ読み出し時におけるエネルギーバンド構造を示している。データ読み出し時においては、上記ように、選択ストリングのドレイン側選択ゲートＳＧＤと非選択ストリングのドレイン側選択ゲートＳＧＤとの間に位置する分離部５０～５２には電位差が生じる。例えば、選択ストリングのドレイン側選択ゲートＳＧＤには高レベル電圧（Ｖ_ＳＧＤＡ＝５Ｖ）が印加され、非選択ストリングのドレイン側選択ゲートＳＧＤには低レベル電圧（Ｖ_ＳＧＤＢ＝０Ｖ）が印加されるものとする。この場合、非選択ストリング側の絶縁膜５０Ｂから選択ストリング側の絶縁膜５０Ａに向けて電子が移動する。すなわち、浅いスリットＳＨＥ内に、絶縁膜５０Ａから絶縁膜５０Ｂへ流れるリーク電流が生じる。尚、絶縁膜５０Ａは、図１４の分離部のうち左側にある絶縁膜５０である。絶縁膜５０Ｂは、図１４の分離部のうち右側にある絶縁膜５０である。

もし、絶縁膜５２が設けられていない場合、リーク電流は、絶縁膜５０Ａから絶縁膜５０Ｂへ流れやすい。特に、浅いスリットＳＨＥ、即ち、分離部５０～５２の幅がＷ１よりも狭い場合には、リーク電流は分離部５０～５２を通過しやすくなる。

一方、絶縁膜５２が設けられている場合、図１５Ａに示すように、絶縁膜５０Ａと絶縁膜５０Ｂとの間に位置する絶縁膜５２が、このリーク電流によって移動する電子を捕獲する。

図１５Ｂに示すように、絶縁膜５２が電子を捕獲し、電子を蓄積することにより、絶縁膜５２のエネルギー準位が上昇する。これにより、絶縁膜５０Ａと絶縁膜５０Ｂとの間の電位差の勾配が緩やかになる。言い換えると、絶縁膜５２に電子が蓄積することにより、絶縁膜５０Ａと絶縁膜５０Ｂとの間のエネルギー障壁が上昇する。したがって、電子の移動が抑制され、リーク電流が抑制される。これにより、絶縁膜５２は、分離部５０～５２の耐圧を上昇させることができる。

第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。よって、第２実施形態は、第１実施形態と同様の効果を得ることができる。尚、絶縁膜５２による電界を緩和する効果は、バリア膜５１が無くとも生じる。絶縁膜５０内に絶縁膜５２が設けられていれば、分離部５０～５２の耐圧を高く維持する効果は得られる。なお、第２実施形態に係る分離部は、例えば、図９を参照して説明した工程の後に、浅いスリットＳＨＥ内の絶縁膜５０にトレンチを形成し、このトレンチ内に絶縁膜５２を埋め込むことにより形成することができる。

（第２実施形態の変形例）
図１６は、第２実施形態の変形例による半導体記憶装置１００の構成例を示す断面図である。本変形例では、絶縁膜５２の内部にボイドＶ２がある。絶縁膜５２の内部にボイドＶ２があっても、分離部５０～５２は、第１実施形態の分離部として機能することができる。また、バリア膜５１は、絶縁膜５０から導電膜１１およびブロック膜１１ａへの水素等の不純物の浸入を抑制することができる。本変形例のその他の構成は、第２実施形態の対応する構成と同様でよい。よって、本変形例においても第２実施形態と同様の効果が得られる。また、ボイドＶ２はエアギャップとしても機能し、分離部５０～５２の電気的な分離特性をより向上させる効果が得られる。

（第３実施形態）
図１７は、第３実施形態による半導体記憶装置１００の構成例を示す断面図である。第３実施形態では、絶縁膜５２の内部にさらに絶縁膜５３が設けられている。浅いスリットＳＨＥ（第１分離部）の内壁面には、バリア膜５１が設けられ、バリア膜５１の内側には、絶縁膜５０が設けられている。さらに、絶縁膜５０の内側に絶縁膜５２が設けられ、絶縁膜５２のさらに内側に絶縁膜５３が設けられている。絶縁膜５３は、第５絶縁膜の例である。絶縁膜５３には、例えば、シリコン酸化膜（ＳｉＯ_２）等の絶縁膜５２（ＳｉＮ）よりも比誘電率の低い材料が用いられる。第３実施形態では、分離部は、５０～５３で構成される。

絶縁膜５２は、第２実施形態と同様に、電荷を捕獲することで分離部の耐圧を上昇させることができる。したがって、第３実施形態においても、第２実施形態と同様の効果が得られる。

次に、絶縁膜５３の機能について説明する。

第３実施形態の分離部は、絶縁膜５２（シリコン窒化膜）の内部に形成された絶縁膜５３（シリコン酸化膜）をさらに備える。絶縁膜５３は、第２実施形態の絶縁膜５２内に形成される。絶縁膜５３は、例えば、シリコン酸化膜のように絶縁膜５２（例えば、シリコン窒化膜）よりも比誘電率の低い材料で構成されている。従って、バリア膜５１、絶縁膜５０、絶縁膜５２および絶縁膜５３で構成される第３実施形態の分離部は、バリア膜５１、絶縁膜５０、絶縁膜５２で構成される第２実施形態の分離部に比べて比誘電率が低い。これにより、第３実施形態の分離部に生じる電界が緩和されるため、分離部５０、５２、５３の耐圧をより高く維持する効果が得られる。即ち、分離部は、選択ストリング側のドレイン側選択ゲートＳＧＤと非選択ストリング側のドレイン側選択ゲートＳＧＤとの間の電圧差をより良好に分離することができる。

第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。このため、第３実施形態においても第１実施形態と同様の効果が得られる。なお、第３実施形態は、第２実施形態と同様にバリア膜５１を省略してもよい。絶縁膜５０内に絶縁膜５２、５３が設けられていれば、第２および第３実施形態の効果は得られる。
なお、第３実施形態に係る分離部５０～５３は、次のように形成される。例えば、図９を参照して説明した工程の後に、浅いスリットＳＨＥの絶縁膜５０にトレンチを形成し、このトレンチ内に絶縁膜５２を埋め込む。その後さらに、絶縁膜５２内にトレンチを形成し、このトレンチ内に絶縁膜５３を埋め込む。これにより、第３実施形態に係る分離部５０～５３は、形成される。

（第３実施形態の変形例）
図１８は、第３実施形態の変形例による半導体記憶装置１００の構成例を示す断面図である。本変形例では、絶縁膜５３の内部にボイドＶ３がある。絶縁膜５３の内部にボイドＶ３があっても、浅いスリットＳＨＥは分離部としての機能を果たすことができる。また、バリア膜５１は、絶縁膜５０から導電膜１１およびブロック膜１１ａへの水素等の不純物の浸入を抑制することができる。本変形例のその他の構成は、第３実施形態の対応する構成と同様でよい。よって、本変形例においても第３実施形態と同様の効果が得られる。また、ボイドＶ３はエアギャップとしても機能し、分離部５０、５１の電気的な分離特性をより向上させる効果が得られる。

図１９は、上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１００は、データを不揮発に記憶することができるＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ１００２によって制御される。半導体記憶装置１００とメモリコントローラ１００２との間の通信は、例えば、ＮＡＮＤインターフェース規格をサポートしている。

図１９に示すように、半導体記憶装置１００は、例えばメモリセルアレイＭＣＡ、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、およびセンスアンプモジュール１０１６を備えている。

メモリセルアレイＭＣＡは、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１異常の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイＭＣＡには、複数のビット線および複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイＭＣＡの詳細な構成については後述する。

コマンドレジスタ１０１１は、半導体記憶装置１００がメモリコントローラ２００から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１０１３に読み出し動作、書込み動作、消去動作等を実行させる命令が含んでいる。

アドレスレジスタ１０１２は、半導体記憶装置１００がメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄｄ、ページアドレスＰＡｄｄ、およびカラムアドレスＣＡｄｄを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡｄｄ、およびカラムアドレスＣＡｄｄは、それぞれブロックＢＬＫ、ワード線、およびビット線の選択に使用される。

シーケンサ１０１３は、半導体記憶装置１００全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、およびセンスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えばアドレスレジスタ１０１２に保持されたページアドレスＰＡｄｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１０１５は、複数のロウデコーダＲＤを備える。ロウデコーダＲＤは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡｄｄに基づいて、対応するメモリセルアレイＭＣＡ内の１つのブロックＢＬＫを選択する。そして、ロウデコーダＲＤは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ２００から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２００に転送する。

以上で説明した半導体記憶装置１００およびメモリコントローラ２００は、それらの組み合わせにより１つの半導体装置を構成してもよい。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。

図２０は、メモリセルアレイＭＣＡの回路構成の一例を示す回路図である。メモリセルアレイＭＣＡに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図３９に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、ならびに選択トランジスタＳＴ（１）およびＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）およびＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（７）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。

以上で説明したメモリセルアレイＭＣＡの回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

なお、上記実施形態に係る半導体記憶装置１００が備えるメモリセルアレイＭＣＡは、以上で説明した回路構成で限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ（１）およびＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００ 半導体記憶装置、１、１ａ 積層体、１１ 導電膜、１１ａ ブロック膜、１１ｃ 犠牲膜、１２ 絶縁膜、４０ 板状部、５０ 絶縁膜、５１ バリア膜、５２～５３ 絶縁膜、６０ ハードマスク、７１ フォトレジスト層、８１ 層間絶縁膜、９０ コンタクトプラグ、１０１ コア層、１０２ 半導体ボディ、１０３ 電荷捕獲膜、１０４ キャップ層、Ａ１ 開口部、ＣＨ コンタクトホール、ＶＹ ビアコンタクト、Ｖ１～Ｖ３ ボイド（エアギャップ）、ＣＬ１ 柱状体、ＳＧＤ ドレイン側選択ゲート、ＳＧＳ ソース側選択ゲート、ＳＨＥ 浅いスリット、ＳＴ 深いスリット

Claims (9)

1. 第１絶縁膜と第１導電膜とを交互に第１方向に積層した第１積層体と、
   前記第１積層体内を前記第１方向に延伸している第１半導体部、および、前記第１半導体部の外周面上に設けられた電荷捕獲膜を含む複数の第１柱状体と、
   前記第１積層体の上層部を前記第１方向に貫通し、かつ前記第１方向に交差する第２方向に延び、第２絶縁膜と、該第２絶縁膜を介して配置される第３絶縁膜とを含み、前記第１積層体の上層部に含まれる前記第１導電膜を前記第１方向および前記第２方向に交差する第３方向に電気的に分離する第１分離部とを備える、半導体記憶装置。
2. 前記第２絶縁膜は、前記第１積層体の上層部を被覆し、前記上層部と前記第３絶縁膜とを分離している、請求項１に記載の半導体記憶装置。
3. 前第１分離部は、前記積層体の前記上層部の前記第１導電膜を電気的に分離する、請求項１または請求項２に記載の半導体記憶装置。
4. 前記第１導電膜と前記第１絶縁膜との間には、第１保護膜が設けられており、
   前記第１導電膜と第２絶縁膜との間には、前記第１保護膜が設けられていない、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
5. 前記第１導電膜と前記第３絶縁膜との間には、前記第２絶縁膜が設けられており、
   前記第１導電膜は、前記第２絶縁膜と直接接触している、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
6. 前記第１分離部は、前記第３絶縁膜の内部に設けられた第４絶縁膜をさらに備える、請求項１から請求項５のいずれか一項に記載の半導体記憶装置。
7. 前記第１分離部は、前記第４絶縁膜の内部に設けられた第５絶縁膜をさらに備える、請求項６に記載の半導体記憶装置。
8. 前記第２絶縁膜は、シリコン窒化膜（ＳｉＮ）、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、酸化ジルコニウム（ＺｒＯ_２）のいずれかを含む、請求項１から請求項７のいずれか一項に記載の半導体記憶装置。
9. 第１絶縁膜と第１犠牲膜とを交互に第１方向に積層して第１積層体を形成し、
   前記第１積層体内を前記第１方向に延伸する第１半導体部と該第１半導体部の外周面上に設けられた電荷捕獲膜とを含む複数の第１柱状体を形成し、
   前記第１犠牲膜を第１導電膜に置換し、
   前記第１積層体の上層部を前記第１方向に貫通するスリットを形成し、
   前記スリットの内壁面を第２絶縁膜で被覆し、
   前記スリット内において前記第２絶縁膜の内側に第３絶縁膜を形成することを具備する、半導体記憶装置の製造方法。

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