CN112117278B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种能够抑制芯片面积增加的半导体存储装置及其制造方法。根据实施方式，半导体存储装置包含：多个第1配线层(24)，在第1方向上积层；第1存储器柱(MP)，包含有在多个第1配线层(24)的内部沿着第1方向延伸的第1半导体层(29)；第2配线层(35)，配置在第1半导体层(29)的上端的上方；第2半导体层(33)，具有配置在第1半导体层(29)与第2配线层(35)之间的第1部分(33a)及在第1半导体层(29)的上方延伸的第2部分(33b)；以及第1绝缘层(34)，配置在第1部分(33a)与第2配线层(35)之间以及第2部分(33b)与第2配线层(35)之间。

Description

半导体存储装置及其制造方法
[相关申请案]
本申请案享有以日本专利申请案2019-113443号(申请日：2019年6月19日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置及其制造方法。
背景技术
作为半导体存储装置，已知有三维积层型NAND(Not And，与非)型闪速存储器。
发明内容
实施方式提供一种能够抑制芯片面积增加的半导体存储装置及其制造方法。
实施方式的半导体存储装置包含：多个第1配线层，在第1方向上积层；第1存储器柱，包含有在多个第1配线层的内部沿着第1方向延伸的第1半导体层；第2配线层，配置在第1半导体层的上端的上方；第2半导体层，具有配置在第1半导体层与第2配线层之间的第1部分及在第1半导体层的上方延伸的第2部分；以及第1绝缘层，配置在第1部分与第2配线层之间以及第2部分与第2配线层之间。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是第1实施方式的半导体存储装置所具备的存储胞阵列的电路图。
图3是第1实施方式的半导体存储装置所具备的存储胞阵列的俯视图。
图4是第1实施方式的半导体存储装置所具备的存储胞阵列的截面图。
图5是第1实施方式的半导体存储装置所具备的存储胞阵列中的选择晶体管ST1的立体图。
图6～14是表示第1实施方式的半导体存储装置的制造步骤的一例的存储器阵列的截面图。
图15是表示第1实施方式的半导体存储装置中的选择晶体管ST1的电流路径的图。
图16～19是表示第2实施方式的半导体存储装置的制造步骤的一例的存储器阵列的截面图。
图20是第3实施方式的半导体存储装置所具备的存储胞阵列的俯视图。
图21是第3实施方式的半导体存储装置所具备的存储胞阵列的截面图。
图22是第3实施方式的半导体存储装置所具备的存储胞阵列中的选择晶体管ST1的立体图。
图23～28是表示第3实施方式的半导体存储装置的制造步骤的一例的存储器阵列的截面图。
图29是第4实施方式的半导体存储装置所具备的存储胞阵列的俯视图。
图30是第5实施方式的半导体存储装置所具备的存储胞阵列的俯视图。
图31是第5实施方式的半导体存储装置所具备的存储胞阵列的截面图。
图32是第5实施方式的半导体存储装置所具备的存储胞阵列中的选择晶体管ST1的立体图。
图33～41是表示第5实施方式的半导体存储装置的制造步骤的一例的存储器阵列的截面图。
具体实施方式
以下，参照附图对实施方式进行说明。此外，在以下说明中，对具有大致相同功能及构成的构成要素，标注相同的符号，只在必要时进行重复说明。另外，以下所示的各实施方式例示用来使该实施方式的技术思想具体化的装置或方法，实施方式的技术思想并不将构成零件的材质、形状、构造、配置等特定为下述情况。实施方式的技术思想可在权利要求书的范围内添加各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举存储胞晶体管在半导体基板上三维积层而成的三维积层型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1半导体存储装置的整体构成
首先，使用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本的整体构成的框图的一例。
如图1所示，半导体存储装置1例如由外部的存储器控制器2控制。半导体存储装置1例如包含存储胞阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
存储胞阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够将数据非易失地存储的多个存储胞的集合，例如作为数据的删除单位而使用。
另外，存储胞阵列10中设置多条位线及多条字线。各存储胞例如与1条位线及1条字线建立关联。关于存储胞阵列10的详细构成将于下文进行叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作及删除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含区块地址BA、页地址PA及列地址CA。例如，区块地址BA、页地址PA及列地址CA分别被用于区块BLK、字线及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于保存在指令寄存器11中的指令CMD而控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作及删除动作等。
驱动器模块14产生读出动作、写入动作及删除动作等中所使用的电压。而且，驱动器模块14例如基于保存在地址寄存器12中的页地址PA，对与所选择的字线对应的信号线施加所产生的电压。
行解码器模块15基于保存在地址寄存器12中的区块地址BA，选择对应的存储胞阵列10内的1个区块BLK。而且，行解码器模块15例如将施加至与所选择的字线对应的信号线的电压传输至所选择的区块BLK内的所选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加电压。另外，感测放大器模块16在读出动作中，基于位线的电压而判定存储在存储胞中的数据，并将判定结果作为读出数据DAT传输至存储器控制器2。
半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。例如，半导体存储装置1与存储器控制器2之间的通信使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪/忙碌信号RBn及输入输出信号I/O。
输入输出信号I/O例如是长度8位的信号，可包含指令CMD、地址信息ADD、数据DAT等。
指令锁存使能信号CLE是表示半导体存储装置1所接收到的输入输出信号I/O为指令CMD的信号。
地址锁存使能信号ALE是表示半导体存储装置1所接收到的信号I/O为地址信息ADD的信号。
写入使能信号WEn是命令半导体存储装置1输入输入输出信号I/O的信号。
读出使能信号REn是命令半导体存储装置1输出输入输出信号I/O的信号。
就绪/忙碌信号RBn是对存储器控制器2通知半导体存储装置1为受理来自存储器控制器2的命令的就绪状态或不受理命令的忙碌状态的信号。
以上所说明的半导体存储装置1及存储器控制器2也可以通过它们的组合而构成1个半导体装置。作为这种半导体装置，例如可列举SD(Secure Digital，安全数字)TM卡之类的存储卡或SSD(solid state drive，固态驱动器)等。
1.1.2存储胞阵列的电路构成
接下来，使用图2对存储胞阵列10的电路构成的一例进行说明。图2的例子是抽取存储胞阵列10中所含的多个区块BLK中的1个区块BLK而表示。
如图2所示，区块BLK例如包含4个串单元SU0～SU3。各串单元SU包含多个NAND串NS。
多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)建立关联。各NAND串NS例如包含存储胞晶体管MC0～MC7、以及选择晶体管ST1及ST2。
存储胞晶体管MC包含控制栅极及电荷储存层，将数据非易失地保存。选择晶体管ST1及ST2分别被用于各种动作时的串单元SU的选择。
此外，存储胞晶体管MC可为在电荷储存层使用绝缘膜的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金属氧化物-氮化物-氧化物-半导体)型，也可为在电荷储存层使用导电层的FG(floating gate，浮删)型。以下，在本实施方式中，以MONOS型为例进行说明。
各NAND串NS中，选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储胞晶体管MC0～MC7的一端。在同一区块BLK中，串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择栅极线SGD0～SGD3连接于行解码器模块15。
各NAND串NS中，选择晶体管ST2的漏极连接于串联连接的存储胞晶体管MC0～MC7的另一端。在同一区块BLK中，选择晶体管ST2的源极共通连接于源极线SL，选择晶体管ST2的栅极共通连接于选择栅极线SGS。选择栅极线SGS连接于行解码器模块15。
位线BL共通连接于位于各区块BLK的串单元SU0～SU3中分别所含的1个NAND串NS。源极线SL例如在多个区块BLK间共通连接。
在1个串单元SU内连接于共通的字线WL的多个存储胞晶体管MC的集合例如被称为胞单元CU。例如，包含分别存储1位数据的存储胞晶体管MC的胞单元CU的存储容量被定义为“1页数据”。胞单元CU可根据存储胞晶体管MC存储的数据的位数，具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储胞阵列10的电路构成并不限定于以上所说明的构成。例如，各NAND串NS包含的存储胞晶体管MC以及选择晶体管ST1及ST2的个数可分别设计为任意个数。各区块BLK包含的串单元SU的个数可设计为任意个数。
1.1.3存储胞阵列的平面构成
接下来，使用图3对存储胞阵列10的平面构成的一例进行说明。图3的例子表示1个区块BLK的俯视图，为简化说明而省略了绝缘层的一部分。
此外，在以下说明中，X方向与半导体基板大致平行且对应于字线WL的延伸方向。Y方向与半导体基板大致平行且与X方向交叉，对应于位线BL的延伸方向。Z方向与半导体基板大致垂直且对应于与X方向及Y方向交叉的方向。
如图3所示，在X方向上延伸的字线WL的朝向Y方向的2个侧面分别设置着在X方向上延伸的狭缝SLT。在本实施方式中，在半导体基板的上方依序积层着选择栅极线SGS及字线WL0～WL7。而且，狭缝SLT例如以针对各区块BLK将选择栅极线SGS及字线WL分离的方式设置。
例如，串单元SU0～SU3在Y方向排列配置，针对各串单元SU设置着多个存储器柱MP。
存储器柱MP对应于NAND串NS。更具体来说，存储器柱MP对应于NAND串NS内的存储胞晶体管MC0～MC7及选择晶体管ST2。存储器柱MP贯通(通过)选择栅极线SGS及字线WL0～WL7，在Z方向上延伸。关于存储器柱MP的构造的详情将在下文中进行叙述。
例如，各串单元SU的多个存储器柱MP以朝向X方向成为4列错位配置的方式排列。也就是说，在1个区块BLK中，以朝向X方向成为16列错位配置的方式排列有多个存储器柱MP。更具体来说，例如，在串单元SU0中，存储器柱MP1与存储器柱MP2在Y方向上相邻配置，存储器柱MP3与存储器柱MP4在Y方向上相邻配置。而且，存储器柱MP3在Y方向上配置在存储器柱MP1与存储器柱MP2之间，在X方向上配置在与存储器柱MP1及MP2不同的位置。存储器柱MP2在Y方向上配置在存储器柱MP3与存储器柱MP4之间，在X方向上配置在与存储器柱MP3及MP4不同的位置。
此外，存储器柱MP的排列可以任意设定。例如，存储器柱MP的排列可为8列错位配置，也可为20列错位配置。另外，存储器柱MP的排列也可并非错位配置。
在各存储器柱MP上设置着选择晶体管ST1。而且，各串单元SU的多个选择晶体管ST1的栅极共通连接于选择栅极线SGD。
在图3的例中，选择栅极线SGD0包含有在X方向上延伸的选择栅极线SGD0_1及选择栅极线SGD0_2、以及连接选择栅极线SGD0_1及选择栅极线SGD0_2的一端的选择栅极线SGD0_3。此外，选择栅极线SGD0_3也可以设置在与选择栅极线SGD0_1及选择栅极线SGD0_2不同的层(layer)。在此情况下，例如，选择栅极线SGD0_1及选择栅极线SGD0_2经由接触插塞连接于选择栅极线SGD0_3。
例如，在串单元SU0中，在设置在存储器柱MP1上的选择晶体管ST1与设置在存储器柱MP3上的选择晶体管ST1之间设置着选择栅极线SGD0_1。同样地，在设置在存储器柱MP2上的选择晶体管ST1与设置在存储器柱MP4上的选择晶体管ST1之间设置着选择栅极线SGD0_2。其它选择栅极线SGD1～SGD3也一样。
在选择晶体管ST1上形成着接触插塞CP1。在接触插塞CP1上形成着接触插塞CP2。接触插塞CP2将在Y方向上延伸的多条位线BL的任一条与接触插塞CP1连接。也就是说，串单元SU内的多个存储器柱MP经由选择晶体管ST1以及接触插塞CP1及CP2分别连接于不同的位线BL。更具体来说，例如，存储器柱MP1～MP4分别连接于不同的位线BL。在1条位线BL共通连接各串单元SU的1个存储器柱MP。
1.1.4存储胞阵列的截面构成
接下来，使用图4对存储胞阵列10的截面构成的一例进行说明。图4是沿着图3的A1-A2线的截面图。
如图4所示，在半导体基板20之上形成着绝缘层21。绝缘层21例如使用硅氧化膜(SiO2)。此外，在形成着绝缘层21的区域，也就是在半导体基板20与配线层22之间，也可以设置行解码器模块15或感测放大器模块16等电路。
在绝缘层21上形成着在X方向上延伸且作为源极线SL发挥功能的配线层22。配线层22由导电材料构成，例如使用n型半导体、p型半导体或金属材料。
在配线层22上形成着绝缘层23。绝缘层23例如使用SiO2。
在绝缘层23上，从下层起交替积层着作为选择栅极线SGS及字线WL0～WL7发挥功能的9层配线层24及9层绝缘层25。
配线层24由导电材料构成，例如使用n型半导体、p型半导体或金属材料。以下，对使用氮化钛(TiN)与钨(W)的积层构造作为配线层24的情况进行说明。TiN具有在通过CVD(chemical vapor deposition，化学气相沉积)使W成膜时，作为用来防止W与SiO2反应的障壁层、或者用来提高W的密接性的密接层的功能。另外，绝缘层25例如使用SiO2。
形成有贯通9层配线层24且底面到达配线层22的存储器柱MP。存储器柱MP包含阻挡绝缘膜26、电荷储存层27、隧道绝缘膜28、半导体层29、核心层30及盖层31。
更具体来说，以贯通多个配线层24及多个绝缘层25且底面到达配线层22的方式形成着与存储器柱MP对应的孔。在孔的侧面依序积层着阻挡绝缘膜26、电荷储存层27及隧道绝缘膜28。而且，以侧面与隧道绝缘膜28相接且底面与配线层22相接的方式形成着半导体层29。半导体层29是供形成选择晶体管ST2及存储胞晶体管MC的通道的区域。由此，半导体层29作为连接选择晶体管ST2及存储胞晶体管MC0～MC7的电流路径的信号线发挥功能。在半导体层29内设置着核心层30。而且，在半导体层29及核心层30上形成着侧面与隧道绝缘膜28相接的盖层31。也就是说，存储器柱MP通过多个配线层24的内部，且包含有在Z方向上延伸的半导体层29。
阻挡绝缘膜26、隧道绝缘膜28及核心层30例如使用SiO2。电荷储存层27例如使用硅氮化膜(SiN)。半导体层29及盖层31例如使用多晶硅。
由存储器柱MP及分别作为字线WL0～WL7发挥功能的8层配线层24分别构成存储胞晶体管MC0～MC7。同样地，由存储器柱MP及作为选择栅极线SGS发挥功能的配线层24构成选择晶体管ST2。
在存储器柱MP的上方，形成着在X方向上延伸的配线层35。配线层35作为选择栅极线SGD发挥功能。例如，Y方向上的配线层35的中心位置与存储器柱MP的中心位置不同。换句话说，配线层35配置在Y方向上的半导体层29的上端的上方。另外，在存储器柱MP与配线层35之间设置着半导体层33及绝缘层34。半导体层33是供形成选择晶体管ST1的通道的区域。绝缘层34作为选择晶体管ST1的栅极绝缘膜发挥功能。
更具体来说，在存储器柱MP的上方，在绝缘层25的层间设置着在X方向及Y方向上延伸的绝缘层32。绝缘层32作为对下述沟槽TR(也就是槽图案)进行加工时的蚀刻终止层发挥功能。此外，绝缘层32也可以省略。而且，形成沟槽TR，所述沟槽TR贯通绝缘层25及32且底面达到存储器柱MP，并在X方向上延伸。沟槽TR对应于配线层35。在存储器柱MP上方的沟槽TR的侧面及底面积层着半导体层33及绝缘层34。在除设置着半导体层33及绝缘层34的区域以外的沟槽TR的侧面及底面、以及在Y方向上相邻的2个沟槽TR的上表面之间的区域，形成着绝缘层36。在沟槽TR内形成着配线层35。配线层35在Z方向上的上表面的高度位置比沟槽TR的上表面低(接近半导体基板20)。也就是说，Z方向上的配线层35的上表面的高度位置比半导体层33、绝缘层34及绝缘层36的上表面低。此外，设置于在Y方向上相邻的2个沟槽TR的上表面之间的区域的绝缘层36也可以省略。
半导体层33具有朝大致Z方向及Y方向折弯的形状(以下记为曲柄形状)。更具体来说，半导体层33包含半导体层33a～33c。半导体层33a设置在盖层31上。半导体层33a沿着配线层35的底面配置。也就是说，半导体层33a在Y方向与Z方向交叉的YZ平面上沿着Y方向延伸。换句话说，半导体层33a配置在半导体层29与配线层35之间。半导体层33b的底面与半导体层33a相接。半导体层33b沿着配线层35的朝向Y方向的侧面配置。也就是说，半导体层33b在YZ平面上沿着大致Z方向延伸。换句话说，半导体层33b在半导体层29的上方延伸。大致Z方向表示沟槽TR(配线层35)的朝向Y方向的侧面从存储器柱MP上朝向上方的方向，取决于沟槽TR的加工形状。半导体层33c与半导体层33b的上表面相接，在YZ平面上，从与半导体层33b的连接位置朝向与半导体层33a为相反侧的Y方向延伸。Z方向上的半导体层33c的底面的高度位置比配线层35的上表面的高度位置高。
也就是说，半导体层33具有在Y方向上延伸的半导体层33a、在大致Z方向上延伸的半导体层33b及在Y方向上延伸的半导体层33c依序连接而成的曲柄形状。此外，半导体层33c也可以省略。在此情况下，半导体层33具有由半导体层33a及半导体层33b形成的曲柄形状。
绝缘层34设置在半导体层33与配线层35之间，与半导体层33同样地具有朝大致Z方向及Y方向折弯的曲柄形状。更具体来说，绝缘层34包含设置在半导体层33a上的第1部分、设置在半导体层33b上的第2部分、及设置在半导体层33c上的第3部分。也就是说，绝缘层34具有在Y方向上延伸的第1部分、在大致Z方向上延伸的第2部分及在Y方向上延伸的第3部分依序连接而成的曲柄形状。此外，绝缘层34的第3部分也可以省略。在此情况下，绝缘层34具有由第1部分及第2部分形成的曲柄形状。
由半导体层33、绝缘层34及配线层35构成选择晶体管ST1。选择晶体管ST1的通道区域通过沿着配线层35的侧面及底面设置的曲柄形状的半导体层33(半导体层33a及半导体层33b)，沿着曲柄形状而形成。
绝缘层32使用可与绝缘层25获得蚀刻选择比的绝缘材料。以下，对使用SiN作为绝缘层32的情况进行说明。半导体层33例如使用多晶硅或非晶硅。此外，半导体层33c也可以使用导入有杂质的n型半导体或p型半导体，以使导电体37与选择晶体管ST1的通道区域以低电阻连接。绝缘层34例如使用SiO2。此外，绝缘层34可为积层构造，也可使用例如能够控制阈值的MONOS构造(更具体来说，绝缘层、电荷储存层及绝缘层的积层构造)。配线层35由导电材料构成，例如使用n型半导体、p型半导体或金属材料。以下，对使用TiN/W的积层构造作为配线层35的情况进行说明。绝缘层36例如使用SiO2。
在半导体层33(半导体层33c)上形成作为接触插塞CP1发挥功能的导电体37。
在导电体37上形成作为接触插塞CP2发挥功能的导电体38。
在导电体38上设置作为位线BL发挥功能且在Y方向上延伸的配线层39。
导电体37及38以及配线层39由导电材料构成，例如使用金属材料。
1.1.5选择晶体管ST1及选择栅极线SGD的配置
接下来，使用图5对选择晶体管ST1及选择栅极线SGD的配置的一例进行说明。图5是表示存储器柱MP的上部、选择晶体管ST1、选择栅极线SGD、接触插塞CP1及CP2、以及位线BL的配置的立体图。此外，在图5的例中，为简化说明而省略了绝缘层及位线BL的一部分。另外，选择晶体管ST1被简化。
如图5所示，例如，4个存储器柱MP沿着X方向排列成2列错位配置。以通过各存储器柱MP的一部分区域的上方的方式设置有在X方向上延伸的配线层35。在各存储器柱MP上分别配置着半导体层33。而且，在各半导体层33与配线层35之间分别配置着绝缘层34。在各半导体层33上，导电体37及38在Z方向上积层设置，且分别连接于不同的配线层39。
1.2存储胞阵列的制造方法
接下来，使用图6～图14对存储胞阵列10的制造方法的一例进行说明。图6～图14分别表示制造步骤中的存储胞阵列10的平面及沿着B1-B2线的截面(B1-B2截面)。
以下，对作为配线层24的形成方法，使用在利用牺牲层形成相当于配线层24的构造之后，去除牺牲层并置换成导电材料(配线层24)的方法(以下记为“替换(replace)”)的情况进行说明。
如图6所示，在半导体基板20上依序形成绝缘层21、配线层22及绝缘层23。接下来，将对应于配线层24的9层牺牲层40及9层绝缘层25交替积层。牺牲层40使用可与绝缘层25获得湿式蚀刻的选择比的材料。以下，对牺牲层40使用SiN的情况进行说明。
接下来，形成存储器柱MP。更具体来说，首先，形成贯通9层绝缘层25、9层牺牲层40及绝缘层23且底面到达配线层22的孔。其次，在依序积层阻挡绝缘膜26、电荷储存层27及隧道绝缘膜28之后，去除最上层的绝缘层25之上、及孔底面的阻挡绝缘膜26、电荷储存层27及隧道绝缘膜28，在孔底面使配线层22露出。其次，形成半导体层29及核心层30并埋入孔内。其次，去除最上层的绝缘层25之上的半导体层29及核心层30。此时，孔上部的半导体层29及核心层30也被去除。其次，以埋入孔上部的方式形成盖层31。
如图7所示，在形成绝缘层25之后，以覆盖存储器柱MP的上表面的方式形成绝缘层32。此时，其后供形成狭缝SLT的区域的绝缘层32被去除。
其次，形成绝缘层25。
如图8所示，形成底面到达存储器柱MP的沟槽TR。此时，例如，也可以通过将绝缘层32用作蚀刻终止层并以2阶段对沟槽TR进行加工，而减少存储器柱MP上表面的加工损伤。在沟槽TR的底部，露出呈2列错位配置的各存储器柱MP的上表面的一部分。
其次，依序积层半导体层33、绝缘层34及绝缘层41。绝缘层41例如作为绝缘层34的保护层发挥功能。绝缘层41例如使用可与绝缘层34获得湿式蚀刻的选择比的材料。以下，对绝缘层41使用SiN的情况进行说明。
如图9所示，通过光刻法，在存储器柱MP的上方形成使用抗蚀剂42的支柱。通过抗蚀剂42覆盖位于存储器柱MP上方的半导体层33、绝缘层34及绝缘层41。
其次，例如通过CDE(chemical dry etching，化学干式蚀刻)去除未被抗蚀剂42覆盖的区域的绝缘层34及绝缘层41。
如图10所示，在去除抗蚀剂42之后，使半导体层33氧化，形成绝缘层36。此时，表面由绝缘层34及绝缘层41覆盖的区域的半导体层33未被氧化。此外，表面由绝缘层34及绝缘层41覆盖的半导体层33的端部区域也可以被氧化。
其次，例如，通过湿式蚀刻去除绝缘层41。
如图11所示，形成配线层35。更具体来说，例如，依序形成TiN及W并埋入沟槽TR。其次，去除表面及沟槽TR上部的TiN及W，形成配线层35。
其次，以覆盖配线层35的方式形成绝缘层25。然后，例如，通过CMP(chemicalmechanical polishing，化学机械研磨)等使绝缘层25的表面平坦化。
如图12所示，进行替换。更具体来说，首先，对底面达到绝缘层23的狭缝SLT进行加工。此时，例如，使绝缘层32不露出于狭缝SLT的侧面。其次，通过湿式蚀刻，从狭缝SLT侧面去除牺牲层40而形成空隙AG。
如图13所示，其次，依序形成TiN及W并埋入空隙内之后，去除形成在狭缝SLT内及最上层的绝缘层25之上的TiN及W，形成配线层24。其次，通过绝缘层43埋入狭缝SLT。由此，完成替换。
其次，形成底面与半导体层33相接的导电体37。
如图14所示，在形成绝缘层25之后，形成导电体38及配线层39。
1.3本实施方式的效果
只要为本实施方式的构成，便可提供一种能够抑制芯片面积增加的半导体存储装置。对本效果进行详细叙述。
例如，在存储器柱MP上与存储器柱MP同样地形成半导体层具有圆筒形状的选择晶体管ST1的情况下，必须与字线WL同样地以包围圆筒形状的选择晶体管ST1的方式设置选择栅极线SGD。选择栅极线SGD与字线WL不同，针对各串单元SU被分离。因此，必需选择栅极线SGD的分离区域，从而有存储胞阵列10的区域增加的情况。
相对于此，只要为本实施方式的构成，便能以通过存储器柱MP的一部分区域的上方的方式形成选择栅极线SGD。而且，在存储器柱MP上，可形成沿着选择栅极线SGD的侧面及底面的选择晶体管ST1。由此，可省略选择栅极线SGD的分离区域，从而可抑制芯片面积增加。
进而，只要为本实施方式的构成，便可沿着选择栅极线SGD的侧面及底面形成曲柄形状的选择晶体管ST1的半导体层33及绝缘层34(栅极绝缘膜)。由此，在选择晶体管ST1与存储器柱MP的连接部，也可以沿着曲柄形状形成通道区域。
使用图15对通道区域进行说明。图15表示存储器柱MP的上部及选择晶体管ST1的截面。
如图15所示，如果选择晶体管ST1被设为接通状态，那么沿着曲柄形状的半导体层33，在对应于配线层35的底面及侧面的区域形成通道区域。因此，可抑制半导体层33与存储器柱MP(盖层31)的连接区域的通道电阻的增加，且抑制流通于存储器柱MP的通道区域的胞电流Icell的降低。由此，可抑制半导体存储装置的读出性能的降低，从而可提高可靠性。
2.第2实施方式
接下来，对第2实施方式进行说明。在第2实施方式中，对与第1实施方式不同的存储胞阵列10的制造方法进行说明。以下，以与第1实施方式的不同点为中心进行说明。
2.1存储胞阵列的制造方法
使用图16～图19对本实施方式的存储胞阵列10的制造方法进行说明。图16～图19分别表示制造步骤中的存储胞阵列10的平面及沿着B1-B2线的截面(B1-B2截面)。
如图16所示，与第1实施方式的图6～图8同样地，在依序积层半导体层33、绝缘层34及绝缘层41之后，例如，通过RIE(reactive ion etching，反应性离子刻蚀)去除形成于最上层的绝缘层25之上及沟槽TR底部的半导体层33、绝缘层34及绝缘层41。此时，沟槽TR侧面的半导体层33、绝缘层34及绝缘层41未被去除而残留。
如图17所示，使用抗蚀剂42形成线图案，所述线图案在通过呈错位配置的多个存储器柱MP的上方的方向上延伸。抗蚀剂42在存储器柱MP的上方，覆盖形成在沟槽TR侧面的半导体层33、绝缘层34及绝缘层41。
其次，例如，通过CDE去除未被抗蚀剂42覆盖的区域的绝缘层34及绝缘层41。
如图18所示，在去除抗蚀剂42之后，将半导体层33氧化，形成绝缘层36。此时，表面由绝缘层34及41覆盖的区域的半导体层33未被氧化。此外，表面由绝缘层34及绝缘层41覆盖的半导体层33的端部区域也可以被氧化。
其次，例如，通过湿式蚀刻去除绝缘层41。
如图19所示，与第1实施方式的图11同样地，在形成配线层35之后，形成绝缘层25。以后的步骤与第1实施方式的图12～图14相同。
2.2本实施方式的效果
只要为本实施方式的构成，便可获得与第1实施方式相同的效果。
3.第3实施方式
接下来，对第3实施方式进行说明。在第3实施方式中，对与第1及第2实施方式不同的选择晶体管ST1的构成进行说明。以下，以与第1及第2实施方式的不同点为中心进行说明。
3.1存储胞阵列的平面构成
首先，使用图20对本实施方式的存储胞阵列10的平面构成进行说明。图20的例子表示1个区块BLK的俯视图。在本实施方式中，对1个区块BLK中包含8个串单元SU0～SU7的情况进行说明。此外，为简化说明而省略了绝缘层的一部分。
如图20所示，例如，串单元SU0～SU7在Y方向排列配置，针对各串单元SU设置多个存储器柱MP。
例如，各串单元SU的多个存储器柱MP以朝向X方向呈2列错位配置的方式排列。也就是说，1个区块BLK中，以朝向X方向成为16列错位配置的方式排列多个存储器柱MP。
更具体来说，例如，串单元SU1的存储器柱MP5与串单元SU2的存储器柱MP6在Y方向上相邻配置。串单元SU2的存储器柱MP7与串单元SU3的存储器柱MP8在Y方向上相邻配置。串单元SU1的存储器柱MP9与串单元SU2的存储器柱MP10在Y方向上相邻配置。存储器柱MP5与存储器柱MP9沿着X方向配置，存储器柱MP6与存储器柱MP10沿着X方向配置。在X方向上，存储器柱MP7及MP8配置在存储器柱MP5(及MP6)与存储器柱MP9(及MP10)之间。在Y方向上，存储器柱MP7配置在存储器柱MP5(及MP9)与存储器柱MP6(及MP10)之间。另外，在Y方向中，存储器柱MP6及MP10配置在存储器柱MP7与存储器柱MP8之间。此外，存储器柱MP的排列可任意设定。
在各存储器柱MP上设置着选择晶体管ST1。而且，各串单元SU的多个选择晶体管ST1的栅极共通连接于选择栅极线SGD。更具体来说，例如，在串单元SU2中，在设置在存储器柱MP7之上的选择晶体管ST1与设置在存储器柱MP6(及MP10)之上的选择晶体管ST1之间设置着在X方向上延伸的选择栅极线SGD2。
在以下说明中，例如，在与半导体基板大致平行的XY平面，将连结存储器柱MP5的中心与存储器柱MP7的中心的方向记为A方向，将连结存储器柱MP10的中心与存储器柱MP8的中心的方向记为B方向。也就是说，A方向对应于与半导体基板大致平行且与X方向及Y方向不同的方向。B方向对应于与半导体基板大致平行且与A方向交叉的方向。
在本实施方式中，相邻的2个串单元SU中，在A方向或B方向上相邻的2个存储器柱MP的选择晶体管ST1经由接触插塞CP1及CP2共通连接于1条位线BL。换句话说，设置在2个选择栅极线SGD之间且在A方向或B方向上相邻的2个选择晶体管ST1共通连接于1个接触插塞CP1。
更具体来说，例如，串单元SU1的存储器柱MP5的半导体层33与在A方向上相邻的串单元SU2的存储器柱MP7的半导体层33连接于1个接触插塞CP1。同样地，例如，串单元SU2的存储器柱MP10的半导体层33与在B方向上相邻的串单元SU3的存储器柱MP8的半导体层33连接于1个接触插塞CP1。
在接触插塞CP1上设置着接触插塞CP2。接触插塞CP2将在Y方向上延伸的多条位线BL的任一条与接触插塞CP1连接。
3.2存储胞阵列的截面构成
接下来，使用图21对存储胞阵列10的截面构成的一例进行说明。图21是沿着图20的C1-C2线的截面图。
如图21所示，在存储器柱MP的上方，形成着在X方向上延伸的配线层35。在存储器柱MP与配线层35之间、以及相邻的2个沟槽TR的上表面之间的区域的一部分，设置着具有曲柄形状的半导体层33及绝缘层34。
更具体来说，半导体层33包含半导体层33a～33c。在各存储器柱MP上，分别配置着半导体层33a及半导体层33b。而且，以与2个半导体层33b的上表面相接的方式配置着在A方向(或B方向)上延伸的半导体层33c。也就是说，相邻的2个选择晶体管ST1由1个半导体层33连接。
而且，在设置在2个沟槽TR之间的半导体层33(半导体层33c)上形成着导电体37。
3.3选择晶体管ST1及选择栅极线SGD的配置
接下来，使用图22对选择晶体管ST1及选择栅极线SGD的配置的一例进行说明。图22是表示存储器柱MP的上部、选择晶体管ST1、选择栅极线SGD、接触插塞CP1及CP2、以及位线BL的配置的立体图。此外，在图22的例中，为简化说明而省略了绝缘层的一部分。另外，选择晶体管ST1被简化。
如图22所示，例如，2个存储器柱MP5及MP7在X方向上呈错位配置排列。以通过存储器柱MP5的一部分区域的上方的方式，设置着在X方向上延伸的配线层35(选择栅极线SGD1)。同样地，以通过存储器柱MP7的一部分区域的上方的方式，设置着在X方向上延伸的配线层35(选择栅极线SGD2)。在存储器柱MP5与存储器柱MP7之间未设置配线层35。在存储器柱MP5及MP7之上、以及存储器柱MP5与存储器柱MP7之间设置着半导体层33及绝缘层34。半导体层33经由导电体37及38连接于配线层39。此外，在图22的例中，为显示半导体层33与导电体37的连接而省略了设置在存储器柱MP5与存储器柱MP7之间的绝缘层34。
3.4存储胞阵列的制造方法
使用图23～图28对本实施方式的存储胞阵列10的制造方法进行说明。图23～图28分别表示制造步骤中的存储胞阵列10的平面及沿着B1-B2线的截面(B1-B2截面)。
如图23所示，与第1实施方式的图6～图8同样地，在依序积层半导体层33、绝缘层34及绝缘层41之后，在2个沟槽TR之间，形成覆盖相邻的2个存储器柱MP的上方的掩模图案。
如图24所示，例如，通过CDE去除未由抗蚀剂42覆盖的区域的绝缘层34及绝缘层41。
如图25所示，在去除抗蚀剂42之后，将半导体层33氧化，形成绝缘层36。此时，表面由绝缘层34及41覆盖的区域的半导体层33未被氧化。此外，表面由绝缘层34及绝缘层41覆盖的半导体层33的端部区域也可以被氧化。
其次，例如，通过湿式蚀刻去除绝缘层41。
如图26所示，与第1实施方式的图11同样地，在形成配线层35之后，形成绝缘层25。
如图27所示，在对狭缝SLT进行加工之后，通过湿式蚀刻，从狭缝SLT侧面去除牺牲层40而形成空隙AG。
如图28所示，其次，形成TiN及W并埋入空隙内之后，去除形成在狭缝SLT内及最上层的绝缘层25上的TiN及W，形成配线层24。其次，由绝缘层43埋入狭缝SLT。
其次，形成底面与半导体层33相接的导电体37。
其次，在形成绝缘层25之后，形成导电体38及配线层39。
3.5本实施方式的效果
只要为本实施方式的构成，便可获得与第1实施方式相同的效果。
进而，只要为本实施方式的构成，则由于相邻的2个存储器柱MP共通连接于1个接触插塞CP1，因此，可减少位线BL的条数，扩大位线BL的配线间隔。因此，可扩大位线BL的配线宽度，抑制配线电阻的增加。进而，可减少伴随微细化的位线BL的形成不良的可能性，从而可提高半导体存储装置的可靠性。
4.第4实施方式
接下来，对第4实施方式进行说明。在第4实施方式中，对与第3实施方式不同的存储胞阵列10的布局进行说明。以下，以与第3实施方式的不同点为中心进行说明。
4.1存储胞阵列的平面构成
首先，使用图29对本实施方式的存储胞阵列10的平面构成进行说明。图29的例子表示1个区块BLK的俯视图。在本实施方式中，对1个区块BLK中包含4个串单元SU0～SU3的情况进行说明。此外，为简化说明而省略了绝缘层的一部分。
如图29所示，例如，1个串单元SU被分割成2个区域而设置。而且，2个串单元SU的被分割的各区域在Y方向上交替配置。
更具体来说，例如，串单元SU0包含串单元SU0a及SU0b。串单元SU1包含串单元SU1a及SU1b。串单元SU2包含串单元SU2a及SU2b。串单元SU3包含串单元SU3a及SU3b。例如，沿着Y方向依序配置串单元SU0a、串单元SU1a、串单元SU0b及串单元SU1b。同样地，沿着Y方向依序配置串单元SU2a、串单元SU3a、串单元SU2b及串单元SU3b。
例如，各串单元SU(SU0a、SU0b、SU1a、SU1b、SU2a、SU2b、SU3a及SU3b)的多个存储器柱MP以朝向X方向成为2列错位配置的方式排列。也就是说，在1个区块BLK中，以朝向X方向成为16列错位配置的方式排列多个存储器柱MP。此外，存储器柱MP的排列可任意设定。
在各存储器柱MP上设置着选择晶体管ST1。而且，各串单元SU的多个选择晶体管ST1的栅极共通连接于选择栅极线SGD。
在图29的例中，选择栅极线SGD0包含有在X方向上延伸的选择栅极线SGD0_1及选择栅极线SGD0_2、以及连接选择栅极线SGD0_1及选择栅极线SGD0_2的一端的选择栅极线SGD0_3。例如，选择栅极线SGD0_1对应于串单元SU0a的多个选择晶体管ST1，配置在呈2列错位配置排列的多个选择晶体管ST1之间。另外，例如，选择栅极线SGD0_2对应于串单元SU0b的多个选择晶体管ST1，配置在呈2列错位配置排列的多个选择晶体管ST1之间。其它串单元SU也一样。
在本实施方式中，与第3实施方式同样地，在相邻的2个串单元SU中，在A方向或B方向上相邻的2个存储器柱MP的选择晶体管ST1共通连接于1个接触插塞CP1。也就是说，1个串单元SU(例如串单元SU0)内的多个存储器柱MP分别连接于不同的接触插塞CP1。
在接触插塞CP1上设置着接触插塞CP2。各接触插塞CP2将在Y方向上延伸的多条位线BL的任一条与接触插塞CP1连接。也就是说，1个串单元SU内的多个存储器柱MP经由接触插塞CP1及CP2分别连接于不同的位线。
4.2本实施方式的效果
只要为本实施方式的构成，便可获得与第1实施方式相同的效果。
进而，只要为本实施方式的构成，则由于在1个接触插塞CP1连接2条位线BL，因此，可抑制位线BL的配线电阻的增加。
5.第5实施方式
接下来，对第5实施方式进行说明。在第5实施方式中，对在1个存储器柱MP上形成2个选择晶体管ST1的情况进行说明。以下，以与第1至第4实施方式的不同点为中心进行说明。
5.1存储胞阵列的平面构成
首先，使用图30对本实施方式的存储胞阵列10的平面构成进行说明。图30的例子表示1个区块BLK的俯视图，为简化说明而省略了绝缘层的一部分。
如图30所示，例如，串单元SU0～SU3在Y方向排列配置，在各串单元SU设置多个存储器柱MP。
例如，各串单元SU的多个存储器柱MP以朝向X方向成为4列错位配置的方式排列。也就是说，在1个区块BLK中，以朝向X方向成为16列错位配置的方式排列多个存储器柱MP。更具体来说，例如，在串单元SU0中，存储器柱MP1与存储器柱MP2在Y方向上相邻配置，存储器柱MP3与存储器柱MP4在Y方向上相邻配置。而且，存储器柱MP3在Y方向上配置在存储器柱MP1与存储器柱MP2之间，在X方向上配置在与存储器柱MP1及MP2不同的位置。存储器柱MP2在Y方向上配置在存储器柱MP3与存储器柱MP4之间，在X方向上配置在与存储器柱MP3及MP4不同的位置。此外，存储器柱MP的排列可任意设定。
在各存储器柱MP上设置着2个选择晶体管ST1。而且，各串单元SU的多个选择晶体管ST1的栅极共通连接于选择栅极线SGD。
在图30的例中，选择栅极线SGD0包含有在X方向上延伸的选择栅极线SGD0_1～SGD0_5、及连接选择栅极线SGD0_1～SGD0_5的一端的选择栅极线SGD0_6。例如，在串单元SU0中，在选择栅极线SGD0_1与选择栅极线SGD0_2之间设置着存储器柱MP1的2个选择晶体管ST1。在选择栅极线SGD0_2与选择栅极线SGD0_3之间设置着存储器柱MP3的2个选择晶体管ST1。在选择栅极线SGD0_3与选择栅极线SGD0_4之间设置着存储器柱MP2的2个选择晶体管ST1。在选择栅极线SGD0_4与选择栅极线SGD0_5之间设置着存储器柱MP4的2个选择晶体管ST1。其它串单元SU也一样。
在2条选择栅极线SGD之间，设置着在X方向上延伸的狭缝SHE。狭缝SHE针对各串单元SU将选择栅极线SGD分离。
在设置在1个存储器柱MP上的2个选择晶体管ST1上，形成着1个接触插塞CP1。也就是说，2个选择晶体管ST1共通连接于1个接触插塞CP1。在接触插塞CP1上形成着接触插塞CP2。接触插塞CP2将在Y方向上延伸的多条位线BL的任一条与接触插塞CP1连接。也就是说，设置在1个存储器柱MP上的2个选择晶体管ST1经由接触插塞CP1及CP2并联连接于1条位线BL。例如，存储器柱MP1～MP4分别连接于不同的位线BL。在1条位线BL共通连接各串单元SU的1个存储器柱MP。
5.2存储胞阵列的截面构成
接下来，使用图31对存储胞阵列10的截面构成的一例进行说明。图31是沿着图30的D1-D2线的截面图。
如图31所示，在存储器柱MP的上方形成着在X方向上延伸的2个配线层35。例如，Y方向上的配线层35的中心位置与存储器柱MP的中心位置不同。在Y方向上，存储器柱MP的中心位置在2个配线层35之间。换句话说，在Y方向上的半导体层29的2个上端的上方分别形成配线层35。
在存储器柱MP与配线层35之间设置着半导体层33及绝缘层34。更具体来说，在存储器柱MP上方的沟槽TR的侧面及底面积层着半导体层33及绝缘层34。在除设置着半导体层33及绝缘层34的区域以外的沟槽TR的侧面及底面、以及在Y方向上相邻的2个沟槽TR的上表面之间的区域，形成着绝缘层36。
半导体层33及绝缘层34与第1实施方式同样地具有沿着配线层35的底面及侧面的曲柄形状。由1个半导体层33、1个绝缘层34及1个配线层35构成1个选择晶体管ST1。因此，在1个存储器柱MP上设置2个选择晶体管ST1。
在存储器柱MP上，在2个半导体层33之上形成1个导电体37。也就是说，2个选择晶体管ST1并联连接。
在2个串单元SU之间，以将配线层35在Y方向上分离成2个的方式设置着作为狭缝SHE发挥功能的绝缘层45。Z方向上的狭缝SHE的底部的高度位置比配线层35的底部低，且比作为字线WL7发挥功能的最上层的配线层24的上表面的高度位置高。绝缘层45例如使用SiO2。
5.3选择晶体管ST1及选择栅极线SGD的配置
接下来，使用图32对本实施方式的选择晶体管ST1及选择栅极线SGD的配置进行说明。图32是表示存储器柱MP的上部、选择晶体管ST1、选择栅极线SGD、接触插塞CP1及CP2、以及位线BL的配置的立体图。此外，在图32的例中，为简化说明而省略了绝缘层的一部分。另外，选择晶体管ST1被简化。
如图32所示，以通过存储器柱MP的一部分区域的上方的方式，分别设置着在X方向上延伸的2个配线层35。在存储器柱MP上，分别设置着与2个配线层35分别相接的2个绝缘层34、及与2个绝缘层34分别相接的2个半导体层33。另外，在2个半导体层33之上，设置着底面与2个半导体层33相接的导电体37。在导电体37上设置着导电体38。进而，在导电体38上设置着配线层39。
5.4存储胞阵列的制造方法
使用图33～图41对本实施方式的存储胞阵列10的制造方法进行说明。图33～图41分别表示制造步骤中的存储胞阵列10的平面及沿着B1-B2线的截面(B1-B2截面)。
如图33所示，与第1实施方式的图6～图8同样地形成存储器柱MP及沟槽TR。在沟槽TR的底部，露出呈2列错位配置的各存储器柱MP的上表面的一部分。
如图34所示，依序积层半导体层33、绝缘层34及绝缘层41。
如图35所示，例如，通过RIE去除形成在最上层的绝缘层25之上及沟槽TR底部的半导体层33、绝缘层34及绝缘层41。此时，沟槽TR侧面的半导体层33、绝缘层34及绝缘层41未被去除而残留。
如图36所示，与第2实施方式的图17同样地形成使用抗蚀剂42的线图案。此时，抗蚀剂42在存储器柱MP的上方覆盖形成在沟槽TR侧面的半导体层33、绝缘层34及绝缘层41。
如图37所示，例如，通过CDE去除未被抗蚀剂42覆盖的区域的绝缘层34及绝缘层41。
如图38所示，在去除抗蚀剂42之后，将半导体层33氧化，形成绝缘层36。此时，在表面由绝缘层34及41覆盖的区域，半导体层33未被氧化。此外，表面由绝缘层34及绝缘层41覆盖的半导体层33的端部区域也可以被氧化。
其次，例如，通过湿式蚀刻去除绝缘层41。
如图39所示，与第1实施方式的图11同样地，在形成配线层35之后，形成绝缘层25。
如图40所示，对狭缝SHE进行加工，通过绝缘层45埋入狭缝SHE。
如图41所示，与第1实施方式的图12及图13同样地，在通过替换形成配线层24之后，形成底面与半导体层33相接的导电体37。
其次，在形成绝缘层25之后，形成导电体38及配线层39。
5.5本实施方式的效果
只要为本实施方式的构成，便可获得与第1实施方式相同的效果。
进而，只要为本实施方式的构成，便可在1个存储器柱MP上设置2个选择晶体管ST1。进而，可将2个选择晶体管ST1并联连接。由此，可抑制选择晶体管ST1的通道电阻的增加，从而可降低流通于存储器柱MP的通道区域的胞电流Icell的降低。由此，可抑制半导体存储装置的读出性能的降低，从而可提高可靠性。
6.变化例等
所述实施方式的半导体存储装置包含：多个第1配线层(WL)，在第1方向(Z方向)上积层；第1存储器柱(MP)，包含有在多个第1配线层的内部沿着第1方向延伸的第1半导体层(29)；第2配线层(35)，配置在第1半导体层的上端的上方；第2半导体层(33)，具有配置在第1半导体层与第2配线层之间的第1部分(33a)及在第1半导体层的上方延伸的第2部分(33b)；以及第1绝缘层(34)，配置在第1部分与第2配线层之间及第2部分与第2配线层之间。
通过应用所述实施方式，可提供一种能够抑制芯片面积增加的半导体存储装置。
此外，实施方式并不限定于所述说明的方式，能够进行各种变化。
另外，所述实施方式中所谓的“连接”也包含中间介存有例如晶体管或电阻等其它部件而间接连接的状态。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出，并不意图限定发明的范围。这些新颖的实施方式能够以其它各种方式加以实施，并且能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 半导体存储装置
2 存储器控制器
10 存储胞阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20 半导体基板
21、23、25、32、34、36、41、43、45 绝缘层
22、24、35、39 配线层
26 阻挡绝缘膜
27 电荷储存层
28 隧道绝缘膜
29、33 半导体层
30 核心层
31 盖层
37、38 导电体
40 牺牲层
42 抗蚀剂

Claims (9)

1.一种半导体存储装置，具备：
多个第1配线层，在第1方向上积层；
第1存储器柱，包含有在所述多个第1配线层的内部沿着所述第1方向延伸的第1半导体层；
第2配线层，配置在所述第1半导体层的上端的上方
第2半导体层，具有配置在所述第1半导体层与所述第2配线层之间的第1部分、及与所述第1部分相接且在所述第1半导体层的上方沿所述第1方向延伸的第2部分；以及
第1绝缘层，配置在所述第1部分与所述第2配线层之间、以及所述第2部分与所述第2配线层之间。
2.根据权利要求1所述的半导体存储装置，其中
所述第2半导体层还具有：第3部分，与所述第2部分相接且沿与所述第1方向交叉的第2方向延伸；
所述第2部分是：一端与所述第1部分相接，另一端与所述第3部分相接。
3.根据权利要求1或2所述的半导体存储装置，其还具备行解码器模块，
所述行解码器模块连接有所述多个第1配线层及所述第2配线层。
4.根据权利要求1或2所述的半导体存储装置，其中
所述第1存储器柱包含电荷储存层。
5.根据权利要求1或2所述的半导体存储装置，其还具备：
第2存储器柱，包含有在所述多个第1配线层的内部沿着所述第1方向延伸的第3半导体层；
第3配线层，配置在所述第3半导体层的上端的上方；
第4半导体层，具有配置在所述第3半导体层与所述第3配线层之间的第3部分、及在所述第3半导体层的上方延伸的第4部分；以及
第2绝缘层，配置在所述第3部分与所述第3配线层之间、以及所述第4部分与所述第3配线层之间。
6.根据权利要求5所述的半导体存储装置，其还具备第1导电体，
所述第1导电体连接于所述第2半导体层及所述第4半导体层。
7.根据权利要求1或2所述的半导体存储装置，其还具备：
第4配线层，与所述第2配线层相邻配置，且配置在所述第1半导体层的上端的上方；
第5半导体层，具有配置在所述第1半导体层与所述第4配线层之间的第5部分、及在所述第1半导体层的上方延伸的第6部分；
第3绝缘层，配置在所述第5部分与所述第4配线层之间、以及所述第6部分与所述第4配线层之间；以及
第2导电体，连接于所述第2半导体层及所述第5半导体层。
8.一种半导体存储装置的制造方法，具备如下步骤：
形成存储器柱，所述存储器柱包含有在第1方向上延伸的第1半导体层；
在所述存储器柱上形成第1绝缘层；
对所述第1绝缘层进行加工，形成在与所述第1方向交叉的第2方向上延伸且所述存储器柱的上部露出的槽图案；
在露出的所述第1半导体层上形成第2半导体层；
在所述第2半导体层上形成第2绝缘层；
去除所述第2绝缘层的一部分而露出所述第2半导体层的一部分，并将露出的所述第2半导体层的一部分氧化；以及
在所述槽图案内形成配线层；且
未被氧化的所述第2半导体层具有：配置在所述第1半导体层与所述配线层之间的第1部分、及与所述第1部分相接且在所述第1半导体层的上方沿所述第1方向延伸的第2部分。
9.根据权利要求8所述的半导体存储装置的制造方法，其中
所述第2绝缘层配置在所述第1部分与所述配线层之间、以及所述第2部分与所述配线层之间。
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