CN113632230B - 半导体存储装置及半导体存储装置的制造方法 - Google Patents
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Abstract
实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。本发明能抑制存储单元阵列的制造负荷增加。一实施方式的半导体存储装置具备位线、电容器、串联连接于所述位线与所述电容器之间的第1存储单元晶体管及第2存储单元晶体管。
Description
技术领域
实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。
背景技术
作为能非易失地存储数据的半导体存储装置，已知有NAND(Not And，与非)闪速存储器。该NAND闪速存储器的存储结构内例如配置有存储单元群(NAND串)，该存储单元群包含与要被读出数据的位线串联连接的多个存储单元。
背景技术文献
专利文献
专利文献1：美国专利第7372730号说明书
发明内容
[发明要解决的问题]
抑制存储单元阵列的制造负荷增加。
[解决问题的技术手段]
实施方式的半导体存储装置具备第1位线、电容器、串联连接于所述第1位线与所述电容器之间的第1存储单元晶体管及第2存储单元晶体管。
附图说明
图1是用来对包含实施方式的半导体存储装置的存储系统的构成进行说明的框图。
图2是用来对实施方式的半导体存储装置的存储单元阵列的构成进行说明的电路图。
图3是用来对实施方式的半导体存储装置的存储单元阵列的平面布局进行说明的俯视图。
图4是沿着图3的IV-IV线的存储单元阵列的剖视图。
图5是沿着图4的V-V线的存储单元晶体管的剖视图。
图6是沿着图4的VI-VI线的电容器的剖视图。
图7(A)、(B)是沿着图3的VII-VII线的存储单元阵列的剖视图。
图8是用来对实施方式的半导体存储装置的感测放大器模块的构成进行说明的电路图。
图9是用来对实施方式的半导体存储装置中的读出动作进行说明的时序图。
图10(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图11(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图12(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图13(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图14(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图15(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图16(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图17(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图18(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图19(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图20(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图21(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图22(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图23(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
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图25(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图26(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图27(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图28(A)、(B)是用来对实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
具体实施方式
下面，参照附图对实施方式进行说明。各实施方式例示了用来将发明的技术思想具体化的装置及方法。附图是示意性或概念性图，各附图的尺寸及比例等未必与实物相同。本发明的技术思想并不由构成要素的形状、结构、配置等来特定。
另外，在以下说明中，对于具有大致相同的功能及构成的构成要素，会标注含文字或数字的相同参照符号。此外，要将被标注相同参照符号且具有相同构成的要素彼此区分开来的情况下，有时会在该参照符号的末尾进而标注文字或数字。
1.实施方式
对实施方式的半导体存储装置进行说明。
1.1构成
首先，对实施方式的半导体存储装置的构成进行说明。
1.1.1半导体存储装置
图1是用来对包含实施方式的半导体存储装置的存储系统的构成进行说明的框图。半导体存储装置1是能非易失地存储数据的NAND型闪速存储器，由外部的存储控制器2来控制。半导体存储装置1与存储控制器2之间的通信例如支持NAND接口标准。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能非易失地存储数据的多个存储单元的集合，例如用作数据的删除单位。另外，存储单元阵列10中设置有多个位线及多个字线。各存储单元例如与1个位线及1个字线相关联。关于存储单元阵列10的详细构成，将在下文加以叙述。
指令寄存器11保存半导体存储装置1从存储控制器2接收到的指令CMD。指令CMD例如包括使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储装置1从存储控制器2接收到的地址信息ADD。地址信息ADD例如包括块地址BA、页地址PA及列地址CA。例如，块地址BA、页地址PA及列地址CA分别用于块BLK、字线及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11中保存的指令CMD，控制驱动器模块14、行解码器模块15及感测放大器模块16等，而执行读出动作、写入动作、删除动作等。
驱动器模块14产生读出动作、写入动作、删除动作等中要使用的电压。而且，驱动器模块14例如会基于地址寄存器12中保存的页地址PA，将所产生的电压施加于与被选择字线对应的信号线。
行解码器模块15基于地址寄存器12中保存的块地址BA，选择对应的存储单元阵列10内的1个块BLK。而且，行解码器模块15例如会向被选择的块BLK内的被选择字线传输施加至与被选择字线对应的信号线的电压。
感测放大器模块16在写入动作中，根据从存储控制器2接收到的写入数据DAT，对各位线施加所期望的电压。另外，感测放大器模块16在读出动作中，基于位线的电压，对存储单元中存储的数据进行判定，并将判定结果作为读出数据DAT传输至存储控制器2。
以上所说明的半导体存储装置1及存储控制器2也可组合起来而构成为1个半导体装置。作为这种半导体装置，例如可例举SDTM卡等存储卡、或SSD(solid state drive，固态驱动器)等。
1.1.2存储单元阵列的电路构成
图2是用来对实施方式的半导体存储装置的存储单元阵列的构成进行说明的电路图。图2中示出了存储单元阵列10所包含的多个块BLK中的1个块BLK。
如图2所示，块BLK例如包含4个串单元SU0～SU3。各串单元SU包含与位线BL1、BL2、…、BL(2m－1)及BL(2m)(m为1以上的整数)分别相关联的多个NAND串NS。在以下说明中，位线BL(2k－1)及BL(2k)(1≦k≦m)分别也称为位线BLko、BLke，根据需要将彼此加以区分。另外，位线BL1o～BLmo在不要特意区分的情况下也称为位线BLo，位线BL1e～BLme在不要特意区分的情况下也称为位线BLe。
各NAND串NS例如包含存储单元晶体管MT0～MT15、选择晶体管ST及电容器CAP。存储单元晶体管MT包含控制栅极及电荷储存膜，非易失地保存数据。选择晶体管ST用来在实施各种动作时选择串单元SU。电容器CAP将向NAND串NS内流通的电流阻断，例如在读出动作中与位线BL之间分享电荷。
在各NAND串NS中，存储单元晶体管MT0～MT15串联连接。选择晶体管ST的漏极连接于相关联的位线BL，选择晶体管ST的源极连接于串联连接的存储单元晶体管MT0～MT15的第1端。电容器CAP的第1端连接于串联连接的存储单元晶体管MT0～MT15的第2端。电容器CAP的第2端连接于源极线SL。源极线SL例如可构成为，通过连接于未图示的源极线驱动器而能被控制为指定电压(例如，接地电压)。另外，源极线SL也可不受源极线驱动器等的电压控制而成为浮动状态。
在同一个块BLK中，存储单元晶体管MT0～MT15的控制栅极分别共通连接于字线WL0～WL15。串单元SU0～SU3内的选择晶体管ST的栅极分别共通连接于选择栅极线SGD0～SGD3。
在以上所说明的存储单元阵列10的电路构成中，位线BL被各串单元SU中分配了同一个列地址的NAND串NS所共有。源极线SL例如在多个块BLK之间共有。
1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组CU。例如，包含各自存储1比特数据的存储单元晶体管MT的单元组CU的存储容量被定义为“1页数据”。单元组CU根据存储单元晶体管MT所存储的数据的比特数，可具有2页数据以上的存储容量。
此外，本实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT及选择晶体管ST的个数可设计为任意个数。各块BLK所包含的串单元SU的个数可设计为任意个数。
1.1.3存储单元阵列的结构
其次，对实施方式的半导体存储装置的存储单元阵列的结构的一个例子进行说明。
此外，下文所参照的附图中，X轴与字线WL的延伸方向对应，Y轴与位线BL的延伸方向对应，Z轴与相对于供形成半导体存储装置1的半导体衬底的表面铅直的方向对应。在俯视图中，适当标附了影线以使图简明易懂。俯视图中标附的影线未必与被标附了影线的构成要素的原材料或特性有关。在剖视图中，适当省略了绝缘层(层间绝缘膜)、配线、接点等构成要素以使图简明易懂。
图3是用来对实施方式的半导体存储装置的存储单元阵列的平面布局进行说明的俯视图。图3中示出了包含与某块BLK内的串单元SU0～SU3对应的结构体的区域的一部分，以此作为一个例子。
如图3所示，存储单元阵列10例如包含狭缝SLT及SHE、存储柱MP、接点CP(CPo及CPe)、以及位线BL(BLo及BLe)。
多个狭缝SLT分别沿X方向延伸，并沿Y方向排列。多个狭缝SHE分别沿X方向延伸，并沿Y方向排列于相邻的狭缝SLT之间。狭缝SLT的宽度例如大于狭缝SHE的宽度。狭缝SLT及SHE各自包含绝缘体。狭缝SLT例如将与字线WL对应的配线层、及与选择栅极线SGD对应的配线层各自分断。狭缝SHE将与选择栅极线SGD对应的配线层分断。
被狭缝SLT及SHE划分出来的区域与1个串单元SU对应。具体来说，例如Y方向上相邻的狭缝SLT之间设置有串单元SU0～SU3。而且，被排列于狭缝SLT之间的3个狭缝SHE划分出来的4个区域分别与串单元SU0～SU3对应。另外，多个存储柱MP例如沿着Y方向呈16列错位状配置在相邻的狭缝SLT之间的区域。在图3的例子中，多个存储柱MP是沿着Y方向呈4列错位状配置在1个串单元SU内的。存储单元阵列10是例如在Y方向上重复配置相同的布局。
多个位线BL分别沿Y方向延伸，并沿着X方向呈位线BLo与位线BLe交替排列状。1个位线BLe与1个位线BLo所构成的组是以俯视下在每个串单元SU中都与共通的2个存储柱MP重叠的方式配置。位线BLo在每个串单元SU中都经由接点CPo与俯视下重叠的2个存储柱MP的其中一个连接。位线BLe在每个串单元SU中都经由接点CPe与俯视下重叠的2个存储柱MP中的另一个连接。存储柱MP内构成的导电路径经由接点CP与对应的位线BL电连接。
此外，以上所说明的存储单元阵列10的平面布局终究只是一个例子，存储单元阵列10的平面布局并不限定于此。例如，配置在相邻的狭缝SLT之间的狭缝SHE的个数可设计为任意个数。相邻的狭缝SLT之间的串单元SU的个数基于狭缝SHE的个数而变化。存储柱MP的个数及配置可设计为任意个数及配置。与各存储柱MP重叠的位线BL的个数可设计为任意个数。
图4是沿着图3的IV-IV线的剖视图，示出了存储单元阵列10的截面结构的一个例子。如图4所示，存储单元阵列10在半导体衬底20的上方，包含导电体层21～25。
具体来说，在半导体衬底20的上方，设置有绝缘体层(未图示)与导电体层21交替积层而成的积层体。例如，多个导电体层21从半导体衬底20侧起依次用作字线WL0～WL7。
在最上层的导电体层21的上方，设置有绝缘体层(未图示)与导电体层22交替积层而成的积层体。例如，多个导电体层22从半导体衬底20侧起依次用作字线WL8～WL15。
最上层的导电体层21与最下层的导电体层22在Z方向上的间隔可比相邻的2个导电体层21之间、及相邻的2个导电体层22之间的Z方向上的间隔大。换句话来说，最上层的导电体层21与最下层的导电体层22之间的绝缘体层比起相邻的2个导电体层21之间的绝缘体层、及相邻的2个导电体层22之间的绝缘体层来说，在Z方向上较厚。
在最上层的导电体层22的上方，隔着绝缘体层(未图示)设置有导电体层23。导电体层23用作选择栅极线SGD。
导电体层21～23形成为例如沿着XY平面铺展开来的板状，且包含钨(W)。
在导电体层23的上方，隔着绝缘体层(未图示)设置有导电体层25。例如，导电体层25沿Y方向延伸，并沿X方向呈线状排列有多个，各自用作位线BL。导电体层25例如包含铜(Cu)。
存储柱MP沿Z方向延伸设置，穿过导电体层21～23，底部到达比半导体衬底20的上表面靠下方的位置。存储柱MP包含下部柱LMP、形成在下部柱LMP的上方的上部柱UMP、将下部柱LMP与上部柱UMP之间连接的接头部JT、及形成在半导体衬底20内且与下部柱LMP连接的下端部BTM。
接头部JT形成在存储柱MP中最上层的导电体层21与最下层的导电体层22之间的部分。下部柱LMP的上端在比最上层的导电体层21的上表面靠上方的位置，与接头部JT的下端接触，上部柱UMP的下端在比最下层的导电体层22的下表面靠下方的位置，与接头部JT的上端接触。接头部JT例如可具有直径比下部柱LMP中的直径的最大值、及上部柱UMP中的直径的最大值还大的部分。
下端部BTM的底面及侧面被形成在半导体衬底20内的n+型杂质扩散区域35覆盖。下端部BTM的上端到达半导体衬底20的上表面，与下部柱LMP的下端接触。下端部BTM的上端的直径例如大于下部柱LMP的下端的直径。
存储柱MP例如包含核心部件30、半导体膜31、积层膜32、n+型杂质扩散区域33、绝缘膜34、n+型杂质扩散区域35及半导体部36。核心部件30、半导体膜31及积层膜32各自以连续膜状形成在下端部BTM、下部柱LMP、接头部JT及上部柱UMP内。绝缘膜34以连续膜状形成在下端部BTM内。
具体来说，核心部件30设置在存储柱MP的大致中心，沿着Z轴延伸。核心部件30的上端例如位于比导电体层23靠上方的位置，下端例如位于最下层的导电体层21的下方。核心部件30例如包含氧化硅(SiO2)等绝缘体。
半导体膜31覆盖核心部件30的底面及侧面。半导体膜31的下端位于比半导体衬底20的上表面靠下方的位置，半导体膜31的上端位于导电体层23的上层。半导体膜31包含：在下部柱LMP、接头部JT及上部柱UMP中，沿着Z轴包围核心部件30的侧面而形成的圆筒状部分；及在下端部BTM中，形成在n+型杂质扩散区域33与n+型杂质扩散区域35之间的圆筒状部分。半导体膜31例如包含多晶硅。
积层膜32覆盖半导体膜31的底面及侧面。关于积层膜32的详细构成，将在下文加以叙述。
绝缘膜34在下端部BTM中，覆盖积层膜32的底面及侧面，且例如包含氧化硅。积层膜32及绝缘膜34在下端部BTM中，设置在半导体膜31与n+型杂质扩散区域33之间、及半导体膜31与n+型杂质扩散区域35之间。
n+型杂质扩散区域33及35例如为包含磷(P)等n型杂质的半导体，且设置在半导体衬底20与绝缘膜34之间。
n+型杂质扩散区域35包含：部分35A，位于比半导体膜31的下端靠上方的位置；及部分35B，位于比半导体膜31的下端靠下方的位置。n+型杂质扩散区域35的部分35A设置在比n+型杂质扩散区域33距存储柱MP的中心远的位置。
n+型杂质扩散区域33位于比半导体膜31的下端靠上方的位置，且设置在存储柱MP的大致中心。另外，n+型杂质扩散区域33与n+型杂质扩散区域35的部分35B接触，且设置在与部分35A分开的位置。
半导体部36覆盖核心部件30的上表面，且与核心部件30的上方的半导体膜31的内壁部分接触。半导体部36例如呈圆柱状，到达上部柱UMP的上端。
在存储柱MP内的半导体膜31、及半导体部36的上表面，设置有作为柱状的接点CP发挥功能的导电体层24。导电体层24例如包含钨(W)。图4的剖视图中示出了与2个存储柱MP中的1个存储柱MP对应的接点CP。未图示出接点CP的剩下1个存储柱MP在图4的纸面纵深侧或近前侧的截面中设置有接点CP。各接点CP的上表面与对应的1个导电体层25(位线BL)接触并电连接。
绝缘体层37例如沿着XZ平面形成为板状，作为沿着Y轴将导电体层21～23分断的狭缝SLT发挥功能。通过绝缘体层37，例如在每个块BLK中导电体层21～23都被分断。绝缘体层37的上端位于导电体层23与导电体层25之间，绝缘体层37的下端例如位于最下层的导电体层21的下方。绝缘体层37例如包含氧化硅(SiO2)等绝缘体。
绝缘体层38例如沿着XZ平面形成为板状，作为沿着Y方向将导电体层23分断的狭缝SHE发挥功能。通过绝缘体层38，例如在每个串单元SU中导电体层23都被分断。绝缘体层38的上端位于导电体层23与导电体层25之间，绝缘体层38的下端例如位于导电体层23与最上层的导电体层22之间。绝缘体层38例如包含氧化硅(SiO2)等绝缘体。
其次，使用图5作为参照，对下部柱LMP及上部柱UMP的沿着XY平面的截面结构进行说明。
图5是沿着图4的V-V线的剖视图，示出了下部柱LMP的截面结构的一个例子。此外，上部柱UMP的截面结构与下部柱LMP的截面结构相同，因此省略说明。
如图5所示，在下部柱LMP的中心部设置有核心部件30，半导体膜31包围核心部件30的侧面，积层膜32包围半导体膜31的侧面。积层膜32例如包含隧道绝缘膜32a、电荷储存膜32b及阻挡绝缘膜32c。
隧道绝缘膜32a包围半导体膜31的侧面，电荷储存膜32b包围隧道绝缘膜32a的侧面，阻挡绝缘膜32c包围电荷储存膜32b的侧面。导电体层21包围阻挡绝缘膜32c的侧面。隧道绝缘膜32a及阻挡绝缘膜32c各自例如包含氧化硅，电荷储存膜32b例如包含氮化硅(SiN)。
通过如上构成，下部柱LMP中与导电体层21交叉的部分能作为存储单元晶体管MT0～MT7发挥功能。另外，上部柱UMP中也同样地，上部柱UMP中与导电体层22交叉的部分能作为存储单元晶体管MT8～MT15发挥功能，与导电体层23交叉的部分能作为选择晶体管ST发挥功能。也就是说，半导体膜31在下部柱LMP及上部柱UMP中，用作存储单元晶体管MT及选择晶体管ST各自的通道。
其次，参照图6，对下端部BTM的沿着XY平面的截面结构进行说明。
图6是沿着图4的VI-VI线的剖视图，示出了下端部BTM的截面结构的一个例子。
如图6所示，在下端部BTM的中心部设置有n+型杂质扩散区域33。在n+型杂质扩散区域33的周围形成有包围n+型杂质扩散区域33的积层膜，该积层膜从下端部BTM的中心部朝向外侧依次为绝缘膜34、阻挡绝缘膜32c、电荷储存膜32b、隧道绝缘膜32a、半导体膜31、隧道绝缘膜32a、电荷储存膜32b、阻挡绝缘膜32c及绝缘膜34。
n+型杂质扩散区域35包围相当于该积层膜外周的绝缘膜34的侧面。半导体衬底20包围n+型杂质扩散区域35的侧面。
通过如上构成，下端部BTM内的n+型杂质扩散区域35能作为电容器CAP发挥功能。具体来说，半导体膜31中n+型杂质扩散区域33与n+型杂质扩散区域35之间的部分被用作相当于电容器CAP的第1端的电极。n+型杂质扩散区域33及35被用作相当于电容器CAP的第2端的电极。积层膜32及绝缘膜34被用作位于电容器CAP的2个电极之间的介电体。
其次，参照图7，对位线BLo及接点CPo的构成、以及位线BLe及接点CPe的结构进行说明。
图7左部所示的图7(A)是沿着图3的VIIA-VIIA线的存储单元阵列10的剖视图，包含接点CPo及位线BLo的XZ截面。图7右部所示的图7(B)是沿着图3的VIIB-VIIB线的存储单元阵列10的剖视图，包含接点CPe及位线BLe的XZ截面。
如图7(A)所示，作为接点CPo发挥功能的导电体层24o例如与对应的存储柱MP的上表面中以存储柱MP的中心轴为基准位于纸面左侧的部分接触。作为位线BLo发挥功能的导电体层25o设置在导电体层24o的上表面上，并沿Y方向延伸。另一方面，如图7(B)所示，作为接点CPe发挥功能的导电体层24e与对应的存储柱MP的上表面中以存储柱MP的中心轴为基准位于纸面右侧的部分接触。作为位线BLe发挥功能的导电体层25e设置在导电体层24e的上表面上，并沿Y方向延伸。因此，在图7(A)的存储柱MP及图7(B)的存储柱MP沿Y方向排列的情况下，也能避免导电体层24o与导电体层24e干涉。
另外，导电体层24o与导电体层24e是以互不相同的高度设置的。在图7的例子中，导电体层24o的沿着Z轴的长度大于导电体层24e的沿着Z轴的长度。由此，能根据导电体层24o与导电体层24e的长度差，拉开导电体层25o与导电体层25e之间的距离。因此，和导电体层24o的沿着Z轴的长度与导电体层24e的沿着Z轴的长度相等的情况相比，能缩小导电体层25o与导电体层25e之间产生的寄生电容的值。
此外，以上所说明的存储单元阵列10的结构终究只是一个例子，存储单元阵列10也可具有其它结构。例如，导电体层23及24的个数要基于字线WL的个数来设计。对于选择栅极线SGD，也可各分配设置在多层的多个导电体层23。存储柱MP与导电体层25之间也可经由2个以上接点而电连接，还可经由其它配线而电连接。狭缝SLT内也可通过多种绝缘体来构成。
1.1.4感测放大器模块的构成
其次，参照图8所示的电路图，对实施方式的半导体存储装置的感测放大器模块的构成进行说明。图8中示出了图2所示的存储单元阵列10内的某块BLK的串单元SU0、及经由位线BL1o～BLme连接于该串单元SU0的感测放大器模块16。
如图8所示，感测放大器模块16包含选择器模块161、均衡器模块162及放大器模块163。选择器模块161、均衡器模块162及放大器模块163各自包含与1个位线BLo及1个位线BLe所构成的组对应的m个子模块。也就是说，选择器模块161包含m个选择器子模块SEL(SEL1～SELm)。均衡器模块162包含m个均衡器子模块EQ(EQ1～EQm)。放大器模块163包含m个放大器子模块SA(SA1～SAm)。
3个模块各自的子模块构成相同。因此，在以下说明中，会对与位线BL1o及BL1e所构成的组对应的选择器子模块SEL1、均衡器子模块EQ1及放大器子模块SA1的构成进行说明。
选择器子模块SEL1包含晶体管Tr1及Tr2。晶体管Tr1及Tr2例如为n型晶体管。
晶体管Tr1包含连接于节点N1o的第1端、连接于节点N2o的第2端、及被供给信号BSELo的栅极。晶体管Tr2包含连接于节点N1e的第1端、连接于节点N2e的第2端、及被供给信号BSELe的栅极。
均衡器子模块EQ1包含晶体管Tr3、Tr4及Tr5。晶体管Tr3～Tr5例如为n型晶体管。
晶体管Tr3包含连接于节点N2o的第1端、被供给电压VDD/2的第2端、及被供给信号EQL的栅极。晶体管Tr4包含连接于节点N2e的第1端、被供给电压VDD/2的第2端、及被供给信号EQL的栅极。晶体管Tr5包含连接于节点N2o的第1端、连接于节点N2e的第2端、及被供给信号EQL的栅极。电压VDD为电源电压。
放大器子模块SA1包含晶体管Tr6、Tr7、Tr8及Tr9。晶体管Tr6及Tr7例如为n型晶体管，晶体管Tr8及Tr9例如为p型晶体管。
晶体管Tr6包含连接于节点N2o的第1端、被供给信号SAN的第2端、及连接于节点N2e的栅极。晶体管Tr7包含连接于节点N2e的第1端、被供给信号SAN的第2端、及连接于节点N2o的栅极。
晶体管Tr8包含连接于节点N2o的第1端、被供给信号SAP的第2端、及连接于节点N2e的栅极。晶体管Tr9包含连接于节点N2e的第1端、被供给信号SAP的第2端、及连接于节点N2o的栅极。关于信号SAP及SAN，例如可供给彼此反转的信号。
通过如上构成，能通过下述读出动作而经由对应的位线BL从存储单元阵列10读出数据。
1.2读出动作
其次，参照图9所示的时序图，对实施方式的半导体存储装置中的读出动作进行说明。图9中示出了从连接于位线BLo的存储单元晶体管MTo、及连接于位线BLe的存储单元晶体管MTe以互不相同的期间读出数据的情况，以此作为一个例子。
如图9所示，截至时刻t1之前，对位线BLe供给电压VSS，对位线BLo供给电压VDD。电压VSS为接地电压，例如低于电压VDD及VDD/2。
在时刻t1，开始读出期间Tr_o的预充电动作。具体来说，例如，供给电压VDD/2作为信号SAP及SAN，由此晶体管Tr6～Tr9成为非活性状态。另外，信号BSELe、BSELo及EQL从“L”电平变成“H”电平。随之，选择器子模块SEL1～SELm各自的晶体管Tr1及Tr2、以及均衡器子模块EQ1～EQm各自的晶体管Tr3～Tr5成为接通状态，位线BLo的节点N1o及N2o、以及位线BLe的节点N1e及N2e被供给电压VDD/2。由此，N1o及节点N2o、以及N1e及N2e的电压变得相等。
在时刻t2，开始读出期间Tr_o的感测动作。具体来说，例如，信号EQL从“H”电平变成“L”电平，并且信号BSELe从“H”电平变成“L”电平。随之，均衡器子模块EQ1～EQm各自的晶体管Tr3～Tr5成为断开状态，并且选择器子模块SEL1～SELm各自的晶体管Tr2成为断开状态。由此，位线BLe的节点N2e相对于节点N2o及N1e成为浮动状态。
另外，行解码器模块15对连接有读出对象的存储单元晶体管MT(选择晶体管MT)的选择字线WL供给电压VCGR，并且对连接有非读出对象的其它存储单元晶体管MT(非选择晶体管MT)的非选择字线WL供给电压VREAD。电压VCGR是要与选择晶体管MTo的阈值电压加以比较的电压。在选择晶体管MT的阈值电压高于电压VCGR的情况下，选择晶体管MTo成为断开状态，在选择晶体管MT的阈值电压低于电压VCGR的情况下，选择晶体管MTo成为接通状态。电压VREAD是无论存储单元晶体管MT的阈值电压如何都会使该存储单元晶体管MT成为接通状态的电压，高于电压VCGR。
由此，包含选择晶体管MTo的NAND串NS在该选择晶体管MTo为接通状态的情况下，将位线BLo与电容器CAP之间电连接，在该选择晶体管MTo为断开状态的情况下，使位线BLo与电容器CAP之间电绝缘。
此外，在时刻t2，供给电压VDD作为信号SAP，并且供给电压VSS作为信号SAN。由此，晶体管Tr6～Tr9成为活性状态。在位线BLo与电容器CAP电连接的情况下，位线BLo根据与电容器CAP之间的电容的大小关系，例如电压下降。随之，晶体管Tr9成为更强的接通状态，节点N2e的电压上升而接近于电压VDD。随着节点N2e的电压上升，晶体管Tr6成为更强的接通状态，节点N2o的电压下降而接近于电压VSS。由此，放大器子模块SA能将成对的位线BLo与位线BLe之间的电位差放大至电压VDD左右。
另一方面，在位线BLo与电容器CAP电绝缘的情况下，位线BLo的电压几乎不变。因此，放大器子模块SA不会放大成对的位线BLo与位线BLe之间的电位差。
感测放大器模块16例如利用未图示的比较电路，来比较成对的位线BLo与位线BLe的电压，对它们是否达到指定的电位差以上进行判定。由此，能读出选择晶体管MTo中存储的数据。
在时刻t3，信号BSELo从“H”电平变成“L”电平，位线BLo的节点N2o及位线BLe的节点N2e的电压分别被重设为电压VDD及VSS。
至此，读出期间Tr_o结束。
继而，在时刻t4，开始读出期间Tr_e的预充电动作。本动作与在时刻t2进行的读出期间Tr_e的预充电动作相同，因此省略说明。
在时刻t5，开始读出期间Tr_e的感测动作。具体来说，例如，信号EQL从“H”电平变成“L”电平，并且信号BSELo从“H”电平变成“L”电平。随之，均衡器子模块EQ1～EQm各自的晶体管Tr3～Tr5成为断开状态，并且选择器子模块SEL1～SELm各自的晶体管Tr1成为断开状态。由此，位线BLo的节点N2o相对于节点N2e及N1o成为浮动状态。
另外，行解码器模块15对连接有选择晶体管MT的选择字线WL供给电压VCGR，并且对连接有非选择晶体管MT的非选择字线WL供给电压VREAD。
由此，包含选择晶体管MTe的NAND串NS在该选择晶体管MTe为接通状态的情况下，将位线BLe与电容器CAP之间电连接，在该选择晶体管MTe为断开状态的情况下，使位线BLe与电容器CAP之间电绝缘。
在位线BLe与电容器CAP电连接的情况下，位线BLe根据与电容器CAP之间的电容的大小关系，例如电压下降。随之，晶体管Tr8成为更强的接通状态，节点N2o的电压上升而接近于电压VDD。随着节点N2o的电压上升，晶体管Tr7成为更强的接通状态，节点N2e的电压下降而接近于电压VSS。由此，放大器子模块SA能将成对的位线BLo与位线BLe之间的电位差放大至电压VDD左右。
另一方面，在位线BLe与电容器CAP电绝缘的情况下，位线BLe的电压几乎不变。因此，放大器子模块SA不会放大成对的位线BLo与位线BLe之间的电位差。
感测放大器模块16例如利用所述未图示的比较电路，来比较成对的位线BLo与位线BLe的电压，对它们是否达到指定的电位差以上进行判定。由此，能读出选择晶体管MTe中存储的数据。
在时刻t6，信号BSELe从“H”电平变成“L”电平，位线BLo的节点N2o及位线BLe的节点N2e的电压分别被重设为电压VDD及VSS。
至此，读出期间Tr_e结束。
由此，针对1个单元组CU的读出动作结束。
此外，读出期间Tr_o及Tr_e的顺序任意，并不限于图9的例子，也可相反。
1.3制造方法
其次，对有关实施方式的半导体存储装置的从NAND串NS的形成至位线BL的形成这一系列制造步骤的一个例子进行说明。图10～图28分别表示实施方式的半导体存储装置的制造步骤中包含与存储单元阵列对应的结构体的截面结构的一个例子。图10～图28中示出了与图7对应的部分。
首先，如图10所示，在半导体衬底20的供形成存储柱MP的预定区域，形成与下端部BTM对应的洞H1。具体来说，首先，通过光刻等，形成与下端部BTM对应的区域开口的掩模。然后，使用所形成的掩模进行各向异性蚀刻，由此形成洞H1。本步骤中的各向异性蚀刻例如为RIE(Reactive Ion Etching，反应性离子蚀刻)。
接着，如图11所示，在半导体衬底20的上表面设置牺牲材41。牺牲材41例如包含氮化硅。牺牲材41可将洞H1完全掩埋也可不完全掩埋。
接着，如图12所示，对设置在洞H1内的牺牲材41中供形成n+型杂质扩散区域33的预定区域进行蚀刻。由此，在供形成n+型杂质扩散区域33的预定区域中，半导体衬底20露出。本步骤中的各向异性蚀刻例如为RIE。
接着，如图13所示，在牺牲材41及露出的半导体衬底20的上表面上设置半导体膜42，将洞H1掩埋。半导体膜42例如包含非晶硅。
接着，如图14所示，回蚀半导体膜42，使牺牲材41露出，并且使半导体膜42在每个存储柱MP中都被分断。由此，在洞H1内的中央部分形成圆柱状的半导体膜42。
接着，如图15所示，例如通过湿式蚀刻，选择性地去除牺牲材41。
接着，如图16所示，向洞H1的侧面及底面离子注入磷(P)等n型杂质。由此，半导体衬底20中包含洞H1的侧面及底面的部分、及半导体膜42分别成为n+型杂质扩散区域35及33。从而，形成相当于电容器CAP的第2端的电极。
接着，如图17所示，对洞H1内进行氧化处理，形成绝缘膜34。由此，洞H1内被包含氧化硅的绝缘体覆盖。
接着，如图18所示，遍及整面地设置牺牲材43，将洞H1再次掩埋。之后，通过回蚀处理，将牺牲材43中设置在半导体衬底20的上表面的部分去除。由此，半导体衬底20的上表面露出，并且牺牲材43在每个存储柱MP中都被分断。
接着，如图19所示，在半导体衬底20及牺牲材43的上表面上，多次交替积层绝缘体层51及牺牲材52。然后，在最上层的绝缘体层51上，进而积层比绝缘体层51厚的绝缘体层53。绝缘体层51及53例如包含氧化硅，牺牲材52例如包含氮化硅。
接着，如图20所示，形成与下部柱LMP对应的洞H2。具体来说，首先，通过光刻等，形成与洞H2对应的区域开口的掩模。然后，使用所形成的掩模进行各向异性蚀刻，由此形成洞H2。
本步骤中所形成的洞H2要贯通绝缘体层53、及牺牲材52与绝缘体层51的积层体，到达牺牲材43内。本步骤中的各向异性蚀刻例如为RIE。
接着，如图21所示，在绝缘体层53的上表面上及洞H2内设置牺牲材44，将洞H2掩埋。牺牲材44例如包含非晶硅。之后，通过回蚀处理，将牺牲材44中比绝缘体层53的上表面靠上方的部分、及洞H2内的与绝缘体层53位于同一层的部分去除。然后，通过将绝缘体层53细化，而从洞H2的内部蚀刻绝缘体层53。由此，洞H2内的与绝缘体层53位于同一层的部分的直径扩大，形成与接头部JT对应的空间。向该空间中再次埋入牺牲材44。
接着，如图22所示，在绝缘体层53及牺牲材44的上表面上，多次交替积层牺牲材54及绝缘体层55。牺牲材54例如包含氮化硅，绝缘体层55例如包含氧化硅。
接着，如图23所示，形成与存储柱MP对应的洞H3。具体来说，首先，通过光刻等，形成与洞H3对应的区域开口的掩模。然后，使用所形成的掩模进行各向异性蚀刻，而对牺牲材54及绝缘体层55的积层体中与上部柱UMP对应的部分加以蚀刻。由此，牺牲材44露出。
继而，例如，通过能选择性地蚀刻硅的湿式蚀刻等，选择性地蚀刻牺牲材44及43。由此，形成洞H3。此外，会通过去除牺牲材43使绝缘膜34露出，但绝缘膜34相对于所述牺牲材44及43的选择性蚀刻处理的选择比较小。因此，绝缘膜34能作为针对该蚀刻处理的蚀刻终止膜发挥功能，从而能抑制n+型杂质扩散区域33及35、以及半导体衬底20通过该蚀刻处理受到蚀刻。
接着，如图24所示，在洞H3内依次设置阻挡绝缘膜32c、电荷储存膜32b及隧道绝缘膜32a，形成积层膜32。继而，在洞H3内设置半导体膜31。半导体膜31是在洞H3内的n+型杂质扩散区域33与最下层的绝缘体层51之间的空间被堵塞前，超过指定厚度地成膜于下端部BTM的积层膜32上的。由此，半导体膜31能作为相当于电容器CAP的第1端的电极发挥功能。
接着，如图25所示，在洞H3内设置核心部件30，将洞H3掩埋。将设置在洞H3内的核心部件30中与最上层的绝缘体层55位于同一层的部分的一部分去除，并在该空间埋入半导体部36。之后，将最上层的绝缘体层55的上层残存的积层膜32、半导体膜31及半导体部36去除。由此，形成存储柱MP。
接着，如图26所示，将牺牲材52置换成导电体层21，并且将牺牲材54置换成导电体层22及23。具体来说，在与狭缝SLT对应的区域形成洞(未图示)。该洞的下端例如要到达比最下层的牺牲材52靠下方的位置。由此，该洞内露出牺牲材52及54。继而，经由该洞，通过能选择性地去除牺牲材52及54的湿式蚀刻等，将牺牲材52及54去除。然后，在将牺牲材52及54去除所得的空间内，经由该洞设置导电体层21～23。设置导电体层21～23后，在形成于与狭缝SLT对应的区域的洞内设置绝缘体层57，形成狭缝SLT。
继而，在与狭缝SHE对应的区域形成洞(未图示)。该洞的下端例如要贯通导电体层23，位于比最上层的导电体层22靠上方的位置。在形成于与狭缝SHE对应的区域的洞内设置绝缘体层58，形成狭缝SHE。
接着，如图27所示，形成接点CPe及位线BLe。具体来说，在存储柱MP上形成绝缘体层56后，通过对该绝缘体层56进行各向异性蚀刻，而形成与接点CPe对应的洞。由此，与接点CPe对应的存储柱MP的半导体部36露出。然后，在该洞内埋入导电体层24e，而形成接点CPe。
继而，在绝缘体层56及导电体层24e上形成绝缘体层57后，对该绝缘体层57进行各向异性蚀刻，由此形成与位线BLe对应的沿着Y轴延伸的沟槽。从而，共通连接于位线BLe的沿着Y轴排列的多个导电体层24e露出。然后，向该沟槽中埋入导电体层25e，形成位线BLe。
接着，如图28所示，形成接点CPo及位线BLo。具体来说，在绝缘体层57及导电体层25e上形成绝缘体层58后，对该绝缘体层58进行各向异性蚀刻，由此形成与接点CPo对应的洞。从而，与接点CPo对应的存储柱MP的半导体部36露出。然后，向该洞内埋入导电体层24o，形成接点CPo。
继而，在绝缘体层58及导电体层24o上形成绝缘体层59后，对该绝缘体层59进行各向异性蚀刻，由此形成与位线BLo对应的沿着Y轴延伸的沟槽。从而，共通连接于位线BLo的沿着Y轴排列的多个导电体层24o露出。然后，向该沟槽中埋入导电体层25o，形成位线BLo。
至此，从NAND串NS的形成至位线BL的形成这一系列制造步骤结束。
1.4本实施方式的效果
要形成被构成为能与源极线SL电连接的NAND串NS的情况下，会执行使存储柱MP内的半导体膜31与源极线SL之间导通的步骤。具体来说，形成贯通牺牲材52及54而到达源极线SL的洞，并在该洞内形成积层膜32。之后，为了使后续形成的半导体膜31与源极线SL导通，将形成在该洞的底面或底面附近的侧面的积层膜32去除。然而，随着牺牲材52与54的积层数的增加，用来从牺牲材52及54的上方靠近源极线SL的洞会变得非常深。因此，将该洞的底面附近的积层膜32去除的步骤的难度有可能变高。从而，存储单元阵列10的制造步骤的负荷有可能变大。
根据实施方式，源极线SL与NAND串NS经由电容器CAP电绝缘。由此，无需使存储柱MP内的半导体膜31与源极线SL之间导通的步骤，从而能抑制存储单元阵列10的制造步骤所承担的负荷增加。
具体来说，作为电容器CAP的源极线SL侧的电极发挥功能的n+型杂质扩散区域33及35在积层牺牲材52及54前，便预先形成在半导体衬底20内。作为存储单元晶体管MT的电荷储存膜32b发挥功能并且还作为电容器CAP的介电体发挥功能的积层膜32以连续膜状形成。作为存储单元晶体管MT的通道发挥功能并且还作为电容器CAP的位线BL侧的电极发挥功能的半导体膜31以连续膜状形成。因此，关于电容器CAP，以将3个膜积层的步骤即可实现形成源极线SL侧的电极的步骤、形成介电体的步骤、及形成位线BL侧的电极的步骤。由此，无需将形成在洞H3内的积层膜32的底面附近的部分去除的步骤，从而能抑制存储单元阵列10的制造步骤所承担的负荷增加。
此外，根据所述构成，NAND串NS无需切换连接于选择栅极线SGS的选择晶体管的接通状态与断开状态，始终电绝缘于源极线SL。因此，在读出动作中，无论选择晶体管MT是否成为接通状态，NAND串NS中都不流通电流。
根据实施方式，在读出动作中，感测放大器模块16通过感测位线BL的电压而读出数据。具体来说，感测放大器模块16均衡位线BLo及BLe的电压。之后，感测放大器模块16使位线BLo及BLe的其中一个与NAND串NS导通，并且使另一个成为浮动状态。由此，在选择晶体管MT为接通状态的情况下，根据位线BL与电容器CAP之间的电容的大小关系，与NAND串NS导通的位线BL的节点N2的电压会下降。另一方面，在选择晶体管MT为断开状态的情况下，与NAND串NS导通的位线BL的节点N2的电压几乎不变。感测放大器模块16通过感测该节点N2的电压变化的不同，能读出选择晶体管MTo中存储的数据。
此外，为了在所述读出动作中以良好精度感测位线BLo的电压变化，电容器CAP的电容较理想为位线BL的电容的10％左右或以上。也就是说，较理想为尽可能地使电容器CAP的电容增大，尽可能地使位线BL的电容减小。
根据实施方式，n+型杂质扩散区域35具有：部分35A，位于比半导体膜31的下端靠上方的位置；及部分35B，位于比半导体膜31的下端靠下方的位置。另外，n+型杂质扩散区域33位于比半导体膜31的下端靠上方的位置，设置于与部分35B接触且与部分35A相互分开的位置。由此，下端部BTM中的半导体膜31呈圆筒形状，能使该圆筒的内侧面、底面及外侧面作为电容器CAP的电极发挥功能。因此，能增加电极的面积，从而能增加电容器CAP的电容。
另外，根据实施方式，彼此相邻的位线BLo及BLe以互不相同的高度设置。由此，能减少位线BLo与BLe之间的寄生电容，从而能减少位线BL的电容。
2.其它
此外，在所述实施方式中，对感测放大器模块16具有在1个位线BLo及1个位线BLe所构成的组中共有的子模块的情况进行了说明，但并不限于此。例如，感测放大器模块16也可在所有位线BL中都分别具有子模块。该情况下，实施读出动作时，无需将读出期间分成2段，而能对所有位线BL同时感测电压。
另外，在所述实施方式中，对电容器CAP形成在半导体衬底20内的情况进行了说明，但并不限于此。例如，电容器CAP也可设置在另行形成于半导体衬底20与导电体层21之间的半导体层(未图示)内。该情况下，该半导体层与半导体衬底20之间也可设置行解码器模块15或感测放大器模块16等周边电路。
另外，在所述实施方式中，对本发明应用于在半导体衬底20的上方NAND串NS沿着Z方向延伸的3维积层型半导体存储装置10的情况进行了说明，但并不限于此。例如，也可将本发明应用于NAND串NS在XY平面内延伸的2维积层型半导体存储装置10。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子而提出的，并非想要限定发明的范围。这些实施方式可采用其它各种方式来实施，在不脱离发明主旨的范围内，可进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨中，同样包含在权利要求书所记载的发明及其等同的范围内。
Claims (18)
1.一种半导体存储装置，包含：
第1位线；
第1电容器；
第1选择晶体管及第1存储单元晶体管，串联连接于所述第1位线与所述第1电容器之间；
第2电容器；
第2选择晶体管及第2存储单元晶体管，串联连接于所述第1位线与所述第2电容器之间；
第1选择栅极线，连接于所述第1选择晶体管的栅极；
第2选择栅极线，连接于所述第2选择晶体管的栅极；以及
第1字线，连接于所述第1存储单元晶体管的栅极及所述第2存储单元晶体管的栅极。
2.根据权利要求1所述的半导体存储装置，
还包含第3存储单元晶体管；且
所述第1存储单元晶体管及所述第3存储单元晶体管串联连接于所述第1选择晶体管与所述第1电容器之间。
3.根据权利要求1所述的半导体存储装置，其中
所述第1电容器包含被构成为电连接于所述第1位线的第1端、及浮动状态的第2端。
4.根据权利要求1所述的半导体存储装置，其中
所述第1电容器包含被构成为电连接于所述第1位线的第1端、及接地的第2端。
5.根据权利要求1所述的半导体存储装置，其中
所述半导体存储装置包含第1存储器串及第2存储器串；且
所述第1存储器串包含所述第1电容器、所述第1选择晶体管及所述第1存储单元晶体管；
所述第2存储器串包含所述第2电容器、所述第2选择晶体管及所述第2存储单元晶体管；
所述第1存储器串及所述第2存储器串共通电连接于所述第1位线。
6.根据权利要求1所述的半导体存储装置，包含：
第2位线，与所述第1位线不同；
第1存储器串，与所述第1位线电连接；以及
第2存储器串，与所述第2位线电连接；且
所述第1存储器串包含所述第1电容器、所述第1选择晶体管及所述第1存储单元晶体管；
所述第2存储器串包含第3电容器、第3选择晶体管及第4存储单元晶体管；
所述第3选择晶体管及所述第4存储单元晶体管，串联连接于所述第2位线与所述第3电容器之间。
7.一种半导体存储装置，包含：
半导体层；
多个第1导电体层，设置在所述半导体层的上方，在第1方向积层；
半导体膜，在第1方向贯通所述多个第1导电体层内，且一个端部包含在所述半导体层内；及
积层膜，包含电荷储存膜，且配置在所述半导体层与所述半导体膜之间、及所述多个第1导电体层与所述半导体膜之间；且
所述半导体膜不与所述半导体层直接相接，所述半导体层中面向所述半导体膜的端部的部分仅经由所述积层膜与所述半导体膜相接。
8.根据权利要求7所述的半导体存储装置，其中
所述半导体层包含：
第1部分，位于比所述电荷储存膜的下端靠下方的位置；及
第2部分及第3部分，各自在比所述电荷储存膜的下端靠上方的位置与所述第1部分接触，且相互分开。
9.根据权利要求8所述的半导体存储装置，其中
所述电荷储存膜包含：
第1部分，位于所述半导体层的所述第1部分与所述半导体膜之间；
第2部分，位于所述半导体层的所述第2部分与所述半导体膜之间；及
第3部分，位于所述半导体层的所述第3部分与所述半导体膜之间。
10.根据权利要求7所述的半导体存储装置，其中
所述半导体层为衬底。
11.根据权利要求7所述的半导体存储装置，其中
所述电荷储存膜遍及所述半导体层与所述半导体膜之间、及所述多个第1导电体层与所述半导体膜之间，为连续膜。
12.根据权利要求7所述的半导体存储装置，其中
所述半导体膜遍及所述半导体层内、及所述多个第1导电体层内，为连续膜。
13.根据权利要求7所述的半导体存储装置，其中
所述积层膜包含配置在所述半导体层与所述电荷储存膜之间的氧化膜。
14.根据权利要求7所述的半导体存储装置，其中
所述半导体层中与所述积层膜接触的部分包含n型杂质。
15.根据权利要求7所述的半导体存储装置，包含：
第1结构体及第2结构体，各自包含所述半导体膜及所述积层膜；
第1接点，设置在所述第1结构体的上表面上，沿着所述第1方向延伸；
第2导电体层，设置在所述第1接点的上表面上，沿着第2方向延伸；
第2接点，设置在所述第2结构体的上表面上，沿着所述第1方向延伸；及
第3导电体层，设置在所述第2接点的上表面上，沿着所述第2方向延伸；且
所述第2导电体层及所述第3导电体层沿着所述第1方向彼此配置在不同的位置。
16.一种半导体存储装置的制造方法，包括：
在半导体衬底形成第1洞，并在所述第1洞内与所述第1洞的侧面分开的位置形成第1半导体膜；
在形成有所述第1半导体膜的所述第1洞内，依次形成绝缘膜及第1牺牲材；
在所述半导体衬底及所述第1牺牲材的上方，形成沿着第1方向积层的多个第2牺牲材；
形成贯通所述多个第2牺牲材而到达所述第1牺牲材的第2洞，并将所述第1牺牲材去除；
在已被去除所述第1牺牲材的所述第2洞内，依次形成电荷储存膜及第2半导体膜；及
将所述多个第2牺牲材分别置换成导电体层。
17.根据权利要求16所述的制造方法，其中
形成所述绝缘膜的步骤包含将所述半导体衬底氧化的过程。
18.根据权利要求16所述的制造方法，
还包括形成所述第1半导体膜后且形成所述绝缘膜前，在所述第1洞内形成扩散区域的步骤。
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|---|---|---|---|---|
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| WO2023105763A1 (ja) * | 2021-12-10 | 2023-06-15 | キオクシア株式会社 | メモリデバイス |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0963283A (ja) * | 1995-08-28 | 1997-03-07 | Sony Corp | 半導体不揮発性メモリ素子およびその使用方法 |
| WO2004047115A1 (en) * | 2002-11-20 | 2004-06-03 | Infineon Technologies Ag | 2t2c signal margin test mode using a defined charge exchange between bl and /bl |
| CN104916314A (zh) * | 2014-03-12 | 2015-09-16 | 株式会社东芝 | 非挥发性半导体存储装置 |
| CN109979507A (zh) * | 2017-12-27 | 2019-07-05 | 东芝存储器株式会社 | 半导体存储装置 |
| CN110416220A (zh) * | 2018-04-27 | 2019-11-05 | 东芝存储器株式会社 | 半导体存储装置 |
| CN110707094A (zh) * | 2018-07-09 | 2020-01-17 | 东芝存储器株式会社 | 半导体存储器及其制造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353657A (ja) * | 2004-06-08 | 2005-12-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2010106922A1 (ja) * | 2009-03-19 | 2010-09-23 | 株式会社 東芝 | 半導体装置及びその製造方法 |
| US9780104B2 (en) * | 2015-09-10 | 2017-10-03 | Toshiba Memory Corporation | Semiconductor memory device and method of manufacturing the same |
| JP2018049673A (ja) * | 2016-09-20 | 2018-03-29 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP2018157106A (ja) * | 2017-03-17 | 2018-10-04 | 東芝メモリ株式会社 | 記憶装置および容量素子 |
| KR20180126914A (ko) * | 2017-05-19 | 2018-11-28 | 에스케이하이닉스 주식회사 | 캐패시터를 구비하는 반도체 메모리 장치 |
| JP2019145191A (ja) * | 2018-02-23 | 2019-08-29 | 東芝メモリ株式会社 | 半導体記憶装置及び半導体記憶装置の制御方法 |
| KR102614728B1 (ko) * | 2018-04-04 | 2023-12-19 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| JP2019200826A (ja) * | 2018-05-14 | 2019-11-21 | 東芝メモリ株式会社 | 半導体記憶装置 |
| JP2019212350A (ja) * | 2018-06-01 | 2019-12-12 | 東芝メモリ株式会社 | 半導体メモリ |
| JP2020009509A (ja) * | 2018-07-03 | 2020-01-16 | キオクシア株式会社 | 半導体記憶装置 |
| JP2020013889A (ja) * | 2018-07-18 | 2020-01-23 | キオクシア株式会社 | 半導体記憶装置 |
| US10629675B1 (en) * | 2018-12-05 | 2020-04-21 | Sandisk Technologies Llc | Three-dimensional memory device containing capacitor pillars and methods of making the same |
| JP2020102290A (ja) * | 2018-12-21 | 2020-07-02 | キオクシア株式会社 | 半導体記憶装置 |
| CN109979509B (zh) * | 2019-03-29 | 2020-05-08 | 长江存储科技有限责任公司 | 一种三维存储器及其编程操作方法 |
| JP2020178010A (ja) * | 2019-04-17 | 2020-10-29 | キオクシア株式会社 | 半導体記憶装置 |
| US11342006B2 (en) * | 2019-10-28 | 2022-05-24 | Sandisk Technologies Llc | Buried source line structure for boosting read scheme |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0963283A (ja) * | 1995-08-28 | 1997-03-07 | Sony Corp | 半導体不揮発性メモリ素子およびその使用方法 |
| WO2004047115A1 (en) * | 2002-11-20 | 2004-06-03 | Infineon Technologies Ag | 2t2c signal margin test mode using a defined charge exchange between bl and /bl |
| CN104916314A (zh) * | 2014-03-12 | 2015-09-16 | 株式会社东芝 | 非挥发性半导体存储装置 |
| CN109979507A (zh) * | 2017-12-27 | 2019-07-05 | 东芝存储器株式会社 | 半导体存储装置 |
| CN110416220A (zh) * | 2018-04-27 | 2019-11-05 | 东芝存储器株式会社 | 半导体存储装置 |
| CN110707094A (zh) * | 2018-07-09 | 2020-01-17 | 东芝存储器株式会社 | 半导体存储器及其制造方法 |
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