CN112420726B

CN112420726B - 半导体存储装置

Info

Publication number: CN112420726B
Application number: CN202010759915.6A
Authority: CN
Inventors: 泽部亮介; 内山泰宏; 糸川宽志
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2019-08-22
Filing date: 2020-07-31
Publication date: 2024-03-19
Anticipated expiration: 2040-07-31
Also published as: CN112420726A; US20210057446A1; JP2021034522A; TWI793430B; TW202109846A; US11581329B2

Abstract

实施方式改善半导体存储装置中的存储单元晶体管的电特性。实施方式的半导体存储装置包含半导体、第1绝缘体、第2绝缘体、第1导电体、第4绝缘体、及第5绝缘体。第1绝缘体与半导体相邻，第2绝缘体与第1绝缘体相邻。第3绝缘体设置在第1导电体之上。第4绝缘体设置在第2绝缘体与第1导电体之间。第5绝缘体设置在第2绝缘体与第3绝缘体之间，具有与第4绝缘体的氧浓度不同的氧浓度。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2019-152282号(申请日：2019年8月22日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

已知能够非易失地存储数据的NAND(Not And，与非)型闪速存储器。

发明内容

实施方式提供一种能够改善存储单元晶体管的电特性的半导体存储装置。

实施方式的半导体存储装置包含半导体、第1绝缘体、第2绝缘体、第1导电体、第4绝缘体、及第5绝缘体。第1绝缘体与半导体相邻，第2绝缘体与第1绝缘体相邻。第3绝缘体设置在第1导电体之上。第4绝缘体设置在第2绝缘体与第1导电体之间。第5绝缘体设置在第2绝缘体与第3绝缘体之间，具有与第4绝缘体的氧浓度不同的氧浓度。

附图说明

图1是表示第1实施方式的半导体存储装置的构成例的框图。

图2是表示第1实施方式的半导体存储装置所具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的半导体存储装置所具备的存储单元阵列的平面布局的一例的俯视图。

图4是表示第1实施方式的半导体存储装置所具备的存储单元阵列的截面构造的一例的沿着图3的IV-IV线的剖视图。

图5是图4的一部分的放大图。

图6～12是表示第1实施方式的半导体存储装置的制造中途的截面构造的一例的存储单元阵列的剖视图。

图13是图12的一部分的放大图。

图14是表示参考例的半导体存储装置中的耦合电容的一例的存储单元阵列的剖视图。

图15是表示图5中的耦合电容的一例的存储单元阵列的剖视图。

图16是表示变化例的半导体存储装置所具备的存储单元阵列的截面构造的一例的剖视图。

图17是图16的一部分的放大图。

具体实施方式

以下，参照附图记载实施方式。各实施方式例示了用来使发明的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必限定为与实物相同。关于某实施方式的所有记载只要未明示地或自明地排除，则也适用于其它实施方式的记载。本发明的技术思想并不由构成要素的形状、构造、配置等特定。

此外，在以下的记载中，对具有大致相同的功能及构成的构成要素标注相同的符号。构成参照符号的文字之后的数字由包含相同字符的参照符号来参照，且为了将具有相同构成的要素彼此加以区分而使用。在无须将由包含相同字符的参照符号所示的要素相互区分的情况下，这些要素分别由仅包含字符的参照符号来参照。

[1]第1实施方式

[1.1.]构成(构造)

以下，对实施方式的半导体存储装置1进行说明。

[1.1.1.]半导体存储装置的构成

图1表示了第1实施方式的半导体存储装置1的构成例。半导体存储装置1为能够非易失地存储数据的NAND型闪速存储器。半导体存储装置1由外部的存储器控制器2来控制。

如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、及感测放大器模块16。

存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK包含能够非易失地存储数据的多个存储单元晶体管MT(未图示)的集合，例如用作数据的删除单位。在存储单元阵列10连接着未图示的源极线SL、字线WL、及位线BL等。各存储单元晶体管例如与1条位线BL及1条字线WL建立关联。关于存储单元阵列10的详细构成将在下文叙述。

指令寄存器11保存半导体存储装置1从存储器控制器2接收的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。

地址寄存器12保存半导体存储装置1从存储器控制器2接收的地址信息ADD。地址信息ADD例如包含区块地址BAd、页地址PAd、及列地址CAd。例如，区块地址BAd、页地址PAd、及列地址CAd分别用于选择区块BLK、字线WL、及位线BL。

定序器13对半导体存储装置1整体的动作进行控制。例如，定序器13基于保存在指令寄存器11的指令CMD对驱动器模块14、行解码器模块15、及感测放大器模块16等进行控制，执行读出动作、写入动作、删除动作等。

驱动器模块14产生读出动作、写入动作、删除动作等所使用的电压，并供给至行解码器模块15。驱动器模块14例如基于保存在地址寄存器12的页地址PAd，对与所选择字线对应的信号线施加已产生的电压。

行解码器模块15基于保存在地址寄存器12的区块地址BAd，选择所对应的存储单元阵列10内的1个区块BLK。然后，行解码器模块15例如将施加至与所选择字线WL对应的信号线的电压传送至所选择区块BLK内的所选择字线WL。

感测放大器模块16在写入动作中，将根据从存储器控制器2接收的写入数据DAT所规定的电压施加给各位线BL。另外，感测放大器模块16在读出动作中，基于位线BL的电压判定存储在存储单元晶体管MT的数据，将判定结果作为读出数据DAT传送至存储器控制器2。

以上所说明的半导体存储装置1及存储器控制器2也可通过它们的组合而构成1个半导体装置。作为此种半导体装置，例如可列举像SD(Secure Digital，安全数字)^TM卡一样的存储卡或SSD(solid state drive，固态驱动器)等。

[1.1.2.]存储单元阵列的电路构成

图2是针对第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成的一例，抽出存储单元阵列10中所包含的多个区块BLK中的1个区块BLK来进行表示。例如，其它区块BLK也全部由图2所示的要素及连接构成。存储单元阵列10内的区块BLK数量、1个区块BLK内的串组件SU数量能够设定为任意数量。以下的记载基于1个区块BLK包含4个串组件SU0～SU3的示例。

各串组件SU为与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS的集合。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷蓄积层，且非易失地保存数据。选择晶体管ST1及ST2分别用于选择各种动作时的串组件SU。

在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于相关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的组的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的组的另一端。选择晶体管ST2的源极连接于源极线SL。

在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。串组件SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。

各串组件SU的1个NAND串NS连接于1条位线BL。源极线SL例如在多个区块BLK间共有。

在1个串组件SU内连接于共通字线WL的多个存储单元晶体管MT的集合例如称为单元组件CU。例如，将包含分别存储1比特数据的存储单元晶体管MT的单元组件CU的存储容量定义为“1页数据”。单元组件CU根据存储单元晶体管MT所存储的数据的比特数，可具有2页数据以上的存储容量。

此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设计为任意个数。

[1.1.3.]存储单元阵列的平面构造

以下，对实施方式中的存储单元阵列10的构造的一例进行说明。

此外，以下所参照的附图中，Y方向与位线BL的延伸方向对应，X方向与字线WL的延伸方向对应，Z方向与相对于形成着半导体存储装置1的半导体衬底20(未图示)的表面的铅直方向对应。在俯视图中，为了容易观察图而适当附加有影线。附加在俯视图上的影线未必与附加有影线的构成要素的素材或特性相关。在剖视图中，为了容易观察图而将绝缘层(层间绝缘膜)、配线、接点等构成要素适当省略。

图3是第1实施方式的半导体存储装置1所具备的存储单元阵列10的平面布局的一例，且抽出包含作为串组件SU0～SU3发挥功能的构造体的区域进行表示。如图3所示，存储单元阵列10例如包含狭缝SLT、存储器柱MP、接点MPC、及位线BL。

多个狭缝SLT分别在X方向延伸，且排列在Y方向。狭缝SLT包含绝缘体。狭缝SLT例如将作为字线WL发挥功能的配线层、作为选择栅极线SGD发挥功能的配线层、及作为选择栅极线SGS发挥功能的配线层分别分断。

由狭缝SLT隔开的区域作为1个串组件SU发挥功能。具体来说，例如在Y方向相邻的串组件SU0与SU1之间、SU1与SU2之间、以及SU2与SU3之间分别配置狭缝SLT。在存储单元阵列10，例如将与图3所示的布局相同的布局在Y方向重复配置。

多个存储器柱MP例如在作为串组件SU发挥功能的区域中，例如呈4列错位状配置。此外，相邻狭缝SLT间的存储器柱MP的个数及配置并不限定于此，可适当变更。各存储器柱MP例如作为1个NAND串NS发挥功能。

多条位线BL分别在Y方向延伸，且排列在X方向。各位线BL针对每个串组件SU以至少与1个存储器柱MP重叠的方式配置。例如，各存储器柱MP与2条位线BL重叠。在与存储器柱MP重叠的多条位线BL中的1条位线BL与该存储器柱MP之间，设置接点MPC。各存储器柱MP经由接点MPC而与1条位线BL电连接。在1条位线BL，在由狭缝SLT隔开的各个区域中，连接着1个接点MPC。此外，与各存储器柱MP重叠的位线BL的条数可设计为任意条数。

[1.1.4.]存储单元阵列的截面构造

图4是沿着图3的IV-IV线的剖视图，表示了第1实施方式的半导体存储装置1所具备的存储单元阵列10中的截面构造的一例。如图4所示，存储单元阵列10例如包含导电体层21～23、25、及26、存储器柱MP、接点MPC、以及狭缝SLT。导电体层21～23、25、及26设置在半导体衬底20的上方。以下，对存储单元阵列10的截面构造进行说明。

在半导体衬底20的上方，介隔绝缘体层设置着导电体层21。虽然省略了图示，但是在半导体衬底20与导电体层21之间的绝缘体层，例如设置着感测放大器模块16等电路。导电体层21例如形成为沿着XY平面扩展的板状，且用作源极线SL。导电体层21例如包含硅(Si)。

在导电体层21的上方，介隔绝缘体层设置着导电体层22。导电体层22例如形成为沿着XY平面扩展的板状，且用作选择栅极线SGS。导电体层22例如包含钨(W)。

在导电体层22的上方，绝缘体层与导电体层23交替地积层。导电体层23例如形成为沿着XY平面扩展的板状。例如，所积层的多个导电体层23从半导体衬底20侧起依次分别用作字线WL0～WL7。导电体层23例如包含钨。

在最上层的导电体层23的上方，介隔绝缘体层设置着导电体层25。导电体层25例如形成为沿着XY平面扩展的板状，且用作选择栅极线SGD。导电体层25例如包含钨。

在导电体层25的上方，介隔绝缘体层设置着导电体层26。导电体层26例如形成为沿着Y方向延伸的线状，且用作位线BL。在未图示的区域中多个导电体层26沿着X方向排列。导电体层26例如包含铜(Cu)。

存储器柱MP沿着Z方向延伸，且贯通导电体层22、23、及25，在底部与导电体层21接触。

另外，各个存储器柱MP例如包含芯部件30、半导体层31、隧道绝缘膜32、绝缘膜33、阻挡绝缘膜37、34及36、以及半导体层35。

具体来说，芯部件30沿着Z方向延伸而设置，且设置在存储器柱MP的中央部。例如，芯部件30的上端包含于比设置着导电体层25的层靠上层，芯部件30的下端包含于设置着导电体层21的层内。芯部件30例如包含氧化硅(SiO₂)等绝缘体。

半导体层31例如具有覆盖芯部件30的侧面及底面的部分、及在芯部件30的底面下方在Z方向延伸的柱状部。例如，半导体层31的柱状部的底面与导电体层21接触。半导体层31例如包含硅。

隧道绝缘膜32将半导体层31的柱状部的侧面的一部分除外地覆盖半导体层31的侧面及底面。隧道绝缘膜32例如包含氧化硅。绝缘膜33覆盖隧道绝缘膜32的侧面及底面。绝缘膜33例如包含氮化硅(SiN)。阻挡绝缘膜37覆盖绝缘膜33的侧面及底面。阻挡绝缘膜37例如包含氧化硅。

阻挡绝缘膜34覆盖阻挡绝缘膜37的底面及侧面中的不与导电体层22、23、及25相邻的部分。阻挡绝缘膜36形成在阻挡绝缘膜37的侧面与导电体层22、23、及25之间。换句话说，阻挡绝缘膜34与阻挡绝缘膜36在阻挡绝缘膜37的侧面上朝向Z方向交替地形成。

阻挡绝缘膜36包含具有比阻挡绝缘膜34高的介电常数的材料。阻挡绝缘膜36例如包含通过阻挡绝缘膜34的材料的氧化以具有比阻挡绝缘膜34的材料高的介电常数的方式变化的材料。具体来说，阻挡绝缘膜34包含某第1元素(第1材料)的氮化物，阻挡绝缘膜36包含第1元素的氧化物。更具体来说，阻挡绝缘膜34包含氮化铝、氮化铪、或氮化锆，阻挡绝缘膜36例如包含氧化铝、氧化铪、或氧化锆。

半导体层35包含于比导电体层25靠上层，例如在侧面与半导体层31的内壁相接，在底面与芯部件30的上表面相接。半导体层35与半导体层31电连接。半导体层35例如包含与半导体层31相同的材料。

在存储器柱MP内的半导体层31及半导体层35的上表面设置着柱状的接点MPC。在图示的区域，显示了与2根存储器柱MP中1根存储器柱MP连接的接点MPC。在该区域中未连接着接点MPC的存储器柱MP，在未图示的区域中连接着接点MPC。在接点MPC的上表面，有1个导电体层26，也就是1条位线BL与之接触。

狭缝SLT例如形成为沿着XZ平面扩展的板状，且将导电体层22、23、及25分断。狭缝SLT的上端包含于导电体层25与导电体层26之间的层。狭缝SLT的下端例如包含于设置着导电体层21的层。狭缝SLT例如包含氧化硅等绝缘体。

在以上所说明的存储器柱MP的构造中，存储器柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。存储器柱MP与导电体层23交叉的各个部分作为存储单元晶体管MT发挥功能。存储器柱MP与导电体层25交叉的部分作为选择晶体管ST1发挥功能。

也就是说，半导体层31用作存储单元晶体管MT以及选择晶体管ST1及ST2各自的通道。绝缘膜33用作存储单元晶体管MT的电荷蓄积层。由此，各个存储器柱MP可作为1个NAND串NS发挥功能。

图5是将图4的一部分放大的图。使用图5，对阻挡绝缘膜34及36的构造进行进一步说明。阻挡绝缘膜36例如形成在导电体层22、23、及25与阻挡绝缘膜37之间，但也可以形成在与绝缘体层41相接的部分。也就是说，阻挡绝缘膜36的上端及下端也可以形成在该阻挡绝缘膜36的上方及(或)下方的绝缘体层41与阻挡绝缘膜37之间。另外，阻挡绝缘膜36也可以与阻挡绝缘膜34相比较厚地形成。在图5中，表示了阻挡绝缘膜36比阻挡绝缘膜34厚的示例。然而，阻挡绝缘膜36也可以具有与阻挡绝缘膜34实质上相同的厚度。

[1.2.]制造方法

以下，对与第1实施方式的半导体存储装置1中的存储单元阵列10内的积层配线构造的形成相关的一系列制造工序的一例进行说明。图6～图13分别表示了第1实施方式的半导体存储装置1的制造中途的截面构造的一例，表示了与图4相同的截面。

首先，如图6所示，积层牺牲部件53。牺牲部件53形成在预定区域，该预定区域形成着作为字线WL或选择栅极线SGD发挥功能的导电体层22。具体来说，首先，在半导体衬底20上，依次积层绝缘体层50、导电体层21、绝缘体层51、及导电体层22。然后，在导电体层22上交替积层绝缘体层41及牺牲部件53，在最上层的牺牲部件53上形成绝缘体层54。

各绝缘体层51、41及54例如包含氧化硅。例如，形成着牺牲部件53的层数与所积层的字线WL的条数相等。牺牲部件53例如包含氮化硅。

接下来，如图7所示，形成存储器孔MH。具体来说，首先，利用光刻法等，形成供形成存储器孔MH的预定区域开口的掩模。然后，利用使用所形成的掩模的各向异性蚀刻，形成存储器孔MH。

本工序中所形成的存储器孔MH分别贯通绝缘体层51、41及54、牺牲部件53、以及导电体层22，存储器孔MH的底部例如在导电体层21内停止。本工序中的各向异性蚀刻例如为RIE(Reactive Ion Etching，反应式离子蚀刻)。

接下来，如图8所示，形成存储器孔MH内的积层构造。具体来说，在存储器孔MH的侧面及底面，依次形成阻挡绝缘膜34及37、绝缘膜33、以及隧道绝缘膜32。

然后，将存储器孔MH底部的阻挡绝缘膜34及37、绝缘膜33、以及隧道绝缘膜32的一部分去除。接下来，在存储器孔MH内的绝缘膜33的表面上形成半导体层31。半导体层31填埋在存储器孔MH底部将阻挡绝缘膜34及37、绝缘膜33、以及隧道绝缘膜32去除的区域，且与导电体层21相接。进而，依次形成芯部件30，存储器孔MH内被芯部件30填埋。然后，将形成在存储器孔MH上部的芯部件30的一部分去除，在该空间形成半导体层35。由此，在存储器孔MH内形成存储器柱MP。

接下来，如图9所示，形成狭缝SLT。具体来说，首先，利用光刻法等，形成供形成狭缝SLT的预定区域开口的掩模。然后，利用使用所形成的掩模的各向异性蚀刻，形成狭缝SLT。

本工序中所形成的狭缝SLT将绝缘体层51、41及54、牺牲部件53、以及导电体层22分别分断，狭缝SLT的底部例如在导电体层21内停止。此外，狭缝SLT的底部只要至少到达至导电体层21即可。本工序中的各向异性蚀刻例如为RIE。

接下来，将牺牲部件53去除。如图10所示，首先，在狭缝SLT内露出的导电体层21及22的表面氧化，形成未图示的氧化保护膜。然后，例如通过利用热磷酸的湿式蚀刻，选择性地去除牺牲部件53。去除了牺牲部件53的构造体通过多个存储器柱MP等来维持其立体构造。通过牺牲部件53的去除，在曾经形成着牺牲部件53的区域形成空间55。另外，通过牺牲部件53的去除，阻挡绝缘膜34在绝缘体层41之间的部分34a，也就是与空间55相接的部分34a露出。

接下来，如图11所示，经由狭缝SLT对空间55送入氧。氧选择性地使阻挡绝缘膜34中在空间55内露出的部分34a氧化。

如图12所示，通过氧化，阻挡绝缘膜34的部分34a的组成变化，部分34a成为阻挡绝缘膜36。在阻挡绝缘膜34的部分34a，通过氧的进入，与第1元素键结的氮逐渐被氧置换掉。结果，随着置换的进行，阻挡绝缘膜34的部分34a从氮化物变化为氧化物。也就是说，阻挡绝缘膜34中所包含的氮化铝、氮化铪、或氮化锆分别逐渐置换为氧化铝、氧化铪、或氧化锆。氧化铝、氧化铪、及氧化锆分别具有比氮化铝、氮化铪、及氮化锆高的介电常数。因此，进行氧化的阻挡绝缘膜36具有比阻挡绝缘膜34高的介电常数。

图13表示图12的放大图。如图13所示，阻挡绝缘膜34的部分34a变化为阻挡绝缘膜36。阻挡绝缘膜36例如可不仅形成在与空间55相接的部分，而且形成在与绝缘体层41相接的部分。也就是说，阻挡绝缘膜34的氧化可从空间55进行到甚至与该空间55上方及(或)下方的绝缘体层41相接的部分，阻挡绝缘膜34可在与绝缘体层41相接的部分也变化为阻挡绝缘膜36。

阻挡绝缘膜36中的氧浓度既可遍及空间55侧与阻挡绝缘膜37侧具有梯度，也可在整个区域中完全不被氧化。阻挡绝缘膜36只要存在与阻挡绝缘膜34相比具有氧浓度较高的组成的部分即可。另外，阻挡绝缘膜36也可通过氧化，与阻挡绝缘膜34相比较厚地形成。

接下来，如图4及图5所示，在空间55填埋导电体。例如，导电体从存储器柱MP的侧面等经由狭缝SLT露出的部分生长。接下来，将形成在狭缝SLT内部的导电体去除。由此，形成作为字线WL0～WL7发挥功能的多个导电体层23与作为选择栅极线SGD发挥功能的导电体层25。接下来，在狭缝SLT内形成绝缘体。接下来，将接点MPC设置在存储器柱MP上。接下来，将作为位线BL发挥功能的导电体层26形成在接点MPC上。

通过以上所说明的第1实施方式的半导体存储装置1的制造工序，分别形成存储器柱MP、连接于存储器柱MP的源极线SL、字线WL、以及选择栅极线SGS及SGD。此外，以上所说明的制造工序只不过为一例，既可在各制造工序之间插入其它处理，也可将制造工序的次序在不产生问题的范围内互换。

[1.3.]优点(效果)

根据以上所说明的第1实施方式的半导体存储装置1，能够降低相邻字线间的耦合电容，并且改善存储单元晶体管MT的电特性。以下，对第1实施方式的半导体存储装置1的详细效果进行说明。

为了提高半导体存储装置中存储单元晶体管的密度，考虑使存储单元晶体管的尺寸变小。在使存储单元晶体管的尺寸变小的情况下，阻挡绝缘膜的厚度变薄。阻挡绝缘膜要求抑制作为字线发挥功能的导电体层与电荷蓄积层之间的漏电流的作用，如果阻挡绝缘膜变薄，那么漏电流会变大。

因此，存在阻挡绝缘膜使用高介电常数材料的情况。通过使用高介电常数材料，即便为了防止漏电流而将阻挡绝缘膜较厚地形成，也能够因为介电常数较高而不使存储单元晶体管的电特性劣化。

然而，通过将高介电常数材料用于阻挡绝缘膜，产生某位置上的耦合电容意外地变高的现象。使用图14对在阻挡绝缘膜使用高介电常数材料的情况下会产生的现象进行说明。图14是半导体存储装置的参考例的剖视图，表示了与图5的剖视图相同的部分。如图14所示，在阻挡绝缘膜使用高介电常数材料的半导体存储装置中，存储器柱MP的最外周部分整体由使用高介电常数材料的阻挡绝缘膜61形成。

然而，存在以下情况：因介电常数较高的材料不仅形成在与导电体层23相邻的部分，而且也形成在与绝缘体层41相邻的部分，而使介隔绝缘体层41相邻的导电体层23间的耦合电容C1变大。其原因在于，介隔绝缘体层41相邻的导电体层23间的耦合电容C1例如与存储器柱MP中的材料中与绝缘体层41对向的部分的介电常数成比例地变大。如果耦合电容C1变大，那么有字线WL的充电花费较长的时间，而半导体存储装置的性能恶化之虞。

对此，在第1实施方式的半导体存储装置1中，将使用高介电常数材料的阻挡绝缘膜36仅形成在导电体层23的相邻部分周边，在绝缘体层41的相邻部周边形成有使用低介电常数材料的阻挡绝缘膜34。

结果，如在图5中附加性地表示耦合电容C2所得的图15所示，介隔绝缘体层41相邻的导电体层23间的耦合电容C2与耦合电容C1相比降低。因此，能够使相邻字线WL间的耦合电容变低，能够改善半导体存储装置1的电特性。

进而，在与导电体层23相邻的部分形成使用高介电常数材料的阻挡绝缘膜36。因为是高介电常数，阻挡绝缘膜36能够较厚地形成，而能够维持抑制导电体层23与绝缘膜33(电荷蓄积层)之间的漏电流的效果。

因此，第1实施方式的半导体存储装置1能够同时实现抑制导电体层23之间的耦合电容以及抑制导电体层23与绝缘膜33之间的漏电流。

[2]其它变化例等

[2.1.]第1实施方式的变化例

使用图16及图17，对第1实施方式的变化例进行说明。图16表示了第1实施方式的变化例的半导体存储装置1所具备的存储单元阵列10中的截面构造的一例。图17是将图16的一部分放大的图。图16、图17分别表示与图4、图5相同的部分。以下，主要对与参照图4及图5所说明的方面不同的方面进行说明。

在变化例中，采用没有第1实施方式中的阻挡绝缘膜37且绝缘膜33与阻挡绝缘膜34及36相接的构造，关于其它构造则与第1实施方式相同。

具体来说，如图16所示，各个存储器柱MP例如包含芯部件30、半导体层31、隧道绝缘膜32、绝缘膜33、阻挡绝缘膜34及36、以及半导体层35。

阻挡绝缘膜34覆盖绝缘膜33的底面及侧面中的不与导电体层25相邻的部分。阻挡绝缘膜36形成在绝缘膜33的侧面与导电体层25之间。换句话说，阻挡绝缘膜34与阻挡绝缘膜36在绝缘膜33的侧面上朝向Z方向交替地形成。

使用图17，对阻挡绝缘膜34及36的构造进行进一步说明。阻挡绝缘膜36例如形成在导电体层22、23、及25与绝缘膜33之间，但也可形成在与绝缘体层41相接的部分。也就是说，阻挡绝缘膜36的上端及下端也可形成在该阻挡绝缘膜36的上方及(或)下方的绝缘体层41与绝缘膜33之间。另外，阻挡绝缘膜36也可与阻挡绝缘膜34相比较厚地形成。

[2.2.]优点(效果)

所述变化例例如即便没有第1实施方式中的阻挡绝缘膜37，也能够适用于能够抑制导电体层23与绝缘膜33(电荷蓄积层)之间的漏电流的情况。

变化例与第1实施方式的半导体存储装置1同样，能够同时实现抑制导电体层23之间的耦合电容以及抑制导电体层23与绝缘膜33之间的漏电流。

另外，变化例由于能够使阻挡绝缘膜少1层，所以能够使存储单元晶体管的尺寸变小，从而能够提高存储单元晶体管的密度。

[2.3.]其它变化例

在第1实施方式中，例示了存储器柱MP内的半导体层31经由存储器柱MP的底面而与导电体层21(源极线SL)电连接的情况，但第1实施方式并不限定于此。例如，半导体存储装置1也可为存储器柱MP内的半导体层31与源极线SL经由存储器柱MP的侧面而连接。

在第1实施方式中，存储器柱MP也可为多个柱在Z方向连结2根以上的构造。另外，存储器柱MP也可为与选择栅极线SGD对应的柱及与字线WL对应的柱连结而成的构造。存储器柱MP的配置并不限定4列的错位状，可设为任意配置。与各存储器柱MP重叠的位线BL的条数可设计为任意条数。

在第1实施方式中用于说明的附图中，例示了存储器柱MP的外径不根据层位置变化的情况，但第1实施方式并不限定于此。例如，存储器柱MP既可具有锥形状或倒锥形状，也可具有中间部分鼓出的形状。

在本说明书中“连接”表示电连接，例如不将在之间介隔其它元件的情况除外。“电连接”只要能够与电连接的情况同样地动作，则也可经由绝缘体。“柱状”表示了在半导体存储装置1的制造工序中形成的孔内所设置的构造体。

已对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并非旨在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围中。

[符号的说明]

1 半导体存储装置

2 存储器控制器

10 存储单元阵列

11 指令寄存器

12 地址寄存器

13 定序器

14 驱动器模块

15 行解码器模块

16 感测放大器模块

20 半导体衬底

21、22、23、25、26 导电体层

30 芯部件

31 半导体层

32 隧道绝缘膜

33 绝缘膜

34、36、37、61 阻挡绝缘膜

35 半导体层

41、50、51、54 绝缘体层

53 牺牲部件

BLK 区块

SU 串组件

NS NAND串

CU 单元组件

MT 存储单元晶体管

ST1、ST2 选择晶体管

BL 位线

WL 字线

SL 源极线

SGD、SGS 选择栅极线

MP 存储器柱

MPC 接点

SLT 狭缝

MH 存储器孔

C1、C2 耦合电容

Claims

1.一种半导体存储装置，具备：

半导体，具有在第1方向延伸的柱状部；

第1绝缘体，设置在所述半导体的柱状部侧面；

第2绝缘体，设置在所述第1绝缘体的侧面；

第1导电体，在与所述第1方向交叉的第2方向延伸；

第3绝缘体，设置在所述第1导电体的上表面；

所述第2绝缘体与所述第1导电体之间的第4绝缘体；以及

第5绝缘体，设置在所述第2绝缘体与所述第3绝缘体之间，具有与所述第4绝缘体的氧浓度不同的氧浓度，所述第2方向的膜厚比所述第4绝缘体小。

2.一种半导体存储装置，具备：

半导体，具有在第1方向延伸的柱状部；

第1绝缘体，设置在所述半导体的柱状部侧面；

第2绝缘体，设置在所述第1绝缘体的侧面；

第1导电体，在与所述第1方向交叉的第2方向延伸；

第3绝缘体，设置在所述第1导电体的上表面；

所述第2绝缘体与所述第1导电体之间的第4绝缘体；以及

第5绝缘体，设置在所述第2绝缘体与所述第3绝缘体之间，具有与所述第4绝缘体的介电常数不同的介电常数，所述第2方向的膜厚比所述第4绝缘体小。

3.根据权利要求1或2所述的半导体存储装置，其

还具备第6绝缘体，所述第6绝缘体形成在所述第2绝缘体上，且与所述第4绝缘体及所述第5绝缘体分别相接。

4.根据权利要求1或2所述的半导体存储装置，其中

所述第4绝缘体具备第1材料的氧化物，

所述第5绝缘体具备所述第1材料的氮化物。

5.根据权利要求4所述的半导体存储装置，其中

所述第1材料具备铝、锆、或铪。

6.根据权利要求1或2所述的半导体存储装置，其中

所述第4绝缘体具备氧化铝，

所述第5绝缘体具备氮化铝。

7.根据权利要求1或2所述的半导体存储装置，其中

所述第4绝缘体具有与所述第5绝缘体的厚度不同的厚度。

8.根据权利要求1或2所述的半导体存储装置，其中

所述第2绝缘体与所述第4绝缘体相接，

且所述第2绝缘体与所述第5绝缘体相接。

9.根据权利要求1或2所述的半导体存储装置，其中

所述半导体、所述第1绝缘体、及所述第2绝缘体在所述第1方向延伸，

所述第4绝缘体及所述第5绝缘体排列在所述第1方向。

10.根据权利要求9所述的半导体存储装置，其中

所述半导体、所述第1绝缘体、所述第2绝缘体、及所述第4绝缘体排列在所述第2方向。

11.根据权利要求10所述的半导体存储装置，其中

所述第2绝缘体与所述第5绝缘体排列在所述第2方向。