CN112310090B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种将存储柱内的半导体层良好地连接的半导体存储装置及其制造方法。一实施方式的半导体存储装置具备：积层体，包含沿着第1方向积层的多个第1导电体层、及配置在所述多个第1导电体层的上方且沿着所述第1方向积层的多个第2导电体层；柱，在所述积层体内沿着所述第1方向延伸，且包含半导体层；以及电荷储存层，配置在所述多个第1导电体层与所述半导体层之间、及所述多个第2导电体层与所述半导体层之间。所述半导体层包含：第1部分，在所述多个第1导电体层中的最上层的第1导电体层与所述多个第2导电体层中的最下层的第2导电体层之间，沿着所述第1方向延伸；及第2部分，配置在所述半导体层的所述第1部分的上方，且直径随着朝向上方而减少。

Description

半导体存储装置及其制造方法
[相关申请]
本申请案享有以日本专利申请案2019-137855号(申请日：2019年7月26日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
作为能够非易失地存储数据的半导体存储装置，已知有NAND(Not And，与非)闪速存储器。在如该NAND闪速存储器的半导体存储装置中，为了高集成化、大容量化，而采用三维存储器结构。三维存储器结构例如是在衬底的上方设置存储柱，在所述存储柱内配置包含多个存储单元的存储单元群(NAND串)。与所述存储柱对应的存储器孔分两次形成，即形成下侧部分与上侧部分。
发明内容
实施方式提供一种将存储柱内的半导体层良好地连接的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备：积层体，包含沿着第1方向积层的多个第1导电体层、及配置在所述多个第1导电体层的上方且沿着所述第1方向积层的多个第2导电体层；柱，在所述积层体内沿着所述第1方向延伸，且包含半导体层；以及电荷储存层，配置在所述多个第1导电体层与所述半导体层之间、及所述多个第2导电体层与所述半导体层之间。所述半导体层包含：第1部分，在所述多个第1导电体层中的最上层的第1导电体层与所述多个第2导电体层中的最下层的第2导电体层之间，沿着所述第1方向延伸；及第2部分，配置在所述半导体层的所述第1部分的上方，且直径随着朝向上方而减少。
附图说明
图1是表示包含第1实施方式的半导体存储装置的存储系统的整体构成的框图。
图2是表示第1实施方式的半导体存储装置的存储单元阵列的部分的电路构成图。
图3是第1实施方式的半导体存储装置的存储单元阵列的剖视图。
图4是第1实施方式的半导体存储装置的存储柱中的包含接面部的部分的剖视图。
图5～21是用来对第1实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图22是第2实施方式的半导体存储装置的存储单元阵列的剖视图。
图23是第2实施方式的半导体存储装置的存储柱中的包含接面部的部分的剖视图。
图24是第3实施方式的半导体存储装置的存储单元阵列的剖视图。
图25是第3实施方式的半导体存储装置的存储柱中的包含接面部的部分的剖视图。
图26～30是用来对第3实施方式的半导体存储装置的制造步骤进行说明的存储单元阵列的剖视图。
图31是第1变化例的半导体存储装置的存储柱中的包含接面部的部分的剖视图。
图32是第2变化例的半导体存储装置的存储柱中的包含接面部的部分的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示用来将发明的技术思想具体化的装置或方法。附图是示意图或概念图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想不由构成要素的形状、结构、配置等特定。
此外，在以下说明中，对具有大致相同功能及构成的构成要素标注相同符号。构成参照符号的文字之后的数字是为了区分由包含相同文字的参照符号参照且具有相同构成的要素而使用的。在由包含相同文字的参照符号所表示的要素彼此不需要区分的情况下，这些要素由仅包含相同文字的参照符号来参照。
在本说明书中，“膜厚”例如表示构成要素的内径与外径的差。某一构成要素的“内径”及“外径”分别指以与积层于衬底上的积层体的积层面平行的截面切割该构成要素的情况下的该构成要素的内侧及外侧的直径的平均值。此外，“直径”是指“外径”(或“内径”)。
另外，在本说明书中，靠近的2个构成要素的部分“对向”表示该2个构成要素的每一个的部分具有相互平行的面，且以该平行的面彼此相对的方式形成。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。
1.1构成
首先，对第1实施方式的半导体存储装置的构成进行说明。
1.1.1半导体存储装置
图1是用来对第1实施方式的半导体存储装置的构成进行说明的框图。半导体存储装置1是能够非易失地存储数据的NAND型闪速存储器，由外部的存储器控制器2来控制。半导体存储装置1与存储器控制器2之间的通信例如支持NAND接口标准。
如图1所示，半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15、及感测放大器模块16。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失地存储数据的多个存储单元的集合，例如用作数据的删除单位。另外，在存储单元阵列10设置多个位线及多个字线。各存储单元例如与1条位线及1条字线建立关联。下文将对存储单元阵列10的详细构成进行叙述。
指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包括使定序器13执行读出动作、写入动作、删除动作等的命令。
地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包括区块地址BA、页地址PA、及列地址CA。例如区块地址BA、页地址PA、及列地址CA分别用于区块BLK、字线、及位线的选择。
定序器13对半导体存储装置1整体的动作进行控制。例如，定序器13基于由指令寄存器11保存的指令CMD对驱动器模块14、行解码器模块15、及感测放大器模块16等进行控制，来执行读出动作、写入动作、删除动作等。
驱动器模块14产生读出动作、写入动作、删除动作等中使用的电压。而且，驱动器模块14例如基于由地址寄存器12保存的页地址PA对与所选择的字线对应的信号线施加产生的电压。
行解码器模块15基于由地址寄存器12保存的区块地址BA选择对应的存储单元阵列10内的1个区块BLK。而且，行解码器模块15例如将对与所选择的字线对应的信号线施加的电压传输到所选择的区块BLK内的所选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT对各位线施加所需的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定由存储单元存储的数据，并将判定结果作为读出数据DAT而传输到存储器控制器2。
以上所说明的半导体存储装置1及存储器控制器2也可通过它们的组合而构成为1个半导体装置。作为这种半导体装置，例如可列举SDTM(secure digital，安全数字)卡之类的存储卡或SSD(solid state drive，固态驱动器)等。
1.1.2存储单元阵列的电路构成
图2是用来对第1实施方式的半导体存储装置的存储单元阵列的构成进行说明的电路图。在图2中，示出存储单元阵列10中包含的多个区块BLK中的1个区块BLK。
如图2所示，区块BLK例如包含4个串单元SU0～SU3。各串单元SU包含与位线BL0～BLm(m为1以上的整数)分别建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。存储单元晶体管MT包含控制栅极及电荷储存层，非易失地保存数据。选择晶体管ST1及ST2分别用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT15串联连接。选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT15的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT15的另一端。选择晶体管ST2的源极连接于源极线SL。
在同一区块BLK内，存储单元晶体管MT0～MT15的控制栅极分别共通连接于字线WL0～WL15。串单元SU0～SU3内的选择晶体管ST1的栅极分别共通连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共通连接于选择栅极线SGS。
在以上所说明的存储单元阵列10的电路构成中，位线BL由各串单元SU中被分配同一列地址的NAND串NS共用。源极线SL例如在多个区块BLK间共用。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如被称为单元组CU。例如将包含分别存储1比特数据的存储单元晶体管MT的单元组CU的存储容量定义为“1页数据”。单元组CU可与存储单元晶体管MT所存储的数据的比特数对应地具有2页数据以上的存储容量。
此外，第1实施方式的半导体存储装置1所具备的存储单元阵列10的电路构成并不限定于以上所说明的构成。例如，各NAND串NS所包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数可分别设计为任意个数。各区块BLK所包含的串单元SU的个数可设计为任意个数。
1.1.3存储单元阵列的结构
以下，对第1实施方式的半导体存储装置的存储单元阵列的结构的一例进行说明。
此外，在以下供参照的附图中，Y方向与位线BL的延伸方向对应，Z方向与相对于形成半导体存储装置1的半导体衬底20的表面铅直的方向对应。另外，X方向是在与半导体衬底20的表面平行的平面上与Y方向交叉的方向。在剖视图中，为了便于看图，适当省略绝缘层(层间绝缘膜)、配线、接点等构成要素。
图3表示第1实施方式的半导体存储装置的存储单元阵列10的截面结构的一例。如图3所示，存储单元阵列10例如包含导电体层21～25。导电体层21～25设置在半导体衬底20的上方。
如图3所示，在半导体衬底20的上方介隔绝缘体层(未图示)设置导电体层21。可在该绝缘体层设置感测放大器模块16等电路。导电体层21例如形成为沿着XY平面扩展的板状，成为源极线SL。导电体层21例如包含硅。
在导电体层21的上方介隔绝缘体层(未图示)设置导电体层22。导电体层22用作选择栅极线SGS。
在导电体层22的上方交替积层多个绝缘体层(未图示)与导电体层23。导电体层23例如从半导体衬底20侧起依次分别用作字线WL0～WL7。
在积层于最上层的导电体层23的上方交替积层多个绝缘体层(未图示)与导电体层24。导电体层24例如从半导体衬底20侧起依次分别用作字线WL8～WL15。
最上层的导电体层23与最下层的导电体层24的Z方向的间隔大于相邻的导电体层23间彼此或导电体层24间彼此的Z方向的间隔。也就是说，最上层的导电体层23与最下层的导电体层24之间的绝缘体层的厚度比相邻的导电体层23间彼此或导电体层24间彼此的绝缘体层厚。在该最上层的导电体层23与最下层的导电体层24之间形成下述存储柱中的接面部。
在积层于最上层的导电体层24的上方介隔绝缘体层(未图示)设置导电体层25。导电体层25用作选择栅极线SGD。
导电体层22～25例如形成为沿着XY平面扩展的板状，例如包含钨(W)。
在导电体层25的上方介隔绝缘体层(未图示)设置导电体层26。例如导电体层26沿着Y轴延伸，沿着X轴呈线状排列多条，且分别用作位线BL。导电体层26例如包含铜(Cu)。
存储柱MP沿着Z轴延伸设置，贯通导电体层22～25，且底部与导电体层21接触。存储柱MP包含下部柱LMP、形成于下部柱LMP的上方的上部柱UMP、及将下部柱LMP与上部柱UMP之间连接的接面部JT。
接面部JT形成于存储柱MP中的最上层的导电体层23与最下层的导电体层24之间的部分。下部柱LMP及上部柱UMP分别相当于存储柱MP中的接面部JT的下方及上方的部分。下部柱LMP的上端在最上层的导电体层23的上表面的上方与接面部JT的下端接触，上部柱UMP的下端在最下层的导电体层24的下表面的下方与接面部JT的上端接触。接面部JT例如可具有直径大于下部柱LMP的直径的最大值、及上部柱UMP的直径的最大值的部分。
下部柱LMP具有如直径从下方朝向上方变大的锥形状。因此，下部柱LMP在与导电体层21接触的部分直径最小，在与接面部JT接触的部分直径最大。
上部柱UMP具有如直径从下方朝向上方暂时先变小后，直径再随着进一步朝向上方而变大的收缩形状(直径最小的部分不位于端部的形状)。因此，上部柱UMP至少在与接面部JT接触的部分的上方直径最小。
下文将对接面部JT及其周边的构成进行叙述。
存储柱MP例如包含核心部件30、半导体层31、隧道绝缘膜32、电荷储存层33、阻挡绝缘膜34、及半导体部35。核心部件30、半导体层31、隧道绝缘膜32、电荷储存层33、及阻挡绝缘膜34分别在下部柱LMP、接面部JT、及上部柱UMP内形成为连续膜。
具体来说，核心部件30设置在下部柱LMP的大致中心，且沿着Z轴延伸。核心部件30的上端例如位于导电体层25的上方，下端例如位于导电体层21的层内。核心部件30例如包含氧化硅(SiO2)等绝缘体。
半导体层31覆盖核心部件30的底面及侧面，例如包含以包围核心部件30的整个侧面的方式沿着Z轴形成的圆筒状部分。半导体层31的下端与导电体层21接触，其上端位于导电体层25的上层。半导体层31例如包含多晶硅。
隧道绝缘膜32覆盖半导体层31的侧面，例如包含以包围半导体层31的整个侧面的方式沿着Z轴形成的圆筒状部分。隧道绝缘膜32例如包含氧化硅(SiO2)等绝缘体。
电荷储存层33覆盖隧道绝缘膜32的侧面，例如包含以包围隧道绝缘膜32的整个侧面的方式沿着Z轴形成的圆筒状部分。电荷储存层33例如包含氮化硅(SiN)。
阻挡绝缘膜34覆盖电荷储存层33的侧面，例如包含以包围电荷储存层33的整个侧面的方式沿着Z轴形成的圆筒状部分。阻挡绝缘膜34例如包含氧化硅(SiO2)等绝缘体。
半导体部35覆盖核心部件30的上表面，且与核心部件30的上方的半导体层31的内壁部分、及在半导体部35的正上方形成的接点MPC的下端接触。半导体部35例如为圆柱状，且到达上部柱UMP的上端。
在存储柱MP内的半导体层31及半导体部35的上表面设置柱状的接点MPC。在图3的剖视图中，示出与2条存储柱MP中的1个存储柱MP对应的接点MPC。未图示接点MPC的其余1个存储柱MP在图3的纸面深度侧或近前侧的截面中设置接点MPC。各接点MPC的上表面与对应的1个导电体层26(位线BL)接触，并电连接。
绝缘体层36例如沿着XZ平面形成为板状，作为沿着Y轴将导电体层22～25断开的狭缝SLT而发挥功能。导电体层22～25通过绝缘体层36例如断开为各个区块BLK。绝缘体层36的上端位于导电体层25与导电体层26之间，下端例如位于设置有导电体层21的层。绝缘体层36例如包含氧化硅(SiO2)等绝缘体。
绝缘体层36的上端及下端与存储柱MP的上端及下端可对齐，也可不对齐。
在以上所说明的存储柱MP的结构中，下部柱LMP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。下部柱LMP与导电体层23交叉的部分作为存储单元晶体管MT0～MT7发挥功能。上部柱UMP与导电体层24交叉的部分作为存储单元晶体管MT8～MT15发挥功能。上部柱UMP与导电体层25交叉的部分作为选择晶体管ST1发挥功能。
也就是说，半导体层31用作存储单元晶体管MT以及选择晶体管ST1及ST2各自的信道。由此，存储柱MP例如分别作为1个NAND串NS发挥功能。
此外，以上所说明的存储单元阵列10的结构仅为一例，存储单元阵列10也可具有其它结构。例如，导电体层23及24的个数是基于字线WL的条数来设计。也可对选择栅极线SGS及SGD分别分配设置在多层的多个导电体层22及25。在将选择栅极线SGS设置在多层的情况下，也可使用与导电体层22不同的导电体。存储柱MP与导电体层25之间可经由2个以上的接点电连接，也可经由其它配线电连接。狭缝SLT内包含多种绝缘体。
图4是将图3所示的存储柱MP中的包含接面部JT的部分的截面结构放大来表示的图。
在以下说明中，“隧道绝缘膜32、电荷储存层33、及阻挡绝缘膜34”有时也简称为“积层膜”。另外，“隧道绝缘膜32与电荷储存层33的界面、或电荷储存层33与阻挡绝缘膜34的界面”有时也简称为“积层膜间的界面”。
如图4所示，接面部JT包含部分JTa、JTb、及JTc，上部柱UMP包含部分UMPa及UMPb，下部柱LMP包含部分LMPa及LMPb。
部分JTa是沿着存储柱MP延伸的轴(Z轴)形成存储柱MP内的积层膜或积层膜间的界面的部分。
首先，针对部分JTa上方的详细构成进行说明。
部分JTb是在部分JTa的上方沿着与导电体层23及24的积层面平行的面(XY平面)内的轴(例如Y轴)形成积层膜或积层膜间的界面的部分。在部分JTb，阻挡绝缘膜34可与最下层的导电体层24相接，且沿着Z轴设置在电荷储存层33的上方，电荷储存层33可沿着Z轴设置在隧道绝缘膜32的上方，隧道绝缘膜32可沿着Z轴设置在半导体层31的上方。部分JTb位于接面部JT的上端，且经由交界IFu连接于上部柱UMP的部分UMPa。
交界IFu是半导体层31及积层膜在部分JTa的上方从沿着XY平面内的轴延伸的部分变为沿着与XY平面交叉的轴延伸的部分的部分。积层膜间的界面在交界IFu朝向存储柱MP的外侧形成钝角的角度θu(＞90度)。也就是说，部分UMPa中的半导体层31及积层膜随着从交界IFu朝向上方，向靠近存储柱MP的中心的方向延伸。换句话说，部分UMPa中的半导体层31及积层膜随着从交界IFu朝向上方而直径减少。
部分UMPa的上端连接于部分UMPb。部分UMPb中的半导体层31及积层膜随着从部分UMPa的上端朝向上方，向远离存储柱MP的中心的方向延伸。换句话说，部分UMPb中的半导体层31及积层膜随着从部分UMPa的上端朝向上方而直径增加。因此，上部柱UMP是如直径在部分UMPa与部分UMPb的交界处极小的收缩形状。
另外，最下层的导电体层24可与部分JTb中的阻挡绝缘膜34、及部分UMPa中的阻挡绝缘膜34相接，也与部分UMPb中的阻挡绝缘膜34相接。也就是说，最下层的导电体层24具有与部分UMPa中的积层膜对向的面。另外，关于最下层的导电体层24中的与积层面(XY平面)平行的部分的面积，下表面小于上表面。
接下来，针对部分JTa下方的详细构成进行说明。
部分JTc是在部分JTa的下方沿着与导电体层23及24的积层面平行的面(XY平面)内的轴(例如Y轴)形成积层膜或积层膜间的界面的部分。在部分JTc中，阻挡绝缘膜34可沿着Z轴设置在电荷储存层33的下方，电荷储存层33可沿着Z轴设置在隧道绝缘膜32的下方，隧道绝缘膜32可沿着Z轴设置在半导体层31的下方。部分JTc位于接面部JT的下端，且经由交界IFd连接于下部柱LMP的部分LMPa。
交界IFd是半导体层31及积层膜在部分JTa的下方从沿着XY平面内的轴延伸的部分变为沿着与XY平面交叉的轴延伸的部分的部分。积层膜间的界面在交界IFd朝向存储柱MP的外侧形成钝角的角度θd(＞90度)。也就是说，部分LMPa中的半导体层31及积层膜随着从交界IFd朝向下方，向靠近存储柱MP的中心的方向延伸。换句话说，部分LMPa中的半导体层31及积层膜随着从交界IFd向下方而直径减少。
部分LMPa的下端连接于部分LMPb。部分LMPb中的半导体层31及积层膜随着从部分LMPa的下端朝向下方，向比部分LMPa中的半导体层31及积层膜更平缓地靠近存储柱MP的中心的方向延伸。换句话说，部分LMPb中的半导体层31及积层膜随着从部分LMPa的下端朝向下方，直径以比部分LMPa中的半导体层31及积层膜更平缓的比率减少。因此，下部柱LMP是具有2个阶段的斜率的锥形状。
此外，接面部JT也可不经由部分JTc而与下部柱LMP连接。在此情况下，交界IFd成为积层膜间的界面中的在部分JTa的下方沿着Z轴延伸的部分与沿着和Z轴及XY平面交叉的轴延伸的部分交叉的部分。
1.2半导体存储装置的制造方法
以下，对第1实施方式的半导体存储装置中的与字线WL对应的积层结构的形成到选择栅极线SGD的形成的一系列制造步骤的一例进行说明。图5～图21分别示出第1实施方式的半导体存储装置的制造步骤中的包含与存储单元阵列对应的结构体的截面结构的一例。此外，在以下供参照的制造步骤的剖视图中包含相对于半导体衬底20的表面铅直的截面。另外，各制造步骤的剖视图中示出的区域包含形成2个存储柱MP、及狭缝SLT的区域。
首先，如图5所示，将与选择栅极线SGS及字线WL0～WL7对应的多个牺牲材52积层。具体来说，首先，将绝缘体层50、导电体层21、及绝缘体层51依次积层于半导体衬底20上。将牺牲材52与绝缘体层51多次交替积层于绝缘体层51上。然后，进而将绝缘体层53积层于最上层的绝缘体层51上。绝缘体层53与形成接面部JT的部分对应，例如，形成得比绝缘体层51及下述绝缘体层56厚。
绝缘体层51及53例如包含氧化硅(SiO2)。形成牺牲材52的层数与积层的选择栅极线SGS及下部柱LMP的字线WL的条数对应。牺牲材52例如包含氮化硅(SiN)。
接下来，如图6所示，形成与下部柱LMP及接面部JT对应的下部存储器孔LMH。具体来说，首先通过光刻法等形成与下部存储器孔LMH对应的区域开口的遮罩。然后，通过使用所形成的遮罩的各向异性蚀刻形成下部存储器孔LMH。
本步骤中形成的下部存储器孔LMH贯通绝缘体层53及51、以及牺牲材52，且底部达到导电体层21内。本步骤中的各向异性蚀刻例如为RIE(Reactive Ion Etching，反应性离子蚀刻)。
接下来，如图7所示，进而在下部存储器孔LMH内使形成接面部JT的区域形成之后，埋入牺牲材54。牺牲材54例如包含非晶硅。
具体来说，首先，将牺牲材54埋入到下部存储器孔LMH内，之后对牺牲材54进行蚀刻直到形成接面部JT的预定深度为止。接着，在绝缘体层53的上表面上设置未图示的遮罩，之后执行可将绝缘体层53选择性去除的湿式蚀刻。由此，绝缘体层53从通过对牺牲材54进行蚀刻而露出的部分起沿横向被蚀刻。因此，下部存储器孔LMH的开口部的直径扩大，形成形状与接面部JT对应的孔。接着，再次将牺牲材54埋入到形状与接面部JT对应的孔。
接下来，如图8所示，将与字线WL8～WL15及选择栅极线SGD对应的多个牺牲材55积层。具体来说，首先将牺牲材55积层于绝缘体层53及牺牲材54上。将绝缘体层56及牺牲材55多次交替积层于牺牲材55上。然后，进而将绝缘体层57积层于最上层的牺牲材55上。
牺牲材55例如包含氮化硅(SiN)，绝缘体层56及57例如包含氧化硅(SiO2)。形成牺牲材55的层数与积层的上部柱UMP的字线WL及选择栅极线SGD的条数对应。
接下来，如图9所示，形成与上部柱UMP对应的上部存储器孔UMH。具体来说，首先通过光刻法等形成与上部存储器孔UMH对应的区域开口的遮罩。然后，通过使用所形成的遮罩的各向异性蚀刻形成上部存储器孔UMH。
本步骤中形成的上部存储器孔UMH贯通绝缘体层57及56、以及牺牲材55，且底部到达牺牲材54。由此，在上部存储器孔UMH的下端露出牺牲材54。本步骤中的各向异性蚀刻例如为RIE。
接下来，如图10所示，例如通过湿式蚀刻将在上部存储器孔UMH内露出的牺牲材54选择性去除。由此，形成从绝缘体层57到达导电体层21的存储器孔MH。在存储器孔MH内形成由最上层的绝缘体层51的侧面及上表面形成的部分、及由最下层的牺牲材55的侧面及下表面形成的部分(在图10中，将它们统一记为凸部CN)。
接下来，如图11所示，跨及整个面形成牺牲材58。牺牲材58例如包含非晶硅。由此，绝缘体层57的上表面上及存储器孔MH内被均匀的牺牲材58的膜遮罩。本步骤中，例如使用CVD(Chemical vapor deposition，化学气相沉积)。
接下来，如图12所示，通过利用各向同性蚀刻将牺牲材58细化，而跨及整个面将牺牲材58的一部分去除。此时，形成于存储器孔MH内的凸部CN的牺牲材58与形成于凸部CN以外的部分(即，平坦的面上)的牺牲材58相比更容易被蚀刻。因此，牺牲材58在凸部CN以外的部分较薄地残留，在此状态下，牺牲材58在凸部CN被完全去除，进而形成凸部CN的最上层的绝缘体层51或最下层的牺牲材55被削去。由此，在存储器孔MH内形成部分CN'，所述部分CN'具有最上层的绝缘体层51及最下层的牺牲材58露出且与XY平面及Z轴均交叉的倾斜的面。
伴随于此，牺牲材58被断开为存储器孔MH内的形成于绝缘体层53下方的部分58a、形成于绝缘体层53上的部分58b、形成于绝缘体层53上方的部分58c、及形成于存储器孔MH外的绝缘体层57的上表面上的部分58d这4个部分。
接下来，如图13所示，将所述细化后残留的牺牲材58的部分58a～58d选择性去除。由此，在存储器孔MH内，部分CN'以外的部分也露出牺牲材52及55等。本步骤中的去除例如为可将硅选择性去除的湿式蚀刻。
接下来，如图14所示，将阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、及牺牲材59依次积层。在本步骤中，例如使用CVD。牺牲材59例如包含非晶硅。其后，通过各向异性蚀刻将存储器孔MH的底部去除而使导电体层21露出。本步骤中的各向异性蚀刻例如为RIE。牺牲材59具有对存储器孔MH的底部进行蚀刻时保护积层膜免受蚀刻的功能。
接下来，如图15所示，将牺牲材59选择性去除而使隧道绝缘膜32露出。本步骤中的去除例如为可将硅选择性去除的湿式蚀刻。
接下来，如图16所示，形成半导体层31来覆盖隧道绝缘膜32，并且使半导体层31与导电体层21接触。在本步骤中，例如使用CVD。半导体层31例如包含非晶硅。其后，半导体层31通过退火进行加热，而从非晶状态变为结晶状态。此外，为了增大结晶状态的半导体层31的粒径，优选在进行本步骤时，半导体层31尽可能较厚地成膜。
接下来，如图17所示，通过利用各向同性蚀刻将结晶化的半导体层31细化，而跨及整个面将半导体层31的一部分去除。本步骤中的细化例如是在与图12中所说明的细化相同的条件下执行。此外，与图12中所说明的情况不同，存储器孔MH内的凸部CN已经被蚀刻，为具有倾斜的面的部分CN'。因此，部分CN'处的蚀刻速率与部分CN'以外的部分相同，半导体层31是以在部分CN'与除此以外的部分中膜厚实质上均匀的方式进行蚀刻。
接下来，如图18所示，由核心部件30埋入存储器孔MH内之后，将残留在绝缘体层57上层的阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、半导体层31、及核心部件30去除。在本步骤中，例如使用CMP(Chemical mechanical polishing，化学机械抛光)。然后，进而将形成于存储器孔MH上部的核心部件30的一部分去除，并将半导体部35埋入到该空间。由此形成存储柱MP。在绝缘体层57及存储柱MP的上表面上形成绝缘体层60。
接下来，如图19所示，形成与狭缝SLT对应的孔SLTH。具体来说，首先通过光刻法等形成与孔SLTH对应的区域开口的遮罩。然后，通过使用所形成的遮罩的各向异性蚀刻形成孔SLTH。
本步骤中形成的孔SLTH将绝缘体层51、53、56、57及60、以及牺牲材52及55的每一个断开，且底部例如到达导电体层21内。此外，孔SLTH的底部只要至少到达形成有导电体层21的层即可。本步骤中的各向异性蚀刻例如为RIE。
接下来，同时执行牺牲材52到选择栅极线SGS及字线WL0～WL7的替换处理、以及牺牲材55到字线WL8～WL15及选择栅极线SGD的替换处理。具体来说，首先，使在孔SLTH内露出的导电体层21的表面氧化，而形成未图示的氧化保护膜。其后，例如通过利用热磷酸的湿式蚀刻将牺牲材52及55选择性去除。将牺牲材52及55去除后的结构体是由多个存储柱MP等维持其立体结构。
然后，如图20所示，经由孔SLTH将导电体埋入到牺牲材52及55被去除后的空间。在本步骤中，例如使用CVD。导电体中的形成于孔SLTH内部、及绝缘体层60的上表面的部分通过蚀刻处理被去除。由此，形成于相邻的配线层的导电体会分离，从而形成与选择栅极线SGS对应的导电体层22、各自分别与字线WL0～WL7对应的多个导电体层23、各自分别与字线WL8～WL15对应的多个导电体层24、及与选择栅极线SGD对应的导电体层25。本步骤中形成的导电体层22～25也可包含障壁金属。在此情况下，在牺牲材52及55去除后的导电体的形成中，例如在成膜氮化钛(TiN)之后，形成钨(W)作为障壁金属。
接下来，如图21所示，在孔SLTH内形成与狭缝SLT对应的绝缘体层36。具体来说，在绝缘体层60上以填埋孔SLTH的方式形成绝缘体层36。然后，例如通过CMP将形成于绝缘体层60上层的绝缘体层36去除。
通过以上所说明的第1实施方式的半导体存储装置的制造步骤形成存储柱MP、以及与存储柱MP连接的源极线SL、字线WL、及选择栅极线SGS与SGD的每一个。此外，以上所说明的制造步骤仅为一例，在各制造步骤之间可插入其它处理，也可在不产生问题的范围内调换制造步骤的顺序。
1.3本实施方式的效果
根据第1实施方式，能够将存储柱内的半导体层良好地连接。以下对本效果进行说明。
存储柱MP具备包含部分JTa、JTb、及JTc的接面部JT、包含部分UMPa及UMPb的上部柱UMP、以及包含部分LMPa及LMPb的下部柱LMP。接面部JT经由交界IFu而与上部柱UMP连接，经由交界IFd而与下部柱LMP连接。部分JTa在最上层的导电体层23与最下层的导电体层24之间沿着Z轴延伸，部分JTb在部分JTa的上方在导电体层23及24的积层面内延伸，部分JTc在部分JTa的下方在所述积层面内延伸。部分UMPa随着从部分JTb朝向上方而直径减少，部分LMPa随着从部分JTc朝向下方，直径比部分LMPb更大幅地减少。由此，能够抑制半导体层31在交界IFu及IFd沿着Z轴断开。
补充说明，如图10～图13中所说明，在刚形成后的存储器孔MH内存在的凸部CN通过使用牺牲材59的细化被去除，整形为去掉角的形状的部分CN'。凸部CN细化时的蚀刻速率比其它部分大，与此相对，部分CN'细化时的蚀刻速率与其它部分相同。因此，如图16及图17中所说明那样，在半导体层31的成膜中执行的细化时，能够在存储柱MP内部无关于位置而使对半导体层31的蚀刻速率均匀。因此，能够抑制半导体层31沿着Z轴断开，并且使半导体层31的膜厚变薄，进而能够将存储柱MP内的电流路径良好地连接。
另外，通过所述细化，上部柱UMP的直径的极小值处于与接面部JT的交界IFu的上方。由此，与上部柱UMP的直径的极小值处于与接面部JT的交界IFu的情况相比，能够增大存储器孔MH的直径的极小值。因此，对存储器孔MH的底部进行蚀刻而使导电体层21露出时，能够增大开口面积，进而能够使半导体层31与导电体层21良好地接触。因此，能够将存储柱MP内的电流路径良好地连接。
另外，最下层的导电体层24是将所述细化时削去凸部CN后的成为部分CN'的牺牲材55替换而形成。因此，使最下层的导电体层24作为栅极而发挥功能的存储单元晶体管MT8是与包含凸部CN的情况相比更容易接通的形状。因此，能够减小上部柱UMP中的最下层的存储单元晶体管MT的寄生电阻，进而能够减小流经存储柱MP内的读出电流。
2.第2实施方式
第2实施方式的半导体存储装置与第1实施方式的不同点在于：在对应于接面部JT的位置的绝缘体层53与最下层的导电体层24之间形成新的绝缘体层。以下，关于第2实施方式的半导体存储装置，对与第1实施方式不同的方面进行说明。
2.1存储单元阵列
图22表示第2实施方式的半导体存储装置所具备的存储单元阵列10的截面结构的一例。如图22所示，第2实施方式中的存储单元阵列10的结构相对于第1实施方式中利用图3所说明的存储单元阵列10的结构来说，不同的是接面部JT上方的积层体的结构。具体来说，第2实施方式中的积层体在接面部JT所处的未图示的绝缘体层与最下层的导电体层24之间设置绝缘体层27。存储柱MP的形状与第1实施方式相同。
图23是将图22所示的存储柱MP中的包含接面部JT的部分的截面结构放大来表示的图。
在部分JTb，阻挡绝缘膜34可与绝缘体层27相接，且沿着Z轴设置在电荷储存层33的上方，电荷储存层33可沿着Z轴设置在隧道绝缘膜32的上方，隧道绝缘膜32可沿着Z轴设置在半导体层31的上方。部分JTb位于接面部JT的上端，且经由交界IFu连接于上部柱UMP的部分UMPa。
绝缘体层27与部分JTb中的阻挡绝缘膜34、及部分UMPa中的阻挡绝缘膜34相接。另外，绝缘体层27也可与部分UMPb中的阻挡绝缘膜34相接。因此，关于绝缘体层27中的与积层面平行的部分的面积，下表面小于上表面。
另一方面，最下层的导电体层24主要与部分UMPb中的阻挡绝缘膜34相接。因此，最下层的导电体层24中的与积层面平行的部分的面积与其它导电体层24同样地，在上表面与下表面大致相同。
2.2本实施方式的效果
在第2实施方式中，在绝缘体层53与最下层的导电体层24之间设置绝缘体层27。由此，最下层的导电体层24与其它导电体层24同样为主要与部分UMPb中的阻挡绝缘膜34相接的形状。因此，能够抑制仅最下层的导电体层24成为与其它导电体层24不同的形状，从而能够减小存储单元晶体管MT间的特性的差异。
另外，第2实施方式中的存储柱MP具有与第1实施方式中的存储柱MP相同的构成。因此，第2实施方式中的构成能够起到与第1实施方式中的构成相同的效果。
3.第3实施方式
第3实施方式的半导体存储装置与第2实施方式的不同点在于：在接面部JT与上部柱UMP的连接部分、及接面部JT与下部柱LMP的连接部分，积层膜的膜厚比其它部分的膜厚薄。以下，关于第3实施方式的半导体存储装置，对与第2实施方式不同的方面进行说明。
3.1存储单元阵列
图24表示第3实施方式的半导体存储装置所具备的存储单元阵列10的截面结构的一例。如图24所示，第3实施方式中的存储单元阵列10的结构相对于第2实施方式中利用图22所说明的存储单元阵列10的结构来说，不同的是积层膜的结构。具体来说，例如隧道绝缘膜32被断开为与下部柱LMP对应的部分32a、与接面部JT对应的部分32b、及与上部柱UMP对应的部分32c。
图25是将图24所示的存储柱MP中的包含接面部JT的部分的截面结构放大来表示的图。
如图25所示，接面部JT中的半导体层31及积层膜包含部分JTa、JTb、及JTc。上部柱UMP中的积层膜包含部分UMPb，半导体层31除了包含部分UMPb以外，还包含部分UMPa。下部柱LMP中的积层膜包含部分LMPb，半导体层31除了包含部分LMPb以外，还包含部分LMPa。
首先，针对部分JTa上方的详细构成进行说明。
在图25的例中，半导体层31、电荷储存层33、及阻挡绝缘膜34在接面部JT与上部柱UMP的连接部分为连续膜。其中，电荷储存层33在接面部JT与上部柱UMP的连接部分膜厚变薄。
半导体层31从接面部JT的部分JTb经由交界IFu连接到上部柱UMP的部分UMPa。半导体层31与隧道绝缘膜32的界面在交界IFu朝向存储柱MP的外侧形成钝角的角度θu(＞90度)。也就是说，部分UMPa中的半导体层31随着从交界IFu朝向上方，向靠近存储柱MP的中心的方向延伸。换句话说，部分UMPa中的半导体层31随着从交界IFu朝向上方而直径减少。部分UMPb中的半导体层31随着从部分UMPa的上端朝向上方，向远离存储柱MP的中心的方向延伸。换句话说，部分UMPb中的半导体层31随着从部分UMPa的上端朝向上方而直径增加。因此，上部柱中的半导体层31是如直径在部分UMPa与部分UMPb的交界处极小的收缩形状。
电荷储存层33及阻挡绝缘膜34从接面部JT的部分JTb不经由部分UMPa而连接到上部柱UMP的部分UMPb。电荷储存层33与阻挡绝缘膜34的界面在部分JTb与部分UMPb的连接部分，朝向存储柱MP的外侧形成直角或锐角的角度θu'(≦90度)。也就是说，部分UMPb中的电荷储存层33及阻挡绝缘膜34随着从部分JTb与部分UMPb的连接部分朝向上方，向远离存储柱MP的中心的方向延伸。换句话说，部分UMPb中的电荷储存层33及阻挡绝缘膜34随着从部分JTb与部分UMPb的连接部分朝向上方而直径增加。另外，部分UMPb中的隧道绝缘膜32的部分32c随着朝向上方而直径增加。
接下来，针对部分JTa下方的详细构成进行说明。
在图25的例中，半导体层31、电荷储存层33、及阻挡绝缘膜34在接面部JT与下部柱LMP的连接部分为连续膜。其中，电荷储存层33在接面部JT与下部柱LMP的连接部分膜厚变薄。
半导体层31从接面部JT的部分JTc经由交界IFd连接到下部柱LMP的部分LMPa。半导体层31与隧道绝缘膜32的界面在交界IFd朝向存储柱MP的外侧形成钝角的角度θu(＞90度)。也就是说，部分LMPa中的半导体层31随着从交界IFd朝向下方，向靠近存储柱MP的中心的方向延伸。换句话说，部分LMPa中的半导体层31随着从交界IFd朝向下方而直径减少。部分LMPb中的半导体层31随着从部分LMPa的下端朝向下方，向比部分LMPa中的半导体层31更平缓地靠近存储柱MP的中心的方向延伸。换句话说，部分LMPb中的半导体层31随着从部分LMPa的下端朝向下方，直径以比部分LMPa中的半导体层31更平缓的比率减少。因此，下部柱LMP中的半导体层31是具有2个阶段的斜率的锥形状。
电荷储存层33及阻挡绝缘膜34从接面部JT的部分JTb不经由部分LMPa而连接到下部柱LMP的部分LMPb。电荷储存层33与阻挡绝缘膜34的界面在部分JTb与部分LMPb的连接部分，朝向存储柱MP的外侧形成小于角度θd且为直角或钝角的角度θd'(＜θd且≧90度)。也就是说，部分LMPb中的电荷储存层33及阻挡绝缘膜34随着从部分JTb与部分LMPb的连接部分朝向下方，向靠近存储柱MP的中心的方向延伸。换句话说，部分LMPb中的电荷储存层33及阻挡绝缘膜34随着从部分JTb与部分LMPb的连接部分朝向下方，直径以比半导体层31更平缓的比率减少。另外，部分LMPb中的隧道绝缘膜32的部分32c随着朝向下方，直径以比半导体层31更平缓的比率减少。
3.2半导体存储装置的制造方法
以下，对第3实施方式的半导体存储装置中的与字线WL对应的积层结构的形成到选择栅极线SGD的形成的一系列制造步骤的一例进行说明。图26～图30分别表示第3实施方式的半导体存储装置的制造步骤中的包含与存储单元阵列对应的结构体的截面结构的一例。
首先，与第1实施方式中所说明的图5～图10同样地，在积层有与选择栅极线SGS、字线WL、及选择栅极线SGD对应的牺牲材52及55的积层体内形成与存储柱MP对应的存储器孔MH。
接下来，如图26所示，将阻挡绝缘膜34、电荷储存层33、隧道绝缘膜32、及牺牲材61依次积层于存储器孔MH内。在存储器孔MH内，牺牲材61形成的凸部CN，所述凸部CN是牺牲材52及55的平行于积层面(XY平面)的部分与平行于存储器孔MH延伸的轴(Z轴)的部分结合而形成。
接下来，如图27所示，通过利用各向同性蚀刻将牺牲材61细化，而跨及整个面将牺牲材61的一部分去除。此时，形成于存储器孔MH内的凸部CN的牺牲材61与形成于凸部CN以外的部分(即，平坦的面上)的牺牲材61相比更容易被蚀刻。因此，牺牲材61在凸部CN以外的部分较薄地残留，在此状态下，牺牲材61在凸部CN被完全去除，进而形成凸部CN的隧道绝缘膜32及电荷储存层33的一部分被削去。由此，在存储器孔MH内形成部分CN'，所述部分CN'具有露出电荷储存层33且与XY平面及Z轴均交叉的倾斜的面。
伴随于此，牺牲材61被断开为存储器孔MH内的形成于绝缘体层53下方的部分61a、形成于绝缘体层53上的部分61b、形成于绝缘体层53上方的部分61c、及形成于存储器孔MH外的绝缘体层57的上表面上的部分61d这4个部分。
接下来，如图28所示，将所述细化后残留的牺牲材61的部分61a～61d选择性去除。由此，于在存储器孔MH内的部分CN'露出的电荷储存层33以外的部分，露出隧道绝缘膜32。本步骤中的去除例如为可将硅选择性去除的湿式蚀刻。
接下来，如图29所示，于在部分CN'露出的电荷储存层33及在部分CN'以外的部分露出的隧道绝缘膜32上形成半导体层31，使该半导体层31与导电体层21接触。在本步骤中，例如使用CVD。其后，半导体层31通过退火进行加热，而从非晶状态变为结晶状态。此外，为了增大结晶状态的半导体层31的粒径，优选在进行本步骤时，半导体层31尽可能较厚地成膜。
接下来，如图30所示，通过利用各向同性蚀刻将结晶化的半导体层31细化，而跨及整个面将半导体层31的一部分去除。本步骤中的细化例如是在与图27中所说明的细化相同的条件下执行。此外，与图27中所说明的情况不同，存储器孔MH内的凸部CN已经被蚀刻，为具有倾斜的面的部分CN'。因此，部分CN'处的蚀刻速率与部分CN'以外的部分相同，半导体层31是以在部分CN'与除此以外的部分中膜厚实质上均匀的方式进行蚀刻。
以后，与第1实施方式中所说明的图18～图21同样地，执行核心部件30及半导体部35的埋入处理、以及牺牲材52及55经由与狭缝SLT对应的孔SLTH向导电体层22～25的替换处理。
通过以上所说明的第3实施方式的半导体存储装置的制造步骤，形成存储柱MP、以及与存储柱MP连接的源极线SL、字线WL、及选择栅极线SGS与SGD的每一个。
3.3本实施方式的效果
根据第3实施方式，隧道绝缘膜32在接面部JT与上部柱UMP之间被断开。另外，电荷储存层33形成为连续膜，将部分JTb与部分UMPb连接的部分的膜厚比其它部分的膜厚薄。由此，半导体层31在存储器孔MH内形成于形成倾斜的面的部分CN'，而不形成于凸部CN。因此，如图29及图30中所说明那样，在半导体层31的成膜中执行的细化时，能够在存储柱MP内部无关于位置而使对半导体层31的蚀刻速率均匀。因此，能够抑制半导体层31沿着Z轴断开，并且使半导体层31的膜厚变薄，进而能够将存储柱MP内的电流路径良好地连接。
4.变化例等
此外，所述第1实施方式、第2实施方式，及第3实施方式能够进行各种变化。
4.1第1变化例
例如，在所述第3实施方式中，已对在接面部JT与上部柱UMP或下部柱LMP的连接部分将隧道绝缘膜32断开的情况进行了说明，但并不限于此。例如，也可在接面部JT与上部柱UMP或下部柱LMP的连接部分将隧道绝缘膜32及电荷储存层33断开。
图31是第1变化例的半导体存储装置的存储柱MP中的包含接面部JT的部分的剖视图。图31与第3实施方式中所说明的图25对应。
如图31所示，半导体层31及阻挡绝缘膜34在接面部JT与上部柱UMP或下部柱LMP的连接部分为连续膜。其中，阻挡绝缘膜34在接面部JT与上部柱UMP或下部柱LMP的连接部分膜厚变薄。
隧道绝缘膜32被断开为与下部柱LMP对应的部分32a、与接面部JT对应的部分32b、及与上部柱UMP对应的部分32c。另外，电荷储存层33被断开为与下部柱LMP对应的部分33a、与接面部JT对应的部分33b、及与上部柱UMP对应的部分33c。
在形成如上构成的情况下，例如进行第3实施方式中所说明的图27的细化处理时，以残留的牺牲材61的膜厚变得更薄的方式进行调整。由此，能够在凸部CN，使对积层膜进行蚀刻的量变得厚，除了将隧道绝缘膜32去除以外，还能将电荷储存层33全部去除。因此，在通过细化形成的部分CN'，形成阻挡绝缘膜34露出的结构，以下执行与第3实施方式相同的处理，由此能够形成图31所示的结构。
4.2第2变化例
另外，例如隧道绝缘膜32也可不在接面部JT与上部柱UMP或下部柱LLMP的连接部分被断开。
图32是第2变化例的半导体存储装置的存储柱MP中的包含接面部JT的部分的剖视图。图32与第3实施方式中所说明的图25对应。
如图32所示，半导体层31、隧道绝缘膜32、电荷储存层33、及阻挡绝缘膜34在接面部JT与上部柱UMP或下部柱LMP的连接部分为连续膜。其中，隧道绝缘膜32在接面部JT与上部柱UMP或下部柱LMP的连接部分膜厚变薄。
在形成如上构成的情况下，例如进行第3实施方式中所说明的图27的细化处理时，以残留的牺牲材61的膜厚变得厚的方式进行调整。由此，能够在凸部CN，使对积层膜进行蚀刻的量变得更薄，能够将隧道绝缘膜32的一部分去除。因此，在通过细化形成的部分CN'，形成隧道绝缘膜32露出的结构，以下执行与第3实施方式相同的处理，由此能够形成图32所示的结构。
第1变化例及第2变化例的任一情况下，均与第3实施方式相同，能够在上部柱UMP形成收缩形状，从而能够增大存储器孔MH的直径的极小值。因此，对存储器孔MH的底部进行蚀刻而使导电体层21露出时，能够增大开口面积，进而能够使半导体层31与导电体层21良好地接触。因此，能够将存储柱MP内的电流路径良好地连接。
另外，因为将凸部CN削去，所以在半导体层31的成膜中执行的细化时，能够在存储柱MP内部无关于位置而使对半导体层31的蚀刻速率均匀。因此，能够抑制半导体层31沿着Z轴断开，并且使半导体层31的膜厚变薄，进而能够将存储柱MP内的电流路径良好地连接。
4.3其它
在所述各实施方式中，已对半导体存储装置1具有在存储单元阵列10下设置有感测放大器模块16等电路的结构的情况进行了说明，但并不限定于此。例如，半导体存储装置1也可为在半导体衬底20上形成有存储单元阵列10及感测放大器模块16等的结构。另外，半导体存储装置1也可为将设置有感测放大器模块16等的芯片与设置有存储单元阵列10的芯片贴合的结构。
在所述各实施方式中，已对字线WL与选择栅极线SGS相邻且字线WL与选择栅极线SGD相邻的结构进行了说明，但并不限定于此。例如，也可在最上层的字线WL与选择栅极线SGD之间设置虚设字线。同样地，也可在最下层的字线WL与选择栅极线SGS之间设置虚设字线。另外，在将多个柱连结的结构的情况下，也可使用连结部分附近的导电体层作为虚设字线。
在所述各实施方式中，已对经由存储柱MP的底部将半导体层31与导电体层21电连接的情况进行了例示，但并不限定于此。半导体层31与导电体层21也可经由存储柱MP的侧面电连接。在此情况下，形成如下结构，即，形成于存储柱MP的侧面的积层膜的一部分被去除，半导体层31与导电体层21经由该部分而接触。
在半导体存储装置1为在半导体衬底20上形成有存储单元阵列10及感测放大器模块16等的结构的情况下，例如，在形成于半导体衬底的导电区域上使导电性的单晶硅外延生长，并将存储柱MP配置于其上。将该导电区域与半导体层31经由导电性的单晶硅及存储柱MP的底部电连接。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及其均等的范围内。
符号的说明
1 半导体存储装置
2 存储器控制器
10 存储单元阵列
11 指令寄存器
12 地址寄存器
13 定序器
14 驱动器模块
15 行解码器模块
16 感测放大器模块
20 半导体衬底
21～26 导电体层
30 核心部件
31 半导体层
32 隧道绝缘膜
33 电荷储存层
34 阻挡绝缘膜
35 半导体部
27、36、50、51、53、56、57、60 绝缘体层
52、54、55、58、59、61 牺牲材
BLK 区块
SU 串单元
MT 存储单元晶体管
ST1、ST2 选择晶体管
BL 位线
WL 字线
SGD、SGS 选择栅极线

Claims (18)

1.一种半导体存储装置，具备：
积层体，包含沿着第1方向积层的多个第1导电体层、及配置在所述多个第1导电体层的上方且沿着所述第1方向积层的多个第2导电体层；
柱，在所述积层体内沿着所述第1方向延伸，且包含半导体层；以及
电荷储存层，配置在所述多个第1导电体层与所述半导体层之间、及所述多个第2导电体层与所述半导体层之间；且
所述半导体层包含：
第1部分，在所述多个第1导电体层中的最上层的第1导电体层与所述多个第2导电体层中的最下层的第2导电体层之间，沿着所述第1方向延伸；及
第2部分，配置在所述半导体层的所述第1部分的上方，且直径随着朝向上方而减少；
所述电荷储存层包含：
第1部分，在所述最上层的第1导电体层与所述最下层的第2导电体层之间，沿着所述第1方向延伸；
第2部分，配置在所述电荷储存层的所述第1部分的上方，且直径随着朝向上方而增加；及
第5部分，将所述电荷储存层的所述第1部分与所述电荷储存层的所述第2部分连接；且
所述电荷储存层的所述第1部分与所述电荷储存层的所述第2部分为连续膜；
所述电荷储存层的所述第5部分的膜厚比所述电荷储存层的所述第1部分及所述电荷储存层的所述第2部分的膜厚薄。
2.根据权利要求1所述的半导体存储装置，其中
所述电荷储存层还包含第3部分，所述第3部分在所述电荷储存层的所述第1部分与所述电荷储存层的所述第2部分之间，直径随着朝向上方而减少。
3.根据权利要求2所述的半导体存储装置，其中
所述电荷储存层还包含第4部分，所述第4部分在所述电荷储存层的所述第1部分与所述电荷储存层的所述第3部分之间，沿着所述积层体的积层面内的第2轴延伸。
4.一种半导体存储装置，具备：
积层体，包含沿着第1方向积层的多个第1导电体层、及配置在所述多个第1导电体层的上方且沿着所述第1方向积层的多个第2导电体层；
柱，在所述积层体内沿着所述第1方向延伸，且包含半导体层；
电荷储存层，配置在所述多个第1导电体层与所述半导体层之间、及所述多个第2导电体层与所述半导体层之间；以及
第2绝缘体层，配置在所述多个第1导电体层及所述多个第2导电体层与所述电荷储存层之间，且包含：
第1部分，在最上层的第1导电体层与最下层的第2导电体层之间，沿着所述第1方向延伸，及
第2部分，配置在所述第2绝缘体层的所述第1部分的上方，且直径随着朝向上方而增加，且
所述第2绝缘体层的所述第1部分与所述第2绝缘体层的所述第2部分为连续膜；
所述半导体层包含：
第1部分，在所述多个第1导电体层中的最上层的第1导电体层与所述多个第2导电体层中的最下层的第2导电体层之间，沿着所述第1方向延伸；及
第2部分，配置在所述半导体层的所述第1部分的上方，且直径随着朝向上方而减少；
所述第2绝缘体层还包含将所述第2绝缘体层的所述第1部分与所述第2绝缘体层的所述第2部分连接的第3部分，且
所述第2绝缘体层的所述第3部分的膜厚比所述第2绝缘体层的所述第1部分及所述第2绝缘体层的所述第2部分的膜厚薄。
5.根据权利要求4所述的半导体存储装置，其
还具备配置在所述电荷储存层与所述半导体层之间的第1绝缘体层，且
所述第1绝缘体层包含：
第1部分，在所述最上层的第1导电体层与所述最下层的第2导电体层之间，沿着所述第1方向延伸；及
第2部分，配置在所述第1绝缘体层的所述第1部分的上方，且直径随着朝向上方而增加；且
所述第1绝缘体层的所述第1部分与所述第1绝缘体层的所述第2部分被断开。
6.根据权利要求5所述的半导体存储装置，其中
所述电荷储存层包含：
第1部分，在所述最上层的第1导电体层与所述最下层的第2导电体层之间，沿着所述第1方向延伸；及
第2部分，配置在所述电荷储存层的所述第1部分的上方，且直径随着朝向上方而增加；且
所述电荷储存层的所述第1部分与所述电荷储存层的所述第2部分被断开。
7.一种半导体存储装置，具备：
积层体，包含沿着第1方向积层的多个第1导电体层、及配置在所述多个第1导电体层的上方且沿着所述第1方向积层的多个第2导电体层；
柱，在所述积层体内沿着所述第1方向延伸，且包含半导体层；
电荷储存层，配置在所述多个第1导电体层与所述半导体层之间、及所述多个第2导电体层与所述半导体层之间；以及
第1绝缘体层，配置在所述电荷储存层与所述半导体层之间；
所述第1绝缘体层包含：
第1部分，在最上层的第1导电体层与最下层的第2导电体层之间，沿着所述第1方向延伸；及
第2部分，配置在所述第1绝缘体层的所述第1部分的上方，且直径随着朝向上方而增加；且
所述第1绝缘体层的所述第1部分与所述第1绝缘体层的所述第2部分为连续膜；
所述半导体层包含：
第1部分，在所述多个第1导电体层中的最上层的第1导电体层与所述多个第2导电体层中的最下层的第2导电体层之间，沿着所述第1方向延伸；及
第2部分，配置在所述半导体层的所述第1部分的上方，且直径随着朝向上方而减少；
所述第1绝缘体层还包含将所述第1绝缘体层的所述第1部分与所述第1绝缘体层的所述第2部分连接的第3部分，且
所述第1绝缘体层的所述第3部分的膜厚比所述第1绝缘体层的所述第1部分及所述第1绝缘体层的所述第2部分的膜厚薄。
8.根据权利要求1至7中的任一项所述的半导体存储装置，其中
所述半导体层还包含第3部分，所述第3部分配置在所述半导体层的所述第2部分的上方，且直径随着朝向上方而增加。
9.根据权利要求8所述的半导体存储装置，其中
所述半导体层还包含：
第4部分，配置在所述半导体层的所述第1部分的下方，且直径随着朝向下方而以第1比率减少；及
第5部分，配置在所述半导体层的所述第4部分的下方，且直径随着朝向下方而以小于所述第1比率的第2比率减少。
10.根据权利要求1至7中的任一项所述的半导体存储装置，其中
所述最下层的第2导电体层具有与所述半导体层的所述第2部分对向的面。
11.根据权利要求8所述的半导体存储装置，其中
所述最下层的第2导电体层具有所述最下层的第2导电体层的下表面与和所述半导体层的所述第3部分对向的面交叉的部分。
12.根据权利要求1至7中的任一项所述的半导体存储装置，其中
所述最上层的第1导电体层与所述最下层的第2导电体层之间的层的膜厚大于所述多个第1导电体层中相邻2个之间的层的膜厚、或所述多个第2导电体层中相邻2个之间的层的膜厚。
13.一种半导体存储装置的制造方法，具备以下步骤：
形成沿着第1方向积层有多个第1牺牲材的第1积层体，进而将层间绝缘膜积层于所述第1积层体上，并形成贯通所述层间绝缘膜及所述多个第1牺牲材的第1孔，之后在所述第1孔内形成第2牺牲材，在所述层间绝缘膜及所述第2牺牲材上形成沿着所述第1方向积层有多个第3牺牲材的第2积层体，并形成贯通所述多个第3牺牲材而到达所述第2牺牲材的第2孔，之后将所述第2牺牲材去除而形成第3孔，其中，所述层间绝缘膜的膜厚比所述多个第1牺牲材中相邻2个之间的层的膜厚、及所述多个第3牺牲材中相邻2个之间的层的膜厚厚，且所述第1积层体及所述第2积层体在与所述层间绝缘膜的连接部分中在所述第3孔内具有凸部；
在所述第3孔内形成第4牺牲材之后，将所述凸部中的所述第4牺牲材、所述第1积层体的一部分、及所述第2积层体的一部分去除，并且将所述第4牺牲材中除所述凸部以外的部分中的所述第4牺牲材的一部分去除；
将残留在除所述凸部以外的部分的所述第4牺牲材选择性去除；及
在将所述第4牺牲材选择性去除后的所述第3孔内依次形成包含电荷储存层的积层膜及半导体层。
14.根据权利要求13所述的半导体存储装置的制造方法，其
还具备以下步骤：
形成贯通所述多个第3牺牲材、所述层间绝缘膜、及所述多个第1牺牲材的第4孔；以及
经由所述第4孔将所述多个第1牺牲材及所述多个第3牺牲材分别替换为导电体层。
15.一种半导体存储装置的制造方法，具备以下步骤：
形成沿着第1方向积层有多个第1牺牲材的第1积层体，进而将层间绝缘膜积层于所述第1积层体上，并形成贯通所述层间绝缘膜及所述多个第1牺牲材的第1孔，之后在所述第1孔内形成第2牺牲材，在所述层间绝缘膜及所述第2牺牲材上形成沿着所述第1方向积层有多个第3牺牲材的第2积层体，并形成贯通所述多个第3牺牲材而到达所述第2牺牲材的第2孔，之后将所述第2牺牲材去除而形成第3孔，其中，所述层间绝缘膜的膜厚比所述多个第1牺牲材中相邻2个之间的层的膜厚、及所述多个第3牺牲材中相邻2个之间的层的膜厚厚，且所述第1积层体及所述第2积层体在与所述层间绝缘膜的连接部分中在所述第3孔内具有凸部；
在所述第3孔内依次形成包含电荷储存层的积层膜及第5牺牲材；
将所述凸部中的所述第5牺牲材及所述积层膜的一部分去除，并且将所述第5牺牲材中除所述凸部以外的部分的一部分去除；
将残留在除所述凸部以外的部分的所述第5牺牲材选择性去除；及
在将所述第5牺牲材选择性去除后的所述第3孔内依次形成半导体层。
16.根据权利要求15所述的半导体存储装置的制造方法，其
还具备以下步骤：
形成贯通所述多个第3牺牲材、所述层间绝缘膜、及所述多个第1牺牲材的第4孔；以及
经由所述第4孔将所述多个第1牺牲材及所述多个第3牺牲材分别替换为导电体层。
17.一种半导体存储装置的制造方法，具备以下步骤：
形成沿着第1方向积层有多个第1牺牲材的第1积层体，进而将层间绝缘膜积层于所述第1积层体上，并形成贯通所述层间绝缘膜及所述多个第1牺牲材的第1孔，之后在所述第1孔内形成第2牺牲材，在所述层间绝缘膜及所述第2牺牲材上形成沿着所述第1方向积层有多个第3牺牲材的第2积层体，并形成贯通所述多个第3牺牲材而到达所述第2牺牲材的第2孔，之后将所述第2牺牲材去除而形成第3孔，其中，所述层间绝缘膜的膜厚比所述多个第1牺牲材中相邻2个之间的层的膜厚、及所述多个第3牺牲材中相邻2个之间的层的膜厚厚，且所述第1积层体及所述第2积层体在与所述层间绝缘膜的连接部分中在所述第3孔内具有凸部；
在所述第3孔内形成第4牺牲材，之后将所述凸部中的所述第4牺牲材、所述第1积层体的一部分、及所述第2积层体的一部分去除，并且将所述第4牺牲材中除所述凸部以外的部分中的所述第4牺牲材的一部分去除；及
在所述第3孔内依次形成包含电荷储存层的积层膜及半导体层。
18.根据权利要求17所述的半导体存储装置的制造方法，还具备以下步骤：
形成贯通所述多个第3牺牲材、所述层间绝缘膜、及所述多个第1牺牲材的第4孔；以及
经由所述第4孔将所述多个第1牺牲材及所述多个第3牺牲材分别替换为导电体层。
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