CN109962075B - 半导体存储器 - Google Patents

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Abstract

实施方式的半导体存储器(1)包括：介隔绝缘体而积层的多个导电体、及穿通多个导电体的柱(MH)。柱(MH)包括第1柱状部(LMH)、第1柱状部(LMH)上方的第2柱状部(UMH)、以及第1柱状部及第2柱状部间的接合部(JT)，且和多个导电体的交叉部分各自作为晶体管发挥功能。第2柱状部(UMH)所穿通的多个导电体中最靠近接合部(JT)的第1导电体(25)具有沿着接合部(JT)的弯曲部(ST)。

Description

半导体存储器
相关申请
本申请享受以日本专利申请2017-249588号(申请日：2017年12月26日)作为基础申请的优先权。本申请以参照该基础申请的形式包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储器。
背景技术
已知有一种将存储单元三维地积层而成的NAND(Not AND，与非)型闪存。
发明内容
实施方式提供一种能够提高所保存的数据的可靠性的半导体存储器。
实施方式的半导体存储器包括：介隔绝缘体而积层的多个导电体、及穿通多个导电体的柱。柱包括第1柱状部、第2柱状部、以及第1柱状部及第2柱状部间的接合部，且和多个导电体的交叉部分各自作为晶体管发挥功能。第2柱状部穿通的多个导电体中最靠近接合部的第1导电体具有沿着接合部的弯曲部。
附图说明
图1是表示第1实施方式的半导体存储器的构成例的框图。
图2是表示第1实施方式的半导体存储器所具备的存储单元阵列的电路构成的一例之电路图。
图3是表示第1实施方式的半导体存储器所具备的存储单元阵列的平面布局的一例之俯视图。
图4是表示第1实施方式的半导体存储器所具备的存储单元阵列的截面构造的一例之剖视图。
图5是表示第1实施方式的半导体存储器所具备的存储单元阵列的更详细截面构造的一例之剖视图。
图6是表示第1实施方式的半导体存储器的制造方法的一例之流程图。
图7～21是表示第1实施方式的半导体存储器的制造工序的一例之存储单元阵列的剖视图。
图22是表示第1实施方式中的存储柱的接合部的特性之存储单元阵列的剖视图。
图23是表示第2实施方式的半导体存储器所具备的存储单元阵列的截面构造的一例之剖视图。
图24时表示第2实施方式的半导体存储器所具备的存储单元阵列的更详细截面构造的一例之剖视图。
图25是表示第2实施方式的半导体存储器的制造方法的一例之流程图。
图26～34是表示第2实施方式的半导体存储器的制造工序的一例之存储单元阵列的剖视图。
图35是表示第1实施方式的变化例中的存储单元阵列的截面构造的一例之剖视图。
图36是表示第2实施方式的变化例中的存储单元阵列的截面构造的一例之剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。附图为示意图。各实施方式是例示用以将发明的技术思想具体化的装置或方法的实施方式。此外，在以下说明中，关于具有大致相同的功能及构成的构成要素，标注同一符号。构成参照符号的文字之后的数字是用于区分通过包含相同文字的参照符号而参照且具有相同构成的要素彼此。在无需将由包含相同文字的参照符号所表示的要素相互区分的情况下，这些要素是通过仅包含相同文字的参照符号而参照。
[1]第1实施方式
以下，对第1实施方式的半导体存储器1进行说明。
[1-1]构成
[1-1-1]半导体存储器1的构成
图1表示第1实施方式的半导体存储器1的构成例。半导体存储器1是能够将数据非易失地存储的NAND型闪存。半导体存储器1像图1所示那样，例如具备存储单元阵列10、行译码器11、读出放大器12、及序列发生器13。
存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是非易失性存储单元的集合，例如成为数据的删除单位。存储单元阵列10中设置有多条位线及多条字线，各存储单元和1条位线及1条字线建立关联性。关于存储单元阵列10的详细构成，将在下文叙述。
行译码器11基于从外部的存储器控制器2所接收的地址信息ADD来选择1个区块BLK。然后，行译码器11例如对选择字线及非选择字线分别施加所需的电压。
读出放大器12根据从存储器控制器2所接收的写入数据DAT对各位线施加所需的电压。另外，读出放大器12基于位线的电压来判定存储单元中所存储的数据，将所判定的读取数据DAT发送至存储器控制器2。
序列发生器13基于从存储器控制器2所接收的指令CMD来控制整个半导体存储器1的动作。半导体存储器1和存储器控制器2之间的通信例如支持NAND接口标准。例如，存储器控制器2发送指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读取使能信号REn，接收就绪/忙信号RBn，且收发输入输出信号I/O。
信号CLE是通知半导体存储器1所接收的信号I/O为指令CMD的信号。信号ALE是通知半导体存储器1所接收的信号I/O为地址信息ADD的信号。信号WEn是命令半导体存储器1输入信号I/O的信号。信号REn是命令半导体存储器1输出信号I/O的信号。信号RBn是将半导体存储器1是受理来自存储器控制器2的命令的就绪状态还是不受理命令的忙状态通知给存储器控制器2的信号。信号I/O例如为8比特的信号，可包含指令CMD、地址信息ADD、数据DAT等。
以上所说明的半导体存储器1及存储器控制器2可以通过它们的组合来构成1个半导体装置。作为这种半导体装置，例如可列举SDTM存储卡之类的存储卡、或SSD(solid statedrive，固态硬盘)等。
[1-1-2]存储单元阵列10的构成
(存储单元阵列10的电路构成)
图2是第1实施方式中的存储单元阵列10的电路构成的一例，抽选1个区块BLK进行展示。区块BLK像图2所示那样，例如包含4个串组SU(SU0～SU3)。
各串组SU包含多个NAND串NS。多个NAND串NS和位线BL0～BLm(m为1以上的整数)分别建立关联。另外，各NAND串NS例如包含存储单元晶体管MT0～MT15、虚拟晶体管LDT及UDT、以及选择晶体管ST1及ST2。
存储单元晶体管MT包含控制栅极及电荷储存层，将数据非易失地存储。虚拟晶体管LDT及UDT分别例如为和存储单元晶体管MT相同的构成，是不用于存储数据的存储单元晶体管。选择晶体管ST1及ST2分别用于各种动作时的串组SU的选择。
在各NAND串NS中，选择晶体管ST1的漏极连接于所对应的位线BL。在选择晶体管ST1的源极和虚拟晶体管UDT的漏极之间，串联连接有存储单元晶体管MT8～MT15。虚拟晶体管UDT的源极连接于虚拟晶体管LDT的漏极。在虚拟晶体管LDT的源极和选择晶体管ST2的漏极之间，串联连接有存储单元晶体管MT0～MT7。选择晶体管ST2的源极连接于源极线SL。
在同一区块BLK中，存储单元晶体管MT0～MT15各自的控制栅极分别共同连接于字线WL0～WL15。虚拟晶体管UDT的控制栅极共同连接于虚拟字线UDWL。虚拟晶体管LDT的控制栅极共同连接于虚拟字线LDWL。串组SU0～SU3各自所含的选择晶体管ST1的栅极分别共同连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极共同连接于选择栅极线SGS。
对于位线BL0～BLm，例如分配各不相同的列地址，各位线BL在多个区块BLK间将对应的NAND串NS的选择晶体管ST1共同连接。字线WL0～WL15以及虚拟字线UDWL及LDWL各自设置在每个区块BLK。源极线SL在多个区块BLK间共用。
在1个串组SU内连接于共同的字线WL的多个存储单元晶体管MT例如被称为单元组CU。单元组CU的存储容量根据存储单元晶体管MT所存储的数据的比特数而变化。例如，单元组CU在单元组CU内的多个存储单元晶体管MT各自存储1比特数据的情况下存储1页数据，在单元组CU内的多个存储单元晶体管MT各自存储2比特数据的情况下存储2页数据。
(存储单元阵列10的平面布局)
图3分别表示第1实施方式中的存储单元阵列10的平面布局的一例和X轴、Y轴及Z轴。多个串组SU例如像图3所示那样，各自在Y方向上延伸而设置，且在X方向上排列。
各串组SU包含多个存储柱MH。多个存储柱MH例如在Y方向上呈错位状配置。对于各存储柱MH，例如以与之重叠的方式设置有至少1条位线BL。并且，在各串组SU中，1个存储柱MH经由接触插塞BLC连接于1条位线BL。
另外，在存储单元阵列10中设置有多个狭缝SLT。多个狭缝SLT例如各自在Y方向上延伸设置，且在X方向上排列。在相邻的狭缝SLT间例如设置有1个串组SU。设置在相邻的狭缝SLT间的串组SU的个数不限于1个，可以设计成任意个数。
(存储单元阵列10的截面构造)
图4是第1实施方式中的存储单元阵列10的截面构造的一例，分别表示省略了层间绝缘膜的存储单元阵列10的截面和X轴、Y轴及Z轴。存储单元阵列10像图4所示那样，包含半导体基板20、导电体21～28、存储柱MH及接触插塞BLC。
半导体基板20的表面与XY平面平行地设置。在半导体基板20的上方，介隔绝缘膜设置有导电体21。导电体21形成为与XY平面平行的板状，例如作为源极线SL发挥功能。在导电体21上，与YZ平面平行的多个狭缝SLT在X方向上排列。导电体21上且相邻的狭缝SLT间的构造体例如对应于1个串组SU。
具体而言，在导电体21上且相邻的狭缝SLT间，例如从半导体基板20侧起依序设置有导电体22、8个导电体23、导电体24、导电体25、8个导电体26、及导电体27。这些导电体中在Z方向上相邻的导电体是介隔层间绝缘膜而积层。导电体22～27分别形成为与XY平面平行的板状。
例如，导电体22作为选择栅极线SGS发挥功能。8个导电体23从下层起依序分别作为字线WL0～WL7发挥功能。导电体24及25分别作为虚拟字线LDWL及UDWL发挥功能。8个导电体26从下层起依序分别作为字线WL8～WL15发挥功能。导电体27作为选择栅极线SGD发挥功能。
多个存储柱MH分别例如作为1个NAND串NS发挥功能。各存储柱MH是以从导电体27的上表面起到达导电体21的上表面的方式，穿通导电体22～27而设置。另外，各存储柱MH是将多个柱状部连结而设置，例如包括下部柱LMH、上部柱UMH、以及下部柱LMH及上部柱UMH间的接合部JT。上部柱UMH设置在下部柱LMH上，下部柱LMH和上部柱UMH之间经由接合部JT而接合。
另外，存储柱MH例如包含阻挡绝缘膜29、绝缘膜30、隧道氧化膜31及导电性的半导体材料32。阻挡绝缘膜29设置在形成存储柱MH的存储孔的内壁。绝缘膜30设置在阻挡绝缘膜29的内壁，作为存储单元晶体管MT的电荷储存层发挥功能。隧道氧化膜31设置在绝缘膜30的内壁。半导体材料32设置在隧道氧化膜31的内壁，且在半导体材料32内形成NAND串NS的电流路径。存储柱MH可以在半导体材料32的内壁包含不同的材料。
存储柱MH和导电体22相交叉的部分作为选择晶体管ST2发挥功能。存储柱MH和8个导电体23相交叉的部分从下层起依序分别作为存储单元晶体管MT0～MT7发挥功能。存储柱MH和导电体24相交叉的部分作为虚拟晶体管LDT发挥功能。像图示那样，选择晶体管ST2、存储单元晶体管MT0～MT7及虚拟晶体管LDT各自利用下部柱LMH来形成。
存储柱MH和导电体25相交叉的部分作为虚拟晶体管UDT发挥功能。存储柱MH和8个导电体26相交叉的部分从下层起依序分别作为存储单元晶体管MT8～MT15发挥功能。存储柱MH和导电体27相交叉的部分作为选择晶体管ST1发挥功能。像图示那样，虚拟晶体管UDT、存储单元晶体管MT8～MT15及选择晶体管ST1分别利用上部柱UMH来形成。
图5表示被提取出包括接合部JT的区域的存储单元阵列10的详细截面构造的一例。与XY平面平行的截面中的接合部JT的外径JDI像图5所示那样，比包含下部柱LMH和接合部JT的交界部分且与XY平面平行的截面中的下部柱LMH的外径LDI大，比包含上部柱UMH和接合部JT的交界部分且与XY平面平行的截面中的上部柱UMH的外径UDI大。此外，在本说明书中，所谓“外径”是表示存储柱MH内的阻挡绝缘膜29的外径。
例如，由下部柱LMH穿通且设置在接合部JT旁边的导电体24(虚拟字线LDWL)不具有沿着接合部JT弯曲的部分。另一方面，由上部柱UMH穿通且设置在接合部JT旁边的导电体25(虚拟字线UDWL)具有以沿着接合部JT的形状的方式弯曲的部分BE1。
另外，例如由上部柱UMH穿通且设置在导电体25旁边的导电体26(字线WL8)具有以间接性地沿着接合部JT的形状的方式弯曲的部分BE2。换句话说，导电体26沿着导电体25沿接合部JT弯曲的部分进行了弯曲。在此情况下，部分BE1中的导电体25(字线WL8)的弯曲量变得比部分BE2中的导电体26(虚拟字线UDWL)的弯曲量小。
以下，将导电体25沿着接合部JT弯曲且与接合部JT间接或直接地接触的部分称为弯曲部ST。此外，于弯曲部ST，在接合部JT和导电体25之间，可以设置其它绝缘膜。
弯曲部ST是通过外径UDI和外径JDI的直径差异来形成。弯曲部ST的高度ΔST表示弯曲部ST在Z方向上的尺寸。具体而言，高度ΔST例如是以与XY平面平行且包括在弯曲部ST在Z方向上距离半导体基板20最远的部分的截面和与XY平面平行且包括在弯曲部ST在Z方向上距离半导体基板20最近的部分的截面之间在Z方向上的尺寸定义。
另外，高度ΔST例如以变得比导电体25在Z方向上的厚度LTS小的方式设计，优选以成为厚度LTS的一半以下的方式设计。此外，导电体25的厚度LTS例如优选使用在导电体25中不包括弯曲部ST的区域来测量。
导电体24及25间在Z方向上的间隔JTS例如以变得比相邻的导电体23在Z方向上的间隔宽的方式设计，以变得比相邻的导电体26在Z方向上的间隔宽的方式设计。
返回图4，在较存储柱MH的上表面而言的上层，介隔层间绝缘膜而设置有导电体28。导电体28形成为在X方向上延伸的线状，作为位线BL发挥功能。多个导电体28在Y方向上排列(未图示)，导电体28在每个串组SU中与所对应的1个存储柱MH电连接。
具体而言，在各串组SU中，例如在各存储柱MH内的半导体材料32上设置导电性的接触插塞BLC，在接触插塞BLC上设置1个导电体28。存储柱MH及导电体28间的连接也可以经由多个接触插塞、配线等。
此外，存储单元阵列10的构成并不限于所述构成。例如，各区块BLK所包含的串组SU的个数可以设计成任意个数。另外，各NAND串NS所包含的存储单元晶体管MT、虚拟晶体管UDT及LDT、以及选择晶体管ST1及ST2各自可以设计成任意个数。
另外，字线WL、虚拟字线UDWL及LDWL、以及选择栅极线SGD及SGS的条数分别基于存储单元晶体管MT、虚拟晶体管UDT及LDT、以及选择晶体管ST1及ST2的个数而变更。对于选择栅极线SGS，可以分配分别设置成多层的多个导电体22，对于选择栅极线SGD，可以分配分别设置成多层的多个导电体27。
关于其它存储单元阵列10的构成，例如分别记载于名为“三维积层非易失性半导体存储器”的于2009年3月19日提出申请的美国专利申请12/407,403号、名为“三维积层非易失性半导体存储器”的于2009年3月18日提出申请的美国专利申请12/406,524号、名为“非易失性半导体存储装置及其制造方法”的于2010年3月25日提出申请的美国专利申请12/679,991号、名为“半导体存储器及其制造方法”的于2009年3月23日提出申请的美国专利申请12/532,030号中。在本申请说明书中，这些专利申请的整体以参照的形式引用。
[1-2]制造方法
图6表示第1实施方式的半导体存储器1的制造工序的一例，图7～图21表示存储单元阵列10在各制造工序中的截面构造的一例。以下，使用图6对从用以形成字线WL等的置换材/绝缘体的积层开始到形成字线WL为止的工艺进行说明。
以下要说明的各制造工序例如从图7所示的制造中途的半导体存储器1的构造开始。像图7所示那样，在半导体基板20上介隔绝缘体形成有导电体21。在半导体基板20及导电体21间形成半导体存储器1的控制电路等(未图示)。在导电体21上介隔绝缘体形成有导电体22。
在步骤S10中，像图8所示那样，在导电体22上交替地积层绝缘体41和置换材40。作为置换材40，使用例如氮化硅SiN等氮化膜，作为绝缘体41，使用例如氧化硅SiO2等氧化膜。形成置换材40的层数对应于与下部柱LMH对应的字线WL及虚拟字线UDWL的条数。各置换材40从下层起依序分别对应于字线WL0～WL7及虚拟字线LDWL。在最上层的置换材40上积层绝缘体42。绝缘体42的层厚形成为比绝缘体41的层厚更厚。
在步骤S11中，像图9所示那样，利用光刻法及各向异性蚀刻来加工对应于下部柱LMH的孔LH。孔LH是以从绝缘体42的上表面起到达导电体21的上表面的方式形成。作为各向异性蚀刻，例如利用RIE(Reactive ion etching，反应离子蚀刻)，例如利用SiO/SiN的选择性分步蚀刻。
在步骤S12中，像图10所示那样，在孔LH的内壁形成牺牲材43。牺牲材43例如埋入整个孔LH中，也形成于绝缘体42上。作为牺牲材43，例如使用非晶硅aSi。
在步骤S13中，像图11所示那样，回蚀牺牲材43，去除绝缘体42上的牺牲材43。另外，将形成在孔LH内的牺牲材43在不露出设置在最上层的置换材40的范围内进行回蚀。
在步骤S14中，像图12所示那样，利用湿式蚀刻来加工绝缘体42。具体而言，在孔LH中去除了牺牲材43的开口部分的直径变大，绝缘体42的膜厚变薄。
在步骤S15中，像图13所示那样，在孔LH的开口部分形成牺牲材44。牺牲材44例如埋入孔LH的整个开口部，也形成于绝缘体42上。作为牺牲材44，例如使用和牺牲材43相同的非晶硅aSi。
在步骤S16中，像图14所示那样，回蚀牺牲材44，去除绝缘体42上的牺牲材43。这时，例如以牺牲材44的上表面和绝缘体42的上表面齐平的方式加工。
在步骤S17中，像图15所示那样，利用湿式蚀刻来加工绝缘体42。具体而言，绝缘体42的膜厚变薄，而成为牺牲材44的上部从绝缘体42的上表面突出的状态。
在步骤S18中，像图16所示那样，在绝缘体42及牺牲材44上交替地积层绝缘体41和置换材40。形成置换材40的层数对应于与上部柱UMH对应的字线WL、虚拟字线UDWL及选择栅极线SGD的条数。各置换材40从下层起依序分别对应于虚拟字线UDWL、字线WL8～WL15及选择栅极线SGD。在最上层的置换材40上积层绝缘体45。绝缘体45的层厚例如形成为比绝缘体41的层厚更厚。
在步骤S19中，像图17所示那样，利用光刻法及各向异性蚀刻来加工对应于上部柱UMH的孔UH。孔UH是以从绝缘体45的上表面起到达牺牲材44的上表面的方式形成。作为各向异性蚀刻，例如利用RIE(Reactive ion etching)，例如利用SiO/SiN的选择性分步蚀刻。
在步骤S20中，像图18所示那样，利用湿式蚀刻来去除形成于孔LH内的牺牲材43及44。由此，孔LH和孔UH相连，露出导电体21。
在步骤S21中，像图19所示那样，在孔LH及孔UH的内壁形成各种材料，从而形成存储柱MH。然后，在存储柱MH及绝缘体45上形成保护膜46。
在步骤S22中，像图20所示那样，加工狭缝SLT。具体而言，狭缝SLT例如以从保护膜46的上表面起到达导电体21的上表面的方式形成。
在步骤S23中，像图21所示那样，执行各种配线的置换处理。具体而言，首先通过经由狭缝SLT进行湿式蚀刻来去除置换材40。已去除置换材40的构造体例如利用存储柱MH、或形成于未图示的区域的支撑柱来维持其立体构造。然后，将作为字线WL等配线发挥功能的金属材料形成于曾经形成有置换材40的空间中。随后，利用蚀刻去除形成于狭缝SLT内及保护膜46上的金属材料，从而将设置于各层的金属材料分离。
通过以上所说明的制造工序，形成存储柱MH和各种配线。此外，以上所说明的制造工序终究仅为一例，也可以在各步骤的处理间插入其它处理。
[1-3]效果
根据以上所说明的第1实施方式的半导体存储器1，能够提高半导体存储器1所保存的数据的可靠性。以下，对于第1实施方式的半导体存储器1的详细效果进行说明。
在将存储单元三维地积层而成的半导体存储器中，已知有一种为了使每单位面积的存储容量增大而使多个孔在与基板垂直的方向上连结来形成存储柱的方法。
在使多个孔连结来形成存储柱的情况下，有时会在所要连结的孔间设置接合部。如果设置接合部，那么半导体存储器的工艺难易度降低，抑制由相邻的孔间的对接错位引起的不良的发生。另一方面，接合部的电气特性存在和存储柱在其它领域中的电气特性不同的情况。
图22是第1实施方式的比较例中的存储单元阵列10的截面构造的一例，省略一部分的阴影及构成而展示。比较例中的存储单元阵列10的截面构造相对于使用图5所说明的第1实施方式中的存储单元阵列10的截面构造而言，由上部柱UMH穿通且在接合部JT旁边的导电体25(虚拟字线UDWL)不具有沿着接合部JT的部分。
在比较例中的存储单元阵列10中，接合部JT的区域中的导电体24及25和存储柱MH之间的耦合电容C1变得比导电体25及26间的层中的导电体25及26和存储柱MH之间的耦合电容C2小，且比导电体23及24间的层中的导电体23及24和存储柱MH之间的耦合电容C3小。其原因在于：接合部JT的层厚比其它字线WL间的层厚更厚，与接合部JT相邻的配线和接合部JT内的通道的间隔变宽。
其结果为，在比较例的半导体存储器中，在接合部JT中施加至存储柱MH的通道的电压变得相对地比在其它字线WL间的层中施加至存储柱MH的通道的电压小。在此情况下，比较例中的半导体存储器例如在删除动作时，接合部JT中的通道电流变得不易流通，有删除特性变差的可能性。
相对于此，第1实施方式的半导体存储器1像图5所示那样，导电体25具有沿着接合部JT的弯曲部ST的部分。也就是说，第1实施方式的半导体存储器1较比较例的半导体存储器而言，接合部JT正上方的虚拟字线UDWL具有接近存储柱MH的接合部JT内的通道的构造。
由此，第1实施方式的半导体存储器1能够使接合部JT中的虚拟字线LDWL及UDWL和存储柱MH之间的耦合电容变大。也就是说，第1实施方式的半导体存储器1较比较例的半导体存储器而言，能够容易地对存储柱MH的接合部JT内的通道施加电压。
其结果为，第1实施方式的半导体存储器1能够抑制接合部JT中的通道电流的降低，例如能够抑制删除特性的降低。从而，第1实施方式的半导体存储器1能够提高所存储的数据的可靠性。
[2]第2实施方式
第2实施方式的半导体存储器1是在第1实施方式的半导体存储器1中省略了下部柱LMH和上部柱UMH之间的接合部JT的半导体存储器。以下，关于第2实施方式的半导体存储器1，对和第1实施方式的不同点进行说明。
[2-1]构成
图23是第2实施方式中的存储单元阵列10的截面构造的一例，分别展示省略了层间绝缘膜的存储单元阵列10的截面和X轴、Y轴及Z轴。像图23所示那样，第2实施方式中的存储单元阵列10的截面构造相对于使用4所说明的第1实施方式中的存储单元阵列10的截面构造而言，存储柱MH的构造不同。
具体而言，关于第2实施方式中的存储柱MH，下部柱LMH和上部柱UMH之间是直接接合的。换句话说，第2实施方式中的存储柱MH的下部柱LMH和上部柱UMH之间未经由第1实施方式中所说明的接合部JT而接合。
图24表示被提取出包含下部柱LMH和上部柱UMH的接合部分的区域的存储单元阵列10的详细截面构造的一例。在包含下部柱LMH和上部柱UMH的交界部分的XY平面中，像图24所示那样，例如下部柱LMH的外径LDI变得比上部柱UMH的外径UDI大。
在第2实施方式中，由上部柱UMH穿通且设置在下部柱LMH和上部柱UMH的交界部分旁边的导电体25(虚拟字线UDWL)具有以沿着下部柱LMH的形状的方式弯曲的部分BE1。
另外，例如由上部柱UMH穿通且设置在导电体25旁边的导电体26(字线WL8)具有以间接性地沿着下部柱LMH的形状的方式弯曲的部分BE2。换句话说，导电体26沿着导电体25沿下部柱LMH弯曲的部分进行了弯曲。在此情况下，部分BE1中的导电体25(字线WL8)的弯曲量变得比部分BE2中的导电体26(虚拟字线UDWL)的弯曲量小。
在第2实施方式中，将导电体25沿着下部柱LMH弯曲且与下部柱LMH接触的部分称为弯曲部ST。此外，在弯曲部ST，在下部柱LMH和导电体25之间可以设置其它绝缘膜。
第2实施方式中的弯曲部ST的高度ΔST是以在弯曲部ST例如包括导电体25在Z方向上距离半导体基板20最远的部分且与XY平面平行的截面和包括导电体25在Z方向上距离半导体基板20最近的部分且与XY平面平行的截面之间在Z方向上的尺寸来定义。另外，高度ΔST例如是以变得比导电体25在Z方向上的厚度LTS小的方式设计，优选以成为厚度LTS的一半以下的方式设计。
另外，在第2实施方式中，导电体24及25间在Z方向上的间隔JTS和第1实施方式同样地，例如以变得比相邻的导电体23在Z方向上的间隔宽的方式设计，以变得比相邻的导电体26在Z方向上的间隔宽的方式设计。
第2实施方式的半导体存储器1的其它构成和第1实施方式的半导体存储器1的构成相同，所以省略说明。
[2-2]制造方法
图25表示第2实施方式的半导体存储器1的制造工序的一例，图26～图34表示存储单元阵列10在各制造工序中的截面构造的一例。以下，使用图25，对从用以形成字线WL等的置换材/绝缘体的积层开始到形成字线WL为止的工艺进行说明。
以下要说明的各制造工序和第1实施方式同样地，例如从图7所示的制造中途的半导体存储器1的构造开始。然后，执行第1实施方式中所说明的步骤S10～S12的处理，像图26所示那样，在孔LH的内壁形成牺牲材43。牺牲材43例如埋入整个孔LH中，也形成于绝缘体42上。绝缘体42的膜厚例如较第1实施方式中所说明的步骤S12的处理而言较薄地形成。
在步骤S30中，像图27所示那样，回蚀牺牲材43，从而去除绝缘体42上的牺牲材43。这时，例如以牺牲材43的上表面和绝缘体42的上表面齐平的方式加工。
在步骤S31中，像图28所示那样，利用湿式蚀刻来加工绝缘体42。具体而言，绝缘体42的膜厚变薄，而成为牺牲材43的上部从绝缘体42的上表面突出的状态。
在步骤S32中，像图29所示那样，在绝缘体42及牺牲材44上交替地积层绝缘体41和置换材40。形成置换材40的层数对应于与上部柱UMH对应的字线WL、虚拟字线UDWL及选择栅极线SGD的条数。在最上层的置换材40上积层绝缘体45。绝缘体45的层厚例如形成为比绝缘体41的层厚更厚。
在步骤S33中，像图30所示那样，利用光刻法及各向异性蚀刻来加工对应于上部柱UMH的孔UH。孔UH以从绝缘体45的上表面起到达牺牲材43的上表面的方式形成。作为各向异性蚀刻，例如利用RIE(Reactive ion etching)，例如利用SiO/SiN的选择性分步蚀刻。
在步骤S34中，像图31所示那样，利用湿式蚀刻来去除形成于孔LH内的牺牲材43。由此，孔LH和孔UH相连，露出导电体21。第2实施方式的半导体存储器1的以后的制造工序和第1实施方式的半导体存储器1的步骤S21以后的制造工序相同。
具体而言，在步骤S21中，像图32所示那样，在孔LH及孔UH的内壁形成各种材料，从而形成存储柱MH。然后，在存储柱MH及绝缘体45上形成保护膜46。
在步骤S22中，像图33所示那样，加工狭缝SLT。具体而言，狭缝SLT例如以从保护膜46的上表面起到达导电体21的上表面的方式形成。
在步骤S23中，像图34所示那样，执行各种配线的置换处理。具体而言，首先通过经由狭缝SLT进行湿式蚀刻来去除置换材40。然后，将对应于字线WL、虚拟字线LDWL及UDWL、以及选择栅极线SGD的金属材料形成于曾经形成有置换材40的空间中。随后，利用蚀刻来去除形成于狭缝SLT内及保护膜46上的金属材料。
通过以上所说明的制造工序来形成存储柱MH和各种配线。此外，以上所说明的制造工序终究仅为一例，也可以在各步骤的处理之间插入其它处理。
[2-3]效果
根据以上所说明的第2实施方式的半导体存储器1，能够和第1实施方式的半导体存储器1同样地提高半导体存储器1所保存的数据的可靠性。
另外，相对于第1实施方式的半导体存储器1，第2实施方式的半导体存储器1省略了接合部JT。由此，第2实施方式的半导体存储器1可以像使用图25而说明的那样，较第1实施方式的半导体存储器1而言减少制造工序。从而，第2实施方式的半导体存储器1能够较第1实施方式的半导体存储器1而言削减制造成本。
[3]变化例等
实施方式的半导体存储器＜例如图1，1＞包括：介隔绝缘体而积层的多个导电体＜例如图4，22～27＞及穿通多个导电体的柱＜例如图4，MH＞。柱包括第1柱状部＜例如图4，LMH＞、第2柱状部＜例如图4，UMH＞以及第1柱状部及第2柱状部间的接合部＜例如图4，JT＞，且和多个导电体的交叉部分各自作为晶体管发挥功能。第2柱状部所穿通的多个导电体中最靠近接合部的第1导电体＜例如图5，25＞具有沿着接合部＜例如图5，JT＞的弯曲部＜例如图5，ST＞。由此，半导体存储器1能够提高所保存的数据的可靠性。
在第1实施方式的半导体存储器1的制造工序中，已在步骤S18中举例说明从置换材40开始积层的情况，但并不限定于此。例如，在步骤S18中，也可以从绝缘体41开始积层。在此情况下，第1实施方式的变化例中的存储单元阵列10的截面构造例如成为图35所示的构造。
像图35所示那样，当在步骤S18中从绝缘体41开始积层的情况下，接合部JT和导电体25的间隔仅增宽绝缘体41的宽度。即使在这种情况下，因为导电体25成为沿着接合部JT的构造，所以也能容易地对接合部JT施加电压，因此能够获得和第1实施方式相同的效果。
同样地，在第2实施方式的半导体存储器1的制造工序中，已在步骤S32中举例说明从置换材40开始积层的情况，但并不限定于此。例如，在步骤S32中，也可以从绝缘体41开始积层。在此情况下，第2实施方式的变化例中的存储单元阵列10的截面构造例如成为图36所示的构造。
像图36所示那样，当在步骤S32中从绝缘体41开始积层的情况下，下部柱LMH和导电体25的间隔仅增宽绝缘体41的宽度。即使在这种情况下，因为导电体25成为沿着下部柱LMH的上端的构造，所以也能容易地对下部柱LMH和上部柱UMH接合的部分施加电压，因此能够获得和第2实施方式相同的效果。
此外，在第1实施方式中，接合部JT的侧面以成为垂直的方式展示，但接合部JT的形状并不限定于此。例如，接合部JT的形状例如可能成为中途膨胀的桶型、从下向上直径变大的锥型、或从上向下直径变大的倒锥型。
另外，在所述实施方式中，已举例说明下部柱LMH及上部柱UMH各自的外径随着接近半导体基板而变小的情况，但下部柱LMH及上部柱UMH各自的形状并不限定于此。例如，下部柱LMH及上部柱UMH各自的形状例如可成为中途膨胀的桶型、直径朝向基板侧变大的锥型、或直径朝向基板侧变大的倒锥型。
另外，在所述实施方式中，已举例说明存储柱MH是通过由下部柱LMH及上部柱UMH所形成的两段构造来形成的情况，但并不限定于此。存储柱MH也可以是将和下部柱LMH或上部柱UMH相同构造的柱在Z方向上连结3段以上而成的构造。
在此情况下，存储柱MH可以包括多个第1实施方式中所说明的接合部JT，也可以是像第2实施方式中所说明的存储单元阵列10那样省略了接合部JT的构造，也可以是这些构造的组合。即使是这种构造，也可以通过将接近接合部JT或柱间的接合部分的导电体像第1或第2实施方式中所说明的那样进行设置，以此来获得和第1或第2实施方式相同的效果。
另外，在所述实施方式中，已举例说明将下部孔LH形成至所对应的导电体21的表面且将狭缝SLT形成至导电体21的表面的情况，但并不限定于此。例如，在形成这些孔及狭缝SLT时，也可以进行过蚀刻。也就是说，孔的底面及狭缝SLT的底面不仅可以形成于导电体的表面，也可以形成于导电体中。通过在加工孔时进行过蚀刻，能够将存储柱MH内部的半导体材料32和作为源极线SL发挥功能的导电体21更确实地电连接。
在本说明书中，所谓“连接”是指电连接，不排除例如在其间介隔其它元件的情况。
已说明了本发明的几个实施方式，这些实施方式是以例子的形式提出，并未意图限定发明的范围。这些新颖的实施方式可以用其它各种方式实施，可以在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化属于发明的范围或主旨内，并且属于权利要求书中所记载的发明及其均等范围内。

Claims (16)

1.一种半导体存储器，具有：多个导电体，介隔绝缘体而积层；及
柱，穿通所述多个导电体，且包括第1柱状部、所述第1柱状部上方的第2柱状部、以及所述第1柱状部及所述第2柱状部间的接合部，和所述多个导电体的交叉部分各自作为晶体管发挥功能；且
所述第2柱状部所穿通的所述多个导电体中最靠近所述接合部的第1导电体具有沿着所述接合部的弯曲部；
所述接合部与所述第1柱状部和所述第2柱状部各自相邻；
与形成有所述多个导电体的基板的表面平行的截面中的所述接合部的外径比与所述基板的表面平行且包括所述第2柱状部和所述接合部的交界部分的截面中的所述第2柱状部的外径大。
2.根据权利要求1所述的半导体存储器，其中所述接合部的所述外径比与所述基板的表面平行且包括所述第1柱状部和所述接合部的交界部分的截面中的所述第1柱状部的外径大。
3.根据权利要求1所述的半导体存储器，其中与所述基板的表面并行且包括在所述弯曲部在和所述基板的表面交叉的第1方向上距离所述基板最远的部分的截面、和与所述基板的表面并行且包括在所述弯曲部在所述第1方向上距离所述基板最近的部分的截面之间在所述第1方向上的尺寸，是所述第1导电体在所述第1方向上的厚度以下。
4.根据权利要求3所述的半导体存储器，其中所述尺寸是所述厚度的一半以下。
5.根据权利要求1所述的半导体存储器，其中所述第2柱状部所穿通的所述多个导电体中第二靠近所述接合部的第2导电体具有间接性地沿着所述接合部弯曲的部分。
6.根据权利要求1所述的半导体存储器，其中设置在所述第1导电体和所述第2柱状部的交叉部分的晶体管不用于存储数据。
7.根据权利要求1所述的半导体存储器，其中在所述多个导电体的积层方向上的由所述第2柱状部所穿通的所述多个导电体中相邻导电体间的间隔，比所述第1导电体、和所述第1柱状部所穿通的所述多个导电体中最靠近所述接合部的第3导电体之间在所述积层方向上的间隔窄。
8.根据权利要求7所述的半导体存储器，其中所述第3导电体不具有沿着所述接合部弯曲的部分。
9.根据权利要求7所述的半导体存储器，其中设置在所述第3导电体和所述第1柱状部的交叉部分的晶体管不用于存储数据。
10.一种半导体存储器，具有：多个导电体，介隔绝缘体而积层；及
柱，穿通所述多个导电体，且包括第1柱状部、及所述第1柱状部上的第2柱状部，和所述多个导电体的交叉部分各自作为晶体管发挥功能；且
所述第2柱状部所穿通的所述多个导电体中最靠近所述第1柱状部的第1导电体具有沿着所述第1柱状部的弯曲部；
在所述第1柱状部和所述第2柱状部的交界部分，与形成有所述多个导电体的基板的表面平行的截面中的所述第1柱状部的外径比与所述基板的表面平行的截面中的所述第2柱状部的外径大；
与所述基板的表面并行且包括在所述弯曲部在和所述基板的表面交叉的第1方向上距离所述基板最远的部分的截面、和与所述基板的表面并行且包括在所述弯曲部在所述第1方向上距离所述基板最近的部分的截面之间在所述第1方向上的尺寸，是所述第1导电体在所述第1方向上的厚度以下。
11.根据权利要求10所述的半导体存储器，其中所述尺寸是所述厚度的一半以下。
12.根据权利要求10所述的半导体存储器，其中所述第2柱状部所穿通的所述多个导电体中第二靠近所述第1柱状部的第2导电体具有间接性地沿着所述第1柱状部弯曲的部分。
13.根据权利要求10所述的半导体存储器，其中设置在所述第1导电体和所述第2柱状部的交叉部分的晶体管不用于存储数据。
14.根据权利要求10所述的半导体存储器，其中在所述多个导电体的积层方向上的由所述第2柱状部所穿通的所述多个导电体中相邻导电体间的间隔，比所述第1导电体、和所述第1柱状部所穿通的所述多个导电体中最靠近所述第2柱状部的第3导电体之间在所述积层方向上的间隔窄。
15.根据权利要求14所述的半导体存储器，其中所述第3导电体不具有沿着接合部弯曲的部分。
16.根据权利要求14所述的半导体存储器，其中设置在所述第3导电体和所述第1柱状部的交叉部分的晶体管不用于存储数据。
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