KR101037229B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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사토루 가츠라야마
도모에 야마시로
데츠야 미야모토
히로유키 야마시타
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Abstract

반도체 장치(100)는 표면에 제1 반도체 칩(125)이 탑재된 제1 수지 기판(101), 표면에 제2 반도체 칩(131)이 탑재된 제2 수지 기판(111) 및 제1 수지 기판(101)의 표면 및 제2 수지 기판(111)의 이면에 접합되어 이들을 전기적으로 접속하는 수지 기재(109)를 포함한다. 수지 기재(109)는 제1 수지 기판(101)의 표면에 있어서 제1 수지 기판(101)의 외주에 배치된다. 또, 제1 수지 기판(101)의 표면에 있어서 제1 수지 기판(101)과 제2 수지 기판(111))과 수지 기재(109) 사이에 설치된 공극부에 제1 반도체 칩(125)이 배치되어 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 장치에 관한 것으로서, 특히 복수의 반도체 칩이 적층된 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
근래의 전자기기의 고기능화 및 경박단소화의 요구에 수반하여 전자 부품의 고밀도 집적화, 나아가서는 고밀도 실장화(實裝化)가 진행되어 오고 있다. 이러한 전자기기에 사용되는 반도체 패키지는 소형화 및 다핀화해 오고 있고, 또 반도체 패키지를 포함한 전자 부품을 실장하는 실장용 기판도 소형화되고 있다.
고밀도의 실장을 실현하는 반도체 패키지로서, 배선 기판상에 복수의 반도체 칩이 스택(stack)된 스택 구조가 있다. 이 구조에서, 크고 작은 두개의 반도체 칩이 적층되는 경우, 배선 기판상에 큰 반도체 칩이 탑재되고, 큰 반도체 칩 위에 더욱 작은 반도체 칩이 탑재된다.
한편, 크고 작은 두개의 반도체 칩이 적층되는 구성에 있어서, 실장 기판측에 작은 반도체 칩을 탑재하는 구조로서 패키지 온 패키지(POP) 구조가 제안되어 있다(특허문헌 1, 특허문헌 2).
POP 구조에 있어서는 제1 반도체 칩이 탑재된 실장 기판상에 제2 반도체 칩이 탑재된 기판이 탑재된다. 예를 들면, 제1 반도체 칩이 제2 반도체 칩보다 작은 경우, 상술한 크고 작은 관계의 구조가 된다.
POP 구조에서는 제1 반도체 칩과 실장 기판을 전기적으로 접속하는 동시에 실장 기판에 제2 반도체 칩을 실장하기 위한 실장 공간을 확보할 필요가 있다.
따라서, 특허문헌 1에서는 실장 기판에 탑재된 반도체 칩의 두께보다도 높은 범프(bump) 전극을 설치하고 있다. 그리고, 이 범프 전극상에 다른 반도체 칩이 탑재된 기판을 배치하고, 이들을 전기적으로 접속함으로써 기판상의 반도체 칩과 실장 기판의 도통이 확보된다.
또, 특허문헌 2에 기재된 반도체 어셈블리에 있어서는 어셈블리에 J자형의 리드가 설치되고, 상부의 어셈블리의 리드의 바닥부가 하부의 어셈블리의 리드의 상면(上面)에 접속되어 있다.
특허문헌 1: 일본 특개평7-183426호 공보
특허문헌 2: 일본 특개평7-249736호 공보
발명의 개시
그런데, 상술한 종래의 POP 구조에 있어서는, 열이력(熱履歷)을 받았을 때에 범프 전극이나 리드에 응력이 가해지기 때문에 파손해 버려 도통 불량을 일으키는 일이 있다.
이것은 기판의 선팽창 계수와 상하 도통을 취하기 위한 범프 전극의 선팽창 계수 혹은 리드의 선팽창 계수와 기판의 선팽창 계수가 크게 다른 것에 더하여, 반도체 칩의 두께보다 두꺼운 매우 큰 범프 전극, 리드를 사용하고 있기 때문이라고 생각된다.
본 발명에 의하면,
제1 반도체 칩이 탑재된 제1 수지 기판과,
제2 반도체 칩이 탑재된 제2 수지 기판과,
상기 제1 수지 기판의 표면 및 상기 제2 수지 기판의 이면에 접합되어 상기 제1 수지 기판의 상기 표면과 상기 제2 수지 기판의 상기 이면을 전기적으로 접속하는 수지 스페이서를 포함하고,
상기 수지 스페이서가 상기 제1 수지 기판의 상기 표면에 있어서 상기 제1 반도체 칩의 외주에 배치되는 동시에, 상기 제1 수지 기판의 상기 표면에 있어서 상기 제1 수지 기판과 상기 제2 수지 기판과 상기 수지 스페이서 사이에 설치된 공극부에 상기 제1 반도체 칩이 배치된 반도체 장치가 제공된다.
배경 기술의 항에서 전술한 종래의 구성에 있어서는 기판 사이를 범프 등의 전극에 의해 접속하고 있었다. 이 때문에, 제조 공정에 있어서 조립 공정 이후의 가열 처리를 수행하면, 기판의 선팽창 계수와 범프 등의 선팽창 계수의 큰 차이에 의해 기판에 휨이 생기기 쉬웠다. 이 때문에, 기판과 전극의 접속 신뢰성이 충분하지 않은 경우가 있었다.
이것에 대해, 본 발명에 있어서는 제1 수지 기판과 제2 수지 기판 사이에 수지 스페이서를 설치하고, 제1 수지 기판과 제2 수지 기판과 수지 스페이서 사이에 설치된 공극부에 제1 반도체 칩이 배치되어 있다. 수지 기판 사이에 범프 전극 대신에 수지 스페이서를 설치함으로써, 상하 기판과 스페이서의 선팽창 계수의 차이를 제로(0) 또는 작게 할 수 있기 때문에 상하 도통 접속의 응력을 저감할 수 있고, 또 기판의 휨을 저감할 수 있기 때문에 접속 신뢰성의 저하를 억제할 수 있다.
구체적으로는, 수지 스페이서가 설치된 영역에 있어서, 제1 수지 기판으로부터 제2 수지 기판에 걸친 전체가 하나의 적층체로 되어 있어 적층체 전체의 두께가 늘어나고 있기 때문에, 조립 후의 제조 공정에서 가열 처리가 이루어지는 경우에도 수지 기판의 휨을 효과적으로 억제할 수 있다.
또, 종래와 같이 수지 기판 사이에 범프 전극이 설치되었을 경우, 수지 기판과 금속으로 이루어진 범프 전극의 선팽창 계수 차이가 비교적 컸다. 이것에 대해, 본 발명에서는 제1 수지 기판, 제2 수지 기판 및 수지 스페이서가 모두 수지 재료에 의해 구성되어 있기 때문에, 수지 기판과 수지 스페이서의 선팽창 계수 차이가 비교적 작다. 이 때문에, 부재 사이의 선팽창 계수의 차이에 의해 생기는 휨을 더욱 효과적으로 억제할 수 있다.
이와 같이, 본 발명에 있어서는 수지 기판의 휨을 효과적으로 억제할 수 있기 때문에, 수지 기판이 휘어짐으로써 생기는 수지 기판상에 탑재된 반도체 칩에 대한 국소적인 응력 집중을 억제할 수 있다. 따라서, 반도체 칩의, 예를 들면, 칩 크랙(crack)이나 기판으로부터의 칩 박리로 대표되는 불량을 억제할 수 있다.
또, 본 발명에 있어서는 제1 수지 기판의 외주(外周)에 수지 스페이서가 설치되어 있고, 제1 수지 기판과 제2 수지 기판과 수지 스페이서 사이에 설치된 공극부에 제1 반도체 칩이 탑재되어 있기 때문에, 수지 기판 사이에 제1 반도체 칩의 탑재 공간을 안정적으로 확보할 수 있다.
본 발명에 의하면, 제1 반도체 칩이 탑재된 제1 수지 기판과, 제2 반도체 칩이 탑재된 제2 수지 기판과, 상기 제1 수지 기판의 표면 및 상기 제2 수지 기판의 이면에 접촉하여 상기 제1 수지 기판 및 상기 제2 수지 기판을 전기적으로 접합하는 수지 스페이서를 구비하고, 상기 수지 스페이서가 상기 제1 수지 기판의 표면에 있어서 상기 제1 반도체 칩의 외주에 배치됨과 동시에, 상기 제1 수지 기판의 표면에 있어서 상기 제1 수지 기판과 상기 제2 수지 기판과 상기 수지 스페이서 사이에 설치된 공극부에 상기 제1 반도체 칩이 배치되어 있고, 상기 제1 수지 기판은 수지를 함유하는 절연층과 도체 배선층이 교대로 적층되어 상기 각 도체 배선층이 상기 절연층의 비어홀에 형성된 도체층에서 접속되어 이루어진 빌드업층을 갖고, 상기 제2 수지 기판은 수지를 함유하는 절연층과 도체 배선층이 교대로 적층되고, 상기 각 도체 배선층이 상기 절연층의 비어홀에 형성된 도체층에서 접속되어 이루어진 빌드업층을 갖고, 상기 제1 수지 기판 및 상기 제2 수지 기판 가운데 적어도 어느 한쪽 기판의 상기 빌드업층의 절연층에 있어서, 적어도 한층의 절연층의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하인 반도체 장치가 제공된다.
종래와 같이 기판 사이에 금속제 범프 전극이나 리드를 배치하는 경우에는 수지를 함유하는 기판과 금속제 범프 전극의 선팽창 계수의 차이, 혹은 수지를 함유하는 기판과 금속제 리드의 선팽창 계수의 차이를 작게 하는 것은 어렵다.
이것에 대해, 본 발명에서는 제1 수지 기판과 제2 수지 기판 사이의 수지 스페이서를 배치하고 있고, 제1 수지 기판, 제2 수지 기판, 수지 스페이서를 어느 쪽도 수지를 함유하는 구성으로 할 수 있으므로, 제1 수지 기판과 수지 스페이서의 선팽창 계수의 차이, 제2 수지 기판과 수지 스페이서의 선팽창 계수의 차이를 작게 할 수 있다.
이것에 의해 도통 불량의 발생을 저감할 수 있다.
또, 종래의 POP 구조에 있어서는 열이력을 받았을 때에 기판에 큰 휘어짐이 발생하여 기판과 반도체 칩이 박리해 버리기도 하였다.
이것에 대해, 본 발명에서는 제1 수지 기판 및 제2 수지 기판 가운데 적어도 어느 한쪽의 기판의 상기 빌드업층의 절연층에 있어서, 적어도 한층의 절연층의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하로 되어 있고, 기판 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하로 되어 있다.
그 때문에, 반도체 장치가 열이력을 받았을 때에 적어도 제1 수지 기판 혹은 제2 수지 기판의 휨이 저감되게 된다. 이것에 의해 제1 수지 기판과 제1 반도체 칩 사이의 도통 불량의 발생, 혹은 제2 수지 기판과 제2 반도체 칩 사이의 도통 불량의 발생을 저감시킬 수 있어 접속 신뢰성이 높은 반도체 장치로 할 수 있다.
또, 본 발명에서는 수지를 함유하는 제1 수지 기판, 수지 스페이서, 수지를 함유하는 제2 수지 기판이 적층되어 있어 제1 수지 기판으로부터 제2 수지 기판에 걸친 전체가 두께가 있는 하나의 수지의 적층체로 되어 있다. 그 때문에, 반도체 장치 전체의 강성이 향상하여 반도체 장치 전체에 휨이 발생하기 어렵고, 도통 불량이 발생하기 어려운 반도체 장치로 할 수 있다.
나아가서는, 본 발명에서는 제1 수지 기판의 외주에 수지 스페이서가 설치되어 있고, 제1 수지 기판과 제2 수지 기판 사이에 설치된 공극부에 제1 반도체 칩이 탑재되어 있기 때문에, 제1 수지 기판과 제2 수지 기판 사이의 제1 반도체 칩의 설치 공간을 안정적으로 확보할 수 있다.
이 때, 상기 빌드업층의 적어도 한층의 상기 절연층은 시아네이트 수지를 포함하는 것이 바람직하고, 그 중에서도 상기 시아네이트 수지는 노볼락형 시아네이트 수지인 것이 바람직하다.
이 구성에 의하면, 절연층의 기판면 안쪽 방향의 선팽창 계수, 기판 두께 방향의 선팽창 계수를 확실하게 저감시킬 수 있다.
또한, 상기 제1 수지 기판 및 제2 수지 기판 가운데 적어도 어느 한쪽의 기판은 절연층의 내부에 도체층이 설치된 스루홀이 형성되고, 이 스루홀 중의 상기 도체층이 상기 빌드업층의 상기 도체 배선층에 접속되는 코어(core)층을 갖고, 상기 코어층의 상기 절연층의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 12 ppm/℃ 이하이고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수가 20 ppm/℃ 이하인 것이 바람직하다. 이 때, 코어층의 상기 절연층의 수지는 시아네이트 수지를 포함하는 것이 바람직하고, 나아가서는 상기 시아네이트 수지는 노볼락형 시아네이트 수지인 것이 바람직하다.
또, 상기 코어층을 사이에 두고 한 쌍의 상기 빌드업층이 배치되어 있고, 상기 코어층을 사이에 두고 대략 대칭 위치에 배치되는 상기 빌드업층의 상기 절연층의 선팽창 계수가 동일한 것이 바람직하다.
이와 같이, 코어층을 사이에 두고 대칭 위치에 배치되는 절연층의 선팽창 계수를 동일한 것으로 함으로써, 코어층을 사이에 둔 절연층의 휨이 대칭으로 발생한다. 이것에 의해 기판의 휘어짐의 발생을 억제할 수 있다.
여기서, 빌드업층의 절연층의 선팽창 계수가 동일하다는 것은 코어층을 사이에 두고 대칭 위치에 배치되는 절연층 사이의 선팽창 계수의 차이가 영(0), 혹은 5 ppm/℃ 이하인 것을 말한다.
상기 수지 스페이서는 스루홀 중에 도체층이 설치된 절연층을 포함하는 코어층을 갖고, 상기 수지 스페이서의 상기 코어층의 상기 절연층의 25℃∼유리전이점에서의 면안쪽 방향의 평균 선팽창 계수가 12 ppm/℃ 이하이고, 25℃∼유리전이점에서의 두께 방향의 평균 선팽창 계수가 20 ppm/℃ 이하인 것이 바람직하다.
이와 같이 함으로써, 수지 스페이서의 변형량과 제1 수지 기판 및 제2 수지 기판의 적어도 어느 한쪽의 변형량의 차이를 작게 할 수 있다.
이것에 의해 수지 스페이서와 제1 수지 기판 사이, 혹은 수지 스페이서와 제2 수지 기판 사이의 도통 불량의 발생을 저감시킬 수 있다.
나아가서는, 이 때, 상기 수지 스페이서는 상기 코어층상에 형성되고, 수지를 함유하는 절연층과 도체 배선층이 교대로 적층되고, 상기 각 도체 배선층이 상기 절연층의 비어홀에 형성된 도체층에서 접속되어 이루어진 빌드업층을 갖고, 상기 수지 스페이서의 상기 빌드업층의 절연층 가운데 적어도 한층의 절연층의 25℃∼유리전이점에서의 면안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이고, 25℃∼유리전이점에서의 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하인 것이 바람직하다.
상기 수지 스페이서의 상기 코어층의 상기 절연층의 수지 및 상기 수지 스페이서의 상기 빌드업층의 상기 절연층의 수지는 각각 시아네이트 수지를 포함하는 것이 바람직하다. 그 중에서도, 시아네이트 수지로서 노볼락형 시아네이트 수지를 포함하는 것이 바람직하다.
이 때, 상기 수지 스페이서는 상기 제1 수지 기판 및 상기 제2 수지 기판 가운데 적어도 어느 한쪽의 기판과 동종의 기판 재료로 구성되어 있는 것이 바람직하다.
수지 스페이서를 제1 수지 기판 및 제2 수지 기판 가운데 적어도 어느 한쪽의 기판과 동일한 기판 재료로 구성함으로써, 제1 수지 기판 혹은 제2 수지 기판의 선팽창 계수의 차이를 매우 작게 할 수 있다.
이것에 의해 수지 스페이서와 제1 수지 기판 사이, 혹은 수지 스페이서와 제2 수지 기판 사이의 도통 불량의 발생을 저감시킬 수 있다.
또, 상기 제1 수지 기판은 평면 대략 직사각형 형상이고, 상기 수지 스페이서가 상기 제1 수지 기판의 상기 직사각형의 각 변을 따라 설치되어 있는 것이 바람직하다.
수지 스페이서를 제1 수지 기판의 각 변을 따라 설치함으로써, 제1 수지 기판 변의 일부에 설치하는 경우와 비교하여 제2 수지 기판을 안정적으로 지지할 수 있다.
또한, 상기 제1 수지 기판과 제1 반도체 칩은 범프에 의해 접속되고, 상기 제2 수지 기판과 제2 반도체 칩은 범프에 의해 접속되며, 각 범프의 주위에는 충전된 언더필(underfill)이 설치되어 있고, 상기 언더필은 125℃ 분위기하에서의 탄성률이 150 MPa 이상 800 MPa 이하인 수지 재료로 이루어진 것이 바람직하다.
언더필의 탄성률을 150 MPa 이상 800 MPa 이하로 함으로써, 범프의 주위가 강고하게 고정되어 범프의 크랙이 방지된다.
본 발명에 의하면, 제1 반도체 칩이 탑재된 제1 수지 기판과, 제2 반도체 칩이 탑재된 제2 수지 기판과, 상기 제1 수지 기판의 표면 및 상기 제2 수지 기판의 이면 사이에 배치되어 상기 제1 수지 기판의 상기 표면과 상기 제2 수지 기판의 상기 이면을 전기적으로 접속하는 수지 스페이서를 포함하고, 상기 수지 스페이서가 상기 제1 수지 기판의 상기 표면에 있어서 상기 제1 반도체 칩의 외주에 배치되는 동시에, 상기 제1 수지 기판의 상기 표면에 있어서 상기 제1 수지 기판과 상기 제2 수지 기판과 상기 수지 스페이서 사이에 설치된 공극부에 상기 제1 반도체 칩이 배치되고, 상기 제1 수지 기판과 상기 수지 스페이서 사이에 상기 제1 수지 기판과 상기 수지 스페이서를 접착하는 접착성의 제1 수지층과 이 제1 수지층 중에 배치된 제1 도전체를 포함하는 제1 접착 부재가 설치되고, 상기 수지 스페이서와 상기 제2 수지 기판 사이에 상기 수지 스페이서와 상기 제2 수지 기판을 접착하는 접착성의 제2 수지층과 이 제2 수지층 중에 배치된 제2 도전체를 포함하는 제2 접착 부재가 설치되고, 상기 제1 수지 기판과 상기 수지 스페이서가 상기 제1 접착 부재의 상기 제1 도전체를 통해 전기적으로 접속되고, 상기 제2 수지 기판과 상기 수지 스페이서가 상기 제2 접착 부재의 상기 제2 도전체를 통해 전기적으로 접속된 반도체 장치가 제공된다.
종래와 같이 기판 사이에 금속제 범프 전극이나 리드를 배치하는 경우에는 수지를 함유하는 기판과 금속제 범프 전극의 선팽창 계수의 차이, 혹은 수지를 함유하는 기판과 금속제 리드의 선팽창 계수의 차이를 작게 하는 것은 어렵다.
이것에 대해, 본 발명에서는 제1 수지 기판과 제2 수지 기판 사이의 수지 스페이서를 배치하고 있고, 제1 수지 기판, 제2 수지 기판, 수지 스페이서를 어느 쪽도 수지를 함유하는 구성으로 할 수 있으므로, 제1 수지 기판과 수지 스페이서의 선팽창 계수의 차이, 제2 수지 기판과 수지 스페이서의 선팽창 계수의 차이를 작게 할 수 있다.
이것에 의해 제1 수지 기판 및 제2 수지 기판 사이에서의 도통 불량의 발생을 저감할 수 있다.
또한, 본 발명에서는 제1 수지 기판과 수지 스페이서 사이, 제2 수지 기판과 수지 스페이서 사이에는 제1 도전체, 제2 도전체가 각각 배치되게 된다. 이 때, 제1 도전체, 제2 도전체와, 제1 수지 기판, 제2 수지 기판의 선팽창 계수의 차이가 커지는 경우도 생각할 수 있다. 그렇지만, 제1 도전체, 제2 도전체는 각각 기판과 수지 스페이서를 접속하는 것이어서, 종래와 같이 기판 사이를 접속하는 범프 전극 등과 같이 반도체 칩보다 두께가 두꺼운 큰 것으로는 되지 않는다. 그 때문에, 열이력을 받았을 경우에서의 기판과 도전체의 변형량의 차이를 작게 할 수 있어 도통 불량의 발생을 억제할 수 있다.
또, 본 발명에서는, 수지를 함유하는 제1 수지 기판, 수지 스페이서, 수지를 함유하는 제2 수지 기판이 적층되어 있고, 제1 수지 기판으로부터 제2 수지 기판에 걸친 전체가 두께가 있는 하나의 수지의 적층체로 되어 있다. 그 때문에, 반도체 장치 전체의 강성이 향상하여 반도체 장치 전체에 휨이 발생하기 어렵고, 도통 불량이 발생하기 어려운 반도체 장치로 할 수 있다.
나아가서는, 본 발명에서는 제1 수지 기판의 외주에 수지 스페이서가 설치되어 있고, 제1 수지 기판과 제2 수지 기판 사이에 설치된 공극부에 제1 반도체 칩이 탑재되어 있기 때문에, 제1 수지 기판과 제2 수지 기판 사이의 제1 반도체 칩의 설치 공간을 안정적으로 확보할 수 있다.
또, 제1 수지 기판과 수지 스페이서를 접속하는 부재, 제2 수지 기판과 수지 스페이서를 접속하는 부재로서, 예를 들면, 금속제 범프만을 설치하는 것도 생각할 수 있다. 그렇지만, 금속제 범프만을 설치했을 경우에는 반도체 장치가 열이력을 받았을 때에 범프에 응력이 집중하여 크랙이 발생할 가능성이 생각된다. 이것에 의해 도통 불량이 발생해 버릴 가능성이 있다.
이것에 대해, 본 발명에서는 제1 수지 기판과 수지 스페이서 사이에 제1 수지층 중에 제1 도전체가 배치된 제1 접착 부재를 설치하고, 수지 스페이서와 제2 수지 기판 사이에 제2 수지층 중에 제2 도전체가 배치된 제2 접착 부재를 설치하고 있다. 본 발명에서는 제1 도전체, 제2 도전체가 각각 제1 수지층, 제2 수지층에 의해 보강되는 동시에, 제1 도전체, 제2 도전체에 가해지는 응력이 각각 제1 수지층, 제2 수지층에 분산되게 되므로, 제1 도전체, 제2 도전체의 크랙의 발생을 확실하게 방지할 수 있어 반도체 장치에서의 도통 불량의 발생을 억제할 수 있다.
또한, 본 발명에서는 제1 수지 기판과 수지 스페이서 사이에 도전체만을 배치했을 경우에는 도전체에 수지 스페이서 등의 하중이 가해진다. 이것에 대해, 본 발명에서는 제1 수지 기판과 수지 스페이서를 접착하는 제1 수지층 중에 제1 도전체를 배치하고 있다. 이것에 의해 수지 스페이서 등으로부터의 하중을 제1 도전체뿐만 아니라 제1 수지층에 분산시킬 수 있어 제1 도전체에 가해지는 부하를 저감할 수 있다.
또한, 제2 수지 기판과 수지 스페이서 사이에 제2 접착 부재를 배치하는 것에 의해서도 동일한 효과를 나타낼 수 있다.
이 때, 상기 제1 수지 기판은 표면에 도체 배선층을 갖고, 상기 제2 수지 기판은 이면에 도체 배선층을 갖고, 상기 수지 스페이서는 표리면에 각각 도체 배선층을 가지며, 상기 제1 수지 기판의 도체 배선층 및 상기 수지 스페이서의 도체 배선층이 상기 제1 도전체를 통해 전기적으로 접속되고, 상기 제2 수지 기판의 도체 배선층과 상기 수지 스페이서의 도체 배선층이 상기 제2 도전체를 통해 전기적으로 접속되며, 상기 제1 도전체 및 제2 도전체는 땜납으로 이루어진 것이 바람직하다.
이 구성에 의하면, 땜납을 통해 제1 수지 기판의 도체 배선층 및 수지 스페이서의 도체 배선층, 제2 수지 기판의 도체 배선층 및 수지 스페이서의 도체 배선층이 접속된다. 그 때문에, 땜납과 제1 수지 기판의 도체 배선층, 땜납과 수지 스페이서의 도체 배선층, 땜납과 제2 수지 기판의 도체 배선층 사이에서 금속접합을 형성할 수 있다. 이것에 의해 접속 신뢰성이 높은 반도체 장치로 할 수 있다.
또, 상기 제1 접착 부재의 제1 수지층 및 제2 접착 부재의 제2 수지층은 에폭시 수지 및 아크릴 고무를 포함하는 것이 바람직하다.
제1 수지층, 제2 수지층을 아크릴 고무를 포함하는 것으로 함으로써 제1 접착 부재, 제2 접착 부재의 탄성률을 저하시켜, 제1 수지 기판, 수지 스페이서, 제2 수지 기판에 대한 밀착성을 높일 수 있다.
나아가서는, 제1 수지층, 제2 수지층을 에폭시 수지를 포함하는 것으로 함으로써 제1 접착 부재, 제2 접착 부재의 내열성, 내습성을 높일 수 있다.
상기 땜납은 Sn, Ag, Bi, In, Zn 및 Cu로 이루어진 군으로부터 선택되는 적어도 2종 이상을 포함하는 합금인 것이 바람직하다.
또, 상기 제1 접착 부재는 제1 수지층과, 플럭스(flux) 활성을 갖는 경화제와, 땜납을 포함하는 접착제를 경화시킨 것이고, 상기 제2 접착 부재는 제2 수지층과, 플럭스 활성을 갖는 경화제와, 땜납을 포함하는 접착제를 경화시킨 것인 것이 바람직하다.
나아가서는, 상기 플럭스 활성을 갖는 경화제가 카르복실기와, 에폭시기와 반응하는 기를 함유하는 화합물인 것이 바람직하다.
이와 같은 제1 접착 부재, 제2 접착 부재에서는 경화시킬 때에 제1 수지층, 제2 수지층 중에 존재하는 플럭스 활성을 갖는 경화제가 도체 배선층과 땜납의 계면에 효율적으로 이동한다. 이것에 의해 도체 배선층과 땜납을 확실하게 접합하여 전기적으로 접속할 수 있다.
또, 상기 제1 접착 부재의 제1 도전체 및 제2 접착 부재의 제2 도전체는 각각 도전성 입자이고, 상기 제1 수지 기판과 상기 수지 스페이서가 상기 제1 접착 부재의 상기 도전성 입자를 통해 전기적으로 접속되고, 상기 제2 수지 기판과 상기 수지 스페이서가 상기 제2 접착 부재의 상기 도전성 입자를 통해 전기적으로 접속된 것이어도 된다.
이 구성에 의하면, 제1 접착 부재, 제2 접착 부재로서, 예를 들면, 이방(異方) 도전성 필름을 사용할 수 있다.
또, 상기 제1 수지 기판은 표면에 도체 배선층을 가짐과 동시에 상기 도체 배선층상에는 상기 도체 배선층의 적어도 일부를 노출시키도록 절연막이 설치되고, 상기 제2 수지 기판은 이면에 도체 배선층을 가짐과 동시에 상기 도체 배선층상에는 상기 도체 배선층의 적어도 일부를 노출시키도록 절연막이 설치되고, 상기 수지 스페이서는 표리면에 도체 배선층을 갖고, 상기 수지 스페이서와 상기 제1 수지 기판 사이에 설치된 제1 접착 부재의 상기 도전성 입자는 절연막으로부터 노출한 상기 제1 수지 기판의 도체 배선층과 수지 스페이서의 도체 배선층을 접속하고, 상기 수지 스페이서와 상기 제2 수지 기판 사이에 설치된 제2 접착 부재의 상기 도전성 입자는 절연막으로부터 노출한 상기 제2 수지 기판의 도체 배선층과 수지 스페이서의 도체 배선층을 접속하는 것이 바람직하다.
또한, 상기 수지 스페이서와 상기 제1 수지 기판 사이에 설치된 제1 접착 부재의 상기 도전성 입자 가운데 상기 수지 스페이서와 상기 제1 수지 기판상에 설치된 절연막 사이에 배치된 도전성 입자는 상기 절연막에 파고들어 배치되어 있고, 상기 수지 스페이서와 상기 제2 수지 기판 사이에 설치된 제2 접착 부재의 상기 도전성 입자 가운데 상기 수지 스페이서와 상기 제2 수지 기판상에 설치된 절연막 사이에 배치된 도전성 입자는 상기 절연막에 파고들어 배치되어 있는 것이 바람직하다.
수지 스페이서와 제1 수지 기판상에 설치된 절연막 사이에 배치된 도전성 입자가 절연막에 파고들어 배치됨으로써, 절연막으로부터 노출한 제1 수지 기판의 도체 배선층과 수지 스페이서의 도체 배선층을 도전성 입자에 의해 확실하게 접속할 수 있다.
마찬가지로, 수지 스페이서와 제2 수지 기판상에 설치된 절연막 사이에 배치된 도전성 입자가 절연막에 파고들어 배치됨으로써, 절연막으로부터 노출한 제2 수지 기판의 도체 배선층과 수지 스페이서의 도체 배선층을 도전성 입자에 의해 확실하게 접속할 수 있다.
또한, 상기 도전성 입자는 수지의 핵재(核材)에 금속막을 피복한 것인 것이 바람직하다.
또, 수지 스페이서는 상기 제1 수지 기판 및 상기 제2 수지 기판 가운데 적어도 어느 한쪽의 기판과 동종의 기판 재료로 구성되어 있는 것이 바람직하다.
수지 스페이서를 제1 수지 기판 및 제2 수지 기판 가운데 적어도 어느 한쪽의 기판과 동일한 기판 재료로 구성함으로써, 제1 수지 기판 혹은 제2 수지 기판의 선팽창 계수 차이를 매우 작게 할 수 있다.
이것에 의해 수지 스페이서와 제1 수지 기판 사이, 혹은 수지 스페이서와 제2 수지 기판 사이의 도통 불량의 발생을 확실하게 저감시킬 수 있다.
또, 본 발명에 의하면 제1 반도체 칩이 탑재된 제1 수지 기판과, 제2 반도체 칩이 탑재된 제2 수지 기판과, 상기 제1 수지 기판의 표면 및 상기 제2 수지 기판의 이면 사이에 배치되어 상기 제1 수지 기판의 상기 표면과 상기 제2 수지 기판의 상기 이면을 전기적으로 접속하는 수지 스페이서를 포함하고, 상기 수지 스페이서가 상기 제1 수지 기판의 상기 표면에 있어서 상기 제1 반도체 칩의 외주에 배치되는 동시에, 상기 제1 수지 기판의 상기 표면에 있어서 상기 제1 수지 기판과 상기 제2 수지 기판과 상기 수지 스페이서 사이에 설치된 공극부에 상기 제1 반도체 칩이 배치되고, 상기 제1 수지 기판과 상기 수지 스페이서 사이에 상기 제1 수지 기판과 상기 수지 스페이서를 접속하기 위한 금속제의 제1 범프가 설치되고, 상기 수지 스페이서와 상기 제2 수지 기판 사이에 상기 제2 수지 기판과 상기 수지 스페이서를 접속하기 위한 금속제의 제2 범프가 설치되어 있는 반도체 장치가 제공된다.
본 발명에서는 제1 수지 기판과 제2 수지 기판 사이에 수지 스페이서를 설치하고 있고, 제1 수지 기판과 제2 수지 기판과 수지 스페이서 사이에 설치된 공극부에 제1 반도체 칩이 배치되어 있다.
본 발명에서는 제1 수지 기판과 수지 스페이서를 접속하기 위한 제1 범프, 제2 수지 기판과 수지 스페이서를 접속하기 위한 제2 범프를 설치하고 있지만, 수지 스페이서에 의해 제1 반도체 칩을 배치하는 공간을 형성하고 있으므로, 종래와 같이 범프를 제1 반도체 칩의 두께보다 두껍고 크게 형성할 필요가 없다.
이것에 의해 열이력을 받았을 때에 기판과 범프의 변형량의 차이를 작게 할 수 있어 도통 불량의 발생을 억제할 수 있다.
상기 수지 스페이서의 높이 치수는 상기 제1 반도체 칩보다 높은 것이 바람직하다.
여기서, 상기 제1 범프는 상기 제1 수지 기판 및 상기 수지 스페이서 각각에 설치되어 있고, 상기 제2 범프는 상기 제2 수지 기판 및 상기 수지 스페이서 각각에 설치되어 있어도 된다.
이와 같이 함으로써, 제1 수지 기판 및 수지 스페이서, 제2 수지 기판 및 수지 스페이서를 안정적으로 접속할 수 있다.
상술한 반도체 장치는 이하와 같이 하여 제조할 수 있다.
(1) 제1 반도체 부품이 탑재된 제1 수지 기판의 상기 제1 반도체 부품이 탑재되어 있는 면측에 제2 반도체 부품이 탑재된 제2 수지 기판을 적층하여 이루어진 반도체 장치의 제조 방법으로서, 상기 제1 수지 기판과 상기 제2 수지 기판 사이에 내부를 두께 방향으로 관통하는 도체부를 갖는 수지 스페이서를 배치한 후 이들을 열압착함으로써, 상기 제1 수지 기판과 상기 제2 수지 기판을 상기 도체부를 통해 전기적으로 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(2) 상기 수지 스페이서는 상기 제1 반도체 부품의 주위에 배치되는 것인 상기 (1)에 기재된 반도체 장치의 제조 방법.
(3) 상기 수지 스페이서로서 수지 기판을 이용하는 것인 상기 (1) 또는 (2)에 기재된 반도체 장치의 제조 방법.
(4) 상기 수지 기판은 상기 제1 반도체 부품을 수납 가능한 공간부를 갖고 있는 것을 이용하는 것인 상기 (3)에 기재된 반도체 장치의 제조 방법.
(5) 상기 제1 수지 기판과 상기 수지 스페이서가 도전성을 갖는 접착 필름으로 접합되어 있는 것인 상기 (1) 내지 (4) 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(6) 상기 제2 수지 기판과 상기 수지 스페이서가 도전성을 갖는 접착 필름으로 접합되어 있는 것인 상기 (1) 내지 (5) 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(7) 상기 접착 필름은 수지 성분과 도전성 성분을 포함하는 것인 상기 (6)에 기재된 반도체 장치의 제조 방법.
(8) 상기 도전성 성분은 땜납 분말을 포함하는 것인 상기 (7)에 기재된 반도체 장치의 제조 방법.
(9) 상기 접착 필름은 가열에 의해 상기 땜납 분말이 응집해 도체부를 형성하는 것인 상기 (8)에 기재된 반도체 장치의 제조 방법.
(10) 상기 열압착에서의 가열에 의해 상기 땜납 분말이 응집하는 것인 상기 (9)에 기재된 반도체 장치의 제조 방법.
(11) 상기 열압착은 0.01∼10 MPa, 150∼250℃에서 10∼600초간 가열, 가압하는 것인 상기 (1) 내지 (10) 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(12) 상기 열압착을 핀 라미네이트 방식으로 수행하는 것인 상기 (1) 내지 (11) 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(13) 제1 반도체 칩이 탑재된 제1 수지 기판의 상기 제1 반도체 칩이 탑재되어 있는 면측에 제2 반도체 칩이 탑재된 제2 수지 기판을 적층하여 이루어진 반도체 장치의 제조 방법으로서, 상기 제1 수지 기판과 제2 수지 기판 사이에 내부를 두께 방향으로 관통하는 도체부를 갖는 수지 스페이서를 배치하고, 상기 제1 수지 기판과 상기 수지 스페이서 사이에 금속제의 제1 범프를 배치하는 동시에 상기 제2 수지 기판과 상기 수지 스페이서 사이에 금속제의 제2 범프를 배치하는 공정과, 상기 제1 수지 기판, 상기 수지 스페이서, 상기 제2 수지 기판을 열압착하는 공정을 구비하는 반도체 장치의 제조 방법.
(14) (13)에 기재된 반도체 장치의 제조 방법에 있어서, 상기 제1 범프는 상기 제1 수지 기판, 상기 수지 스페이서 각각에 설치되어 있고, 상기 제2 범프는 상기 제2 수지 기판, 상기 수지 스페이서 각각에 설치되어 있는 반도체 장치의 제조 방법.
(15) (13) 또는 (14)에 기재된 반도체 장치의 제조 방법에 있어서, 상기 제1 수지 기판과 상기 수지 스페이서 사이에 금속제의 제1 범프를 배치하는 동시에 상기 제2 수지 기판과 상기 수지 스페이서 사이에 금속제의 제2 범프를 배치하는 상기 공정에서는, 상기 제1 수지 기판과 상기 수지 스페이서 사이, 상기 제2 수지 기판과 상기 수지 스페이서 사이에 접착성의 수지층을 갖는 접착 테이프를 배치하고, 상기 제1 수지 기판, 상기 수지 스페이서, 상기 제2 수지 기판을 열압착하는 상기 공정에서는, 상기 제1 수지 기판과 상기 수지 스페이서 사이에 배치된 상기 접착 테이프를 상기 제1 범프가 관통하고, 상기 제2 수지 기판과 상기 수지 스페이서 사이에 배치된 상기 접착 테이프를 상기 제2 범프가 관통하는 반도체 장치의 제조 방법.
(16) (15)에 기재된 반도체 장치의 제조 방법에 있어서, 상기 각 접착 테이프는 카르복실기 및/또는 페놀성 수산기를 갖는 플럭스 활성을 갖는 화합물과, 열경화성 수지와, 열가소성 수지를 포함하는 반도체 장치의 제조 방법.
(17) (16)에 기재된 반도체 장치의 제조 방법에 있어서, 상기 열가소성 수지가 페녹시인 반도체 장치의 제조 방법
(18) (15) 내지 (17) 중 어느 하나에 기재된 반도체 장치의 제조 방법에 있어서, 상기 접착 테이프는 산화 처리한 구리판의 표면에 상기 접착 테이프를 붙이고, 대기중, 230℃에서 1분간 환원 처리했을 때, 이하의 수식 (1)로 표시되는 상기 구리판의 산화구리 환원율이 65% 이상인 반도체 장치의 제조 방법.
산화구리 환원율(%) = {1 - (환원 처리 후의 산소 원자 농도)/(산화 처리 후의 산소 원자 농도)} × 100 … 수식 (1)
발명을 실시하기 위한 바람직한 형태
본 발명의 실시 형태에 대해 도면을 이용하여 설명한다. 또한, 모든 도면에 있어서, 동일한 구성요소에는 동일한 부호를 부여하고 적절히 설명을 생략한다.
(제1 실시 형태)
도 1은 본 실시 형태의 반도체 장치의 구성을 나타내는 사시도이다. 또, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2에 나타낸 반도체 장치(100)에 있어서는 제1 수지 기판(101), 접착층(119), 수지 스페이서(수지 기재(109)), 접착층(121) 및 제2 수지 기판(111)이 아래부터 이 순서로 적층되어 있다.
이 반도체 장치(100)는 POP 구조를 가지며, 제1 수지 기판(101)의 표면에 제1 반도체 칩(125)이 탑재되고, 제2 수지 기판(111)의 표면에 제2 반도체 칩(131)이 탑재되어 있다.
제1 반도체 칩(125) 및 제2 반도체 칩(131)은 각각 실리콘 기판 등의 반도체 기판의 소자 형성면에 트랜지스터 등의 소정의 소자가 형성된 반도체 칩이다. 제1 반도체 칩(125)이 논리 회로를 갖고, 제2 반도체 칩(131)이 메모리 소자를 갖는 구성이어도 된다.
제1 반도체 칩(125)은 제1 수지 기판(101)의 표면에 있어서 제1 수지 기판(101)과 제2 수지 기판(111)과 수지 기재(109) 사이에 설치된 공극부에 배치되어 있다. 수지 기재(109)의 두께는 제1 수지 기판(101)의 표면으로부터 제1 반도체 칩(125)의 상면(이면)까지의 두께보다 크며, 수지 기판 사이에 제1 반도체 칩(125)을 탑재하기 위해 필요한 두께가 수지 기재(109)의 두께에 의해 확보되어 있다.
제1 수지 기판(101)은 코어(105)의 표면 및 이면에 각각 빌드업(103) 및 빌드업(107)이 설치된 수지 기판이다. 빌드업(103) 상에 제1 반도체 칩(125)이 탑재되어 있고, 제1 반도체 칩(125) 상의 전극(미도시)과 빌드업(103) 상의 전극(미도시)이 와이어(129)에 의해 전기적으로 접속되어 있다. 또, 제1 반도체 칩(125) 및 와이어(129)가 봉지 수지(127)에 의해 봉지되어 있다. 이면측의 빌드업(107)에는 외부 접속 단자로서 기능하는 복수의 범프 전극(123)이 접합되어 있다.
제2 수지 기판(111)은 코어(115)의 표면 및 이면에 각각 빌드업(113) 및 빌드업(117)이 설치된 수지 기판이다. 빌드업(113) 상에 제2 반도체 칩(131)이 탑재되어 있고, 제2 반도체 칩(131) 상의 전극(미도시)과 빌드업(113) 상의 전극(미도시)이 와이어(135)에 의해 전기적으로 접속되어 있다. 또, 제2 반도체 칩(131) 및 와이어(135)가 봉지 수지(133)에 의해 봉지되어 있다. 반도체 장치(100)에 있어서는 제2 수지 기판(111)의 표면 전면을 봉지 수지(133)가 피복하고 있다.
반도체 장치(100)에 있어서는 제1 수지 기판(101) 및 제2 수지 기판(111)의 평면 형상이 대략 직사각형으로서, 더욱 구체적으로는 정사각형 또는 직사각형이다. 이하의 실시 형태에서는 제1 수지 기판(101) 및 제2 수지 기판(111)이 정사각형인 경우를 예로 설명한다. 또, 제1 수지 기판(101) 및 제2 수지 기판(111)의 평면 형상이 대략 동일하다.
이러한 수지 기판에 있어서, 코어(105) 및 코어(115)의 재료는 특별히 한정되는 것은 아니지만, 예를 들면, 에폭시 수지나 시아네이트 수지 등의 열경화성 수지로 할 수 있다. 또, 이러한 코어와 반도체 칩의 선팽창 계수의 불일치에 따른 칩 크랙이나 수지 기판과 반도체 칩의 박리를 억제하기 위하여, 수지 기판의 선팽창 계수는 10 ppm/℃ 이상 30 ppm/℃ 이하로 하는 것이 바람직하다.
수지 기재(109)는 제1 수지 기판(101)의 표면 및 제2 수지 기판(111)의 이면에 접합되어 제1 수지 기판(101)의 표면과 제2 수지 기판(111)의 이면을 전기적으로 접속한다. 또, 제1 수지 기판(101)과 수지 기재(109) 사이 및 수지 기재(109)와 제2 수지 기판(111) 사이에 각각 접착층(119) 및 접착층(121)이 설치되어, 제1 수지 기판(101)과 수지 기재(109)가 접착층(119)을 통해 전기적으로 접속되는 동시에 제2 수지 기판(111)과 수지 기재(109)가 접착층(121)을 통해 전기적으로 접속된다. 이 구성에 있어서, 접착층(119) 및 접착층(121)은, 예를 들면, 접착 테이프이다.
수지 기재(109)는 제1 수지 기판(101)의 표면에 있어서 제1 반도체 칩(125)의 외주에 배치되어 있다. 본 실시 형태에 있어서는, 수지 기재(109)는 제1 수지 기판(101)의 표면에 있어서 제1 반도체 칩(125)의 외주를 둘러싸는 프레임(frame) 부재이다. 또, 수지 기재(109)의 단면 형상이 중앙부가 도려내어진 환상의 직사각형이다. 수지 기재(109)는, 예를 들면, 펀칭 가공이나 도려냄 가공 등의 가공 방법을 이용해 수지 기판을 소정의 형상으로 가공한 것이어도 된다. 또, 하나의 수지 기재(109) 중에 접합부를 갖지 않는 구성이어도 된다.
수지 기재(109)에는 수지 기재(109)를 관통하는 관통 전극(145)이 설치되어 있다. 관통 전극(145)은, 예를 들면, 수지 기재(109)를 관통하는 스루홀의 내벽을 피복하는 도전막이다. 도전막은, 예를 들면, 스루홀 도금 금속막으로 한다. 또한, 관통 전극(145)은 스루홀 도금 금속막과 같은 중공 구조의 것에는 한정되지 않고, 예를 들면, 수지 기재(109)를 관통하는 스루홀의 내부 전체에 매립된 도전재료로 이루어진 중실(中實)의 전극이어도 된다.
제1 수지 기판(101)의 표면에 관통 전극(145)에 접속하는 제1 전극(141)이 설치되고, 제2 수지 기판(111)의 이면에 관통 전극(145)에 접속하는 제2 전극(143)이 설치되어 있다.
수지 기재(109)를 구성하는 수지는, 예를 들면, 유기 수지로 할 수 있고, 더욱 구체적으로는 에폭시 수지 등의 열경화성 수지로 할 수 있다. 또, 수지 기재(109)는, 예를 들면, 제1 수지 기판(101) 및 제2 수지 기판(111)과 동종의 재료에 의해 구성된다. 더욱 구체적으로는, 수지 기재(109)의 재료를 코어(105) 및 코어(115)의 재료와 동일하게 하는 것이 바람직하고, 그 중에서도 시아네이트 수지로 하는 것이 바람직하다.
이렇게 함으로써, 제조시에 조립 공정 이후에서의 가열 처리에 의해 제1 수지 기판(101) 및 제2 수지 기판(111)에 휨이 생기는 것을 더욱 효과적으로 억제할 수 있다. 이 때문에, 수지 기재(109)와 수지 기판의 접합 불량이 생기거나 하는 것을 억제할 수 있다. 따라서, 제1 수지 기판(101)과 제2 수지 기판(111)의 접속 신뢰성을 향상시킬 수 있다. 또, 시아네이트 수지를 이용함으로써 각 수지 기판 및 수지 기재(109)의 선팽창 계수를 반도체 칩의 선팽창 계수에 더욱 가깝게 할 수 있기 때문에, 이러한 효과를 한층 더 현저하게 발휘시킬 수 있다.
또, 수지 기판의 휨에 의해 반도체 칩에 국소적으로 응력이 집중하는 것을 억제할 수 있다. 이 때문에, 반도체 칩의 열화를 억제하여 제조 수율을 향상시킬 수 있다.
접착층(119)에는 관통 전극(145)과 제1 전극(141)이 대향하고 있는 영역에 접착층(119)을 관통하는 도전 영역이 형성되어 있다. 제1 전극(141)과 관통 전극(145)이 접착층(119)을 통해 전기적으로 접속되어 있다. 또, 접착층(121)에는 관통 전극(145)과 제2 전극(143)이 대향하고 있는 영역에 접착층(121)을 관통하는 도전 영역이 형성되어 있다. 관통 전극(145)과 제2 전극(143)이 접착층(121)을 통해 전기적으로 접속되어 있다.
접착층(119) 및 접착층(121)은 제1 전극(141) 및 제2 전극(143)의 대향 영역에 있어서 적층 방향의 도통 경로가 확보되는 동시에 다른 영역에서 수지 기재(109)와 수지 기판을 절연하는 것이면 되고, 예를 들면, 이방 도전 필름(Anisotropic Conductive Film: ACF)으로 할 수 있다. 또, 이러한 접착층으로서 수지층중에 고분자 핵재에 금속박막을 붙인 도전성 입자를 분산시킨 접착 테이프나, 수지중에 땜납 분말과 플럭스 활성을 갖는 경화제가 포함되는 셀프 얼라이먼트형의 접착 테이프를 이용해도 된다.
반도체 장치(100)에 있어서는 접착층(119)으로부터 관통 전극(145)을 경유해 접착층(121)에 걸친 도통 경로가 설치되어 있기 때문에, 제1 반도체 칩(125)에 설치된 도전 부재(미도시)가 와이어(129), 제1 수지 기판(101), 접착층(119), 관통 전극(145), 접착층(121), 제2 수지 기판(111) 및 와이어(135)를 통해 제2 반도체 칩(131)에 설치된 도전 부재(미도시)에 전기적으로 접속된다.
다음에, 반도체 장치(100)의 제조 방법을 설명한다.
우선, 제1 반도체 칩(125) 및 제2 반도체 칩(131)을 준비하고, 이들을 각각 제1 수지 기판(101) 및 제2 수지 기판(111) 상에 탑재하여 와이어 본딩(wire bonding) 및 수지 봉지를 수행한다.
또, 수지를 소정의 형상으로 가공해 수지 기재(109)를 제작한다. 예를 들면, 소정 두께의 수지 기판을 소정 크기의 직사각형 모양으로 펀칭한 후 다시 직사각형의 중앙부를 펀칭하여 제거함으로써 환상의 수지 기재(109)를 얻을 수 있다. 또, 잘라냄 가공 등 다른 가공 방법을 이용해 수지 기재(109)를 소정의 형상으로 가공해도 된다. 얻어진 수지 기재(109)의 소정 영역에 관통공을 형성한다. 관통공의 형성 방법으로서, 예를 들면, 레이저 가공이나 드릴 가공을 들 수 있다. 또, 에칭 기술을 이용하여 관통공을 형성해도 된다. 그리고, 예를 들면, 도금법에 의해 관통공의 내벽을 덮는 금속막을 형성하여 중공 형상의 관통 전극(145)을 얻는다.
그리고, 제1 수지 기판(101), 접착층(119), 수지 기재(109), 접착층(121) 및 제2 수지 기판(111)을 적층하고 소정의 온도로 가열함으로써 수지 기판과 수지 기재(109)를 접착한다. 이 때, 제1 수지 기판(101)과 제2 수지 기판(111)을 소정의 압력으로 압착해도 된다.
또, 얻어진 적층체의 제1 수지 기판(101)의 이면 측에 범프 전극(123)을 접합한다. 이상에 의해, 도 1 및 도 2에 나타낸 반도체 장치(100)를 얻을 수 있다.
다음에, 본 실시 형태의 작용 효과를 설명한다.
본 실시 형태에 있어서는, 대향하는 전극(제1 전극(141) 및 제2 전극(143)) 사이가 수지 기재(109) 중의 관통 전극(145)에 의해 전기적으로 접속되어 있다. 수지 기재(109)를 통해 수지 기판 사이를 접속함으로써, 범프 전극을 통해 접속하는 종래의 구성에 비해 수지 기판의 간격이 큰 경우에도 수지 기판 사이의 접속 신뢰성을 향상시킬 수 있다. 이것은 이하의 이유에 의한다.
즉, 범프 전극으로 수지 기판 사이를 접속하는 경우, 전술한 바와 같이 제조 공정에 있어서 수지 기판에 휨이 발생하기 쉽다. 또, 휨이 발생하면, 범프 전극의 접합 영역에 응력이 집중하여 범프 전극의 접합 개소에 있어서 열화가 생기기 쉽다. 이 때문에, 수지 기판 사이의 접속 신뢰성에 개선의 여지가 있었다.
이것에 대해, 본 실시 형태에서는 대향하는 각 수지 기판 표면의 전극에 접합된 범프 전극을 갖지 않는다. 이 때문에, 범프 전극을 설치했을 경우에 생기는 접속 신뢰성의 저하를 억제할 수 있다.
또, 본 실시 형태에서는 제1 수지 기판(101)의 외주에 제1 수지 기판(101), 수지 기재(109) 및 제2 수지 기판(111)을 포함하는 적층체 구조가 설치되어 있다. 반도체 칩이나 수지 기판의 두께가 얇아짐에 따라 수지 기판에 휨이 생기기 쉬워지지만, 본 실시 형태의 구성으로 함으로써 개개의 수지 기판을 박형화했을 경우에도 제1 수지 기판(101)으로부터 제2 수지 기판(111)에 걸친 수지층 전체의 두께를 두껍게 할 수 있다. 이 때문에, 적층체 구조의 강성이 높아져 제1 수지 기판(101) 및 제2 수지 기판(111)에 대한 휨의 발생을 효과적으로 억제할 수 있다. 수지 기판의 두께가 얇은 경우에도 수지 기재(109)를 설치함으로써 수지 기판의 휨을 억제할 수 있다. 또한, 이 효과는 제1 수지 기판(101), 수지 기재(109) 및 제2 수지 기판(111)이 동종의 재료에 의해 구성되는 경우에 더욱 현저하게 발휘된다.
또, 반도체 장치(100)에 있어서는 기판과 수지 기재(109)가 함께 수지에 의해 구성되어 있기 때문에, 수지 기판과 수지 기재(109)의 선팽창 계수 차이가 저감된 구성으로 되어 있다. 이와 같은 구성으로 함으로써, 제조 공정중, 조립 공정 이후의 가열 처리에 있어서, 수지 기판에 휨이 생기는 것을 효과적으로 억제시킨다. 이 때문에, 수지 기판의 휨에 의해 생기는 수지 기판과 수지 기재(109) 사이의 도통 불량을 억제할 수 있다. 또, 수지 기판의 휨이 억제됨으로써, 수지 기판상의 반도체 칩에 대한 국소적인 응력 집중을 억제할 수 있다. 따라서, 본 실시 형태에 의하면, 수지 기판 사이의 접속 신뢰성을 향상시키는 동시에 제조 수율을 향상시킬 수 있다.
또, 본 실시 형태에서는 수지 기재(109) 중에 관통 전극(145)을 설치하는 동시에, 수지 기재(109)와 제1 수지 기판(101) 및 제2 수지 기판(111)을 각각 접착층(119) 및 접착층(121)에 의해 접착하고 있기 때문에, 수지 기판 사이를 적층 방향으로 도통시키는 경로를 간편한 방법으로 형성할 수 있다.
또한, 반도체 장치(100)에 있어서는 제1 수지 기판(101)의 외주 전체를 둘러싸는 프레임 형상의 수지 기재(109)가 설치되어 있기 때문에, 제1 수지 기판(101)의 외주의 일부에 수지 기재를 설치하는 구성에 비해 수지 기재(109)가 수지 기판을 한층 더 안정적으로 지지할 수 있다. 이 때문에, 제1 수지 기판(101) 및 제2 수지 기판(111)의 휨이 억제된다.
또, 반도체 장치(100)에서는 수지 기재(109)가 제1 수지 기판(101)의 외주를 따라 설치되어 있기 때문에, 제1 수지 기판(101)의 칩 탑재면 가운데 제1 반도체 칩(125)이 탑재되지 않는 주위의 영역을 기판 사이의 접속을 위해 유효하게 활용할 수 있다.
또, 본 실시 형태에서는 수지 기재(109)의 두께를 조절함으로써 수지 기판 간격을 용이하게 설정할 수 있기 때문에, 제1 반도체 칩(125)을 와이어 본딩하는 공간을 수지 기판 사이에 확실하게 설치할 수 있다.
또한, 본 실시 형태에서는 수지 기재(109) 및 제2 수지 기판(111)의 평면 형상이 대략 동일한 직사각형으로서, 수지 기재(109)의 단면 형상이 직사각형의 내부를 도려낸 환상인 경우를 예로 설명했지만, 본 실시 형태 및 이후의 실시 형태에 있어서 수지 기재(109)의 평면 형상 및 배치는 이들에는 한정되지 않는다.
도 6∼도 11은 수지 기재(109)의 다른 평면 형상 및 배치의 예를 나타내는 단면도이다. 이들 도면에 있어서는, 빌드업(103), 빌드업(103) 상의 수지 기재(109) 및 제1 반도체 칩(125)을 나타내며, 다른 부재를 미도시로 하고 있다.
도 6은 본 실시 형태의 구성에 대응한다. 도 6에서는 단면 환상의 수지 기재(109)가 직사각형의 제1 수지 기판의 빌드업(103)의 외주를 따라 설치되어 있다.
또, 수지 기재(109)의 평면 형상이 직사각형으로서, 수지 기재(109)가 제1 수지 기판(101)의 변을 따라 설치되어 있어도 된다.
예를 들면, 도 7 및 도 8은 수지 기재(109)가 제1 수지 기판(101)의 두변을 따라 설치된 예이다.
도 7에서는 직사각형의 제1 수지 기판(101)의 빌드업(103)의 대향하는 두변을 따라 스트라이프(strip) 형상의 수지 기재(109)가 서로 평행하게 배치되어 있다. 두개의 수지 기재(109)에 끼워진 영역에 제1 반도체 칩(125)이 배치되어 있다.
또, 도 8에서는 직사각형의 제1 수지 기판(101)의 빌드업(103)의 인접하는 두변을 따라 스트라이프 형상의 수지 기재(109)가 서로 직교하여 배치되어 있다.
도 9는 수지 기재(109)가 제1 수지 기판(101)의 네변을 따라 배치된 예이다. 도 9에서는 직사각형의 제1 수지 기판의 빌드업(103)의 네변을 따라 스트라이프 형상의 수지 기재(109)가 배치되어 있다. 이러한 수지 기재(109)로 둘러싸인 영역에 제1 반도체 칩(125)이 배치되어 있다.
도 10은 수지 기재(109)가 제1 수지 기판(101)의 네 귀퉁이에 배치된 예이다. 도 10에서는 직사각형의 제1 수지 기판의 빌드업(103)의 네개의 모퉁이 부위에 단면 정사각형의 각주(角柱) 형상의 수지 기재(109)가 배치되어 있다. 또한, 도 10에서는 네개의 모퉁이 부위 모두에 수지 기재(109)를 배치하였지만, 모든 모퉁이 부위에 수지 기재(109)를 설치하지 않아도 되고, 예를 들면, 대각선상에 있는 두개의 모퉁이 부위에 수지 기재(109)를 설치하고, 두개의 수지 기재(109)가 제1 반도체 칩(125)을 통해 대향하고 있어도 된다.
또, 도 11은 수지 기재(109)의 평면 형상이 환상인 예이다. 도 11에서는 직사각형의 제1 수지 기판의 빌드업(103) 상에 링 모양의 수지 기재(109)가 설치되고, 수지 기재(109)의 고리의 안쪽에 제1 반도체 칩(125)이 배치되어 있다.
이하의 실시 형태에 있어서는 제1 실시 형태와 다른 점을 중심으로 설명한다.
(제2 실시 형태)
제1 실시 형태에 기재된 반도체 장치에서는 반도체 칩이 수지 기판에 와이어 본딩된 구성을 예시하였지만, 반도체 칩이 범프 전극에 의해 수지 기판에 플립(flip) 접속되어 있어도 된다. 본 실시 형태에서는 이와 같은 구성을 설명한다.
도 3은 본 실시 형태에서의 반도체 장치의 구성을 나타내는 사시도이다. 또, 도 4는 도 3의 B-B' 단면도이다.
도 3 및 도 4에 나타낸 반도체 장치(110)의 기본 구성은 반도체 장치(100)(도 1, 도 2)와 동일하지만, 반도체 칩의 수지 기판에 대한 탑재 방법이 다르다.
반도체 장치(110)에 있어서는 제1 반도체 칩(125)의 소자 탑재면에 설치된 전극(미도시)과 제1 수지 기판(101)의 빌드업(103)에 설치된 전극(미도시)이 범프 전극(153)에 접합되어 이들이 전기적으로 접속되어 있다.
또, 제2 반도체 칩(131)의 소자 탑재면에 설치된 전극(미도시)과 제2 수지 기판(111)의 빌드업(113)에 설치된 전극(미도시)이 범프 전극(157)에 접합되어 이들이 전기적으로 접속되어 있다.
제1 반도체 칩(125)과 제1 수지 기판(101) 사이에는 언더필 수지(151)가 충전되어 있다. 또, 제2 반도체 칩(131)과 제2 수지 기판(111) 사이에는 언더필 수지(155)가 충전되어 있다.
본 실시 형태에 있어서도 제1 수지 기판(101)과 제2 수지 기판(111) 사이에 수지 기재(109)가 설치되어 있기 때문에 제1 실시 형태와 동일한 효과를 얻을 수 있다.
또, 본 실시 형태에 있어서는 반도체 칩과 수지 기판이 범프 전극에 의해 플립 접속되기 때문에, 반도체 칩 중의 범프 전극과의 접합 개소에 응력이 집중하기 쉬운 구성으로 되어 있다. 이러한 구성의 경우에도, 수지 기판 사이의 접속에 수지 기재(109)를 이용함으로써 수지 기판의 휨이 매우 적합하게 억제되기 때문에, 반도체 칩의 열화를 억제하여 제조 수율을 향상시킬 수 있다.
이하, 이 점에 대해 도 5(a) 및 도 5(b)를 참조하여 추가로 설명한다.
도 5(a)는 반도체 칩이 플립 접속된 기판 사이가 큰 범프 전극에 의해 접속된 반도체 장치의 구성을 나타내는 단면도이다. 도 5(a)에 있어서, 제1 기판(201)의 표면에 설치된 제1 전극(241)과 제2 기판(211)의 표면에 설치된 제2 전극(243)이 범프 전극(245)에 의해 접속되어 있다.
제1 기판(201)의 칩 탑재면에 제1 반도체 칩(225)이 설치되고, 제1 반도체 칩(225)의 소자 탑재면에 설치된 전극(미도시)과 제1 기판(201)의 전극(미도시)이 범프 전극(253)을 통해 접속하고 있다. 제1 기판(201)의 칩 탑재면에 있어서, 제1 반도체 칩(225)이 배치된 영역의 주위에 복수의 범프 전극(245)이 배치되어 있다.
제2 기판(211)의 칩 탑재면에 제2 반도체 칩(231)이 설치되고, 제2 반도체 칩(231)의 소자 탑재면에 설치된 전극(미도시)과 제2 기판(211)의 전극(미도시)이 범프 전극(257)을 통해 접속하고 있다.
제1 반도체 칩(225)과 제1 기판(201) 사이에는 언더필 수지(251)가 충전되어 있다. 또, 제2 반도체 칩(231)과 제2 기판(211) 사이에는 언더필 수지(255)가 충전되어 있다.
[106]또, 도 5(b)는 본 실시 형태의 반도체 장치(110)의 단면 구성에 대응한다.
여기서, 도 5(a)에 있어서는 제1 기판(201)과 제2 기판(211)을 큰 범프 전극(245)이 접속하고 있다. 이 경우, 범프 전극과 기판의 접촉 면적이 비교적 작기 때문에, 조립 후의 가열 공정에서 제1 기판(201) 또는 제2 기판(211)에 휨이 생기면, 제1 기판(201)에 있어서는 범프 전극(245)과 제1 전극(241)의 접합 영역에 응력이 집중하기 쉽다. 또, 제2 기판(211)에 있어서는 범프 전극(245)과 제2 전극(243)의 접합 영역에 응력이 집중하기 쉽다. 또, 이 응력에 의해 제1 전극(241) 또는 제2 전극(243)과 범프 전극(245)의 접속 불량이 비교적 생기기 쉽다.
또한, 도 5(a)에서는 제1 반도체 칩(225) 및 제2 반도체 칩(231)이 수지 기판에 범프 전극에 의해 접속되어 있기 때문에, 이러한 반도체 칩의 전극과 범프 전극의 접합 영역에도 응력이 집중하기 쉽다. 제1 반도체 칩(225) 및 제2 반도체 칩(231)에 있어서, 범프 전극과 접합되는 전극은 소자 형성면에 설치되어 있기 때문에, 수지 기판의 휨에 의해 전극에 응력이 집중하면 해당 전극은 물론이거니와 전극 이외의 소자 형성면의 다른 소자에도 열화가 생길 염려가 있다.
이것에 대해, 도 5(b)에 있어서는 우선 수지 기판 사이의 접속에 접합 불량의 원인이 되는 범프 전극을 이용하지 않기 때문에 접속 신뢰성을 향상시킬 수 있다. 또, 수지 기재(109)를 설치해 수지 기판의 휨을 억제함으로써 전극 사이의 접속 신뢰성을 더욱 향상시킬 수 있다. 또, 수지 기판의 휨을 억제함으로써, 수지 기판에 반도체 칩을 플립 접속했을 경우에도 반도체 칩과 수지 기판의 접속 신뢰성을 향상시킬 수 있다.
(제3 실시 형태)
이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다.
우선, 도 12∼도 17을 참조하여 본 실시 형태에 따른 반도체 장치(1)의 개요에 대해 설명한다.
반도체 장치(1)는, 도 12 및 도 13에 나타내는 바와 같이, 제1 반도체 칩(2)이 탑재된 제1 수지 기판(3)과, 제2 반도체 칩(4)이 탑재된 제2 수지 기판(5)과, 제1 수지 기판(3)의 표면 및 제2 수지 기판(5)의 이면에 접촉하여 제1 수지 기판(3) 및 제2 수지 기판(5)을 전기적으로 접합하는 수지 스페이서(6)를 구비한다.
또한, 도 13은 도 12의 Ⅱ-Ⅱ 방향의 단면도이다.
수지 스페이서(6)는 제1 수지 기판(3)의 표면에 있어서 제1 반도체 칩(2)의 외주에 배치됨과 동시에, 제1 수지 기판(3)의 표면에 있어서 제1 수지 기판(3)과 제2 수지 기판(5)과 수지 스페이서(6) 사이에 설치된 공극부에 제1 반도체 칩(2)이 배치되어 있다.
또, 제1 수지 기판(3)과 수지 스페이서(6) 사이에는 제1 수지층(71A) 중에 제1 도전체(72A)가 배치된 제1 접착 부재(7A)가 설치되어 있다(도 17 참조).
또한, 수지 스페이서(6)와 제2 수지 기판(5) 사이에는 제2 수지층(71B) 중에 제2 도전체(72B)가 배치된 제2 접착 부재(7B)가 설치되어 있다(도 17 참조).
그리고, 제1 수지 기판(3) 및 수지 스페이서(6)가 제1 접착 부재(7A) 중의 제1 도전체(72A)를 통해 전기적으로 접속되고, 제2 수지 기판(5)과 수지 스페이서(6)가 제2 접착 부재(7B) 중의 제2 도전체(72B)를 통해 전기적으로 접속되어 있다.
또, 도 14, 도 15에 나타내는 바와 같이, 제1 수지 기판(3)은 수지를 함유하는 절연층(311)과 도체 배선층(312)이 교대로 적층되고, 각 도체 배선층(312)이 절연층(311)의 비어홀에 형성된 도체층(314)과 접속되어 이루어진 빌드업층(31A,31B)을 갖는다.
또, 제2 수지 기판(5)은 수지를 함유하는 절연층(311)과 도체 배선층(312)이 교대로 적층되고, 각 도체 배선층(312)이 절연층(311)의 비어홀에 형성된 도체층(314)과 접속되어 이루어진 빌드업층(31A,31B)을 갖는다.
제1 수지 기판(3) 및 제2 수지 기판(5) 가운데 적어도 어느 한쪽의 기판의 상기 빌드업층(31A,31B)의 절연층(311)에 있어서, 적어도 한층의 절연층(311)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이다.
이하에 반도체 장치(1)의 구성에 관해 상세히 설명한다.
[제1 수지 기판]
우선, 제1 수지 기판(3)에 대해 설명한다.
제1 수지 기판(3)은 제1 반도체 칩(2)이 표면에 탑재되는 것이다. 이 제1 수지 기판(3)은 평면 대략 직사각형 형상이다.
도 14에 나타내는 바와 같이, 제1 수지 기판(3)은 코어층(32)과, 이 코어층(32)을 사이에 두고 배치되는 한 쌍의 빌드업층(31A,31B)을 구비한다.
빌드업층(31A)은 코어층(32)의 표면측에 배치되어 있고, 수지를 함유하는 절연층(311)과 도체 배선층(312)이 교대로 적층되어 있다.
본 실시 형태에서는 빌드업층(31A)은 복수(예를 들면, 3층)의 절연층(311)과 복수(예를 들면, 4층)의 도체 배선층(312)이 교대로 적층된 것으로 되어 있다.
절연층(311)은 탄소섬유, 유리섬유의 직물 혹은 한방향으로 가지런히 합해진 섬유에 각종 수지를 함침한 프리프레그(prepreg)가 아니라 수지 조성물만으로 이루어진다. 즉, 절연층(311)은 탄소섬유, 유리섬유 등의 섬유에 의한 보강이 이루어지지 않은 것이다.
여기서, 절연층(311)을 구성하는 수지로는 (열)경화성 수지를 포함하는 것이 바람직하고, 예를 들면, 에폭시 수지, BT 레진, 시아네이트 수지 등을 들 수 있다. 그 중에서도, 시아네이트 수지를 사용하는 것이 바람직하다. 시아네이트 수지로는 노볼락형 시아네이트 수지, 비스페놀 A형 시아네이트 수지, 비스페놀 E형 시아네이트 수지, 테트라메틸 비스페놀 F형 시아네이트 수지 등을 들 수 있다. 그 중에서도, 노볼락형 시아네이트 수지를 사용하는 것이 바람직하다.
노볼락형 시아네이트 수지로는 이하의 화학식으로 들 수 있는 것을 사용할 수 있다. 식중, n은 정수를 나타낸다.
Figure 112008076483820-pct00001
상기 식 (Ⅰ)로 표시되는 노볼락형 시아네이트 수지의 반복 단위 n은 특별히 한정되지 않지만, 1∼10이 바람직하고, 특히 2∼7이 바람직하다. 반복 단위 n이 상기 하한값 미만이라면, 노볼락형 시아네이트 수지는 결정화하기 쉬워져 범용 용매에 대한 용해성이 비교적 저하하기 때문에 취급이 곤란해지는 경우가 있다. 또, 반복 단위 n이 상기 상한값을 초과하면, 가교 밀도가 너무 높아져서, 내수성의 저하나, 경화물이 물러지는 등의 현상을 일으키는 경우가 있다.
이와 같은 노볼락형의 시아네이트 수지는, 예를 들면, 노볼락형 페놀과, 염화 시안, 브롬화 시안 등의 화합물을 반응시킴으로써 얻을 수 있다.
또, 노볼락형 시아네이트 수지의 중량 평균 분자량으로는, 예를 들면, 500∼4,500인 것이 바람직하다. 나아가서는, 600∼3,000인 것이 바람직하다.
중량 평균 분자량이 500 미만인 경우에는 기계적 강도가 저하하는 일이 있다. 또, 중량 평균 분자량이 4,500을 초과하면 수지 조성물의 경화 속도가 빨라지기 때문에 보존성이 저하하는 경우가 있다.
또, 시아네이트 수지로서 시아네이트 수지의 프레폴리머(prepolymer)를 사용해도 된다. 시아네이트 수지나 프레폴리머를 단독으로 사용해도 되고, 시아네이트 수지 및 프레폴리머를 병용해도 된다. 여기서, 프레폴리머란 통상 시아네이트 수지를 가열 반응 등에 의해, 예를 들면, 3량화함으로써 얻어지는 것이다. 프레폴리머로는 특별히 한정되지 않지만, 예를 들면, 3량화율이 20∼50 중량%인 것을 이용할 수 있다. 이 3량화율은, 예를 들면, 적외 분광 분석 장치를 이용해 구할 수 있다.
또, 시아네이트 수지에 대해 에폭시 수지, 페녹시 수지 등을 첨가해도 된다. 에폭시 수지로는 비페닐알킬렌 골격을 갖는 것이 바람직하다.
나아가서는, 시아네이트 수지에 대해 무기 충전재를 첨가해도 된다.
본 실시 형태에서는, 각 절연층(311)은 동종의 재료로 구성되며, 각 절연층(311)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이고, 기판 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이다.
여기서, 절연층(311)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수는 바람직하게는 20 ppm/℃ 이하이고, 기판 두께 방향의 평균 선팽창 계수는 바람직하게는 20 ppm/℃ 이하이다.
또, 절연층(311)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수는 바람직하게는 3 ppm/℃ 이상이고, 기판 두께 방향의 평균 선팽창 계수는 바람직하게는 3 ppm/℃ 이상이다.
본 실시 형태에서는 각 절연층(311)의 기판면 안쪽 방향의 평균 선팽창 계수, 기판 두께 방향의 평균 선팽창 계수는 대략 동일하다.
또한, 절연층(311)의 평균 선팽창 계수는 이하와 같이 하여 측정할 수 있다.
절연층(311)으로부터 5 ㎜ 사각형의 샘플을 잘라내고, TMA(TA 인스트루먼트(주) 제)를 이용하여 실온(25℃)에서 5℃/분으로 샘플을 승온하면서 샘플의 두께 방향, 면안쪽 방향의 변위량을 계측하여 두께 방향, 면안쪽 방향의 선팽창 계수를 산출한다. 그리고, 25℃∼유리전이점에서의 두께 방향, 면안쪽 방향의 선팽창 계수를 산출한다.
또, 절연층(311)은 높은 유리전이점을 갖고 있는 것이 바람직하다. 예를 들면, 절연층(311)의 유리전이점은 120℃ 이상인 것이 바람직하고, 나아가서는 150℃ 이상인 것이 바람직하다. 절연층(311)의 유리전이점 Tg는 IS0-11359-2에 준거하여 측정된다. 절연층(311)으로부터 5 ㎜ 사각형의 샘플을 잘라내고, 이 샘플에 TMA 장치(TA 인스트루먼트(주) 제)의 프로브를 실어 실온(25℃)에서 5℃/분으로 샘플을 승온하면서 샘플의 두께 방향의 변위량을 측정한다. 그리고, 온도와 샘플의 두께의 변위량을 가리키는 곡선의 유리전이점 전후의 곡선의 접선을 취하고, 이 접선의 교점으로부터 유리전이점을 산출한다.
이와 같은 절연층(311)에는 비어홀이 형성되어 있고, 비어홀 중에는 도체층(314)이 설치되어 있다. 이 도체층(314)은 절연층(311)을 사이에 두고 상하에 배치되는 도체 배선층(312) 끼리를 접속하는 것이다.
도체 배선층(312)은 금속층이며, 예를 들면, 구리제의 배선층이다. 이 도체 배선층(312)의 평면 형상은 도 15에 나타내는 형상이며, 복수의 대략 원형 모양의 개구부(312B1)가 형성되어 있다. 또한, 도 15의 오른쪽 아래의 도면은 도체 배선층(312)의 확대도이다.
개구부(312B1)의 지름은, 예를 들면, 500 ㎛이다. 또, 이 도체 배선층(312)의 잔동률(殘銅率)은 60∼90%이고, 바람직하게는 75∼85%이다.
여기서, 절연층(311)을 사이에 두고 배치되는 한 쌍의 도체 배선층(312)은 절연층(311)의 비어홀에 설치된 금속제(예를 들면, 구리제)의 도체층(314)에서 접속되어 있다.
도 14에 나타내는 바와 같이, 빌드업층(31B)은 코어층(32)의 이면측에 배치되어 있고, 빌드업층(31A)과 동일한 절연층(311), 도체층(314), 도체 배선층(312)을 구비하는 동시에 도체 배선층(313)을 구비한다.
절연층(311)과 도체 배선층(312,313)은 교대로 배치되어 있다.
여기서는, 절연층(311)은 복수(예를 들면, 3층)층 설치되어 있고, 도체 배선층(312)도 복수(예를 들면, 3층)층 설치되어 있다. 또한, 도체 배선층(313)은 1층이고, 빌드업층(31B)의 최하층에 배치되어 있다.
도체 배선층(313)은, 예를 들면, 구리제의 배선층이며, 도 16에 나타내는 구조로 되어 있다. 도 16 가운데 검은 부분이 구리 배선을 나타내고 있다.
이 도체 배선층(313)의 잔동률(절연층을 피복하는 도체 배선층(313)이 차지하는 비율)은 80%이다.
도 14에 나타내는 바와 같이, 코어층(32)은 절연층(321)을 갖는다. 절연층(321)은 프리프레그를 소정 매수 겹치고 가열 가압 성형함으로써 얻어지는 것이다.
프리프레그는 수지 바니시를 유리 직포 등의 섬유에 함침시킨 것이다.
절연층(321)을 구성하는 수지로는 빌드업층의 절연층(311)을 구성하는 수지와 동일한 것을 사용할 수 있다. 절연층(321)은 시아네이트 수지, 특히 노볼락형 시아네이트 수지를 함유하는 것이 바람직하다.
또, 절연층(321)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수는 12 ppm/℃ 이하이고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수는 20 ppm/℃ 이하인 것이 바람직하다.
더욱 바람직하게는, 절연층(321)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수는 11 ppm/℃ 이하이고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수는 16 ppm/℃ 이하이다.
또, 절연층(321)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수는 바람직하게는 3 ppm/℃ 이상이고, 기판 두께 방향의 평균 선팽창 계수는 바람직하게는 3 ppm/℃ 이상이다.
절연층(321)의 평균 선팽창 계수는 절연층(311)의 평균 선팽창 계수의 계측 방법과 동일한 방법으로 계측할 수 있다.
이와 같은 코어층(32)의 절연층(321) 중에는 스루홀이 형성되고, 이 스루홀 중에는 도체층(322)이 설치되어 있다. 도체층(322)은 금속층(예를 들면, 구리층)이며, 빌드업층(31A)의 도체 배선층(312)에 접속되는 동시에 빌드업층(31B)의 도체 배선층(312)에 접속되어 있다.
이와 같은 제1 수지 기판(3)의 이면에는 땜납 범프(B1)가 설치된다(도 12,13 참조). 이 땜납 범프(B1)는 제1 수지 기판(3)의 빌드업층(31B)의 도체 배선층(313)에 접속된다.
[제1 반도체 칩]
도 13에 나타내는 바와 같이, 제1 반도체 칩(2)은 실리콘 기판(21) 상에 이른바 low-k 막으로 이루어진 배선층(22)을 구비하는 것이다. 그 기능은 특별히 한정되지 않고, 논리 디바이스, 메모리 디바이스 혹은 이들의 혼재 등을 들 수 있다.
low-k 막은 층간 절연막으로서 설치되어 있다. 여기서, low-k 막이란 비유전률이 3.3 이하인 막을 기술한다. low-k 막으로는, 예를 들면, SiOC, MSQ(methyl silsesquioxane), 벤조 시클로부텐 등의 유기막이나, HSQ(hydroxy silsesquioxane) 등의 무기막을 들 수 있고, 이들을 다공질화한 막도 바람직하게 이용된다.
이와 같은 제1 반도체 칩(2)은 제1 수지 기판(3) 표면의 대략 중앙 부분에 재치되어 있다.
제1 반도체 칩(2)과 제1 수지 기판(3) 사이에는 복수의 땜납 범프(B2)가 배치되어 있고, 제1 반도체 칩(2)과 제1 수지 기판(3)은 땜납 범프(B2)에 의해 접속되어 있다.
땜납 범프(B2)로는, 예를 들면, 주석-비스무트계, 주석-아연계, 주석-납계(Sn/95Pb나 Sn/63Pb) 등을 이용할 수 있다. 땜납 범프(B2)로는, 예를 들면, 선팽창률이 10 ppm/℃ 이상 25 ppm/℃ 이하인 것을 이용할 수 있다.
이와 같은 땜납 범프(B2)의 주위에는 언더필(U)이 충전되어 있다.
[언더필]
언더필(U)은 제1 수지 기판(3)과 제1 반도체 칩(2)을 접합하는 땜납 범프(B2)의 주위 및 제2 수지 기판(5)과 제2 반도체 칩(4)을 접합하는 땜납 범프(B2)의 주위에 각각 충전되어 있다.
언더필(U)의 구성 재료로는 액상의 열경화성 수지나 필름 형상의 열경화성 수지를 이용할 수 있다. 이 중, 액상의 열경화성 수지가 바람직하다. 제1 수지 기판(3)과 제1 반도체 칩(2) 사이의 간극, 제2 수지 기판(5)과 제2 반도체 칩(4) 사이의 간극을 효율적으로 매립할 수 있기 때문이다. 본 실시 형태에서는 언더필(U)을 125℃ 분위기하에서의 탄성률이 150 MPa 이상 800 MPa 이하인 수지 재료로 구성되어 있다.
탄성률은 언더필(U)의 페이스트를 폭 10 ㎜, 길이 약 150 ㎜, 두께 4 ㎜로 성형하고, 200℃ 오븐중에서 30분간 경화한 후, 텐시론 시험기로 속도 1 ㎜/분에서 125℃ 분위기하에서 측정하여 얻어진 응력-변형 곡선의 초기 기울기로부터 탄성률을 산출한다. 언더필(U)의 탄성률을 150 MPa 이상, 800 MPa 이하로 함으로써, 범프(B2)의 주위가 강고하게 고정되게 되어 범프(B2)의 크랙이 방지된다.
또한, 땜납 범프(B2)가 무연(無鉛) 땜납인 경우, 탄성률의 범위가 150 MPa 이상, 바람직하게는 200 MPa 이상인 것을 이용하는 것이 바람직하다. 또, 땜납 범프(B2)가 고융점 땜납인 경우는 언더필(U)로서 탄성률이 30 MPa 이상, 바람직하게는 45 MPa 이상인 것을 이용해도 된다.
언더필(U)에 이용되는 수지 재료로는 여러 가지 것을 이용할 수 있다. 예를 들면, 에폭시 수지, BT 레진, 시아네이트 수지 등을 이용할 수도 있다. 시아네이트 수지로는 기판 재료의 항에서 기술한 노볼락형 시아네이트 수지가 바람직하게 이용된다.
언더필(U)을 구성하는 수지 재료는 다관능 에폭시 수지를 포함하는 것이 바람직하다. 이것에 의해 수지 경화체의 가교 밀도가 향상하여 높은 탄성률을 실현할 수 있다.
언더필(U)은 실리카 입자 등의 무기 필러를 함유하고 있어도 된다. 이렇게 함으로써 선팽창률을 저감하여, 반도체 칩(2,4)이나, 제1 반도체 칩(2)과 제1 수지 기판(3) 사이, 제2 반도체 칩(4)과 제2 수지 기판(5) 사이의 손상을 보다 효과적으로 저감할 수 있다.
언더필(U)은 커플링제를 포함하는 것이어도 된다. 이렇게 함으로써, 범프나 무기 필러와 언더필과의 밀착성을 향상시키고, 선팽창률을 저감하여, 반도체 칩이나 반도체 칩과 기판 사이의 손상을 보다 효과적으로 저감할 수 있다. 커플링제로는 에폭시실란, 아미노실란 등의 실란 커플링제나 티타네이트계 커플링제 등을 이용할 수 있다. 이들을 복수 종류 이용해도 된다. 커플링제는 언더필의 바인더 일부분에 분산하는 형태여도 되고, 실리카 입자 등의 무기 필러의 표면에 부착한 형태여도 된다. 혹은, 이러한 형태가 혼재하고 있어도 된다. 예를 들면, 실리카 입자를 배합하는 경우는 실리카 표면을 미리 커플링제로 처리해도 된다.
언더필(U)의 25℃∼유리전이점에서의 평균 선팽창률은 40 ppm/℃ 이하인 것이 바람직하고, 30 ppm/℃ 이하인 것이 보다 바람직하다. low-k 막의 손상 억제와 범프(B2) 주변 부분의 손상 억제를 보다 효과적으로 도모할 수 있다.
또한, 언더필(U)의 25℃∼유리전이점에서의 평균 선팽창률은 이하와 같이 하여 측정할 수 있다.
액상 주입 봉지 언더필 재료를 150℃×120분으로 경화한 후, 절삭에 의해 5×5×10 ㎜의 시험편을 얻는다. 이것을 세이코제 TMA/SS120을 이용하여 압축 하중 5 g, 승온 속도 10℃/분의 조건에서 측정한다.
[제2 수지 기판]
제2 수지 기판(5)은 본 실시 형태에서는 제1 수지 기판(3)과 동일한 기판 재료로 구성되는 동시에 제1 수지 기판(3)과 동일한 층 구성을 갖는다. 즉, 제2 수지 기판(5)은 제1 수지 기판(3)과 동일한 빌드업층(31A,31B)과 코어층(32)을 구비한다.
제2 수지 기판(5)도 제1 수지 기판(3)과 동일하게 평면 대략 직사각형 형상으로 이루어져 있다.
본 실시 형태에서는, 제2 수지 기판(5)은 제1 수지 기판(3)과 동일한 부재이지만, 제1 수지 기판(3)과 구별하기 위해 제2 수지 기판의 부호를 5로 한다.
[제2 반도체 칩]
제2 반도체 칩(4)은 제2 수지 기판(5)의 표면에 탑재되는 것이다. 이 제2 반도체 칩(4)은 제1 반도체 칩(2)과 동일하게 실리콘 기판(21)에 이른바 low-k 막으로 이루어진 배선층(22)을 구비하는 것이다.
또한, 제1 반도체 칩(2)이 논리 회로를 갖고 제2 반도체 칩(4)이 메모리 소자를 갖는 구성이어도 된다.
제2 반도체 칩(4)과 제2 수지 기판(5) 사이에는 제1 반도체 칩(2)과 제1 수지 기판(3)을 접속하는 땜납 범프와 같은 땜납 범프(B2)가 설치되어 있다. 이 땜납 범프(B2)는 제2 수지 기판(5)의 빌드업층(31A)의 도체 배선층(312)과 제2 반도체 칩(4)을 전기적으로 접속하고 있다.
[수지 스페이서]
수지 스페이서(6)는 평면 직사각형 형상의 제1 수지 기판(3) 및 제2 수지 기판(5)의 각 변을 따라 배치된 직사각형 프레임 형상의 부재이다. 이 수지 스페이서(6)는 내부를 두께 방향으로 관통하는 도체부(도체 배선층(612), 도체층(614))를 갖는 것이다.
이 수지 스페이서(6)는 도 17에 나타내는 바와 같이 직사각형 프레임 형상의 코어층(62)과, 이 코어층(62)을 사이에 두고 배치되는 직사각형 프레임 형상의 한 쌍의 빌드업층(61A,61B)을 갖고 있다.
빌드업층(61A)은 코어층(62)의 표면측에 배치되어 있고, 수지를 함유하는 절연층(611)과 도체 배선층(612)이 교대로 적층되어 있다.
본 실시 형태에서는, 빌드업층(61A)은 복수(예를 들면, 3층)의 절연층(611)과 복수(예를 들면, 4층)의 도체 배선층(612)이 교대로 적층된 것으로 되어 있다.
여기서, 절연층(611)을 구성하는 수지는 절연층(311)을 구성하는 수지와 동일하고, 절연층(611)의 유리전이점, 두께 방향의 선팽창 계수, 면안쪽 방향의 선팽창 계수는 절연층(311)과 동일하다.
즉, 절연층(611)의 25℃∼유리전이점에서의 면안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이고, 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이다.
여기서, 절연층(611)의 25℃∼유리전이점에서의 면안쪽 방향의 평균 선팽창 계수는 바람직하게는 20 ppm/℃ 이하이고, 두께 방향의 평균 선팽창 계수는 바람직하게는 20 ppm/℃ 이하이다.
또한, 절연층(611)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수는 바람직하게는 3 ppm/℃ 이상이고, 기판 두께 방향의 평균 선팽창 계수는 바람직하게는 3 ppm/℃ 이상이다.
또, 절연층(611)에는 비어홀이 형성되고, 비어홀 중에는 도체층(614)이 설치되어 있다. 도체층(614)은 도체층(314)과 동일한 재료로 구성된다.
또한, 도체 배선층(612)은 도체 배선층(312)과 동일한 재료로 구성되어 있다.
빌드업층(61B)은 코어층(62)의 이면측에 배치되어 있고, 빌드업층(31B)과 동일한 층 구성, 기판 재료로 되어 있다.
즉, 빌드업층(61B)은 절연층(611), 도체층(614), 도체 배선층(612), 도체 배선층(313)과 동일한 재료로 구성되는 도체 배선층(613)을 구비한다.
절연층(611)과 도체 배선층(612,613)은 교대로 배치되어 있다.
도체 배선층(613)은 도체 배선층(313)과 동일하게 빌드업층(61B)의 최하층에 설치되어 있다.
코어층(62)도 코어층(32)과 동일한 수지 재료로 구성되어 있고, 절연층(321)과 동일한 절연층(621)을 갖는다. 즉, 절연층(621)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수는 12 ppm/℃ 이하이고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수는 20 ppm/℃ 이하인 것이 바람직하다.
더욱 바람직하게는, 절연층(621)의 기판면 안쪽 방향의 평균 선팽창 계수는 11 ppm/℃ ppm 이하이고, 기판 두께 방향의 평균 선팽창 계수는 16 ppm/℃ 이하이다.
또한, 절연층(621)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수는 바람직하게는 3 ppm/℃ 이상이고, 기판 두께 방향의 평균 선팽창 계수는 바람직하게는 3 ppm/℃ 이상이다.
이와 같은 코어층(62)의 절연층(621) 중에는 스루홀이 형성되고, 이 스루홀 중에는 도체층(622)이 설치되어 있다. 도체층(622)은 금속층(예를 들면, 구리층)이며, 빌드업층(61A)의 도체 배선층(612)에 접속되는 동시에 빌드업층(61B)의 도체 배선층(612)에 접속되어 있다.
이상과 같은 수지 스페이서(6)는 제1 수지 기판, 제2 수지 기판과 동일한 층 구성, 기판 재료로 구성되는 기판의 중앙을 펀칭 가공함으로써 얻을 수 있다.
이와 같은 수지 스페이서(6)의 높이 치수는 제1 반도체 칩(2)의 두께 치수와 땜납 범프(B2)의 두께 치수의 합계값보다 크며, 제1 반도체 칩(2)의 표면과 제2 수지 기판(5)의 이면 사이에는 극간이 형성되어 있다.
[제1 접착 부재, 제2 접착 부재]
도 17에 나타내는 바와 같이, 제1 접착 부재(7A)는 수지 스페이서(6) 및 제1 수지 기판(3) 사이에 배치되어 수지 스페이서(6) 및 제1 수지 기판(3)을 전기적으로 접속하는 것이다. 이 제1 접착 부재(7A)는 본 실시 형태에서는 필름 형상의 접착 테이프(접착제)를 경화시킨 것이다. 또한, 제1 접착 부재(7A)는 필름 형상의 접착 테이프(접착제)를 경화시킨 것에 한정하지 않고 유체 형상의 접착제를 경화시킨 것이어도 된다.
제1 접착 부재(7A)는 제1 수지 기판(3)의 각 변을 따라 배치되어 있다.
제1 접착 부재(7A)는 접착성의 제1 수지층(71A)과, 이 제1 수지층(71A) 중에 설치된 제1 도전체로서의 땜납 영역(72A)을 구비한다.
상세한 것은 후술하지만, 제1 접착 부재(7A)를 구성하는 접착 테이프는 제1 수지층(71A)을 구성하는 수지, 땜납 영역(72A)을 구성하는 땜납 분말 및 플럭스 활성을 갖는 경화제를 포함한다.
땜납 영역(72A)은 제1 수지층(71A)을 두께 방향으로 관통하도록 기둥 모양으로 설치되어 있다. 이 땜납 영역(72A)을 통해 수지 스페이서(6)의 빌드업층(61B)의 도체 배선층(613)과 제1 수지 기판(3)의 빌드업층(31A)의 최표면의 도체 배선층(312)이 접속된다.
보다 상세히 설명하면, 도 17에 있어서, 부호 S는 제1 수지 기판(3)의 표리면, 수지 스페이서(6)의 표리면, 제2 수지 기판(5)의 표리면에 설치된 수지제의 땜납 레지스트(절연막)를 나타낸다. 땜납 영역(72A)은 땜납 레지스트(S)로부터 노출한 수지 스페이서(6)의 도체 배선층(613)과 금속접합하는 동시에, 땜납 레지스트(S)로부터 노출한 제1 수지 기판(3)의 최표면의 도체 배선층(312)과 금속접합하고 있다.
접착성의 제1 수지층(71A)은 수지 스페이서(6) 및 제1 수지 기판(3)을 접착하는 층이다. 본 실시 형태에서는, 제1 수지층(71A)은 땜납 레지스트(S)를 통해 수지 스페이서(6) 및 제1 수지 기판(3)에 간접적으로 접촉하고 있다.
제2 접착 부재(7B)는 수지 스페이서(6) 및 제2 수지 기판(5) 사이에 배치되어 수지 스페이서(6) 및 제2 수지 기판(5)을 전기적으로 접속하는 것이다.
이 제2 접착 부재(7B)는 접착성의 제2 수지층(71B)과, 이 제2 수지층(71B) 중에 설치된 제2 도전체로서의 땜납 영역(72B)을 구비한다. 본 실시 형태에서는 제2 접착 부재(7B)와 제1 접착 부재(7A)는 동일한 필름 형상의 접착 테이프(접착제)를 경화시킨 것이다. 즉, 제2 수지층(71B)과 제1 수지층(71A)은 동일한 재료로 구성되고, 땜납 영역(72B)과 땜납 영역(72A)은 동일한 재료로 구성된다.
제2 접착 부재(7B)는 수지 스페이서(6) 및 제2 수지 기판(5)을 전기적으로 접속하는 것이고, 제2 수지층(71B)을 관통하도록 설치된 기둥 모양의 땜납 영역(72B)을 통해 수지 스페이서(6)의 빌드업층(61A)의 도체 배선층(612)과 제2 수지 기판(5)의 빌드업층(31B)의 최하층의 도체 배선층(313)이 접속된다.
또, 제2 접착 부재(7B)의 땜납 영역(72B)은 땜납 레지스트(S)로부터 노출한 수지 스페이서(6)의 도체 배선층(612)과 금속접합하는 동시에, 땜납 레지스트(S)로부터 노출한 제2 수지 기판(5)의 최이면의 도체 배선층(313)과 금속접합하고 있다.
또한, 제2 접착 부재(7B)는 제2 수지 기판(5)의 각 변을 따라 배치되어 있다.
접착성의 제2 수지층(71B)은 수지 스페이서(6) 및 제2 수지 기판(5)을 접착하는 층이다. 본 실시 형태에서는, 제2 수지층(71B)은 땜납 레지스트(S)를 통해 수지 스페이서(6) 및 제2 수지 기판(5)에 간접적으로 접촉하고 있다.
다음에, 이상과 같은 반도체 장치(1)의 제조 방법에 대해 설명한다.
처음에, 제1 수지 기판(3), 제2 수지 기판(5)을 준비한다.
제1 수지 기판(3)의 제조 방법에 대해 기술한다.
또한, 제2 수지 기판(5)의 제조 방법은 제1 수지 기판(3)의 제조 방법과 동일하다.
우선, 처음에 양면 구리 부착 적층판(코어층(32)의 절연층(321)의 표리면에 구리층이 형성된 판)을 준비하고, 소정의 위치에 스루홀을 형성하며, 또한 도체층(322)을 형성한다.
다음에, 서브트랙티브(subtractive)법에 의해 절연층(321)의 표리면에 각각 도체 배선층(312)을 형성한다. 그 후, 한 쌍의 도체 배선층(312)의 표면을 약액(藥液)에 의해 거칠게 하여 절연층(311)을 각각 라미네이트한다.
그 후, 절연층(311) 중에 레이저 가공 등에 의해 비어홀을 형성한다. 그 후, 세미애디티브(semi-additive) 공법에 의해 비어홀 중에 도체층(314), 나아가서는 각 절연층(311) 상에 도체 배선층(312)을 형성한다.
이와 같은 조작을 반복함으로써 제1 수지 기판(3)을 얻을 수 있다. 또한, 제1 수지 기판(3)의 최하층의 도체 배선층은 도체 배선층(313)으로 한다.
다음에, 이와 같이 하여 얻어진 제1 수지 기판(3), 제2 수지 기판(5)의 표리면에 각각 땜납 레지스트(S)를 도포한다. 그 후, 제1 수지 기판(3), 제2 수지 기판(5) 상에 제1 반도체 칩(2), 제2 반도체 칩(4)을 각각 실장한다.
제1 반도체 칩(2), 제2 반도체 칩(4)의 이면에 땜납 범프(B2)를 설치하고, 제1 수지 기판(3), 제2 수지 기판(5) 상에 각각 제1 반도체 칩(2), 제2 반도체 칩(4)을 설치하고, 땜납 범프(B2)를 리플로우 로(爐) 중에서 용융시킴으로써, 제1 수지 기판(3), 제2 수지 기판(5)에 각각 제1 반도체 칩(2), 제2 반도체 칩(4)이 고정되게 된다.
그 후, 제1 수지 기판(3)과 제1 반도체 칩(2)을 접합하는 땜납 범프(B2)의 주위 및 제2 수지 기판(5)과 제2 반도체 칩(4)을 접합하는 땜납 범프(B2)의 주위에 각각 언더필(U)을 충전한다.
다음에, 수지 스페이서(6)를 준비한다. 구체적으로는, 본 실시 형태에서는 제1 수지 기판(3), 제2 수지 기판(5)과 동일한 층 구성, 기판 재료로 구성되는 기판의 표리면에 땜납 레지스트(S)를 도포한 후, 기판의 중앙을 펀칭 가공한다.
그 후, 제1 수지 기판(3), 전술한 제1 접착 부재(7A)를 구성하는 접착 테이프, 수지 스페이서(6), 제2 접착 부재(7B)를 구성하는 접착 테이프, 제2 수지 기판(5)의 순서로 이들을 적층하고, 소정의 온도에서 이들 적층체를 가열한다. 가열 온도(접착 온도)는 접착 테이프 중의 땜납 분말의 재료 및 수지의 재료에 따라 설정할 수 있다.
접착 온도는 땜납 분말의 용융 온도보다도 높고, 수지가 용융하고 있는 온도로 한다. 이 관점에서는, 접착 온도를 예를 들면 100℃보다 높고, 바람직하게는 120℃ 이상, 더욱 바람직하게는 150℃ 이상으로 한다. 또, 접착 온도에 있어서 수지의 용융 점도가 낮은 것이 바람직하고, 이 관점에서는 접착 온도를 예를 들면 250℃ 이하, 바람직하게는 200℃ 이하로 한다. 또, 수지의 용융 점도가 낮은 영역을 넓히는 관점에서 접착 온도를 낮게 하면 된다.
또한, 접착시에 소정의 압력으로 가압해도 된다. 가압 압력은 땜납 영역(72A,72B)을 더욱 확실히 형성하는 관점에서는, 예를 들면, 1 MPa 이상으로 한다. 또, 접속 신뢰성을 더욱 향상시키는 관점에서는, 예를 들면, 20 MPa 이하, 바람직하게는 10 MPa 이하로 한다.
또한, 열압착 시간은 10초 이상 600초 이하인 것이 바람직하다.
여기서, 접착 테이프에 대해 기술해 둔다.
접착 테이프는 전술한 수지층(71A,71B)을 구성하는 수지, 전술한 땜납 영역(72A,72B)을 구성하는 땜납 분말 및 플럭스 활성을 갖는 경화제(플럭스 활성을 갖는 화합물)를 포함한다. 이 중, 땜납 분말과 플럭스 활성을 갖는 경화제는 수지중에 존재한다. 접착 테이프를 제1 수지 기판(3)과 수지 스페이서(6) 사이, 제2 수지 기판(5)과 수지 스페이서(6) 사이에 배치하여 가열하면 수지중의 땜납 분말이 용융하여, 수지 스페이서(6)의 빌드업층(61B)의 도체 배선층(613)의 표면 및 제1 수지 기판(3)의 빌드업층(31A)의 최표면의 도체 배선층(312)의 표면, 나아가서는 수지 스페이서(6)의 빌드업층(61A)의 도체 배선층(612)의 표면 및 제2 수지 기판(5)의 빌드업층(31B)의 최하층의 도체 배선층(313)의 표면에 자기 정합적으로 이동하여 금속접합(즉, 땜납 영역)이 형성된다.
또, 수지중에 존재하는 플럭스 활성을 갖는 경화제(미도시)가 땜납 분말과 각 도체 배선층(312,613,313,612)의 계면에 효율적으로 이동하는 동시에 땜납 분말 표면의 산화막을 제거하기 때문에, 땜납 영역(72A)과 각 도체 배선층(312,613), 땜납 영역(72B)과 각 도체 배선층(313,612)이 직접 금속접합되어 전기적으로 접속된다.
이와 같이 접착 테이프를 이용하면, 접착시에 소정의 단일 온도로 가열 처리하면 되고, 기판과 수지 스페이서 사이를 간단하게 접착할 수 있다. 다만, 접착시의 가열 처리는 단일 온도에서의 처리에는 한정되지 않고, 예를 들면, 150℃에서 100초 가열 후 200℃에서 100초 가열하는 스텝 큐어(step cure)나, 180℃에서 10초 열압착 후 200℃에서 10분 오븐 경화시키는 포스트 큐어(post cure)를 수행해도 된다. 또, 땜납 분말을 구성하는 땜납 입자의 금속접합에 의해 각 도체 배선층(312,613,313,612)과 접착 테이프중의 땜납이 접속되기 때문에, 접속 저항이 낮고 접속 신뢰성이 높다.
여기서, 접착 테이프에 사용되는 수지로는 특별히 제한되는 것은 아니고, 열가소성 수지, 열경화성 수지 혹은 열가소성 수지 및 열경화성 수지의 혼합계가 이용된다. 이 중, 성막성(成膜性) 및 수지의 용융 점도의 관점으로부터 열가소성 수지와 열경화성 수지의 혼합계가 매우 적합하다.
열가소성 수지로는 특별히 제한되는 것은 아니고, 예를 들면, 페녹시 수지, 폴리에스테르 수지, 폴리우레탄 수지, 폴리이미드 수지, 실록산 변성 폴리이미드 수지, 폴리부타디엔, 폴리프로필렌, 스티렌-부타디엔-스티렌 공중합체, 스티렌-에틸렌-부틸렌-스티렌 공중합체, 폴리아세탈 수지, 폴리비닐 부티랄 수지, 폴리비닐 아세탈 수지, 부틸 고무, 클로로프렌 고무, 폴리아미드 수지, 아크릴로니트릴-부타디엔 공중합체, 아크릴로니트릴-부타디엔-아크릴산 공중합체, 아크릴로니트릴-부타디엔-스티렌 공중합체, 폴리아세트산 비닐, 나일론, 아크릴 고무 등을 이용할 수 있다. 이들은 단독 또는 2종 이상을 혼합하여 이용할 수 있다. 그 중에서도 페녹시 수지를 사용하는 것이 바람직하다.
또, 상기 열가소성 수지는 접착성이나 다른 수지와의 상용성을 향상시키는 목적으로 니트릴기, 에폭시기, 수산기, 카르복실기를 갖는 것을 이용해도 되고, 이와 같은 수지로서, 예를 들면, 아크릴 고무를 이용할 수 있다. 이것에 의해 접착 테이프의 제막 안정성을 향상할 수 있다. 또한, 접착 테이프의 탄성률을 저하할 수 있고, 그에 따라 피착물에 대한 밀착성을 향상할 수 있다.
상기 열가소성 수지의 함유량은 특별히 한정되지 않지만, 땜납 분말을 제외한 상기 수지 조성물 전체의 10∼50 중량%로 하는 것이 바람직하고, 특히 15∼45 중량%로 하는 것이 바람직하다. 함유량이 상기 범위내이면 특히 제막성을 향상할 수 있다.
열경화성 수지로는 특별히 제한되는 것은 아니지만, 에폭시 수지, 옥세탄 수지, 페놀 수지, (메타)아크릴레이트 수지, 불포화 폴리에스테르 수지, 디알릴 프탈레이트 수지, 말레이미드 수지 등이 이용된다. 그 중에서도, 경화성과 보존성, 경화물의 내열성, 내습성, 내약품성이 뛰어난 에폭시 수지가 매우 적합하게 이용된다.
에폭시 수지는 실온에서 고형인 에폭시 수지와 실온에서 액상인 에폭시 수지 가운데 어느 것을 이용해도 된다. 또, 수지가 실온에서 고형인 에폭시 수지와 실온에서 액상인 에폭시 수지를 포함해도 된다. 이것에 의해 수지의 용융 거동의 설계 자유도를 더욱 높일 수 있다.
실온에서 고형인 에폭시 수지로는 특별히 한정되는 것이 아니고, 비스페놀 A형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 글리시딜 아민형 에폭시 수지, 글리시딜 에스테르형 에폭시 수지, 3관능 에폭시 수지, 4관능 에폭시 수지 등을 들 수 있다. 더욱 구체적으로는, 고형 3관능 에폭시 수지와 크레졸 노볼락형 에폭시 수지를 포함해도 된다. 이것에 의해 경화 후의 내열성을 향상할 수 있고, 그에 따라 온도 사이클 시험이나 PCT 시험에 있어서도 뛰어난 결과를 나타낼 수 있다.
또, 실온에서 액상인 에폭시 수지는 비스페놀 A형 에폭시 수지 또는 비스페놀 F형 에폭시 수지로 할 수 있다. 또, 이들을 조합하여 이용해도 된다.
상기 열경화성 수지의 함유량은 특별히 한정되지 않지만, 땜납 분말을 제외한 수지 조성물 전체의 20∼80 중량%로 하는 것이 바람직하고, 특히 30∼70 중량%로 하는 것이 바람직하다. 함유량이 상기 범위내이면 접착 후의 탄성률을 충분히 확보하여 접속 신뢰성을 향상할 수 있다. 또, 접착 테이프의 용융 점도를 높게 할 수 있으므로, 땜납 분말이 피접착물로부터 밀려 나오는 것을 방지할 수 있다.
또, 수지가 아크릴 고무를 포함하는 구성으로 함으로써, 필름 형상의 접착 테이프를 제작할 때의 성막 안정성을 향상시킬 수 있다. 또, 접착 테이프의 탄성률을 저하시켜 피접착물과 접착 테이프 사이의 잔류 응력을 저감할 수 있기 때문에 피접착물에 대한 밀착성을 향상시킬 수 있다.
접착 테이프중의 수지의 배합비는 땜납 분말을 제외한 접착 테이프의 구성 성분의 합계에 대해, 예를 들면, 아크릴 고무가 10 중량% 이상 50 중량% 이하로 한다. 아크릴 고무의 배합비를 10중량% 이상으로 함으로써 성막성의 저하를 억제하고, 또한 접착 테이프의 경화 후의 탄성률의 증가가 억제되기 때문에 피접착물과의 밀착성을 더욱 향상시킬 수 있다. 또, 아크릴 고무의 배합비를 50 중량% 이하로 함으로써 수지의 용융 점도의 증가를 억제하여, 땜납 분말이 도전 부재의 표면에 더욱 확실하게 이동할 수 있게 된다.
또, 에폭시 수지의 배합비는 땜납 분말을 제외한 접착 테이프의 구성 성분의 합계에 대해, 예를 들면, 20 중량% 이상, 80 중량% 이하로 한다. 에폭시 수지의 배합비를 20 중량% 이상으로 함으로써 접착 후의 탄성률을 더욱 충분히 확보하여 접속 신뢰성을 향상시킬 수 있다. 또, 에폭시 수지의 배합비를 80 중량% 이하로 함으로써 용융 점도를 더욱 높일 수 있기 때문에, 땜납 분말이 피접착물로부터 밀려 나와 접속 신뢰성이 저하하는 것을 억제할 수 있다.
또, 땜납 분말을 수지 중에서 확실하게 이동시키는 관점에서는, 수지의 경화 온도가 후술하는 땜납 분말의 용융 온도보다 높은 구성으로 하면 된다. 더욱 구체적으로는, 수지의 경화 온도는 땜납의 융점보다 10℃ 이상, 바람직하게는 20℃ 이상 높은 것이 된다. 또, 접착 온도에서의 수지의 용융 점도가 낮은 구성으로 하면 된다.
여기서, 수지의 경화 온도는, 예를 들면, DSC(Differential Scanning Calorimeter: 시차 주사 열량계)를 이용하여 승온 속도 10℃/분에서 접착 테이프를 측정했을 때의 발열 피크 온도로 한다.
접착 테이프에 있어서, 땜납 분말을 구성하는 땜납으로는, 예를 들면, 무연 땜납을 이용할 수 있다. 무연 땜납으로는 특별히 한정되는 것은 아니지만, Sn, Ag, Bi, In, Zn 및 Cu로 이루어진 군으로부터 선택되는 적어도 2종 이상을 포함하는 합금인 것이 바람직하다. 그 중에서도, 용융 온도나 기계적인 물성을 고려하면 Sn-Bi의 합금, Sn-Ag-Cu의 합금, Sn-In의 합금 등의 Sn을 포함하는 합금인 것이 바람직하다.
땜납 분말의 용융 온도는 접착 테이프를 접착할 때의 수지의 유동성을 충분히 확보하는 관점에서는, 예를 들면, 100℃ 이상, 바람직하게는 130℃ 이상으로 한다. 또, 땜납 분말의 용융 온도는 접착시에, 예를 들면, 기판이나 칩 등의 피접착물에 설치된 소자의 열화를 억제하는 관점에서는, 예를 들면, 250℃ 이하, 바람직하게는 230℃ 이하로 한다.
여기서, 땜납의 용융 온도는, 예를 들면, DSC를 이용해 승온 속도 10℃/분에서 땜납 분말 단체를 측정했을 때의 흡열 피크 온도로 한다.
또, 땜납 분말을 더욱 확실하게 도체 배선층(312,613,313,612)의 표면에 이동시키는 관점에서는 땜납 분말의 용융 온도를 수지의 경화 온도보다 낮은 온도로 한다.
또, 땜납 분말의 입경(粒經)은 도체 배선층(312,613,313,612)의 표면의 면적 및 도체 배선층(312,613,313,612)의 간격에 따라 설정할 수 있다. 땜납 분말의 평균 입경은 도체 배선층(312,613,313,612) 표면에 땜납 분말을 확실하게 집합시키는 관점에서는, 예를 들면, 5 ㎛ 이상, 바람직하게는 10 ㎛ 이상으로 한다. 또, 도체 배선층(312,613313,612)의 표면에 선택적으로 땜납 영역을 형성하는 동시에, 도통시키고 싶은 영역 이외의 영역에 있어서 접착 테이프의 절연성을 확보하는 관점에서는 땜납 분말의 평균 입경을, 예를 들면, 100 ㎛ 이하, 바람직하게는 50 ㎛ 이하로 한다. 여기서, 땜납 분말의 평균 입경은, 예를 들면, 레이저 회절 산란법에 의해 측정된다.
또, 접착 테이프에 있어서, 땜납 분말의 배합비는 땜납 분말 이외의 성분의 합계 100 중량부에 대해 접속 신뢰성을 향상시키는 관점에서 20 중량부 이상, 바람직하게는 40 중량부 이상으로 한다. 또, 접착 테이프의 성막성을 향상시키는 관점에서는 접착 테이프중의 땜납 분말 이외의 성분의 합계 100 중량부에 대해 250 중량부 이하, 바람직하게는 230 중량부 이하로 한다.
플럭스 활성을 갖는 경화제는 땜납 분말 표면의 산화막을 도체 배선층(312,613,313,612)과 전기적으로 접합할 수 있는 정도로 환원하는 작용을 나타내고, 또한 수지와 결합하는 관능기를 갖는 화합물이다. 또한, 플럭스 활성을 갖는 경화제는 도체 배선층 표면의 산화막을 환원하여 산화막을 없애는 환원력을 갖는 것이 바람직하다.
예를 들면, 수지가 에폭시 수지를 포함하는 경우, 플럭스 활성을 갖는 경화제가 카르복실기와, 에폭시기와 반응하는 기를 갖고 있어도 된다. 에폭시기와 반응하는 기로서, 예를 들면, 카르복실기, 수산기, 아미노기 등을 들 수 있다.
플럭스 활성을 갖는 경화제로는 접착시에 땜납 분말 표면의 산화막을 제거하는 관점에서 땜납 분말의 종류에 따라 적절히 선택하여 이용할 수 있다.
예를 들면, 안식향산, 포름산, 아세트산, 페놀, 알킬페놀, 나프톨 등의 페놀성 수산기를 1개 갖는 화합물, 비페놀, 하이드로퀴논, 레조르시놀, 카테콜, 메틸리덴 디페놀, 에틸리덴 디페놀, 이소프로필리덴 디페놀, 피로가롤, 히드록시 히드로퀴논, 플로로글리시놀 등의 다가 페놀 화합물 등을 들 수 있다. 이들 중에서도 다가 페놀 화합물이 플럭스 활성이 뛰어나다는 점에서 바람직하다.
또, 플럭스 활성을 갖는 화합물로는 플럭스 활성을 갖고, 또한 열경화성 수지의 경화제로도 작용하는 플럭스 활성을 갖는 경화제가 바람직하다. 이것에 의해 땜납 접합 후의 플럭스제의 세정이 불필요하게 된다. 또한, 플럭스 활성을 갖는 경화제가 열경화성 수지와 반응성을 갖기 때문에, 아웃 가스가 적고 전자 부품을 오염시키지 않는 일이나, 이온성 불순물로 작용하는 일이 없기 때문에 도전 부재가 부식되는 것을 방지할 수 있다.
이와 같은 플럭스 활성을 갖는 경화제로는, 예를 들면, 카르복실기를 함유하는 화합물이다.
카르복실기를 함유하는 화합물로는, 예를 들면, 직쇄상 또는 분기쇄를 갖는 알킬 카르복시산, 방향족 카르복시산 등의 카르복시산류를 들 수 있다.
알킬 카르복시산으로서, 구체적으로는 하기 식 (Ⅱ)로 표시되는 화합물을 들 수 있다.
H00C-(CH2)n-C00H … 식 (Ⅱ)
상기 식 (Ⅱ)에 있어서, n은 0 이상 20 이하의 정수이다.
또, 플럭스 활성, 접착시의 아웃 가스 및 접착 테이프의 경화 후의 탄성률이나 유리전이온도의 밸런스로부터, 상기 식 (Ⅱ) 중의 n은 4 이상 10 이하가 바람직하다. n을 4 이상으로 함으로써 에폭시 수지의 가교간 거리가 너무 짧은 것에 의한 접착 테이프 경화 후의 탄성률의 증가를 억제하여 피접착물과의 접착성을 향상시킬 수 있다. 또, n을 10 이하로 함으로써 에폭시 수지의 가교간 거리가 너무 길어지는 것에 의한 탄성률의 저하를 억제하여 접속 신뢰성을 더욱 향상시킬 수 있다.
상기 식 (Ⅱ)로 표시되는 화합물로서, 예를 들면, n=4인 아디프산(H00C-(CH2)4-C00H), n=8인 세바신산(H00C-(CH2)8-C00H) 및 n=10인 H00C-(CH2)10- C00H를 들 수 있다.
방향족 카르복시산으로서, 더욱 구체적으로는 1분자중에 적어도 2개의 페놀성 수산기와, 방향족에 직접 결합한 카르복실기를 1분자중에 적어도 1개 포함하는 화합물을 들 수 있다. 이와 같은 화합물로서, 예를 들면, 2,3-디히드록시 안식향산, 2,4-디히드록시 안식향산, 겐티딘산(gentisic acid)(2,5-디히드록시 안식향산), 2,6-디히드록시 안식향산, 3,4-디히드록시 안식향산, 몰식자산(3,4,5-트리히드록시 안식향산) 등의 안식향산 유도체; 1,4-디히드록시-2-나프토에산(naphthoic acid), 3,5-디히드록시-2-나프토에, 3,7-디히드록시-2-나프토에산 등의 나프토에산 유도체; 페놀프탈린; 및 디페놀산 등을 들 수 있다.
플럭스 활성을 갖는 경화제로서, 더욱 구체적으로는 상술한 세바신산 및 겐티딘산을 들 수 있고, 이들의 한쪽 또는 어느쪽을 포함해도 된다.
또, 플럭스 활성을 갖는 경화제는 카르복실기 및 전술한 페놀성 수산기를 갖는 화합물인 것이 보다 바람직하다. 또한, 카르복실기, 페놀성 수산기의 어느 한쪽만을 포함하고 있어도 된다.
플럭스 활성을 갖는 경화제는 땜납 분말의 외부에 존재하고 있으면 되며, 예를 들면, 땜납 분말과 플럭스 활성을 갖는 경화제가 각각 수지중에 분산하고 있어도 되고, 수지중에 분산하고 있는 땜납 분말의 표면에 부착하고 있어도 된다. 플럭스 활성을 갖는 경화제는 땜납 분말의 외부에 존재하고 있기 때문에, 접착시에 플럭스 활성을 갖는 경화제가 땜납과 도체 배선층(312,613,313,612)의 계면에 효율적으로 이동하여 도체 배선층(312,613,313,612)과 땜납을 직접 접촉시킬 수 있다. 이것에 의해 접속 신뢰성을 향상시킬 수 있다. 또, 플럭스 활성을 갖는 경화제가 수지중에 존재하기 때문에, 수지에 효율적으로 부가하여 수지의 탄성률 또는 Tg를 높일 수 있다.
또, 플럭스 활성을 갖는 경화제의 배합비는 땜납 분말을 제외한 접착 테이프의 구성 성분의 합계에 대해, 플럭스 활성을 향상시키는 관점에서는 플럭스 활성을 갖는 경화제의 배합비를, 예를 들면, 0.1 중량% 이상, 바람직하게는 1 중량% 이상으로 한다. 또, 접착시의 수지의 용융 점도를 저하시키는 관점에서는, 땜납 분말을 제외한 접착 테이프의 구성 성분의 합계에 대해 플럭스 활성을 갖는 경화제의 배합비를, 예를 들면, 30 중량% 이하, 바람직하게는 10 중량% 이하로 한다.
더욱 구체적으로는, 접착 테이프가 에폭시 수지를 포함하는 경우, 접착 테이프중의 에폭시 수지에 대해 플럭스 활성을 갖는 경화제의 배합비를, 예를 들면, 50 중량% 이하, 바람직하게는 30 중량% 이하로 한다. 이렇게 함으로써 경화제 과다가 해소되어 경화성이 개선된다.
또한, 접착 테이프는 수지중에 플럭스 활성을 갖는 경화제와는 다른 경화제를 추가로 포함해도 되고, 또 경화제로서 기능하는 수지를 포함하고 있어도 된다.
경화제로는 특별히 한정되는 것이 아니고, 페놀류, 아민류, 티올류를 들 수 있지만, 에폭시 수지와의 반응성이나 경화 후의 물성을 생각했을 경우, 페놀류가 매우 적합하게 이용된다.
페놀류로는 특별히 한정되는 것은 아니지만, 접착 테이프의 경화 후의 물성을 생각했을 경우 2관능 이상이 바람직하다. 예를 들면, 비스페놀 A, 테트라메틸 비스페놀 A, 디알릴 비스페놀 A, 비페놀, 비스페놀 F, 디알릴 비스페놀 F, 트리스페놀, 테트라키스페놀, 페놀 노볼락류, 크레졸 노볼락류 등을 들 수 있지만, 용융 점도, 에폭시 수지와의 반응성 및 경화 후의 물성을 생각했을 경우, 페놀 노볼락류 및 크레졸 노볼락류를 매우 적합하게 이용할 수 있다.
또, 경화제의 배합량은 땜납 분말을 제외한 접착 테이프의 구성 성분의 합계를 100으로 했을 때에, 수지를 확실하게 경화시키는 관점에서는, 예를 들면, 5 중량% 이상, 바람직하게는 10 중량% 이상으로 한다. 또, 접착시의 수지의 유동성을 향상시키는 관점에서는, 땜납 분말을 제외한 접착 테이프의 구성 성분의 합계를 100으로 했을 때에, 경화제의 배합량을, 예를 들면, 40 중량% 이하, 바람직하게는 30 중량% 이하로 한다.
또, 접착 테이프는 경화 촉매를 추가로 포함해도 된다. 경화 촉매를 포함하는 구성으로 함으로써 접착 테이프의 제작시에 수지를 더욱 확실하게 경화시킬 수 있다.
경화 촉매는 수지의 종류에 따라 적절히 선택할 수 있지만, 예를 들면, 융점이 150℃ 이상인 이미다졸 화합물을 사용할 수 있다. 이미다졸 화합물의 융점이 너무 낮으면, 땜납 분말이 도체 배선층(312,613,313,612) 표면에 이동하기 전에 접착 테이프의 수지가 경화해 버려 접속이 불안정하게 되거나 접착 테이프의 보존성이 저하될 염려가 있다. 그 때문에, 이미다졸의 융점은 150℃ 이상이 바람직하다. 융점이 150℃ 이상인 이미다졸 화합물로서 2-페닐히드록시 이미다졸, 2-페닐-4-메틸 히드록시 이미다졸 등을 들 수 있다. 또한, 이미다졸 화합물의 융점의 상한에 특별히 제한은 없고, 예를 들면, 접착 테이프의 접착 온도에 따라 적절히 설정할 수 있다.
또, 경화 촉매의 배합비는 땜납 분말을 제외한 접착 테이프의 구성 성분의 합계를 100으로 했을 때에, 예를 들면, 0.01 중량% 이상 5 중량% 이하로 한다. 경화 촉매의 배합비를 0.01 중량% 이상으로 함으로써 에폭시 수지의 경화 촉매로서의 기능을 더욱 효과적으로 발휘시키고 접착 테이프의 경화성을 향상시킬 수 있다. 또, 경화 촉매의 배합비를 5 중량% 이하로 함으로써 접착 테이프의 보존성을 더욱 향상시킬 수 있다.
또, 접착 테이프는 실란 커플링제를 추가로 포함해도 된다. 실란 커플링제를 포함하는 구성으로 함으로써 접착 테이프의 피접착물에 대한 밀착성을 더욱 높일 수 있다. 실란 커플링제로는 에폭시 실란 커플링제, 방향족 함유 아미노 실란 커플링제 등을 들 수 있고, 이들의 적어도 하나를 포함하면 된다. 또, 예를 들면 이들 양쪽 모두를 포함하는 구성으로 할 수 있다. 실란 커플링제의 배합비는 땜납 분말을 제외한 접착 테이프의 구성 성분의 합계를 100으로 했을 때에, 예를 들면, 0.01∼5 중량% 정도로 한다.
다음에, 제1 수지 기판(3), 접착 테이프, 수지 스페이서(6), 접착 테이프, 제2 수지 기판(5)을 갖는 적층체를 냉각한다. 이것에 의해 접착 테이프중의 수지가 경화하여, 제1 수지 기판(3)과 수지 스페이서(6) 사이 및 제2 수지 기판(5)과 수지 스페이서(6) 사이가 각각 땜납 영역(72A,72B)에 의해 접합된 상태가 유지된다.
그 후, 제1 수지 기판(3)의 이면에 땜납 범프(B1)를 설치함으로써 반도체 장치(1)를 얻을 수 있다.
이와 같은 반도체 장치(1)는 제1 수지 기판(3)의 이면의 땜납 범프(B1)를 통해 프린트 배선판상에 실장된다.
다음에, 본 실시 형태의 작용 효과에 관해 설명한다.
본 실시 형태에 의하면, 상기 실시 형태와 동일한 효과를 나타낼 수 있고, 이하의 효과를 나타낼 수 있다.
본 실시 형태에서는 반도체 장치(1)의 제1 수지 기판(3), 제2 수지 기판(5)의 각 기판을 구성하는 빌드업층(31A,31B)의 각 절연층(311)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하로 되어 있고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하로 하고 있다.
이것에 의해 반도체 장치(1)가 열이력을 받았을 때의 빌드업층(31A,31B)의 기판면 안쪽 방향, 기판 두께 방향의 변형량을 저감시킬 수 있다. 따라서, 제1 수지 기판(3) 및 제2 수지 기판(5)의 휨이 저감되게 된다.
그 때문에, 제1 수지 기판(3)과 제1 반도체 칩(2) 사이의 도통 불량의 발생, 제2 수지 기판(5)과 제2 반도체 칩(4) 사이의 도통 불량의 발생을 저감시킬 수 있어 접속 신뢰성이 높은 반도체 장치(1)로 할 수 있다.
또, 제1 수지 기판(3)의 빌드업층(31A)의 절연층(311), 제2 수지 기판(5)의 빌드업층(31A)의 절연층(311)은 땜납 범프(B2)에 매우 근접하여 있어, 땜납 범프(B2)를 용융할 때에 열의 영향을 받기 쉽다. 따라서, 땜납 범프(B2)를 용융시킬 때에 발생하는 기판(3,5)의 휨도 저감할 수 있어 접속 신뢰성이 높은 반도체 장치(1)로 할 수 있다.
종래와 같이 기판 사이에 금속제 범프 전극이나 리드를 배치하는 경우에는, 수지를 함유하는 기판과 금속제 범프 전극의 선팽창 계수의 차이, 혹은 수지를 함유하는 기판과 금속제 리드의 선팽창 계수의 차이를 작게 하는 것은 어렵다.
이것에 대해, 본 실시 형태에서는 제1 수지 기판(3)과 제2 수지 기판(5) 사이의 수지 스페이서(6)를 배치하고 있고, 제1 수지 기판(3), 제2 수지 기판(5), 수지 스페이서(6)를 어느 쪽도 수지를 함유하는 구성으로 할 수 있다. 이것에 의해 제1 수지 기판(3)과 수지 스페이서(6)의 선팽창 계수의 차이, 제2 수지 기판(5)과 수지 스페이서(6)의 선팽창 계수의 차이를 작게 할 수 있다. 그 때문에, 제1 수지 기판(3) 및 제2 수지 기판(5) 사이에서의 도통 불량의 발생을 저감할 수 있다.
특히, 본 실시 형태에서는 제1 수지 기판(3), 제2 수지 기판(5)을 동일한 층 구성, 동종의 기판 재료로 구성하고, 또한 수지 스페이서(6)도 제1 수지 기판(3), 제2 수지 기판(5)과 동종의 기판으로 구성하고 있다. 즉, 제1 수지 기판(3)의 기판면 안쪽 방향 및 기판 두께 방향의 선팽창 계수, 제2 수지 기판(5)의 기판면 안쪽 방향 및 기판 두께 방향의 선팽창 계수, 수지 스페이서(6)의 기판면 안쪽 방향 및 기판 두께 방향의 선팽창 계수 각각을 대략 동일한 값으로 할 수 있으므로, 반도체 장치(1)가 열이력을 받았을 때의 도통 불량의 발생을 확실하게 방지할 수 있다.
또, 본 실시 형태에서는 제1 수지 기판(3), 제2 수지 기판(5), 수지 스페이서(6)의 절연층(311,321,611,621)을 시아네이트 수지, 특히 노볼락형 시아네이트 수지를 포함하는 것으로 함으로써, 보다 확실하게 제1 수지 기판(3), 제2 수지 기판(5), 수지 스페이서(6)의 휨의 발생을 저감시킬 수 있다.
또한, 수지를 함유하는 제1 수지 기판(3), 수지 스페이서(6), 수지를 함유하는 제2 수지 기판(5)이 적층되어 있고, 제1 수지 기판(3)으로부터 제2 수지 기판(5)에 걸친 전체가 두께가 있는 하나의 수지의 적층체로 되어 있다. 그 때문에, 제1 수지 기판(3), 제2 수지 기판(5)의 두께를 얇게 했을 경우에도 반도체 장치(1) 전체의 강성이 향상하여 반도체 장치(1) 전체에 휨이 발생하기 어렵고, 도통 불량의 발생하기 어려운 반도체 장치(1)로 할 수 있다.
나아가서는, 본 실시 형태에서는 제1 수지 기판(3)의 외주에 수지 스페이서(6)가 설치되어 있고, 제1 수지 기판(3)과 제2 수지 기판(5) 사이에 설치된 공극부에 제1 반도체 칩(2)이 탑재되어 있기 때문에, 제1 수지 기판(3)과 제2 수지 기판(5) 사이의 제1 반도체 칩(2)의 설치 공간을 안정적으로 확보할 수 있다.
또, 본 실시 형태에서는 제1 수지 기판(3), 제2 수지 기판(5)의 각 코어층(32)의 절연층(321)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수를 12 ppm/℃ 이하로 하고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수가 20 ppm/℃ 이하로 하고 있다.
이것에 의해 제1 수지 기판(3), 제2 수지 기판(5)이 열이력을 받았을 때의 코어층(32)의 기판면 안쪽 방향, 기판 두께 방향의 변형량을 저감시킬 수 있다. 이것에 의해 보다 확실하게 제1 수지 기판(3), 제2 수지 기판(5)의 휨의 발생을 저감시킬 수 있다.
또한, 수지 스페이서(6)를 빌드업층(61A,61B)을 갖는 것으로 하고, 또한 빌드업층(61A,61B)의 절연층(611)의 면안쪽 방향의 25℃∼유리전이점에서의 평균 선팽창 계수를 30 ppm/℃ 이하, 25℃∼유리전이점에서의 두께 방향의 평균 선팽창 계수를 30 ppm/℃ 이하로 함으로써, 반도체 장치(1)가 열이력을 받았을 때의 수지 스페이서(6)의 변형량을 저감시킬 수 있다.
또, 수지 스페이서(6)의 코어층(62)의 절연층(621)의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수를 12 ppm/℃ 이하로 하고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수가 20 ppm/℃ 이하로 하고 있다. 이것에 의해 반도체 장치(1)가 열이력을 받았을 때의 수지 스페이서(6)의 변형량을 저감시킬 수 있다.
또, 제1 수지 기판(3)과 수지 스페이서(6)를 접속하는 부재, 제2 수지 기판(5)과 수지 스페이서(6)를 접속하는 부재로서, 예를 들면, 금속제 범프만을 설치하는 것도 생각할 수 있다. 그렇지만, 금속제 범프만을 설치했을 경우에는 반도체 장치가 열이력을 받았을 때에 범프에 응력이 집중하여 크랙이 발생한다. 이것에 의해 도통 불량이 발생해 버린다.
이에 대해, 본 실시 형태에서는 제1 수지 기판(3)과 수지 스페이서(6) 사이에 제1 수지층(71A) 중에 제1 도전체(72A)가 배치된 제1 접착 부재(7A)를 설치하고, 수지 스페이서(6)와 제2 수지 기판(5) 사이에 제2 수지층(71B) 중에 제2 도전체(72B)가 배치된 제2 접착 부재(7B)를 설치하고 있다.
제1 도전체(72A)는 제1 수지층(71A)을 관통하도록 설치되고, 그 주위가 제1 수지층(71A)에 의해 덮여 있다. 마찬가지로, 제2 도전체(72B)는 제2 수지층(71B)을 관통하도록 설치되고, 그 주위가 제2 수지층(71B)에 의해 덮여 있다.
그 때문에, 제1 도전체(72A), 제2 도전체(72B)가 각각 제1 수지층(71A), 제2 수지층(71B)에 의해 보강되는 동시에, 제1 도전체(72A), 제2 도전체(72B)에 가해지는 응력이 각각 제1 수지층(71A), 제2 수지층(71B)에 분산되게 되므로, 제1 도전체(72A), 제2 도전체(72B)의 크랙의 발생을 방지할 수 있어 반도체 장치(1)에서의 도통 불량의 발생을 억제할 수 있다.
또, 제1 수지 기판(3)과 수지 스페이서(6) 사이에 도전체만을 배치했을 경우에는 도전체에 수지 스페이서(6)의 하중이 가해진다. 이것에 대해, 본 실시 형태에서는 제1 수지 기판(3)과 수지 스페이서(6)를 접착하는 제1 수지층(71A) 중에 제1 도전체(72A)를 배치하고 있다. 이것에 의해 수지 스페이서(6) 등으로부터의 하중을 제1 도전체(72A) 뿐만 아니라 제1 수지층(71A)에 분산시킬 수 있어 제1 도전체(72A)에 가해지는 부하를 저감할 수 있다.
또한, 제2 수지 기판(5)과 수지 스페이서(6) 사이에 제2 접착 부재(7B)를 배치해도 동일한 효과를 나타낼 수 있다.
또, 본 실시 형태에서는, 땜납 영역(72A)을 통해 수지 스페이서(6)의 빌드업층(61B)의 도체 배선층(613)과 제1 수지 기판(3)의 빌드업층(31A)의 최표면의 도체 배선층(312)이 접속된다. 또, 땜납 영역(72B)을 통해 수지 스페이서(6)의 빌드업층(61A)의 도체 배선층(612)과 제2 수지 기판(5)의 빌드업층(31B)의 최하층의 도체 배선층(313)이 접속된다. 그 때문에, 땜납 영역(72A)과 제1 수지 기판(3)의 도체 배선층(312) 사이, 땜납 영역(72A)과 수지 스페이서(6)의 도체 배선층(613) 사이에 금속접합을 형성할 수 있는 동시에, 땜납 영역(72B)과 수지 스페이서(6)의 도체 배선층(612) 사이, 땜납 영역(72B)과 제2 수지 기판(5)의 도체 배선층(313) 사이에 금속접합을 형성할 수 있다. 이것에 의해 수지 스페이서(6)와 제1 수지 기판(3) 사이에서의 도통 불량, 수지 스페이서(6)와 제2 수지 기판(5) 사이에서의 도통 불량이 발생하기 어려워져, 접속 신뢰성이 높은 반도체 장치(1)로 할 수 있다.
또한, 본 실시 형태에서는 땜납 영역(72A,72B)은 기둥 모양으로 형성되어 있기 때문에, 제1 수지 기판(3)의 도체 배선층(312), 수지 스페이서(6)의 도체 배선층(612,613), 제2 수지 기판(5)의 도체 배선층(313)의 접촉 면적을 비교적 크게 취할 수 있어 접속 저항값을 낮게 억제할 수도 있다.
또, 본 실시 형태에서는 수지, 땜납 분말 및 플럭스 활성을 갖는 경화제를 포함하는 접착 테이프를 사용하고 있기 때문에, 접착 테이프를 제1 수지 기판(3)과 수지 스페이서(6) 사이, 제2 수지 기판(5)과 수지 스페이서(6) 사이에 배치해 가열하면, 수지중의 땜납 분말이 용융하여 수지 스페이서(6)의 빌드업층(61B)의 도체 배선층(613)의 표면 및 제1 수지 기판(3)의 빌드업층(31A)의 최표면의 도체 배선층(312)의 표면, 나아가서는 수지 스페이서(6)의 빌드업층(61A)의 도체 배선층(612)의 표면 및 제2 수지 기판(5)의 빌드업층(31B)의 최하층의 도체 배선층(313)의 표면에 자기 정합적으로 이동하여 금속접합이 형성된다. 그 때문에, 도체 배선층(613,612,313,312) 표면의 일부가 땜납 레지스트(S)에 의해 덮여 있는 경우라도 확실하게 도체 배선층끼리를 접속할 수 있다.
또, 본 실시 형태에서는 수지 스페이서(6)를 직사각형 프레임 형상으로 형성하고, 제1 수지 기판(3)의 각 변을 따라 설치하고 있기 때문에, 제1 수지 기판(3) 변의 일부에 설치하는 경우에 비해 제2 수지 기판(5)을 안정적으로 지지할 수 있다.
또한, 본 실시 형태에서는 언더필(U)의 탄성률을 150 MPa 이상 800 MPa 이하로 하고 있기 때문에, 범프(B2)의 주위가 강고하게 고정되게 되어 범프(B2)의 크랙이 방지된다.
또, 제1 반도체 칩(2), 제2 반도체 칩(4)에는 층간 절연막으로서 저유전율막(low-k 막)이 사용되어 있다. 25℃∼유리전이점에서의 언더필(U)의 평균 선팽창 계수를 40 ppm/℃ 이하로 함으로써, 열이력을 받았을 때의 언더필(U)의 변형량을 저감시킬 수 있어 제1 반도체 칩(2), 제2 반도체 칩(4)의 low-k 막의 손상을 억제할 수 있다.
(제4 실시 형태)
도 18을 참조하여, 본 실시 형태의 반도체 장치(8)에 대해 설명한다.
제3 실시 형태에서는 제1 접착 부재(7A), 제2 접착 부재(7B)는 땜납 영역(72A,72B)을 각각 구비하는 것이었다.
이것에 대해, 본 실시 형태의 반도체 장치(8)는 제1 수지층(81A)과, 제1 수지층(81A) 중에 배치된 제1 도전체로서의 도전성 입자(82A)를 포함하는 제1 접착 부재(8A)를 갖는다. 또, 본 실시 형태의 반도체 장치(8)는 제2 수지층(81B)과, 제2 수지층(81B) 중에 배치된 제2 도전체로서의 도전성 입자(82B)를 포함하는 제2 접착 부재(8B)를 갖는다.
반도체 장치(1)와 반도체 장치(8)에서는 각 접착 부재의 구성이 다른 점 이외는 동일한 구성으로 되어 있다.
제1 접착 부재(8A)는 수지 스페이서(6)와 제1 수지 기판(3)을 전기적으로 접속하는 것이다.
제1 접착 부재(8A)로는 제1 수지층(81A) 중에 도전성 입자(82A)가 분산, 혹은 제1 수지층(81A)의 표면에 도전성 입자(82A)가 고착된 접착 테이프나, 제1 수지층(81A) 중에 도전성 입자(82A)가 분산한 액상의 접착제를 사용할 수 있다.
제1 수지층(81A)은 접착성을 갖는 절연층이며, 제1 수지 기판(3)과 수지 스페이서(6)를 접착하고 있다. 제1 수지층(81A)은 땜납 레지스트(S)를 통해 제1 수지 기판(3)과 수지 스페이서(6)에 간접적으로 접촉하고 있다.
이 제1 수지층(81A)의 조성은 특별히 한정되는 것은 아니지만, 열가소성 수지, 열경화성 수지, 혹은 열가소성 수지와 열경화성 수지의 혼합품 중 어느 것인가가 이용된다.
예를 들면, 수지 스페이서(6)와 제1 수지 기판(3)을 접속하고, 열스트레스나 흡습 등의 영향을 받은 후의 접속 저항 안정성을 고려하면, 열경화성 수지, 혹은 열가소성 수지와 열경화성 수지의 혼합품을 이용하는 것이 바람직하다. 또, 필름 형성성을 감안하면 열가소성 수지와 열경화성 수지의 혼합품이 보다 매우 적합하게 이용된다.
여기서, 제1 수지층(81A)에 이용되는 열경화성 수지로는 특별히 제한되는 것은 아니지만, 에폭시 수지, 옥세탄 수지, 페놀 수지, (메타)아크릴레이트 수지, 불포화 폴리에스테르 수지, 디알릴 프탈레이트 수지, 말레이미드 수지 등이 이용된다.
그 중에서도, 경화성과 보존성, 경화물의 내열성, 내습성, 내약품성이 뛰어난 에폭시 수지, (메타)아크릴레이트 수지가 매우 적합하게 이용된다.
또한, 열경화성 수지를 사용하는 경우에는 경화제를 첨가할 수 있다. 이 경화제로는 특별히 한정되는 것은 아니지만, 열경화성 수지로서 에폭시 수지나 옥세탄 수지를 이용하는 경우에는 부가 중합 타입, 음이온 중합 타입, 양이온 중합 타입의 경화제를 이용할 수 있다. 그 중에서도, 경화성 및 보존성의 양립을 생각하면 음이온 중합 타입 및 양이온 중합 타입을 매우 적합하게 이용할 수 있다.
음이온 중합 타입의 경화제로는 3급 아민 등이 이용되고, 양이온 중합 타입으로는 루이스산 등이 이용된다. 나아가서는, 접착성, 경화성 및 보존성이 뛰어난 잠재성 경화제인 마이크로 캡슐화된 이미다졸계 경화제가 보다 매우 적합하게 이용된다. 예를 들면, 마이크로 캡슐화 이미다졸 유도체 에폭시 화합물을 들 수 있다.
또, (메타)아크릴레이트 수지, 말레이미드 수지, 디알릴 프탈레이트 수지를 이용하는 경우에는, 특별히 한정되는 것은 아니지만 열라디칼 개시제를 이용할 수 있다. 그 중에서도, 경화성 및 보존성의 양립이 뛰어난 퍼옥사이드계 화합물 또는 아조계 화합물을 매우 적합하게 이용할 수 있다.
또한, 제1 수지층(81A)에 사용되는 열가소성 수지로는, 특별히 한정되는 것은 아니지만 엘라스토머를 사용할 수 있다. 예를 들면, 페녹시 수지, 폴리에스테르 수지, 폴리우레탄 수지, 폴리이미드 수지, 실록산 변성 폴리이미드 수지, 폴리부타디엔, 폴리프로필렌, 스티렌-부타디엔-스티렌 공중합체, 스티렌-에틸렌-부틸렌-스티렌 공중합체, 폴리아세탈 수지, 폴리비닐 부티랄 수지, 폴리비닐 아세탈 수지, 부틸 고무, 클로로프렌 고무, 폴리아미드 수지, 아크릴로니트릴-부타디엔 공중합체, 아크릴로니트릴-부타디엔-아크릴산 공중합체, 아크릴로니트릴-부타디엔-스티렌 공중합체, 폴리아세트산 비닐, 나일론, 스티렌-이소프렌 공중합체 아크릴 고무 등의 반응성 엘라스토머를 이용할 수 있고, 단독 혹은 2종 이상을 혼합하여 이용할 수 있다.
또, 상기 열가소성 수지는 접착성이나 다른 수지와의 상용성을 향상시킬 목적으로 니트릴기, 에폭시기, 수산기, 카르복실기를 갖는 것을 이용해도 되고, 이와 같은 수지로는, 예를 들면, 아크릴 고무를 이용할 수 있다.
또, 제1 수지층(81A)에 대해, 피착재에 대한 접착성을 높일 목적으로 밀착성 부여제를 첨가할 수 있다. 밀착성 부여제는 특별히 한정되는 것은 아니지만, 실란 커플링제, 티타네이트계 커플링제, 인산 에스테르 등이 이용된다.
또, 제1 수지층(81A)의 경화성, 가열시의 유동성, 작업성을 개량하기 위하여 절연성 접착 테이프에 반응성 희석제를 사용해도 된다. 반응성 희석제로는 특별히 한정되는 것은 아니지만, 에폭시 수지나 옥세탄 수지를 이용하는 경우에는 에폭시계의 반응성 희석제를 이용할 수 있다. 또, (메타)아크릴레이트 수지, 말레이미드 수지, 디알릴 프탈레이트 수지를 이용하는 경우는 (메타)아크릴레이트 수지계 반응성 희석제를 이용할 수 있다.
또한, 제1 수지층(81A)의 내열성을 높여 접속 신뢰성을 개량할 목적으로 무기 필러를 첨가할 수도 있다. 무기 필러는 특별히 한정되는 것은 아니지만, 실리카, 에어로질, 탄산칼슘, 산화아연, 산화티탄, 황산바륨, 알루미나 등을 이용할 수 있다.
도전성 입자(82A)는 수지 스페이서(6)와 제1 수지 기판(3)을 전기적으로 접속하는 것이다. 이 도전성 입자(82A)로는 특별히 한정되는 것은 아니지만, 금속입자, 혹은 수지의 핵재나 유리, 세라믹스 핵재의 주위를 도전성 재료로 피복 한 것이 채용된다.
금속입자로는 니켈, 철, 알루미늄, 주석, 납, 크롬, 코발트, 금, 은 등의 각종 금속이나, 금속합금, 금속산화물, 카본, 그래파이트 등을 채용할 수 있다.
수지의 핵재로는 에폭시 수지, 우레탄 수지, 멜라민 수지, 페놀 수지, 아크릴 수지, 폴리에스테르 수지, 폴리스티렌 수지, 스티렌-부타디엔 공중합체 등의 폴리머 중에서 1종을 사용할 수 있다. 또, 이들 폴리머 중에서 2종 이상 조합한 것도 사용할 수 있다.
또, 핵재를 피복하는 도전성 재료로는 금속박막 피막을 예시할 수 있고, 예를 들면, 금, 니켈, 은, 동, 아연, 주석, 인듐, 팔라듐, 알루미늄 등의 중에서 1종 혹은 2종 이상 조합하여 사용할 수 있다.
금속박막 피막의 두께에 특별히 제한은 없지만, 예를 들면, 0.01 ㎛ 이상 1 ㎛ 이하로 할 수 있다. 금속박막 피막의 두께가 너무 얇으면 단자와의 접속이 불안정하게 되고, 너무 두꺼우면 응집이 생기기 쉬워진다. 또, 금속박막 피막은 핵재의 표면에 균일하게 피복되어 있는 것이 바람직하다. 균일하게 피복함으로써, 피막의 고르지 못함이나 떨어져 나감을 없애 전기적 접속성을 향상시킬 수 있다.
제2 접착 부재(8B)는 수지 스페이서(6)와 제2 수지 기판(5)을 전기적으로 접속하는 것이다.
제2 접착 부재(8B)로는 제1 접착 부재(8A)와 동일한 것을 사용할 수 있다. 즉, 제2 수지층(81B)의 재료로는 제1 수지층(81A)과 동일한 것을 사용할 수 있고, 제2 도전체로서의 도전성 입자(82B)는 도전성 입자(82A)와 동일한 것을 사용할 수 있다.
제2 수지층(81B)은 접착성을 갖는 절연층이고, 제2 수지 기판(5)과 수지 스페이서(6)를 접착하고 있다. 제2 수지층(81B)은 땜납 레지스트(S)를 통해 제2 수지 기판(5)과 수지 스페이서(6)에 간접적으로 접촉하고 있다.
도전성 입자(81B)는 수지 스페이서(6)와 제2 수지 기판(5)을 전기적으로 접속한다.
여기서, 수지 스페이서(6)와 제1 수지 기판(3) 사이에 배치된 제1 접착 부재(8A)의 도전성 입자(82A) 가운데 일부 도전성 입자(82A)는 수지 스페이서(6)의 빌드업층(61B)의 도체 배선층(613)의 표면과 제1 수지 기판(3)의 빌드업층(31A)의 최표면의 도체 배선층(312)의 표면 사이에 배치된다. 도전성 입자(82A)의 표면이 수지 스페이서(6)의 도체 배선층(613) 표면 및 제1 수지 기판(3)의 빌드업층(31A)의 도체 배선층(312) 표면에 직접 접촉함으로써 제1 수지 기판(3)과 수지 스페이서(6)가 전기적으로 접속되게 된다.
또, 수지 스페이서(6)와 제1 수지 기판(3) 사이에 배치된 제1 접착 부재(8A)의 도전성 입자(82A) 가운데 다른 도전성 입자(82A)는 수지 스페이서(6) 표면에 설치된 땜납 레지스트(S)와 제1 수지 기판(3)의 표면에 설치된 땜납 레지스트(S) 사이에 배치된다. 그리고, 이 외의 도전성 입자(82A)는 수지 스페이서(6) 표면에 설치된 땜납 레지스트(S) 및 제1 수지 기판(3)의 표면에 설치된 땜납 레지스트(S)에 파고들어 있다.
마찬가지로, 수지 스페이서(6)와 제2 수지 기판(5) 사이에 배치된 제2 접착 부재(8B)의 도전성 입자(82B) 가운데 일부 도전성 입자(82B)는 수지 스페이서(6)의 빌드업층(61A)의 도체 배선층(612)의 표면 및 제2 수지 기판(5)의 빌드업층(31B)의 최하층의 도체 배선층(313)의 표면 사이에 배치되어 이들 도체 배선층(612,313)에 직접 접촉한다.
또, 수지 스페이서(6)와 제2 수지 기판(5) 사이에 배치된 제2 접착 부재(8B)의 도전성 입자(82B) 가운데 다른 도전성 입자(82B)는 수지 스페이서(6) 표면에 설치된 땜납 레지스트(S)와 제2 수지 기판(5)의 표면에 설치된 땜납 레지스트(S) 사이에 배치된다. 그리고, 이 외의 도전성 입자(82B)는 수지 스페이서(6) 표면에 설치된 땜납 레지스트(S) 및 제2 수지 기판(5)의 표면에 설치된 땜납 레지스트(S)에 파고들어 있다.
여기서, 도전성 입자(82A)의 평균 입경은 수지 스페이서(6)의 빌드업층(61B)의 도체 배선층(613) 표면과 제1 수지 기판(3)의 빌드업층(31A)의 최표면의 도체 배선층(312) 표면 사이의 거리 이상이면 된다. 마찬가지로, 도전성 입자(82B)의 평균 입경은 수지 스페이서(6)의 빌드업층(61A)의 도체 배선층(612) 표면 및 제2 수지 기판(5)의 빌드업층(31B)의 최하층의 도체 배선층(313) 표면 사이의 거리 이상이면 된다.
도전성 입자(82A,82B)의 평균 입경은 습식 입도 분포계, 레이저식 입도 분포계 등을 이용함으로써 계측할 수 있다. 또, 전자현미경 등으로 도전성 입자(82A,82B)를 관찰하여 평균 입경을 산출해도 된다.
또한, 도전성 입자(82A,82B)는 일차 입자에 한정하지 않고, 2차 응집 입자라도 된다.
다음에, 이와 같은 제1 접착 부재(8A), 제2 접착 부재(8B)를 이용한 반도체 장치(8)의 제조 방법에 대해 설명한다.
상기 실시 형태와 동일한 방법으로 제1 반도체 칩(2)이 탑재된 제1 수지 기판(3), 제2 반도체 칩(4)이 탑재된 제2 수지 기판(5), 수지 스페이서(6)를 제조한다.
다음에, 제1 수지 기판(3), 제1 접착 부재(8A)를 구성하는 접착 테이프, 수지 스페이서(6), 제2 접착 부재(8B)를 구성하는 접착 테이프, 제2 수지 기판(5)의 순서로 이들을 적층한다. 그리고, 이 적층체에 소정이 압력을 가하는 동시에, 소정의 온도로 적층체를 가열한다.
적층체를 가열함으로써 수지층(81A,81B) 중의 수지가 용융하고, 적층체를 가압함으로써 도전성 입자(82A,82B)가 땜납 레지스트(S) 중에 함입한다. 또한, 적층체를 가압함으로써 도전성 입자(82A,82B)가 도체 배선층(312,613) 사이, 도체 배선층(313,612) 사이에 끼워지게 된다.
또한, 적층체의 가열 온도에 있어서, 도전성 입자(82A,82B)의 탄성률이 땜납 레지스트(S)의 탄성률보다 높은 것이 바람직하다. 이와 같이 함으로써, 도전성 입자(82A,82B)를 땜납 레지스트(S)에 파고들게 할 수 있다.
또, 땜납 레지스트(S)의 유리전이점이 적층체의 가열 온도 이하인 것이 바람직하다. 땜납 레지스트(S)의 유리전이점이 적층체의 가열 온도 이하이면, 도전성 입자(82A,82B)를 땜납 레지스트(S)에 확실하게 파고들게 할 수 있다.
이와 같은 본 실시 형태에 의하면, 상기 실시 형태와 대략 동일한 효과를 나타낼 수 있고, 이하의 효과를 나타낼 수 있다.
본 실시 형태에서는 제1 접착 부재(8A) 중의 도전성 입자(82A)가 수지 스페이서(6) 표면에 설치된 땜납 레지스트(S)와 제1 수지 기판(3)의 표면에 설치된 땜납 레지스트(S)에 파고들어 배치되어 있다. 마찬가지로, 제2 접착 부재(8B) 중의 도전성 입자(82B)는 수지 스페이서(6)) 표면에 설치된 땜납 레지스트(S)와 제2 수지 기판(5)의 표면에 설치된 땜납 레지스트(S)에 파고들어 배치되어 있다.
그 때문에, 땜납 레지스트(S) 사이에 배치된 도전성 입자(82A,82B)가 도체 배선층(312,613) 사이나 도체 배선층(313,612) 사이에 배치된 도전성 입자(82A,82B)의 도체 배선층(312,613,313,612)과의 접촉을 방해해 버리는 것을 방지할 수 있다. 이것에 의해 접속 신뢰성이 높은 반도체 장치(8)로 할 수 있다.
또, 본 실시 형태에서는 도체 배선층(312,613,313,612)과 도전성 입자(82A,82B)를 접촉시킴으로써, 제1 수지 기판(3), 수지 스페이서(6), 제2 수지 기판(5) 사이의 도통을 취하고 있고, 도체 배선층(312,613,313,612)과 도전성 입자(82A,82B) 사이에서 금속접합을 형성하고 있지 않기 때문에 리워크(rework)하는 것이 가능해진다.
(제5 실시 형태)
도 19, 도 20을 참조하여 본 실시 형태의 반도체 장치(10)에 대해 설명한다.
제3 실시 형태, 제4 실시 형태에서는 수지 스페이서(6)와 제1 수지 기판(3)의 접착, 수지 스페이서(6)와 제2 수지 기판(5)의 접착에 수지층(71A,71B,81A,81B) 중에 땜납 분말, 도전성 입자(82A,82B)가 배치된 접착 테이프를 사용하고 있었다.
이것에 대해, 본 실시 형태에서는 수지 스페이서(6)와 제1 수지 기판(3), 수지 스페이서(6)와 제2 수지 기판(5)을 금속제 범프에 의해 접속하고 있다. 다른 점에 대해서는 상기 각 실시 형태와 동일하다.
도 19에 나타내는 바와 같이, 수지 스페이서(6)의 도체 배선층(613)과 제1 수지 기판(3)의 도체 배선층(312)은 금속제의 제1 범프(11)에 의해 접속되어 있다. 이 제1 범프(11)는 제1 수지 기판(3) 및 수지 스페이서(6)의 각변을 따르도록 하여 복수 배치되어 있다.
제1 범프(11)로는, 예를 들면, 무연 땜납을 이용할 수 있다. 무연 땜납으로는 특별히 한정되는 것은 아니지만, Sn, Ag, Bi, In, Zn 및 Cu로 이루어진 군으로부터 선택되는 적어도 2종 이상을 포함하는 합금인 것이 바람직하다. 그 중에서도, 용융 온도나 기계적인 물성을 고려하면, Sn-Bi의 합금, Sn-Ag-Cu의 합금, Sn-In의 합금 등의 Sn을 포함하는 합금인 것이 바람직하다.
또, 제1 범프(11)로서 구리 포스트에 땜납 도금을 실시한 것을 사용할 수도 있다.
이와 같은 제1 범프(11)의 주위에는 제1 범프(11)를 둘러싸도록 수지층(71A)이 설치되어 있다. 즉, 수지층(71A) 가운데를 제1 범프(11)가 관통한 상태로 되어 있다.
또, 수지 스페이서(6)의 도체 배선층(612)과 제2 수지 기판(5)의 도체 배선층(313)은 금속제의 제2 범프(12)에 의해 접속되어 있다. 제2 범프(12)는 수지 스페이서(6)) 및 제2 수지 기판(5)의 각변을 따르도록 하여 배치되어 있다.
이와 같은 제2 범프(12)는 제1 범프(11)와 동일한 재료로 구성할 수 있다. 이 제2 범프(12)의 주위에도 제2 범프(12)를 둘러싸도록 수지층(71A)이 설치되어 있다. 즉, 수지층(71A) 가운데를 제2 범프(12)가 관통한 상태로 되어 있다.
다음에, 이와 같은 반도체 장치(10)의 제조 방법에 대해 기술한다.
도 20에 나타내는 바와 같이, 제2 수지 기판(5)의 도체 배선층(313)에 제2 범프(12)를 설치한다.
다음에, 수지 스페이서(6)의 도체 배선층(613)에 제1 범프(11)를 설치한다.
제1 범프(11), 제2 범프(12)의 높이는, 예를 들면, 3 ㎛ 이상 300 ㎛ 이하인 것이 바람직하다. 300 ㎛ 이하로 함으로써 반도체 장치(10)가 열이력을 받았을 때의 도통 불량의 발생을 억제할 수 있다.
또, 3 ㎛ 이상으로 함으로써 수지 스페이서(6)와 제1 수지 기판(3), 수지 스페이서(6)와 제2 수지 기판(5)을 확실하게 접속할 수 있다.
그 중에서도, 제1 범프(11), 제2 범프(12)의 높이는 45 ㎛ 이상인 것이 바람직하다.
또, 제1 범프(11), 제2 범프(12) 사이의 간격은, 예를 들면, 300 ㎛이다.
그 후, 수지층(71A)을 구성하는 접착 테이프를 준비한다. 이 접착 테이프는 상기 제3 실시 형태의 접착 테이프로부터 땜납 분말을 제외한 것이다.
구체적으로는, 카르복실기 및/또는 페놀성 수산기를 갖는 플럭스 활성 화합물(플럭스 활성을 갖는 경화제)과 열경화성 수지와 열가소성 수지를 포함하는 것인 것이 바람직하다.
그리고, 상기 열가소성 수지가 페녹시인 것이 바람직하다.
제1 수지 기판(3), 수지층(71A)을 구성하는 접착 테이프, 수지 스페이서(6), 수지층(71A)을 구성하는 접착 테이프, 제2 수지 기판(5)의 순서로 적층하여 열압착한다.
이것에 의해 제1 수지 기판(3)과 수지 스페이서(6) 사이에 배치된 접착 테이프를 제1 범프(11)가 관통하고, 제2 수지 기판(5)과 수지 스페이서(6) 사이에 배치된 상기 접착 테이프를 제2 범프(12)가 관통한다.
이것에 의해 반도체 장치(10)를 얻을 수 있다.
또한, 본 실시 형태에서 사용하는 접착 테이프는 산화 처리한 구리판의 표면에 접착 테이프를 붙이고, 대기중, 230℃에서 1분간 환원 처리했을 때, 하기의 수식 (1)로 표시되는 구리판의 산화구리 환원율이 70% 이상이다. 플럭스 활성 화합물은 도체 배선층 표면의 산화막을 환원하여 산화막을 없애는 환원력을 갖는다. 산화막이 제거되고 접속 불량의 발생이 방지되는데 충분한 산화구리 환원율은 65% 이상이다. 또, 접합 확률을 높이고, 접합 후의 여러 가지 환경하에서의 접합 신뢰성을 고려하면, 산화구리 환원율은 75% 이상인 것이 바람직하고, 더욱 바람직하게는 80% 이상이다. 또, 산화구리 환원율은 95% 이하인 것이 바람직하다.
여기서, 이 산화구리 환원 조건(230℃, 1분간)에 대해 설명한다. 플럭스 활성을 갖는 화합물의 산화구리에 대한 환원 작용은 플럭스 활성을 갖는 화합물의 융점보다 높은 온도에서 발현하기 때문에, 산화구리 환원 온도는 플럭스 활성을 갖는 화합물에 의해 적절히 변경하는 것이 가능하다. 한편, 제1 범프(11), 제2 범프(12)로는 Sn/3.5Pb(221℃), Sn-3.0Ag-0.5Cu(217℃), Sn-58Bi(139℃) 등의 무연 땜납을 사용하는 것이 바람직하고, 이들 대부분의 융점은 230℃ 이하이다. 따라서, 본 실시 형태에 있어서 230℃의 산화구리 환원 온도를 이용한다. 또, 환원 시간은 플럭스 활성을 갖는 화합물이 용융하여 산화구리의 표면에 습윤 및 환원 작용을 나타내는 시간 및 환원 작용의 편차를 고려하여 1분간으로 한다.
산화구리(Cu0) 환원율은 이하의 수식 (1)로 표시되고, 하기의 측정 방법에 의해 구해진다.
(정의)
산화구리 환원율(%) = {1 - (환원 처리 후의 산소 원자 농도)/(산화 처리 후의 산소 원자 농도)} × 100 … 수식 (1)
(측정 방법)
(1) 70 ㎛ 두께의 구리판(미츠이 금속(주)사 제, 3EC-3, 2∼3 ㎛ 두께)을 시판되는 에칭액으로 소프트 에칭한다.
(2) 소프트 에칭한 구리판을 오븐에서 대기중, 220℃에서 30분간 산화 처리한다.
(3) 산화 처리한 구리판의 표면에 25 ㎛ 두께의 접착 테이프를 붙이고, 대기중, 230℃에서 1분간 환원 처리를 한다.
(4) 공정 (3)의 환원 처리 후 1분 이내에 환원 처리한 구리판의 표면에 있는 접착 테이프 성분을 아세톤으로 제거한다.
(5) 수지 성분을 제거한 구리판을 신속하게 진공 데시케이터로 옮기고, 진공 건조를 실시하여 구리판 방면(方面)을 건조시킨다. 또, 구리판은 ESCA 측정까지 진공을 유지한 상태로 보존한다.
(6) 산화 처리만 한 구리판 및 환원 처리한 구리판의 표면 40 Å을 플라스마 처리에 의해 제거한다. 그 다음에, ESCA(ULVAC PHI사 제)에 의해 구리 및 산소 원자 농도를 측정한다. 플라스마 처리와 ESCA 측정은 진공중 분위기에서 실시한다. 구리판의 표면 40 Å를 플라스마 처리에 의해 제거하는 목적은 측정시의 취급시에 표면이 산화된 만큼의 영향을 없애기 위해서이다.
또, 이용하는 ESCA 측정 조건은 이하이다:
(ⅰ) 광전자 탈출각 45 deg
(ⅱ) X선원 Alk α선(흑백, monochrome)
(ⅲ) 분석 범위 0.8 ㎜φ.
(7) 상기의 식 (1)에 의해 산화구리 환원율을 산출한다.
이와 같은 본 실시 형태에 의하면, 상기 각 실시 형태와 동일한 효과를 나타낼 수 있고, 이하의 효과를 나타낼 수 있다.
제1 수지 기판(3)과 제2 수지 기판(5) 사이에 수지 스페이서(6)를 설치하고 있고, 제1 수지 기판(3)과 제2 수지 기판(5)과 수지 스페이서(6) 사이에 설치된 공극부에 제1 반도체 칩(2)이 배치되어 있다.
본 실시 형태에서는 제1 수지 기판(3)과 수지 스페이서(6)를 접속하기 위한 제1 범프(11), 제2 수지 기판(5)과 수지 스페이서(6)를 접속하기 위한 제2 범프(12)를 설치하고 있지만, 수지 스페이서(6)에 의해 제1 반도체 칩(2)을 배치하는 공간을 형성하고 있으므로, 종래와 같이 땜납 범프를 제1 반도체 칩의 두께보다 두껍고 크게 형성할 필요가 없다.
이것에 의해 열이력을 받았을 때에 제1 수지 기판(3)과 제1 범프(11)의 변형량의 차이, 제2 수지 기판(5)과 제2 범프(12)의 변형량의 차이를 작게 할 수 있어 도통 불량의 발생을 억제할 수 있다.
또한, 본 실시 형태에서는 제1 수지 기판(3)과 수지 스페이서(6)를 접속하는 제1 범프(11)를 수지 스페이서(6)에 설치했지만 이것에 한정되지 않으며, 도 21에 나타내는 바와 같이 제1 수지 기판(3), 수지 스페이서(6)의 양쪽에 제1 범프(11)를 설치해도 된다.
마찬가지로, 제2 수지 기판(5), 수지 스페이서(6)의 양쪽에 제2 범프(12)를 설치해도 된다.
이와 같이 함으로써, 제1 수지 기판과 수지 스페이서의 접속, 제2 수지 기판과 수지 스페이서의 접속을 안정적으로 실시할 수 있다.
(제6 실시 형태)
본 실시 형태에서는 반도체 장치의 제조 방법을 중심으로 설명한다.
반도체 장치의 제조 방법은 제1 반도체 부품(제1 반도체 칩)이 탑재된 제1 수지 기판의 상기 제1 반도체 부품이 탑재되어 있는 면측에 제2 반도체 부품이 탑재된 제2 수지 기판을 적층하여 이루어진 반도체 장치의 제조 방법으로서, 상기 제1 수지 기판과 상기 제2 수지 기판 사이에 내부를 두께 방향으로 관통하는 도체부를 갖는 수지 스페이서를 배치한 후 이들을 열압착함으로써, 상기 제1 수지 기판과 상기 제2 수지 기판을 상기 도체부를 통해 전기적으로 접속하는 것을 특징으로 한다.
도 22는 제1 수지 기판의 일례를 나타내는 단면도이다. 도 23은 제2 수지 기판의 일례를 나타내는 단면도이다. 도 24는 수지 스페이서의 일례를 나타내는 상면도 및 단면도이다. 도 25는 접착 필름을 모식적으로 나타내는 단면도이다. 도 26은 반도체 장치의 제조 공정을 나타내는 단면도이다. 도 27은 반도체 장치의 제조 공정을 나타내는 상면도이다. 도 28은 반도체 장치의 제조 공정을 나타내는 상면도이다. 도 29는 접착 필름중에 분산하고 있는 금속입자가 응집하여 도체부를 형성하고 있는 상태를 나타내는 전자현미경 사진이다. 도 30은 반도체 장치의 일례를 나타내는 단면도이다.
반도체 장치의 제조 방법의 바람직한 실시 형태에 대해 도면에 기초하여 설명한다.
(제1 수지 기판 및 제1 반도체 칩)
우선, 제1 수지 기판(제1 기판)(400) 및 제1 반도체 칩(제1 반도체 소자)(2)을 준비한다.
제1 수지 기판(400)의 위쪽의 면(도 22 중의 상측면)에는 반도체 부품인 제1 반도체 칩(2)이 탑재되어 있다.
제1 수지 기판(400)과 제1 반도체 칩(2)은 제3∼제5 실시 형태와 동일하게 땜납 범프(B2)를 통해 전기적으로 접속되어 있다.
땜납 범프(B2)의 주위에는 제1 언더필재(404)가 충전되어 있다. 이것에 의해 제1 수지 기판(400)과 제1 반도체 칩(2)의 접속 신뢰성을 향상할 수 있다.
또, 제1 수지 기판(400)에는 다른 전극과 접속 가능한 패드부(401) 및 패드부(402)가 제1 수지 기판(400)의 양면에 설치되어 있다.
패드부(401) 및 패드부(402)를 전기적으로 접속하기 위하여, 제1 수지 기판(400)에는 도체부(금속 포스트)(403)가 제1 수지 기판(400)을 관통하도록 설치되어 있다.
제1 수지 기판(400)으로는, 예를 들면, (열)경화성 수지를 포함하는 수지 조성물로 구성되어 있는 기재를 들 수 있다. 이것에 의해 내열성, 저흡수성의 것으로 할 수 있다.
상기 열경화성 수지로는, 예를 들면, 페놀 노볼락 수지, 크레졸 노볼락 수지, 비스페놀 A형 노볼락 수지 등의 노볼락형 페놀 수지, 미변성의 레졸 페놀 수지, 동유(桐油), 아마인유, 호두유 등으로 변성한 기름 변성 레졸 페놀 수지 등의 레졸형 페놀 수지 등의 페놀 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지 등의 비스페놀형 에폭시 수지, 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지 등의 노볼락형 에폭시 수지, 비페형 에폭시 수지 등의 에폭시 수지, 유리아(요소) 수지, 멜라민 수지 등의 트리아진환을 갖는 수지, 불포화 폴리에스테르 수지, 비스말레이미드 수지, 폴리우레탄 수지, 디알릴 프탈레이트 수지, 실리콘 수지, 벤조옥사딘환을 갖는 수지, 시아네이트(에스테르) 수지 등을 들 수 있다.
이들 중에서도 시아네이트 수지(특히, 노볼락형 시아네이트 수지)가 바람직하다. 이것에 의해 제1 수지 기판(400)을 저열선 팽창으로 할 수 있다.
상기 시아네이트 수지는 시아네이트 수지, 시아네이트 수지의 프레폴리머의 양쪽 모두를 포함하는 의미이다.
상기 시아네이트 수지는, 예를 들면, 할로겐화 시안 화합물과 페놀류를 반응시키고, 필요에 따라 가열 등의 방법으로 프레폴리머화함으로써 얻을 수 있다. 구체적으로는, 노볼락형 시아네이트 수지, 비스페놀 A형 시아네이트 수지, 비스페놀 E형 시아네이트 수지, 테트라메틸 비스페놀 F형 시아네이트 수지 등의 비스페놀형 시아네이트 수지 등을 들 수 있다. 이들 중에서도 노볼락형 시아네이트 수지가 바람직하다. 이것에 의해 가교 밀도 증가에 의한 내열성 향상과 수지 조성물 등의 난연성을 향상할 수 있다. 노볼락형 시아네이트 수지는 그 구조상 벤젠환의 비율이 높고 탄화하기 쉽기 때문이라고 생각된다.
상기 노볼락형 시아네이트 수지로는, 예를 들면, 상기 실시 형태에서 상술한 식 (Ⅰ)로 표시되는 것을 사용할 수 있다.
상기 열경화성 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500∼4,500이 바람직하고, 특히 600∼3,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면, 프리프레그를 제작했을 경우에 점착성이 생겨 프리프레그끼리가 접촉했을 때 서로 부착하거나 수지의 전사가 생기거나 하는 경우가 있다. 또, 중량 평균 분자량이 상기 상한값을 초과하면 반응이 너무 빨라져서, 프린트 배선판으로 했을 경우에 성형 불량이 생기거나 층간 박리 강도가 저하하거나 하는 경우가 있다.
상기 열경화성 수지 등의 중량 평균 분자량은, 예를 들면, GPC로 측정할 수 있다.
상기 열경화성 수지(특히, 시아네이트 수지)의 함유량은 특별히 한정되지 않지만, 상기 수지 조성물 전체의 5∼60 중량%가 바람직하고, 특히 10∼50 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 내열성이나 저열팽창화하는 효과가 저하하는 경우가 있고, 상기 상한값을 초과하면 가교 밀도가 높아져 자유 체적이 증가하기 때문에 내습성이 저하하는 경우가 있다.
또, 상기 수지 조성물에는 추가로 무기 충전재를 포함하는 것이 바람직하다. 이것에 의해 새로운 저열팽창화를 도모할 수 있다.
상기 무기 충전재로는, 예를 들면, 탈크, 소성 클레이(clay), 미소성 클레이, 마이카, 유리 등의 규산염, 산화티탄, 알루미나, 실리카, 용융 실리카 등의 산화물, 탄산칼슘, 탄산마그네슘, 하이드로탈사이트 등의 탄산염, 수산화알루미늄, 수산화마그네슘, 수산화칼슘 등의 수산화물, 황산바륨, 황산칼슘, 아황산칼슘 등의 황산염 또는 아황산염, 붕산아연, 붕산바륨, 붕산알루미늄, 붕산칼슘, 붕산나트륨 등의 붕산염, 질화알루미늄, 질화붕소, 질화규소 등의 질화물 등을 들 수 있다.
이들 중에서도 실리카(특히, 용융 실리카)가 바람직하다. 이것에 의해 전기적 특성을 유지한 상태에서 저열팽창화할 수 있다.
상기 무기 충전재의 평균 입경은 특별히 한정되지 않지만, 0.01∼5.0 ㎛가 바람직하고, 특히 0.2∼2.0 ㎛가 바람직하다. 무기 충전재의 입경이 상기 하한값 미만이면 바니시의 점도가 높아지기 때문에 프리프레그 제작시의 작업성에 영향을 주는 경우가 있다. 또, 상기 상한값을 초과하면 바니시 중에서 무기 충전제의 침강 등의 현상이 일어나는 경우가 있다.
또한, 평균 입경 5.0 ㎛ 이하인 구상 실리카(특히, 구상 용융 실리카)가 바람직하고, 특히 평균 입경 0.01∼2.0 ㎛인 구상 용융 실리카가 바람직하다. 이것에 의해 무기 충전제의 충전성을 향상시킬 수 있다.
상기 무기 충전재의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의 50∼80 중량%가 바람직하고, 특히 60∼70 중량%가 바람직하다. 함유량이 상기 범위내이면 저열팽창, 저흡수로 할 수 있다.
상기 열경화성 수지로서 시아네이트 수지를 이용하는 경우에는 상기 시아네이트 수지보다 흡습성이 낮은 제1 수지를 병용하는 것이 바람직하다. 이것에 의해 내흡습성을 향상시킬 수 있다.
상기 제1 수지로는 구체적으로 에폭시 수지를 이용하는 것이 바람직하다. 상기 에폭시 수지로는, 예를 들면, 페놀 노볼락형 에폭시 수지, 비스페놀형 에폭시 수지, 나프탈렌형 에폭시 수지, 아릴알킬렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도 아릴알킬렌형 에폭시 수지가 바람직하다. 이것에 의해 흡습 땜납 내열성을 향상시킬 수 있다.
상기 아릴알킬렌형 에폭시 수지는 반복 단위 중에 하나 이상의 아릴알킬렌기를 갖는 에폭시 수지를 기술한다. 예를 들면, 크실렌형 에폭시 수지, 비페닐디메틸렌형 에폭시 수지 등을 들 수 있다. 이들 중에서도 비페닐디메틸렌형 에폭시 수지가 바람직하다. 비페닐디메틸렌형 에폭시 수지는, 예를 들면, 식 (Ⅲ)으로 표시할 수 있다.
Figure 112008076483820-pct00002
상기 식 (Ⅲ)으로 표시되는 비페닐 디메틸렌형 에폭시 수지의 반복 단위 n은 특별히 한정되지 않지만, 1∼10이 바람직하고, 특히 2∼5가 바람직하다. 반복 단위 n이 상기 하한값 미만이면, 비페닐디메틸렌형 에폭시 수지는 결정화하기 쉬워져 범용 용매에 대한 용해성이 비교적 저하하기 때문에 취급이 곤란해지는 경우가 있다. 또, 반복 단위 n이 상기 상한값을 초과하면 수지의 유동성이 저하하여 성형 불량 등의 원인이 되는 경우가 있다.
상기 제1 수지(특히, 에폭시 수지)의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의 1∼55 중량%가 바람직하고, 특히 2∼40 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 시아네이트 수지의 반응성이 저하하거나 얻어지는 제품의 내습성이 저하하거나 하는 경우가 있고, 상기 상한값을 초과하면 내열성이 저하하는 경우가 있다.
상기 제1 수지(특히, 에폭시 수지)의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 500∼20,000이 바람직하고, 특히 800∼15,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 프리프레그에 점착성이 생기는 경우가 있고, 상기 상한값을 초과하면 프리프레그 제작시 기재에 대한 함침성이 저하하여 균일한 제품을 얻을 수 없는 경우가 있다.
상기 제1 수지의 중량 평균 분자량은, 예를 들면, GPC로 측정할 수 있다.
또, 상기 열경화성 수지로 시아네이트 수지를 이용하는 경우에는 페놀 수지를 병용하는 것이 바람직하다. 이것에 의해 시아네이트 수지의 반응성을 제어할 수 있다.
상기 페놀 수지로는, 예를 들면, 노볼락형 페놀 수지, 레졸형 페놀 수지, 아릴알킬렌형 페놀 수지 등을 들 수 있다. 이들 중에서도 아릴 알킬렌형 페놀 수지가 바람직하다. 이것에 의해 흡습 땜납 내열성을 더욱 향상시킬 수 있다.
상기 아릴 알킬렌형 페놀 수지로는, 예를 들면, 크실렌형 페놀 수지, 비페닐디메틸렌형 페놀 수지 등을 들 수 있다. 비페닐 디메틸렌형 페놀 수지는, 예를 들면, 식 (Ⅳ)로 표시될 수 있다.
Figure 112008076483820-pct00003
상기 식 (Ⅳ)로 표시되는 비페닐디메틸렌형 페놀 수지의 반복 단위 n은 특별히 한정되지 않지만, 1∼12가 바람직하고, 특히 2∼8이 바람직하다. 반복 단위 n이 상기 하한값 미만이면 내열성이 저하하는 경우가 있다. 또, 상기 상한값을 초과하면 다른 수지와의 상용성이 저하하여 작업성이 나빠지는 경우가 있기 때문에 바람직하지 않다.
상기 페놀 수지의 함유량은 특별히 한정되지 않지만, 수지 조성물 전체의 1∼55 중량%가 바람직하고, 특히 5∼40 중량%가 바람직하다. 함유량이 상기 하한값 미만이면 내열성이 저하하는 경우가 있고, 상기 상한값을 초과하면 저열팽창 특성이 손상되는 경우가 있다.
상기 페놀 수지의 중량 평균 분자량은 특별히 한정되지 않지만, 중량 평균 분자량 400∼18,000이 바람직하고, 특히 500∼15,000이 바람직하다. 중량 평균 분자량이 상기 하한값 미만이면 프리프레그에 점착성이 생기는 경우가 있고, 상기 상한값을 초과하면 프리프레그 제작시 기재에 대한 함침성이 저하하여 균일한 제품을 얻을 수 없는 경우가 있다.
상기 페놀 수지의 중량 평균 분자량은, 예를 들면, GPC로 측정할 수 있다.
전술한 시아네이트 수지(특히, 노볼락형 시아네이트 수지)와 아릴알킬렌형 페놀 수지를 조합함으로써 가교 밀도를 조절하여 금속과 수지의 밀착성을 향상할 수 있다.
또한, 전술한 시아네이트 수지(특히, 노볼락형 시아네이트 수지)와 페놀 수지와 아릴알킬렌형 에폭시 수지(특히, 비페닐 디메틸렌형 에폭시 수지)의 조합을 이용하여 프린트 기판을 제작했을 경우 특별히 뛰어난 치수 안정성을 얻을 수 있다.
상기 수지 조성물은 특별히 한정되지 않지만, 커플링제를 포함하는 것이 바람직하다. 상기 커플링제는 상기 경화성 수지와 상기 무기 충전재의 계면의 습윤성을 향상시킴으로써, 섬유기재 등에 대해 경화성 수지 및 무기 충전재를 균일하게 정착시켜 내열성, 특히 흡습 후의 땜납 내열성을 개량할 수 있다.
상기 커플링제로는, 예를 들면, 에폭시실란 커플링제, 티타네이트계 커플링제, 아미노실란 커플링제 및 실리콘 오일형 커플링제 중에서 선택되는 1종 이상의 커플링제를 사용하는 것이 바람직하다. 이것에 의해 수지와 무기 충전재 계면의 습윤성을 특별히 높일 수 있어 내열성을 보다 향상시킬 수 있다.
상기 커플링제의 함유량은 특별히 한정되지 않지만, 상기 무기 충전재 100 중량부에 대해 0.05∼3 중량부인 것이 바람직하고, 특히 0.1∼2 중량부가 바람직하다. 함유량이 상기 하한값 미만이면 무기 충전재를 충분히 피복할 수 없기 때문에 내열성을 향상하는 효과가 저하하는 경우가 있고, 상기 상한값을 초과하면 반응에 영향을 주어 굴곡강도 등이 저하하는 경우가 있다. 커플링제의 함유량을 상기 범위내로 함으로서 커플링제의 사용에 의한 효과는 양자의 밸런스가 뛰어나다.
또, 상기 수지 조성물은 이상에서 설명한 성분 외에 필요에 따라 경화촉진제, 소포제, 레벨링제, 안료, 산화 방지제 등의 첨가제를 함유할 수 있다.
제1 수지 기판(400)은 상술한 바와 같은 수지 조성물을 용매에 용해하여 바니시로 하고, 섬유기재에 함침하여 얻어지는 프리프레그를 1매 또는 복수매 이상 적층하여 얻을 수 있다. 또, 지지 필름에 도포하여 얻어지는 필름 1매 또는 복수매 이상 적층하여 얻을 수 있다.
섬유기재로는 유리 직포, 유리 부직포 등의 유리섬유 기재, 폴리아미드 수지 섬유, 방향족 폴리아미드 수지 섬유, 전(全)방향족 폴리아미드 수지 섬유 등의 폴리아미드계 수지 섬유, 폴리에스테르 수지 섬유, 방향족 폴리에스테르 수지 섬유, 전방향족 폴리에스테르 수지 섬유 등의 폴리에스테르계 수지 섬유, 폴리이미드 수지 섬유, 불소 수지 섬유 등을 주성분으로 하는 직포 또는 부직포로 구성되는 합성 섬유기재, 크래프트지, 코튼린터지, 린터와 크래프트 펄프의 혼초지 등을 주성분으로 하는 종이 기재 등의 유기 섬유기재 등을 들 수 있다.
이와 같은 제1 수지 기판(400)의 두께는 특별히 한정되지 않지만, 50∼1000 ㎛가 바람직하고, 특히 100∼500 ㎛가 바람직하다. 두께가 상기 범위내이면 최종적으로 얻어지는 반도체 장치의 두께를 얇게 할 수 있다.
제1 수지 기판(400)의 두께 방향의 선팽창 계수는 특별히 한정되지 않지만, 10∼70 ppm이 바람직하고, 특히 15∼40 ppm이 바람직하다. 선팽창 계수가 상기 범위내이면 특히 접속 신뢰성이 뛰어나다.
제1 수지 기판(400)의 면방향의 선팽창 계수는 특별히 한정되지 않지만, 5∼30 ppm이 바람직하고, 특히 10∼15 ppm이 바람직하다. 선팽창 계수가 상기 범위내이면 특히 접속 신뢰성이 뛰어나다.
상술한 바와 같은 제1 수지 기판(400)에 탑재하는 제1 반도체 칩(2)으로는 제3∼제5 실시 형태와 동일한 것이며, 예를 들면, IC, LSI, CPU, MPU 등을 구성하는 것을 들 수 있다.
제1 반도체 칩(2)의 아래쪽(도 22 중의 아래쪽)에 형성되어 있는 미도시된 회로와 제1 수지 기판(400)의 위쪽(도 22 중의 위쪽)에 형성되어 있는 미도시된 회로가 땜납 범프(B2)를 통해 전기적으로 접속되어 있다.
제1 수지 기판(400)의 위쪽에 형성된 회로는 패드부(401)와 전기적으로 접속되어 있다. 한편, 제1 수지 기판(400)은 두께 방향으로 관통해서 설치된 도체부(403)를 갖고 있고, 도체부(403)와 제1 수지 기판(400)의 아래쪽에 형성된 패드부(402)가 전기적으로 접속되어 있다. 이것에 의해 제1 반도체 칩(2)의 회로는 패드부(402)로부터 신호를 받는 것이 가능해지고 있다.
여기서, 땜납 범프(B2)의 크기는 특별히 한정되지 않지만, 직경 50∼500 ㎛가 바람직하고, 특히 80∼150 ㎛가 바람직하다.
또, 땜납 범프(B2)의 간격도 특별히 한정되지 않지만, 땜납 범프(B2)의 단부와 단부의 거리가 50∼500 ㎛인 것이 바람직하고, 특히 70∼150 ㎛인 것이 바람직하다.
땜납 범프(B2)의 주위에는 접속 신뢰성을 향상하기 위해 제1 언더필재(404)가 충전되어 있다.
제1 언더필재(404)의 구성 재료로는 제3 실시 형태의 언더필(U)과 동일한 재료를 사용할 수 있다. 구체적으로는, 제3 실시 형태와 동일하게 액상의 열경화성 수지나 필름 형상의 열경화성 수지를 들 수 있다. 이들 중에서도 액상의 열경화성 수지가 바람직하다. 이것에 의해 제1 수지 기판(400)과 제1 반도체 칩(2)의 간극을 효율적으로 매립할 수 있다. 본 실시 형태에서는 제1 언더필재(404)를 고탄성율 재료에 의해 구성하고 있다. 구체적으로는, 범프가 무연 땜납인 경우, 탄성률의 범위가 150 MPa 이상, 바람직하게는 200 MPa 이상인 것을 이용하는 것이 바람직하다. 또, 범프가 고융점 땜납인 경우는, 제1 언더필재(404)는 탄성률이 30 MPa 이상, 바람직하게는 45 MPa 이상인 것을 이용하는 것이 바람직하다. 탄성률의 상한은 특별히 제한이 없지만, 예를 들면 800 MPa 이하로 한다. 이와 같은 탄성률의 범위에 있는 수지 재료를 이용함으로써 범프 주위의 크랙을 보다 억제할 수 있다.
제1 언더필재(404)의 형성 방법으로는 액상의 접착재를 간극부에 도입한 후 경화시키는 방법이나, 시트 접착재를 간극부에 배치하여 경화시키는 방법 등을 들 수 있다.
제1 언더필재(404)는 제3 실시 형태의 언더필(U)과 동일하게 추가로 실리카 입자 등, 무기 필러를 포함하는 것이 바람직하다. 이것에 의해 선팽창률을 저감하여 반도체 소자의 손상을 보다 효과적으로 저감할 수 있다.
제1 언더필재(404)는 특별히 한정되지 않지만, 제3 실시 형태의 언더필(U)과 동일하게 커플링제를 포함하는 것이 바람직하다. 이것에 의해 범프(B2)와 무기 충전재와 제1 언더필재(404)의 밀착성을 향상시키고, 그에 따라 선팽창률을 저감하여 제1 반도체 칩(2) 등의 손상을 보다 효과적으로 저감할 수 있다.
상기 커플링제로는 제3 실시 형태와 동일한 것을 사용할 수 있다.
제1 언더필재(404)의 선팽창률은 특별히 한정되지 않지만, 제3 실시 형태의 언더필(U)과 동일하게 40 ppm/℃ 이하인 것이 바람직하고, 30 ppm/℃ 이하인 것이 보다 바람직하다.
(제2 수지 기판 및 제2 반도체 칩)
다음에, 제2 수지 기판(405) 및 제2 반도체 칩(4)을 준비한다.
제2 수지 기판(405)의 위쪽의 면(도 23 중의 위쪽면)에는 반도체 부품인 제2 반도체 칩(제2 반도체 소자)(4)이 탑재되어 있다.
제2 반도체 칩(4)과 제2 수지 기판(405)은 땜납 범프(B2)를 통해 전기적으로 접속되어 있다.
땜납 범프(B2)의 주위에는 제2 언더필재(409)가 충전되어 있다. 이것에 의해 제2 수지 기판(405)과 제2 반도체 칩(4)의 접속 신뢰성을 향상할 수 있다.
제2 수지 기판(405)에는 다른 전극과 접속 가능한 패드부(406) 및 패드부(407)가 설치되어 있다.
패드부(406) 및 패드부(407)를 전기적으로 접속하기 위하여, 제2 수지 기판(405)에는 도체부(408)(금속 포스트)가 제2 수지 기판(405)을 관통하도록 설치되어 있다.
제2 수지 기판(405)은 제1 수지 기판(400)과 다른 재료로 구성되어 있어도, 동일한 재료로 구성되어 있어도 되지만, 동일한 재료로 구성되어 있는 것이 바람직하다. 이것에 의해 반도체 장치의 상하에서 선팽창 계수의 차이가 작아져 휨을 저감할 수 있다.
제2 수지 기판(405)을 구성하는 재료의 구체적인 예는 상술한 제1 수지 기판(400)과 동일한 것을 이용할 수 있고, 특히 시아네이트 수지(노볼락형 시아네이트 수지)를 이용하는 것이 바람직하다.
이와 같은 제2 수지 기판(405)의 두께는 특별히 한정되지 않지만, 50∼1000 ㎛가 바람직하고, 특히 100∼500 ㎛가 바람직하다. 두께가 상기 범위내이면 최종적으로 얻어지는 반도체 장치의 두께를 얇게 할 수 있다.
제2 수지 기판(405)의 두께 방향의 선팽창 계수는 특별히 한정되지 않지만, 10∼70 ppm이 바람직하고, 특히 15∼45 ppm이 바람직하다. 선팽창 계수가 상기 범위내이면 특히 접속 신뢰성이 뛰어나다.
제2 수지 기판(405)의 면방향의 선팽창 계수는 특별히 한정되지 않지만, 5∼30 ppm이 바람직하고, 특히 10∼15 ppm이 바람직하다. 선팽창 계수가 상기 범위내이면 특히 접속 신뢰성이 뛰어나다.
또, 제2 반도체 칩(4)도 제1 반도체 칩(2)과 동일한 것이어도, 다른 것을 이용해도 상관없다.
땜납 범프(B2)의 주위에 배치되는 제2 언더필재(409)도 제1 언더필재(404)와 동일한 것을 이용할 수 있다.
제2 언더필재(409)의 선팽창률은 특별히 한정되지 않지만, 40 ppm/℃ 이하인 것이 바람직하고, 30 ppm/℃ 이하인 것이 보다 바람직하다. 선팽창률을 상기 범위내로 함으로써 low-k 막의 손상 억제와 범프 주변 부분의 손상 억제를 보다 효과적으로 도모할 수 있다.
제2 반도체 칩(4)의 아래쪽(도 23 중의 아래쪽)에 형성되어 있는 미도시된 회로와 제2 수지 기판(405)의 위쪽(도 23 중의 위쪽)에 형성되어 있는 미도시된 회로가 땜납 범프(B2)를 통해 전기적으로 접속되어 있다.
제2 수지 기판(405)의 위쪽에 형성된 회로는 패드부(406)와 전기적으로 접속되어 있다. 한편, 제2 수지 기판(405)은 두께 방향으로 관통하여 설치된 도체부(408)를 갖고 있고, 도체부(408)와 제2 수지 기판(405)의 아래쪽에 형성된 패드부(407)가 전기적으로 접속되어 있다. 이것에 의해 제2 반도체 칩(4)의 회로는 패드부(407)로부터의 신호를 주고받음이 가능해지고 있다.
(수지 스페이서)
다음에, 수지 스페이서를 준비한다.
본 실시 형태에서는 수지 스페이서로서 수지 기판(500)을 이용했을 경우에 대해 설명한다.
수지 기판(500)은 상기 각 실시 형태와 동일하게 중앙부에 제1 반도체 칩(2)을 수납 가능한 공간부(500A)를 갖고 있고, 이것에 의해 반도체 칩의 주위를 수지 스페이서(수지 기판(500))가 배치되게 한다.
수지 기판(500)은 제1 수지 기판(400)의 패드부(401)와 제2 수지 기판(405)의 패드부(407)를 전기적으로 접속하기 위한 도체부(금속 포스트)(501)가 수지 기판(500)을 그 두께 방향으로 관통하도록 설치되어 있다.
도체부(501)는 수지 기판(500)의 두께 방향으로 설치된 관통공에 도금 처리를 실시한 후, 관통공을 절연 페이스트, 도전성 페이스트 등을 매립함으로써 형성되어 있다.
도체부(501)의 패턴은 각각 제1 수지 기판(400)의 패드부(401) 및 제2 수지 기판(405)의 패드부(407)에 대응하고 있고, 제1 수지 기판(400), 수지 기판(500) 및 제2 수지 기판(405)을 겹쳤을 때에, 도체부(501)의 상하단에 각각 위치하는 패드부(401) 및 패드부(407)를 전기적으로 접속한다.
수지 기판(500)의 두께는 제1 반도체 칩(2)을 수납할 수 있는 두께(즉, 제1 수지 기판(400)의 상면으로부터 제1 반도체 칩(2)의 상면까지의 높이 이상)이면 특별히 한정되지 않지만, 구체적으로는 50∼2,000 ㎛가 바람직하고, 특히 200∼1,000 ㎛가 바람직하다. 두께가 상기 범위내이면 특히 최종적으로 얻어지는 반도체 장치 전체의 두께를 얇게 할 수 있다.
수지 기판(500)을 구성하는 재료는 상술한 제1 수지 기판(400) 및 제2 수지 기판(405)을 구성하는 재료와 동일해도 달라도 되지만, 동일한 것이 바람직하다. 이것에 의해 제1 수지 기판(400) 및 제2 수지 기판(405)의 휨을 저감할 수 있고, 그에 따라 접속 신뢰성을 향상할 수 있다.
수지 기판(500)을 구성하는 재료의 구체적인 예는 상술한 제1 수지 기판(400) 및 제2 수지 기판(405)과 동일한 것을 이용할 수 있고, 그들 중에서도 시아네이트 수지(노볼락형 시아네이트 수지)가 바람직하다.
수지 기판(500)의 형상은 상술한 바와 같은 중앙에 공간부를 갖는 형상 이외에 제1 반도체 칩(2) 주위의 일부가 빠져 있는 ㄷ자 모양의 형상, 제1 반도체 칩(2)의 대항하는 두변에 막대 모양의 수지 기판을 배치하는 형상 등을 들 수 있다.
(접착 필름)
제1 수지 기판(400)과 수지 기판(500) 및/또는 제2 수지 기판(405)과 수지 기판(500)을 접합하기 위하여, 도전성을 갖는 접착 필름(접착 테이프)(502)을 이용하는 것이 바람직하다. 이것에 의해 반도체 장치가 뛰어난 접속 신뢰성을 유지한 상태로 수지 기판(500)과 제1 수지 기판(400) 및/또는 제2 수지 기판(405)의 전기적 접속을 수행할 수 있다.
접착 필름(502)은 제1∼제4 실시 형태의 접착 테이프와 동일한 것이고, 수지 성분과 도전성 성분을 포함하는 것으로 구성되어 있다.
구체적으로는 도전성 입자(502A)를 함유하는 접착 필름(이방 도전성 접착 필름)(도 25a), 땜납 분말 등의 금속 미립자가 분산하여 있는 접착 필름 등을 들 수 있다(도 25b에서는 땜납 분말 등의 금속 미립자가 응집하여 도체부(502B)를 형성한 상태를 나타낸다).
접착 필름(502)을 구성하는 수지 조성물은 제3 실시 형태의 접착 테이프에 사용되는 수지 조성물과 동일하다.
예를 들면, 에폭시 수지 등의 열경화성 수지와 아크릴계 수지 등의 열가소성 수지로 구성된다.
상기 열경화성 수지로는, 예를 들면, 에폭시 수지, 옥세탄 수지, 페놀 수지, (메타)아크릴레이트 수지, 불포화 폴리에스테르 수지, 디알릴 프탈레이트 수지, 말레이미드 수지 등이 이용된다. 이들 중에서도 에폭시 수지가 바람직하다. 이것에 의해 경화성과 보존성의 밸런스가 뛰어나다. 또한, 내열성, 내습성, 내약품성 등도 뛰어나다.
또, 접착 필름(502)에 포함되는 플럭스 활성을 갖는 화합물(경화제)은 제3 실시 형태와 동일한 것을 사용할 수 있다.
상기 도전성 성분으로서 도전성 입자와 금속미립자를 들 수 있다.
상기 도전성 입자로는 제4 실시 형태에서 설명한 도전성 입자(82A)와 동일한 것을 사용할 수 있다.
상기 금속미립자로는, 예를 들면, 제3 실시 형태에서 설명한 땜납 분말을 들 수 있다. 땜납 분말 중에서도 무연 땜납인 것이 바람직하다. 상기 땜납으로는, 예를 들면, Sn, Ag, Bi, In, Zn 및 Cu로 이루어진 군으로부터 선택되는 적어도 2종 이상을 포함하는 합금을 들 수 있다. 그 중에서도, 용융 온도나 기계적인 물성을 고려하면, Sn-Bi의 합금, Sn-Ag-Cu의 합금, Sn-In의 합금 등의 Sn을 포함하는 합금인 것이 바람직하다.
상기 금속미립자로서 땜납 분말을 사용하는 경우의 용융 온도, 입경, 함유량은 제3 실시 형태와 동일하다.
도전성 성분으로서 금속입자를 함유하고 있어도 되며, 상기 금속입자의 함유량은 금속입자 이외의 성분의 합계 100 중량부에 대해 20∼250 중량부가 바람직하고, 특히 60∼200 중량부가 바람직하다.
또한, 상기 금속입자와 상기 금속미립자를 병용해도 상관없다.
상기 수지 조성물에는 추가로 경화제, 경화 촉매, 산화 방지제 등을 첨가해도 된다. 상기 경화제로는 특별히 한정되는 것이 아니고, 페놀류, 아민류, 티올류를 들 수 있지만, 열경화성 수지로서 에폭시 수지를 이용했을 경우 반응성이나 경화 후의 물성을 고려하면 페놀류가 매우 적합하게 이용된다.
(적층 공정)
우선, 도 26에 나타내는 바와 같이 수지 기판(500)의 양면에 접착 필름(502)(여기서는, 금속미립자로서 땜납 미립자가 분산하고 있는 접착 필름(502)을 이용한다)을 미리 접합한다. 예를 들면, 50∼150℃, 1∼10초간 가열 압착함으로써 수지 기판(500)에 대한 접착 필름(502)을 접합할 수 있다. 수지 기판(500)에 접착 필름(502)을 접합하는 방법으로는, 예를 들면, 롤 라미네이트로 접합하는 방법, 열압착 프레스로 접합하는 방법 등을 들 수 있다.
다음에, 제1 수지 기판(400), 수지 기판(500) 및 제2 수지 기판(405)의 단부(3개소)에 후술하는 핀이 삽입 가능한 관통공(400A,405A,500B)을 각각 형성한다(도 27).
그리고, 도 28에 나타내는 바와 같이, 관통공(400A,405A,500B)에 핀을 통해 위치 맞춤을 하면서 제1 수지 기판(400), 수지 기판(500), 제2 수지 기판(405)을 이 순서로 적층하여 적층체로 한다. 그리고, 열판을 이용해 적층체의 상하로부터 이들을 열압착한다.
열압착하는 조건은 사용하는 제1 수지 기판(400), 수지 기판(500) 및 제2 수지 기판(405) 등을 구성하는 수지에 따라 다르지만, 예를 들면, 150∼250℃×10∼600초간으로 0.01∼10 MPa로 열압착하는 것이 바람직하고, 특히 160∼220℃×60∼300초간으로 1∼3 MPa로 열압착하는 것이 바람직하다. 이와 같이, 핀 라미네이트 방식으로 열압착하는 경우 생산성 및 작업성이 뛰어나다.
여기서, 접착 필름(502)으로서 땜납 분말 등의 금속미립자가 분산하고 있는 접착 필름을 이용하는 경우, 제1 수지 기판(400), 수지 기판(500) 및 제2 수지 기판(405)을 열압착함과 동시에 접착 필름(502) 중의 금속미립자(예를 들면, 땜납 분말)를 응집시켜 도체부를 형성하는 것이 바람직하다. 이것에 의해 기판과 수지 스페이서를 접합함과 동시에 전기적 접속을 할 수도 있다. 예를 들면, 상술한 바와 같은 열압착 공정에 의해 접착 필름(502)에 분산하고 있는 금속입자가 응집하여 도 29에 나타내는 도체부(502B)를 형성한다.
이와 같이 하여 도 30에 나타내는 반도체 장치(700)를 얻을 수 있다.
반도체 장치(700)는 제1 반도체 칩(2)을 탑재한 제1 수지 기판(400)과, 수지 기판(500)과, 제2 반도체 칩(4)을 탑재한 제2 수지 기판(405)이 이 순서로 적층되어 있다.
수지 기판(500)은 중앙부에 공간부(500A)를 갖고 있고, 제1 반도체 칩(2)은 제1 수지 기판(400)과, 수지 기판(500)의 공간부(500A)와, 제2 수지 기판(405)으로 형성되는 공간에 수납되어 있다. 이것에 의해 제1 반도체 칩(2)이 보호되기 때문에, 제1 반도체 칩(2)을 봉지 수지로 봉지하는 것이 불필요할 수 있다.
제1 수지 기판(400)의 위쪽(도 30 중의 위쪽)의 패드부(401)와 수지 기판(500)의 도체부(501)가 전기적으로 접속되도록 접합되어 있다. 또, 제2 수지 기판(405)의 아래쪽(도 30 중의 아래쪽)의 패드부(407)와 수지 기판(500)의 도체부(501)도 전기적으로 접속되도록 접합되어 있다.
제1 수지 기판(400)의 아래쪽의 패드부(402)에는 땜납 범프(땜납 볼)(B1)가 설치되어 있고, 미도시된 메인보드와 접합된다.
제1 반도체 칩(2)의 아래쪽(도 30 중의 아래쪽)에 형성되어 있는 미도시된 회로와 제1 수지 기판(400)의 위쪽(도 30의 위쪽)에 형성되어 있는 미도시된 회로가 땜납 범프(B2)를 통해 전기적으로 접속되어 있다. 제1 수지 기판(400)의 위쪽에 형성된 회로는 패드부(401)와 접속되어 있다.
또, 제2 반도체 칩(4)의 하면(下面)(도 30 중의 아래쪽 면)에 형성되어 있는 미도시된 회로와 제2 수지 기판(405)의 위쪽(도 30 중의 위쪽)에 형성되어 있는 미도시된 회로가 땜납 범프(B2)를 통해 전기적으로 접속되어 있다. 제2 수지 기판(405)의 위쪽에 형성된 회로는 패드부(406)와 접속되어 있다.
또, 수지 기판(500)에는 도체부(501)가 형성되어 있으며, 미도시된 이방 도전성 접착 필름을 통해 패드부(401)와 패드부(407)를 전기적으로 접속하고 있다.
이와 같이 하여, 제1 반도체 칩(2)과 제2 반도체 칩(4)이 각각 미도시된 메인보드 등의 기판과 전기적으로 접속되게 된다.
그리고, 제1 수지 기판(400)의 하면(도 30 중의 아래쪽)에 설치된 땜납 볼(B1)에 의해 미도시된 메인보드 등에 접합된다.
땜납 볼(B1)을 통해 메인보드로부터 전송된 신호는 제1 수지 기판(400)의 도체부(403), 제1 수지 기판(400)에 형성되어 있는 미도시된 회로 등을 통해 제1 반도체 칩(2)에 인풋(input)된다. 제1 반도체 칩(2)에서 처리된 상기 신호는 동일한 경로를 거쳐 메인보드에 아웃풋(output)된다.
마찬가지로, 땜납 볼(B1)을 통해 메인보드로부터 전송된 신호는 제1 수지 기판(400)의 도체부(403), 수지 기판(500)의 도체부(501), 제2 수지 기판(405)의 도체부(408) 및 제2 수지 기판(405)에 형성되어 있는 미도시된 회로 등을 통해 제2 반도체 칩(4)에 인풋된다. 제2 반도체 칩(4)에서 처리된 상기 신호는 동일한 경로를 거쳐 메인보드에 아웃풋된다.
이와 같이 상술한 제조 방법으로 얻은 반도체 장치는 제2∼제4 실시 형태와 동일한 효과를 나타낼 수 있다. 즉, 제1 수지 기판(400)과 제2 수지 기판(405) 사이에 수지 스페이서(수지 기판(500))가 배치되어 있으므로 휨 등이 저감되고, 그에 따라 접속 신뢰성이 향상하고 있다.
특히, 제1 수지 기판(400)과, 제2 수지 기판(405), 수지 기판(500)을 동일한 수지 재료로 구성하는 경우 열팽창 계수의 미스매치를 특히 저감할 수 있어 휨을 보다 저감할 수 있다.
또한, 본 발명은 전술한 실시 형태에 한정되는 것이 아니고, 본 발명의 목적을 달성할 수 있는 범위에서의 변형, 개량 등은 본 발명에 포함되는 것이다.
예를 들면, 제3∼제5 실시 형태에서는 제1 수지 기판(3)의 빌드업층(31A,31B)의 절연층(311)의 모든 것을 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이고, 기판 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하라고 했지만, 이에 한정되는 것은 아니다.
예를 들면, 도 31이나 도 32에 나타내는 바와 같이, 각 빌드업층(91A,91B)이 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이고 기판 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하인 절연층(311)과, 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 30 ppm/℃를 초과하고(예를 들면, 60 ppm/℃), 기판 두께 방향의 평균 선팽창 계수가 30 ppm/℃를 초과하는(예를 들면, 60 ppm/℃) 절연층(911)을 갖는 것이어도 된다.
이 경우에는, 코어층(32)을 사이에 두고 대략 대칭 위치에 배치되는 절연층의 선팽창 계수가 동일한 것이 바람직하다. 여기서, 빌드업층의 절연층의 선팽창 계수가 동일하다는 것은 코어층을 사이에 두고 대칭 위치에 배치되는 절연층 사이의 선팽창 계수의 차이가 영(0), 혹은 5 ppm/℃ 이하인 것을 말한다.
이와 같이, 코어층(32)을 사이에 두고 대칭 위치에 배치되는 절연층의 선팽창 계수를 동일한 것으로 함으로써, 코어층(32)을 사이에 둔 절연층의 휨이 대칭으로 발생한다. 이것에 의해 기판의 휘어짐의 발생을 억제할 수 있다.
제2 수지 기판에 있어서도 도 31, 도 32와 동일한 층 구성이어도 된다. 또, 수지 스페이서에 있어서도 도 31, 도 32와 동일한 층 구성이어도 된다.
또한, 상기 제1∼제5 실시 형태에서는 제1 수지 기판, 제2 수지 기판은 각각 코어층을 갖는 기판이라고 했지만 이에 한정되지 않으며, 빌드업층만으로 이루어진 기판이어도 된다. 이와 같은 기판을 사용함으로써 반도체 장치의 박형화를 도모할 수 있다.
또, 제3 실시 형태에서는 코어층(32)의 절연층(321)의 기판면 안쪽 방향의 평균 선팽창 계수는 12 ppm/℃ 이하이고, 기판 두께 방향의 평균 선팽창 계수는 20 ppm/℃ 이하인 것이 바람직하다고 했지만, 이에 한정되는 것은 아니다.
또, 제3∼제5 실시 형태에서는 절연층(311,611)은 섬유에 의한 보강이 이루어지지 않은 것이라고 했지만 이에 한정되지 않으며, 절연층(311,611)을 유리섬유 등을 포함하는 것이어도 된다. 이와 같이 함으로써 절연층(311,611)의 기판 두께 방향의 평균 선팽창 계수를 한층 더 저감시킬 수 있다.
또한, 제3∼제6 실시 형태에서는 제1 수지 기판과 제1 반도체 칩, 제2 수지 기판과 제2 반도체 칩이 땜납 범프에 의해 접속된다고 했지만 이에 한정되지 않으며, 본딩 와이어에 의해 접속해도 된다.
나아가서는, 상기 각 실시 형태에서는 기판 및 반도체 칩을 한 쌍씩 갖는 것, 즉 2개의 반도체 패키지가 적층된 반도체 장치를 예시하였지만 이에 한정되지 않으며, 2 이상의 반도체 패키지를 적층시켜도 된다.
제1∼제5 실시 형태에서는 수지 스페이서는 제1 수지 기판, 제2 수지 기판과 동종의 층 구성, 기판 재료로 구성되어 있다고 했지만 이에 한정되지 않으며, 예를 들면, 제1 수지 기판, 제2 수지 기판보다 층수가 많은 기판으로 수지 스페이서를 구성해도 된다.
또, 예를 들면, 도 33에 나타내는 바와 같이, 빌드업층을 갖지 않고 절연층(621)과, 이 절연층(621)의 표리면에 설치된 한 쌍의 도체 배선층(623)을 구비하는 코어층(62F)을 포함하는 수지 스페이서(6F)를 사용해도 된다. 도체 배선층(623)은 도체 배선층(312)과 동일한 재질로 구성되고, 도체 배선층(312)의 평면 형상과 동일한 형상이다.
나아가서는, 제1 수지 기판, 제2 수지 기판과 다른 기판 재료로 구성되어 있는 수지 스페이서를 사용해도 된다.
또, 제3∼제5 실시 형태에서는 접착 테이프는 플럭스 활성을 갖는 경화제를 포함하는 것으로 했지만, 경화제로서 작용하지 않는 플럭스 활성을 갖는 화합물을 포함하는 것이어도 된다.
상술한 목적 및 그 외의 목적, 특징 및 이점은, 이하에 기술하는 바람직한 실시의 형태 및 그에 부수하는 이하의 도면에 의해 더욱 명확하게 된다.
도 1은 제1 실시 형태에서의 반도체 장치의 구성을 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 제2 실시 형태에서의 반도체 장치의 구성을 나타내는 사시도이다.
도 4는 도 3의 B-B' 단면도이다.
도 5는 제2 실시 형태에서의 반도체 장치의 구성을 설명하는 단면도이다.
도 6은 제1 실시 형태에서의 반도체 장치의 수지 기재의 평면 형상을 나타내는 평면도이다.
도 7은 제1 실시 형태에서의 반도체 장치의 수지 기재의 평면 형상을 나타내는 평면도이다.
도 8은 제1 실시 형태에서의 반도체 장치의 수지 기재의 평면 형상을 나타내는 평면도이다.
도 9는 제1 실시 형태에서의 반도체 장치의 수지 기재의 평면 형상을 나타내는 평면도이다.
도 10은 제1 실시 형태에서의 반도체 장치의 수지 기재의 평면 형상을 나타내는 평면도이다.
도 11은 제1 실시 형태에서의 반도체 장치의 수지 기재의 평면 형상을 나타내는 평면도이다.
도 12는 제3 실시 형태에 따른 반도체 장치를 나타내는 사시도이다.
도 13은 도 12)의 Ⅱ-Ⅱ 방향의 단면도이다.
도 14는 제1 수지 기판의 단면도이다.
도 15는 도체 배선층을 나타내는 평면도이다.
도 16은 도체 배선층을 나타내는 평면도이다.
도 17은 반도체 장치의 주요부를 나타내는 단면도이다.
도 18은 본 발명의 제4 실시 형태에 따른 반도체 장치의 단면도이다.
도 19는 제5 실시 형태에 따른 반도체 장치의 단면도이다.
도 20은 제5 실시 형태에 따른 반도체 장치의 제조 공정을 나타내는 도면이다.
도 21은 제5 실시 형태의 변형예에 따른 반도체 장치의 제조 공정을 나타내는 도면이다.
도 22는 제6 실시 형태에서의 제1 수지 기판의 일례를 나타내는 단면도이다.
도 23은 제6 실시 형태에서의 제2 수지 기판의 일례를 나타내는 단면도이다.
도 24는 제6 실시 형태에서의 수지 스페이서의 일례를 나타내는 상면도 및 단면도이다.
도 25는 제6 실시 형태에서의 접착 필름을 모식적으로 나타내는 단면도이다.
도 26은 제6 실시 형태에서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 27은 제6 실시 형태에서의 반도체 장치의 제조 공정을 나타내는 상면도이다.
도 28은 제6 실시 형태에서의 반도체 장치의 제조 공정을 나타내는 상면도이다.
도 29는 접착 필름중에 분산하고 있는 금속입자가 응집하여 도체부를 형성하고 있는 상태를 나타내는 도이다.
도 30은 제6 실시 형태에서의 반도체 장치의 일례를 나타내는 단면도이다.
도 31은 본 발명의 변형예에 따른 제1 수지 기판의 단면도이다.
도 32는 본 발명의 변형예에 따른 제1 수지 기판의 단면도이다.
도 33은 본 발명의 변형예에 따른 반도체 장치의 단면도이다.
도 34는 실시예에서의 반도체 장치의 수지 기판 및 수지 기재의 평면 형상을 나타내는 도이다.
(실시예 1∼실시예 3, 비교예 1)
이하의 실시예 및 비교예에서는, 제1 실시 형태에 있어서의 수지 기판과 칩을 와이어로 접속한 구성의 반도체 장치의 제작 및 평가를 실시하였다.
(적층체의 제작)
이하의 실시예에서는, 도 2에 나타낸 바와 같이, 제1 수지 기판(101) 및 제2 수지 기판(111)의 표면에 각각 제1 반도체 칩(125) 및 제2 반도체 칩(131)을 탑재하고, 아래부터 제1 수지 기판(101), 접착층(119), 수지 기재(109), 접착층(121) 및 제2 수지 기판(111)의 순서로 적층된 적층체를 제작하였다. 또한, 도 2에 있어서는 제1 수지 기판(101)의 이면에 범프 전극(123)을 설치하는 예를 나타냈지만, 이하에 있어서는 범프 전극(123)은 설치하지 않고 기판 사이의 접속 저항을 검출하 기 위한 단자를 설치하였다.
각 실시예 및 비교예에서 이용한 제1 및 제2 수지 기판 및 수지 기재(109)의 재료를 표 1에 나타낸다. 또, 도 34(a)∼도 34(c)는 각 실시예에서 이용한 수지 기재(109) 및 각 실시예 및 비교예에서 이용한 제1 수지 기판(101) 및 제2 수지 기판(111)의 평면 형상을 나타내는 도면이다.
또, 이하의 실시예 및 비교예에 있어서는 제1 및 제2 수지 기판은 모두 이하의 구성으로 하였다.
평면 형상(제1 수지 기판: 도 34(a), 제2 수지 기판: 도 34(c)): 34 ㎜×34 ㎜의 정사각형,
판 두께: 0.2 ㎜,
구리박(도체 배선층): 12 ㎛ 두께,
땜납 레지스트 두께(회로 상면으로부터의 두께): 12 ㎛,
적층 방향의 도통을 위한 전극 패드: Ni/Au 도금,
회로 폭(도체 배선층의 개구부의 직경)/회로 간격(도체 배선층의 인접하는 개구부 사이의 간격)=300 ㎛/300 ㎛,
회로 형상(도체 배선층의 개구부의 형상): 원형.
또, 이하의 실시예에 있어서는 수지 기재(109)(스페이서)는 모두 이하의 구성으로 하였다.
평면 형상(도 34(b)): 34 ㎜×34 ㎜의 정사각형 기판의 중앙 부분의 20 ㎜×20 ㎜의 정사각형 영역을 도려낸 것,
판 두께: 0.4 ㎜,
구리박: 12 ㎛ 두께,
땜납 레지스트 두께(회로 상면으로부터의 두께): 12 ㎛,
적층 방향의 도통을 위한 전극 패드: Ni/Au 도금,
회로 폭(도체 배선층의 개구부의 직경)/회로 간격(도체 배선층의 인접하는 개구부 사이의 간격)=300 ㎛/300 ㎛,
회로 형상(도체 배선층의 개구부의 형상): 원형.
(실시예 1)
본 실시예에 있어서는, 제1 수지 기판(101) 및 제2 수지 기판(111)은 모두 코어를 ELC4785GS(스미토모 베이클라이트 주식회사 제, 시아네이트 수지 함침 기판)로 하고, 빌드업을 APL3601(스미토모 베이클라이트 주식회사 제, 시아네이트 수지 함침 기판)로 하였다.
또, 기판 사이에 배치한 수지 스페이서에 대해서도, 코어를 ELC4785GS(스미토모 베이클라이트 주식회사 제, 시아네이트 수지 함침 기판)로 하고, 빌드업을 APL3601(스미토모 베이클라이트 주식회사 제, 시아네이트 수지 함침 기판)로 하였다.
제1 수지 기판(101)과 수지 기재(109) 사이 및 수지 기재(109)와 제2 수지 기판(111) 사이에 접착 테이프를 끼우고, 또한 200 ㎛ 두께의 실리콘 고무를 압력이 균일하게 가해지도록 제2 수지 기판(111)의 상면에 배치하고, 180℃, 2 MPa, 100초의 압착에 의해 접합하였다. 접착 테이프로는 열경화성의 절연성 접착제에 플럭스 활성을 갖는 경화제 및 땜납 분말(Sn42/Bi58, 평균 입경=35 ㎛)을 분산시킨 두께 45 ㎛, 폭 2.0 ㎜의 테이프를 이용하였다. 또, 접착 테이프는 제1 수지 기판(101) 및 제2 수지 기판(111)의 외주를 따라 접착하였다.
(실시예 2)
실시예 1에 있어서, 수지 스페이서(109)의 재료를 ELC-4765(스미토모 베이클라이트 주식회사 제, FR-4 기판)로 한 것 이외에는 실시예 1의 방법을 이용하여 적층체를 제작하였다.
(실시예 3)
실시예 1에 있어서, 제1 및 제2 수지 기판 및 수지 스페이서(109)의 코어 및 빌드업의 재료로서, 모두 BT(미츠비시 가스 화학 주식회사 제, 비스말레이미드·트리아진 수지 함침 기판)를 이용한 것 이외에는 실시예 1의 방법을 이용하여 적층체를 제작하였다.
(비교예 1)
실시예 3에 있어서, 스페이서를 대신해 범프 전극을 이용한 점 이외에는 실시예 3의 방법을 이용하여 적층체를 제작하였다. 범프 전극의 재료는 Sn95/Ag3.0/ Cu0.5로 하였다. 제1 수지 기판상에 제1 수지 기판의 외주를 따라 범프 전극을 배 치하고, 제2 수지 기판과 접합하였다.
(칩 크랙의 평가)
각 실시예 및 비교예에서 얻어진 반도체 장치의 제1 반도체 칩의 칩 크랙의 유무를 SAT(Scan Acoustic Tomograph: 초음파 탐상기)에 의해 관찰하고, 칩 크랙이 없는 것을 「○」, 칩 크랙이 있는 것을 「×」라고 하였다. 평가 결과를 표 1에 나타낸다.
(도통 불량의 평가)
각 실시예 및 비교예에서 얻어진 반도체 장치에 대해, -55℃에서 1시간, 125℃에서 1시간의 온도 사이클 시험을 1,000 사이클 수행하였다. 온도 사이클 시험 전후에서의 제1 수지 기판(101)의 이면에 설치된 인접 단자 사이의 접속 저항값을 4 단자법에 의해 10점 측정하였다. 시험 후의 접속 저항값이 시험전의 접속 저항값의 5배 이상으로 되어 있는 개소를 도통 불량으로 카운트하였다. 평가 결과를 표 1에 나타낸다.
기판 구성 실시예 1 실시예 2 실시예 3 비교예 1
제1 수지 기판 코어 ELC4785GS ELC4785GS BT BT
빌드업 APL3601 APL3601 BT BT
제2 수지 기판 코어 ELC4785GS ELC4785GS BT BT
빌드업 APL3601 APL3601 BT BT
스페이서
(수지 기재)		 코어 ELC4785GS ECL-47654 BT 스페이서 없음,
범프 전극 접속
빌드업 APL3601 BT
칩 크랙 ○ ○ ○ ×
도통 불량 0/10 1/10 1/10 10/10
ELC4785GS, APL3601: 스미토모 베이클라이트 (주) 제, 시아네이트 수지 함침 기판
ELC4765: 스미토모 베이클라이트 (주) 제, FR-4 기판
BT: 미츠비시 가스 화학 (주) 제, 비스말레이미드·트리아진 수지 함침 기판
(실시예 4∼실시예 6, 비교예 2)
여기서는, 제1 수지 기판, 수지 스페이서, 제2 수지 기판의 각층의 평균 선팽창 계수와 도통 불량, 칩 크랙과의 관계, 접착 테이프의 종류에 의한 영향에 대해 검토하였다.
(실시예 4)
(적층체의 제작)
실시예 1과 대략 동일한 구조의 반도체 장치를 제작하였다. 또한, 제1 수지 기판의 이면에는 실시예 1과 동일하게 기판 사이의 접속 저항을 검출하기 위한 단자를 설치하였다. 또, 본 실시예에서는 제1 접착 부재, 제2 접착 부재를 구성하는 접착 테이프로서, 고분자 핵재에 Ni/Au 도금을 실시한 도전성 입자(AUL-704, 세키스이 화학 주식회사 제)를 분산시킨 2 ㎜ 폭의 접착 테이프를 이용하였다.
제1 수지 기판, 제2 수지 기판은 동일한 층 구성, 기판 재료로 구성되어 있다. 구체적으로는, 제1 수지 기판, 제2 수지 기판은 3층의 절연층과 4층의 도체 배선층이 교대로 배치된 빌드업층과 코어층을 구비한다.
또, 수지 스페이서는 도 33에 나타내는 구조이며, 빌드업층을 갖고 있지 않고, 절연층 및 한 쌍의 도체 배선층을 포함하는 코어층만으로 이루어진 것이다.
표 2에 제1 수지 기판, 제2 수지 기판에 사용된 빌드업층의 절연층, 코어층의 절연층의 수지 조성을 나타낸다.
또한, 수지 스페이서의 코어층의 절연층은 제1 수지 기판, 제2 수지 기판에 사용된 코어층의 절연층의 수지 조성과 동일하다. 또, 수지 스페이서의 코어층의 절연층의 25℃∼유리전이점에서의 평균 선팽창 계수는 제1 수지 기판, 제2 수지 기판에 사용된 코어층의 절연층과 동일하다.
또한, 제1 수지 기판, 제2 수지 기판의 코어층의 절연층, 수지 스페이서의 코어층의 절연층은 유리 직포를 포함하는 것이고, 제1 수지 기판, 제2 수지 기판의 빌드업층의 절연층은 유리 직포를 포함하지 않는다.
수지 상품명 등 중량부
코어층의 절연층 빌드업층의 절연층
시아네이트 수지 노볼락형 시아네이트 수지: 론자사 제「프리마셋 PT-30」, 중량 평균 분자량 700 19.7 25
에폭시 수지 비페닐디메틸렌형 에폭시 수지: 일본 화약사 제「NC-3000」, 에폭시 당량 275, 중량 평균 분자량 2,000 11 24.7
페녹시 수지 비페닐에폭시 수지와 비스페놀 S 에폭시 수지의 공중합체이며, 말단부는 에폭시기를 갖고 있음: 재팬 에폭시 레진사 제「YX-8100H30」, 중량 평균 분자량 30,000 10
경화제 비페닐디메틸렌 페놀 수지: 메이와 화성사 제「MEH-7851-3H」, 수산기 당량 230 9
경화 촉매 이미다졸 화합물: 시코쿠 화성공업 제, 「1B2PZ」, 1-벤질-2-페닐 이미다졸 0.1
무기 충전재 구상 용융 실리카: 아드마텍스사 제「SO-25H」, 평균 입경 0.5 ㎛ 60 40
커플링제 에폭시 실란 커플링제: GE 토시바 실리콘사 제「A-187」 0.3 0.2
본 실시예에서 이용한 수지 스페이서 및 본 실시예에서 이용한 제1 수지 기판 및 제2 수지 기판의 평면 형상, 판 두께, 도체 배선층 두께, 땜납 레지스트 두께, 전극 패드, 회로 폭, 회로 형상은 실시예 1과 동일하다.
제1 수지 기판과 수지 스페이서 사이 및 수지 스페이서와 제2 수지 기판 사이에 접착 테이프를 끼우고, 또한 200 ㎛ 두께의 실리콘 고무를 압력이 균일하게 가해지도록 제2 수지 기판의 상면에 배치하고, 220℃, 2 MPa, 100초의 열압착에 의해 접합하였다. 또, 접착 테이프는 제1 수지 기판 및 제2 수지 기판의 외주를 따라 접착하였다.
(실시예 5)
제1 수지 기판, 제2 수지 기판의 빌드업층의 절연층, 코어층의 절연층의 수지 조성을 이하와 같이 하였다(표 3). 그 외의 조건은 실시예 4와 동일하다.
또한, 여기서는 빌드업층의 절연층도 유리 직포를 포함하고 있다.
수지 중량부
브롬화 비스페놀 A형 에폭시 수지
에폭시 등량 475, 브롬화율 21%		 90
크레졸 노볼락형 에폭시 수지
에폭시 등량 210		 10
디시안 디아미드 2.5
이미다졸 0.1
(실시예 6)
접착 부재를 구성하는 접착 테이프로서, 제3 실시 형태와 동일하게 수지, 땜납 분말 및 플럭스 활성을 갖는 경화제를 포함하는 것을 사용하였다. 그 외의 조건은 실시예 4와 동일하다.
표 4에 접착 테이프의 조성을 나타낸다(단위는 중량부).
배합 기능 성분 구조 등 실시예 3
성막성 부여
저탄성률화
경화성분①		 아크릴 고무 (아크릴산부틸)-(아크릴산에틸)-(아크릴로니트릴)=30㏖%/30㏖%/40㏖%
분자량=85만		 25.9
에폭시 수지 구조명은 *1에 기재 24.5
경화성분② 에폭시 수지 크레졸 노볼락형 에폭시 수지,
연화점 80℃		 16.3
경화성분③ 에폭시 수지 액상 비스 F형 에폭시,
에폭시 등량=170		 7.5
경화제 페놀 노발락 연화점=100℃, OH 등량=104 20.2
밀착성 부여① 실란 커플링제 3-글리시독시프로필 트리메톡시 실란 0.1
밀착성 부여② 실란 커플링제 N-페닐-3-아미노프로필 트리메톡시 실란 0.35
경화 촉매
크랙 활성을
갖는 경화제		 이미다졸 2-페닐-4,5-디히드록시 이미다졸 0.15
세바신산 HOOC-(CH2)8-COOH 5.0
수지 합계 100
도전성 입자 땜납 분말 Sn/B-=42/58,
융점=138℃,
평균 입경= 35㎛		 60
*1: 2-[4-(2,3,에폭시프로폭시)페닐]-2-[4-[1,1-비스[4-(2,3-에폭시프로폭시)페닐]에틸]페닐]프로판과 1,3-비스[4-[1-[4-(2,3-에폭시프로폭시)페닐]-1-[4-[1-[4- (2,3-에폭시프로폭시)페닐]-1-메틸]에틸]페닐]페녹시]-2-프로판올의 혼합물
(비교예 2)
제1 수지 기판 및 제2 수지 기판의 코어층으로서 BT 기판(미츠비시 가스 화학사 제, CCL-HL832HS TypeHS)을 사용하였다. 또, 제1 수지 기판 및 제2 수지 기판의 빌드업층의 절연층으로서 ABF GX-13(매의 소사제)을 사용하였다. 또, 수지 스페이서 대신에 범프 전극을 사용하였다. 범프 전극의 재료는 Sn/Ag3.0/Cu0.5로 하였다. 제1 수지 기판상에 제1 수지 기판의 외주를 따라 범프 전극을 배치하여 제2 수지 기판과 접합하였다. 비교예 2에서는 범프 전극을 사용하고 있기 때문에 제1 접착 부재, 제2 접착 부재는 사용하고 있지 않다. 그 외는 실시예 4와 동일하다.
(평균 선팽창 계수 및 유리전이점)
각 실시예 4∼실시예 6, 비교예 2의 제1 수지 기판의 코어층의 절연층의 평균 선팽창 계수, 유리전이점, 빌드업층의 절연층의 평균 선팽창 계수, 유리전이점, 제2 수지 기판의 코어층의 절연층의 평균 선팽창 계수, 유리전이점, 빌드업층의 절연층의 평균 선팽창 계수, 유리전이점, 수지 스페이서의 코어층의 절연층의 평균 선팽창 계수, 유리전이점 각각을 계측하였다.
평균 선팽창 계수, 유리전이점의 계측 방법은 상기 실시 형태에서 기술한 방법과 동일하다.
(칩 크랙의 평가)
각 실시예 및 비교예에서 얻어진 반도체 장치의 제1 반도체 칩의 칩 크랙의 유무를 SAT(Scan Acoustic Tomograph: 초음파 탐상기)에 의해 관찰하고, 칩 크랙이 없는 것을 「○」, 칩 크랙이 있는 것을 「×」로 하였다. 평가 결과를 표 5에 나타낸다.
또, 각 실시예 및 비교예에서 얻어진 반도체 장치의 제1 반도체 칩의 칩 크랙의 유무를 반도체 장치 제작 직후 및 -65℃에서 1시간, 150℃에서 1시간의 온도 사이클 시험을 1,000 사이클 후, SAT(Scan Acoustic Tomograph: 초음파 탐상기)에 의해 관찰하고, 칩 크랙이 없는 것을 「○」, 칩 크랙이 있는 것을 「×」로 하였다. 평가 결과를 표 6에 나타낸다.
(도통 불량의 평가)
각 실시예 및 비교예에서 얻어진 반도체 장치에 대해, -55℃에서 1시간, 125℃에서 1시간의 온도 사이클 시험을 1,000 사이클 수행하였다. 온도 사이클 시험 전후에서의 제1 수지 기판의 이면에 설치된 인접 단자 사이의 접속 저항값을 4 단자법에 의해 10점 측정하였다. 시험 후의 접속 저항값이 시험전의 접속 저항값의 5배 이상이 되어 있는 개소를 도통 불량으로 카운트하였다. 평가 결과를 표 5에 나타낸다.
또, 각 실시예 및 비교예에서 얻어진 반도체 장치에 대해, -65℃에서 1시간, 150℃에서 1시간의 온도 사이클 시험을 1,000 사이클 수행하였다. 온도 사이클 시험 전후에서의 제1 수지 기판의 이면에 설치된 인접 단자 사이의 접속 저항값을 4 단자법에 의해 10점 측정하였다. 시험 후의 접속 저항값이 시험전의 접속 저항값의 5배 이상이 되어 있는 개소를 도통 불량으로 카운트하였다. 평가 결과를 표 6에 나타낸다.
평균 선팽창 계수
(기판 두께 방향)		 평균 선팽창 계수
(기판면 안쪽 방향)		 유리
전이점		 칩
크랙		 도통
불량
실시예
4		 제1 기판 빌드업층의
절연층		 30 30 180 ○ 0/10
코어층의
절연층		 16 11 220
제2 기판 빌드업층의
절연층		 30 30 180
코어층의
절연층		 16 11 220
수지
스페이서		 코어층의
절연층		 16 11 220
실시예
5		 제1 기판 빌드업층의
절연층		 65 15 125 ○ 0/10
코어층의
절연층		 65 15 125
제2 기판 빌드업층의
절연층		 65 15 125
코어층의
절연층		 65 15 125
수지
스페이서		 코어층의
절연층		 16 11 220
실시예
6		 제1 기판 빌드업층의
절연층		 30 30 180 ○ 0/10
코어층의
절연층		 16 11 220
제2 기판 빌드업층의
절연층		 30 30 180
코어층의
절연층		 16 11 220
수지
스페이서		 코어층의
절연층		 16 11 220
비교예
2		 제1 기판 빌드업층의
절연층		 47 46 185 × 10/10
코어층의
절연층		 45 14 156
제2 기판 빌드업층의
절연층		 47 46 185
코어층의
절연층		 45 14 156
칩 크랙 도통 불량
반도체 장치 제작 직후 온도 사이클 1,000 사이클 후
실시예 4 ○ ○ 0/10
실시예 5 ○ × 0/10
실시예 6 ○ ○ 0/10
비교예 2 × × 10/10
실시예 4∼6에서는 -55℃에서 1시간, 125℃에서 1시간의 온도 사이클 시험에서는 도통 불량은 발생하지 않았다. 또, 칩 크랙도 발생하지 않았다. 이것에 대해, 비교예 2에서는 칩 크랙이 발생하는 동시에 도통 불량이 발생하였다.
또한, 실시예 4, 6에서는 -65℃에서 1시간, 150℃에서 1시간의 온도 사이클 시험에서는 칩 크랙이 발생하지 않았다. 이것에 대해, 실시예 5, 비교예 2에서는 -65℃에서 1시간, 150℃에서 1시간의 온도 사이클 시험 후 칩 크랙이 발생하였다. 또, 비교예 2에서는 -65℃에서 1시간, 150℃에서 1시간의 온도 사이클 시험 후 도통 불량이 발생하였다.
이것에 의해 절연층의 평균 선팽창 계수가 30 ppm/℃ 이하인 것이 바람직함을 알 수 있다.
(실시예 7, 실시예 8)
여기서는, 제6 실시 형태와 동일한 반도체 장치를 제작하였다.
(접착 테이프의 제작)
페녹시 수지(YL6954, 재팬 에폭시 레진사 제) 20 중량부, 액상 비스페놀 A형 에폭시 수지(에피클론 840S, 다이니폰 잉크 화학사 제) 40 중량부, 페놀 노볼락 수지(PR-53467, 스미토모 베이클라이트사 제) 20중량부, 플럭스 활성을 갖는 경화제로서 페놀 프탈린(도쿄 화성 공업사 제) 20 중량부를 메틸에틸 케톤에 용해하여 얻어진 바니시를 폴리에스테르 시트에 도포하고, 상기 용매가 휘발하는 온도로 건조시켜 두께 25 ㎛의 접착 테이프를 얻었다.
이 접착 테이프의 산화구리(Cu0) 환원율(%)은 65%이다.
(평가 기판)
이하의 실시예 및 비교예에 있어서는, 제1 수지 기판, 제2 수지 기판, 수지 스페이서의 평면 형상, 판 두께, 도체 배선층 두께, 땜납 레지스트 두께, 전극 패드, 회로 폭, 회로 형상은 실시예 1과 동일하다.
제2 수지 기판에 설치한 제2 범프는 이하와 같다.
제2 범프: Sn/3.5Ag,
제2 범프 높이: 45 ㎛
또, 수지 스페이서에 설치한 제1 범프는 이하와 같다.
제1 범프: Sn/3.5Ag,
제1 범프 높이: 45 ㎛
또한, 제2 수지 기판 및 수지 스페이서에 대해서는 다음과 같이 하여 Sn/3.5Ag의 제1 범프, 제2 범프를 형성하였다.
수지 기판상에 형성된 전극 패드에 대응하는 위치에 개구 구멍을 갖는 메탈 마스크를 이용하여, Sn-3.5Ag 땜납 페이스트(타무라 화연, LF-101)를 접속 패드상에 인쇄하였다. 메탈 마스크를 판에서 떼어낸 후 리플로우를 통과시켜, 땜납 범프를 형성하였다.
(실시예 7)
본 실시예에 있어서는, 제1 수지 기판 및 제2 수지 기판은 모두 코어를 ELC4785GS(스미토모 베이클라이트 주식회사 제, 시아네이트 수지 함침 기판)로 하고, 빌드업을 APL3601(스미토모 베이클라이트 주식회사 제, 시아네이트 수지 함침 기판)로 하였다.
또, 기판 사이에 배치한 수지 스페이서에 대해서도, 코어를 ELC4785GS(스미토모 베이클라이트 주식회사 제, 시아네이트 수지 함침 기판)로 하고, 빌드업을 APL3601(스미토모 베이클라이트 주식회사 제, 시아네이트 수지 함침 기판)로 하였다.
이면에는 땜납 범프를 형성한 제2 수지 기판과 수지 스페이서를 이용하여, 제1 수지 기판과 수지 스페이서 사이 및 수지 스페이서와 제2 수지 기판 사이에 플럭스 활성을 갖는 접착 테이프를 끼우고, 또한 200 ㎛ 두께의 실리콘 고무를 압력이 균일하게 가해지도록 제2 수지 기판의 상면에 배치하고, 260℃, 0.5 MPa, 10초의 열압착에 의해 접합하였다. 또, 플럭스 활성을 갖는 접착 테이프는 제1 수지 기판 및 제2 수지 기판의 외주를 따라 접착하였다.
(실시예 8)
실시예 8에 있어서, 수지 스페이서의 재료를 ELC-4765(스미토모 베이클라이트 주식회사 제, FR-4 기판)로 한 것 이외에는 실시예 7의 방법을 이용하여 적층체를 제작하였다.
(칩 크랙의 평가)
각 실시예 및 비교예에서 얻어진 반도체 장치의 제1 반도체 칩의 칩 크랙의 유무를 SAT(Scan Acoustic Tomograph: 초음파 탐상기)에 의해 관찰하고, 칩 크랙이 없는 것을 「○」, 칩 크랙이 있는 것을 「×」로 하였다. 평가 결과를 표 7에 나타낸다.
(도통 불량의 평가)
각 실시예 및 비교예에서 얻어진 반도체 장치에 대해, -55℃에서 1시간, 125℃에서 1시간의 온도 사이클 시험을 1,000 사이클 수행하였다. 온도 사이클 시험 전후에서의 제1 수지 기판의 이면에 설치된 인접 단자 사이의 접속 저항값을 4 단자법에 의해 10점 측정하였다. 시험 후의 접속 저항값이 시험전의 접속 저항값의 5배 이상이 되어 있는 개소를 도통 불량으로 카운트하였다. 평가 결과를 표 7에 나타낸다.
기판 구성 실시예 7 실시예 8
제1 수지 기판 코어층 ELC4785GS ELC4785GS
빌드업층 APL3601 APL3601
제2 수지 기판 코어층 ELC4785GS ELC4785GS
빌드업층 APL3601 APL3601
땜납 범프 이면 이면
수지 스페이서 코어층 ELC4785GS ELC-4765
빌드업층 APL3601
땜납 범프 이면 이면
칩 크랙 ○ ○
도통 불량 0/10 0/10
(실시예 9)
여기서는 반도체 장치의 제조 방법의 검토를 수행하였다.
1. 제1 수지 기판, 제2 수지 기판 및 수지 스페이서의 제조
제1 수지 기판, 제2 수지 기판 및 수지 스페이서는 3층의 절연층과 3층의 도체 배선층이 교대로 배치된 빌드업층과 코어층을 구비하고 있는 것을 이용하였다.
표 8에, 제1 수지 기판, 제2 수지 기판 및 수지 스페이서에 사용된 절연층 및 코어층의 수지 조성을 나타낸다.
수지 상품명 등 중량부
코어층 빌드업층
시아네이트 수지 노볼락형 시아네이트 수지: 론자사 제「프리마셋 PT-30」, 중량 평균 분자량 700 19.7 25.0
에폭시 수지 비페닐디메틸렌형 에폭시 수지: 일본 화약사 제「NC-3000」, 에폭시 당량 275, 중량 평균 분자량 2,000 11.0 24.7
페녹시 수지 비페닐에폭시 수지와 비스페놀 S 에폭시 수지의 공중합체이고, 말단부는 에폭시기를 갖고 있음: 재팬 에폭시 레진사 제「YX-8100H30」, 중량 평균 분자량 30,000 10.0
경화제 비페닐디메틸렌형 페놀 수지: 메이와 화성사 제「MEH-7851-3H」, 수산기 당량 230 9.0
경화 촉매 이미다졸 화합물: 시코쿠 화성공업 제, 「1B2PZ」, 1-벤질-2-페닐 이미다졸 0.1
무기 충전재 구상 용융 실리카: 아드마텍스사 제「SO-25H」, 평균 입경 0.5 ㎛ 60 40
커플링제 에폭시 실란 커플링제: GE 토시바 실리콘사 제「A-187」 0.3 0.2
2. 접착 필름(접착 테이프)의 제조
열경화성 수지로서 크레졸 노볼락형 에폭시 수지(일본 화약사 제, EOCN-1020, 연화점 80℃) 20 중량부와 에폭시 수지(일본 화약사 제, NC-6000) 30 중량부, 열가소성 수지로서 아크릴 고무(나가세 켐텍스사 제, SG-PZ, 아크릴산 부틸/아크릴산 에틸/아크릴로니트릴=30 ㏖%/30 ㏖%/40 ㏖%, 분자량 850,000) 20 중량부, 경화제로서 액상 페놀 화합물(메이와 화성사 제, MEH-8000H) 16 중량부와 고형 페놀 수지(스미토모 베이클라이트사 제, PR-HF-3) 8 중량부, 플럭스 활성을 갖는 경화제로서 세바신산(도쿄 화성 공업사 제) 5 중량부, 경화촉진제로서 이미다졸 화합물(시코쿠 화성사 제, 2PHZ-PW) 0.15 중량부, 커플링제로서 γ-글리시독시프로필 트리메톡시 실란(신에츠 화학사 제, KBM403E) 0.5중량부, 도전성 성분으로서 땜납 분말(미츠이 금속 광업사 제, Sn42/Bi58) 60 중량부를 톨루엔 50 중량부, 메틸에틸 케톤 80 중량부 중에 균일하게 분산시켰다. 또, 얻어진 수지 바니시를 이형(離型) 처리를 가한 폴리에틸렌 테레프탈레이트 상에 건조 후의 두께가 20 ㎛가 되도록 도포하여 건조하였다. 건조는, 도포면을 창고내 온도 60℃, 풍속 15 m/분의 건조기 중에 10분간 노출하여 수행하였다. 건조물을 폭 20 ㎜로 절단하여 접착 필름을 얻었다.
3. 반도체 장치의 제조
제1 수지 기판, 수지 스페이서 및 제2 수지 기판의 단부에 핀을 삽입 가능한 관통공을 각각 형성하였다. 그리고, 이 관통공에 핀을 삽입하여 위치 맞춤(핀 라미네이트 방식)을 수행하고, 제1 수지 기판과 수지 스페이서 사이 및 수지 스페이서와 제2 수지 기판 사이에 상술한 접착 필름을 끼우고, 또한 200 ㎛ 두께의 실리콘 고무를 압력이 균일하게 가해지도록 제2 기판의 상면에 배치하여, 220℃, 2 MPa, 100초의 열압착에 의해 접합하였다. 또, 접착 필름은 제1 수지 기판 및 제2 수지 기판의 외주를 따라 접착하였다.
이것에 의해 제1 수지 기판과 제2 수지 기판 사이에 수지 스페이서가 설치된 반도체 장치를 얻었다.
(실시예 10)
반도체 장치의 제조에 있어서 가열 압착 조건을 하기와 같이 한 것 이외에는 실시예 1과 동일하게 하였다.
220℃, 0.5 MPa, 100초에서 열압착하였다.
(실시예 11)
접착 필름으로서 이하에 기재된 이방 도전성 필름을 이용한 것 이외에는 실시예 1과 동일하게 하였다.
비스페놀 A형 페녹시 수지(인컴사 제 PKHC, 중량 평균 분자량 Mw=50,000, 아세트산 에틸 20 중량% 용액)를 100중량부, 폴리비닐 부티랄 수지(세키스이 화학공업사 제 BX, 중합도 1700, 부티랄화도 65 ㏖%, 아세트산 에틸 20 중량% 용액)를 50중량부, 비스페놀 A형 에폭시 수지(재팬 에폭시 레진사 제 에피코트 828, 에폭시 당량 180 g/eq)를 20 중량부, 비스페놀 F형 에폭시 수지(재팬 에폭시 레진사 제 에피코트 806, 에폭시 당량 175 g/eq)를 30 중량부, 마이크로캡슐화 2-메틸 이미다졸 유도체 에폭시 화합물(평균 입경 3 ㎛, 캡슐 막재(膜材) 두께 0.2 ㎛)을 20 중량부 및 Ni/Au 도금 아크릴 입자(세키스이 화학사 제 미크로펄 AUL-705, 평균 입경 5 ㎛)를 3 중량부를 혼합하고 균일하게 분산시켰다.
그리고, 200 ㎖의 용기중에 마이크로캡슐화 2-메틸 이미다졸 유도체 에폭시 화합물 및 배합에 사용한 에폭시 수지 성분을 배합비로 혼합한 혼합물 100 중량부를 넣고 예비 가열을 수행하였다. 예비 가열의 조건은 표 중에 기재하였다. 이것을 이형 처리를 가한 폴리에틸렌 테레프탈레이트상에 건조 후의 두께가 15 ㎛가 되도록 도포하고 건조하였다. 건조물을 폭 1.5 ㎜로 절단하여 이방도전성 접착제 필름을 얻었다.
(실시예 12)
제1 수지 기판, 수지 스페이서, 제2 수지 기판의 적층을 핀 라미네이트 방식으로 바꾸고, 이하의 방법을 이용한 것 이외에는 실시예 1과 동일하게 하였다.
카메라에 의한 화상 인식에 의해 제1 수지 기판과 수지 스페이서와 제2 수지 기판의 위치 맞춤을 수행하였다.
(비교예 3)
상술한 제1 수지 기판과 제2 수지 기판을 수지 스페이서로 바꾸어 하기에 기재된 범프 전극에서 접속한 것 이외에는 실시예 1과 동일하게 하였다.
범프 전극의 재료는 Sn/Ag3.0/Cu0.5로 하였다. 제1 수지 기판에 제1 수지 기판의 외주를 따라 범프 전극을 배치하고, 제2 수지 기판과 접합하였다. 비교예 3에서는 범프 전극을 사용하고 있기 때문에 접착 테이프는 사용하지 않았다.
각 실시예 및 비교예에서 얻어진 반도체 장치에 대해 이하의 평가를 수행하였다. 평가 내용을 항목과 함께 나타낸다. 얻어진 결과를 표 9에 나타낸다.
1. 접속 신뢰성
얻어진 반도체 장치에 대해, -55℃에서 1시간, 125℃에서 1시간의 온도 사이클 시험을 1,000 사이클 수행하였다. 온도 사이클 시험 전후에서의 제1 기판의 이면에 설치된 인접 단자 사이의 접속 저항값을 4 단자법에 의해 10점 측정하였다. 시험 후의 접속 저항값이 시험전의 접속 저항값의 5배 이상이 되어 있는 개소를 도통 불량으로 카운트하였다.
2.칩 크랙의 평가
얻어진 반도체 장치의 제1 반도체 소자에 대해 칩 크랙의 유무를 SAT(Scan Acoustic Tomograph: 초음파 탐상기)에 의해 관찰하고, 칩 크랙이 없는 것을 「○」, 칩 크랙이 있는 것을 「×」로 하였다.
3. 생산성
실시예 9에서 반도체 장치를 제조하는 기준(100)으로서 생산성 비교를 수행하였다.
실시예 9 실시예 10 실시예 11 실시예 12 비교예 3
접속 신뢰성 0/10 0/10 0/10 0/10 10/10
칩 크랙 ○ ○ ○ ○ ×
생산성 100 100 100 80 100
표 9로부터 명확한 바와 같이, 실시예 9∼12의 반도체 장치는 접속 신뢰성이 뛰어났다.
또, 실시예 9∼12의 반도체 장치는 칩 크랙도 없었다.
또한, 실시예 9∼12의 반도체 장치에서는 생산할 때의 생산성도 우수하였다.

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  9. 제1 반도체 칩이 탑재된 제1 수지 기판과,
    제2 반도체 칩이 탑재된 제2 수지 기판과,
    상기 제1 수지 기판의 표면 및 상기 제2 수지 기판의 이면에 접촉하여 상기 제1 수지 기판 및 상기 제2 수지 기판을 전기적으로 접합하는 수지 스페이서를 구비하고,
    상기 수지 스페이서가 상기 제1 수지 기판의 표면에 있어서 상기 제1 반도체 칩의 외주에 배치됨과 동시에,
    상기 제1 수지 기판의 표면에 있어서 상기 제1 수지 기판과 상기 제2 수지 기판과 상기 수지 스페이서 사이에 설치된 공극부에 상기 제1 반도체 칩이 배치되어 있고,
    상기 제1 수지 기판은 수지를 함유하는 절연층과 도체 배선층이 교대로 적층되어 상기 각 도체 배선층이 상기 절연층의 비어홀에 형성된 도체층에서 접속되어 이루어진 빌드업층을 갖고,
    상기 제2 수지 기판은 수지를 함유하는 절연층과 도체 배선층이 교대로 적층되어 상기 각 도체 배선층이 상기 절연층의 비어홀에 형성된 도체층에서 접속되어 이루어진 빌드업층을 갖고,
    상기 제1 수지 기판 및 상기 제2 수지 기판 가운데 적어도 어느 한쪽의 기판의 상기 빌드업층의 절연층에 있어서, 적어도 한층의 절연층의 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하인 반도체 장치.
  10. 청구항 9에 있어서,
    상기 빌드업층의 적어도 한층의 상기 절연층은 시아네이트 수지를 포함하는 반도체 장치.
  11. 청구항 10에 있어서,
    상기 시아네이트 수지는 노볼락형 시아네이트 수지인 반도체 장치.
  12. 청구항 9 내지 청구항 11 중 어느 한 항에 있어서,
    상기 제1 수지 기판 및 제2 수지 기판 가운데 적어도 어느 한쪽의 기판은 절 연층의 내부에 도체층이 설치된 스루홀이 형성되고, 이 스루홀중의 상기 도체층이 상기 빌드업층의 상기 도체 배선층에 접속되는 코어층을 가지며,
    상기 코어층의 상기 절연층의 25℃∼유리전이온도에 있어서의 기판면 안쪽 방향의 평균 선팽창 계수가 12 ppm/℃ 이하이고, 25℃∼유리전이온도에 있어서의 기판 두께 방향의 평균 선팽창 계수가 20 ppm/℃ 이하인 반도체 장치.
  13. 청구항 12에 있어서,
    상기 코어층의 상기 절연층의 수지는 시아네이트 수지를 포함하는 반도체 장치.
  14. 청구항 13에 있어서,
    상기 시아네이트 수지는 노볼락형 시아네이트 수지인 반도체 장치.
  15. 청구항 12에 있어서,
    상기 코어층을 사이에 두고 한 쌍의 상기 빌드업층이 배치되어 있고,
    상기 코어층을 사이에 두고 대칭 위치에 배치되는 상기 빌드업층의 상기 절연층의 선팽창 계수가 동일한 반도체 장치.
  16. 청구항 9에 있어서,
    상기 수지 스페이서는 스루홀중에 도체층이 설치된 절연층을 포함하는 코어층을 가지며,
    상기 수지 스페이서의 상기 코어층의 상기 절연층의 25℃∼유리전이점에서의 면안쪽 방향의 평균 선팽창 계수가 12 ppm/℃ 이하이고, 25℃∼유리전이온도에 있어서의 두께 방향의 평균 선팽창 계수가 20 ppm/℃ 이하인 반도체 장치.
  17. 청구항 16에 있어서,
    상기 수지 스페이서는 상기 코어층상에 형성되고, 수지를 함유하는 절연층과 도체 배선층이 교대로 적층되며, 상기 각 도체 배선층이 상기 절연층의 비어홀에 형성된 도체층에서 접속되어 이루어진 빌드업층을 갖고,
    상기 수지 스페이서의 상기 빌드업층의 절연층 가운데 적어도 한층의 절연층의 25℃∼유리전이점에서의 면안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이고, 25℃∼유리전이온도에 있어서의 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하인 반도체 장치.
  18. 청구항 17에 있어서,
    상기 수지 스페이서의 상기 코어층의 상기 절연층의 수지 및 상기 수지 스페이서의 상기 빌드업층의 상기 절연층의 수지는 각각 시아네이트 수지를 포함하는 반도체 장치.
  19. 청구항 9에 있어서,
    상기 제1 수지 기판은 평면 직사각형 형상이며,
    상기 수지 스페이서가 상기 제1 수지 기판의 상기 직사각형의 각 변을 따라 설치되어 있는 반도체 장치.
  20. 청구항 9에 있어서,
    상기 제1 수지 기판과 제1 반도체 칩은 범프에 의해 접속되고,
    상기 제2 수지 기판과 제2 반도체 칩은 범프에 의해 접속되고,
    각 범프의 주위에는 충전된 언더필이 설치되어 있고,
    상기 언더필은 125℃ 분위기하에서의 탄성률이 150 MPa 이상 800 MPa 이하인 수지 재료로 이루어진 반도체 장치.
  21. 청구항 16에 있어서,
    상기 제1 수지 기판 및 상기 제2 수지 기판의 상기 빌드업층의 절연층은 25℃∼유리전이점에서의 기판면 안쪽 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이고, 25℃∼유리전이점에서의 기판 두께 방향의 평균 선팽창 계수가 30 ppm/℃ 이하이며,
    상기 제1 수지 기판 및 제2 수지 기판의 상기 빌드업층의 상기 절연층, 상기 수지 스페이서의 코어층의 절연층은 각각 시아네이트 수지를 포함하는 반도체 장치.
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Families Citing this family (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10260149A1 (de) 2002-12-20 2004-07-01 BSH Bosch und Siemens Hausgeräte GmbH Vorrichtung zur Bestimmung des Leitwertes von Wäsche, Wäschetrockner und Verfahren zur Verhinderung von Schichtbildung auf Elektroden
TW200807647A (en) * 2006-07-17 2008-02-01 Delta Electronics Inc Integrated circuit module
KR100809701B1 (ko) * 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
TWI414580B (zh) * 2006-10-31 2013-11-11 Sumitomo Bakelite Co 黏著帶及使用該黏著帶而成之半導體裝置
US8373266B2 (en) * 2007-03-29 2013-02-12 Continental Automotive Systems, Inc. Heat sink mounted on a vehicle-transmission case
KR20090028230A (ko) * 2007-09-14 2009-03-18 삼성전자주식회사 반도체 패키지 및 그 제조방법, 그리고 반도체 패키지를이용한 전자 장치
US8130507B2 (en) * 2008-03-24 2012-03-06 Ngk Spark Plug Co., Ltd. Component built-in wiring board
US8039303B2 (en) * 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
US7989950B2 (en) * 2008-08-14 2011-08-02 Stats Chippac Ltd. Integrated circuit packaging system having a cavity
US8823160B2 (en) * 2008-08-22 2014-09-02 Stats Chippac Ltd. Integrated circuit package system having cavity
JP2010103520A (ja) * 2008-09-29 2010-05-06 Hitachi Chem Co Ltd 半導体素子搭載用パッケージ基板とその製造方法
JP5645047B2 (ja) * 2008-09-29 2014-12-24 日立化成株式会社 半導体素子搭載用パッケージ基板とその製法及び半導体パッケージ
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
JP2010212421A (ja) * 2009-03-10 2010-09-24 Panasonic Corp 半導体装置
SE537499C2 (sv) * 2009-04-30 2015-05-26 Silex Microsystems Ab Bondningsmaterialstruktur och process med bondningsmaterialstruktur
CN101814444B (zh) * 2009-04-30 2012-01-25 中国空空导弹研究院 叠层器件的低应力底部填充方法
JP5177763B2 (ja) * 2009-06-04 2013-04-10 日東電工株式会社 半導体封止用エポキシ樹脂組成物およびそれを用いた半導体装置
JP5443849B2 (ja) * 2009-06-26 2014-03-19 新光電気工業株式会社 半導体装置及びその製造方法
US8125066B1 (en) * 2009-07-13 2012-02-28 Altera Corporation Package on package configurations with embedded solder balls and interposal layer
JP5532744B2 (ja) * 2009-08-20 2014-06-25 富士通株式会社 マルチチップモジュール及びマルチチップモジュールの製造方法
EP2489072A4 (en) * 2009-10-14 2014-05-28 Lockheed Corp PROTECTIVE COVER FOR PCB
US8207453B2 (en) * 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9420707B2 (en) 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
JP5437111B2 (ja) * 2010-03-01 2014-03-12 日東電工株式会社 ダイボンドフィルム、ダイシング・ダイボンドフィルム及び半導体装置
US8604614B2 (en) * 2010-03-26 2013-12-10 Samsung Electronics Co., Ltd. Semiconductor packages having warpage compensation
JP2011222946A (ja) * 2010-03-26 2011-11-04 Sumitomo Bakelite Co Ltd 回路基板、半導体装置、回路基板の製造方法および半導体装置の製造方法
US8304878B2 (en) * 2010-05-17 2012-11-06 Advanced Semiconductor Engineering, Inc. Embedded component substrate, semiconductor package structure using the same and fabrication methods thereof
US9105647B2 (en) 2010-05-17 2015-08-11 Stats Chippac, Ltd. Method of forming perforated opening in bottom substrate of flipchip pop assembly to reduce bleeding of underfill material
KR101652831B1 (ko) * 2010-06-11 2016-08-31 삼성전자주식회사 열적 특성을 개선하는 패키지 온 패키지
CN102376678B (zh) * 2010-08-23 2013-06-19 矽品精密工业股份有限公司 芯片尺寸封装件的制法
US8304880B2 (en) * 2010-09-14 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
US8947889B2 (en) 2010-10-14 2015-02-03 Lockheed Martin Corporation Conformal electromagnetic (EM) detector
US9202715B2 (en) * 2010-11-16 2015-12-01 Stats Chippac Ltd. Integrated circuit packaging system with connection structure and method of manufacture thereof
CN102637678A (zh) * 2011-02-15 2012-08-15 欣兴电子股份有限公司 封装堆栈装置及其制法
DE102011000866A1 (de) * 2011-02-22 2012-08-23 Friedrich-Alexander-Universität Erlangen-Nürnberg Elektrisches Bauelement mit einer elektrischen Verbindungsanordnung und Verfahren zu dessen Herstellung
US9865310B2 (en) * 2011-02-24 2018-01-09 Interconnect Systems, Inc. High density memory modules
JP5741105B2 (ja) 2011-03-22 2015-07-01 セイコーエプソン株式会社 電気光学装置
US8519535B2 (en) * 2011-05-11 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for controlling package warpage
WO2012165434A1 (ja) * 2011-05-31 2012-12-06 京セラ株式会社 素子収納用パッケージ、半導体装置用部品および半導体装置
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
US8710668B2 (en) * 2011-06-17 2014-04-29 Stats Chippac Ltd. Integrated circuit packaging system with laser hole and method of manufacture thereof
US9728481B2 (en) * 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
CN103219324A (zh) * 2012-01-18 2013-07-24 刘胜 堆叠式半导体芯片封装结构及工艺
WO2013133827A1 (en) 2012-03-07 2013-09-12 Intel Corporation Glass clad microelectronic substrate
CN102738094B (zh) * 2012-05-25 2015-04-29 日月光半导体制造股份有限公司 用于堆叠的半导体封装构造及其制造方法
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
CN103681359A (zh) * 2012-09-19 2014-03-26 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
JP5998033B2 (ja) * 2012-12-07 2016-09-28 株式会社ジェイデバイス 半導体装置及びその製造方法
JP5853944B2 (ja) * 2012-12-25 2016-02-09 住友ベークライト株式会社 半導体装置の製造方法
JP5942273B2 (ja) * 2013-01-29 2016-06-29 パナソニックＩｐマネジメント株式会社 無線モジュール及び無線モジュールの製造方法
CN105283953B (zh) * 2013-02-21 2018-08-24 先进封装技术私人有限公司 半导体结构及其制造方法
KR101549735B1 (ko) * 2013-03-26 2015-09-02 제일모직주식회사 유기발광소자 충전제용 열경화형 조성물 및 이를 포함하는 유기발광소자 디스플레이 장치
JP6018967B2 (ja) 2013-04-26 2016-11-02 日東電工株式会社 熱硬化性封止樹脂シート及び電子部品パッケージの製造方法
CN103346131A (zh) * 2013-06-25 2013-10-09 华进半导体封装先导技术研发中心有限公司 一种细间距pop式封装结构和封装方法
US9659815B2 (en) * 2014-01-23 2017-05-23 Nvidia Corporation System, method, and computer program product for a cavity package-on-package structure
US20150221578A1 (en) * 2014-02-05 2015-08-06 Infineon Technologies Ag Semiconductor package and method for producing a semiconductor
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US9601472B2 (en) * 2015-04-24 2017-03-21 Qualcomm Incorporated Package on package (POP) device comprising solder connections between integrated circuit device packages
US9806063B2 (en) 2015-04-29 2017-10-31 Qualcomm Incorporated Reinforced wafer level package comprising a core layer for reducing stress in a solder joint and improving solder joint reliability
JPWO2016203967A1 (ja) * 2015-06-15 2018-03-29 ソニー株式会社 半導体装置、電子機器、並びに製造方法
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR20170043427A (ko) * 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR101753066B1 (ko) * 2015-12-14 2017-07-03 정관식 도전성 입자를 포함하는 필름 및 이를 이용한 플립칩 패키지 제조방법
JP2017113077A (ja) * 2015-12-21 2017-06-29 ソニー・オリンパスメディカルソリューションズ株式会社 内視鏡装置
US9773764B2 (en) * 2015-12-22 2017-09-26 Intel Corporation Solid state device miniaturization
CN108475672B (zh) * 2016-01-31 2021-04-27 新电元工业株式会社 半导体模块
US10818621B2 (en) * 2016-03-25 2020-10-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US10373884B2 (en) 2016-03-31 2019-08-06 Samsung Electronics Co., Ltd. Fan-out semiconductor package for packaging semiconductor chip and capacitors
CN107403784B (zh) * 2016-05-19 2020-04-24 胡川 线路板制作方法及结构
DE102016109352B4 (de) * 2016-05-20 2022-03-24 Infineon Technologies Ag Chipgehäuse und verfahren zum bilden eines chipgehäuses
US10672678B2 (en) * 2016-05-20 2020-06-02 Infineon Technologies Ag Method for forming a chip package with compounds to improve the durability and performance of metal contact structures in the chip package
US9991219B2 (en) 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
KR102005349B1 (ko) * 2016-06-23 2019-07-31 삼성전자주식회사 팬-아웃 반도체 패키지 모듈
KR101952862B1 (ko) 2016-08-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
KR101994748B1 (ko) 2016-09-12 2019-07-01 삼성전기주식회사 팬-아웃 반도체 패키지
KR102041661B1 (ko) * 2016-12-06 2019-11-07 삼성전기주식회사 팬-아웃 반도체 패키지
KR102055593B1 (ko) * 2017-02-03 2019-12-13 삼성전자주식회사 팬-아웃 반도체 패키지
US10475770B2 (en) * 2017-02-28 2019-11-12 Amkor Technology, Inc. Semiconductor device having stacked dies and stacked pillars and method of manufacturing thereof
JP6680712B2 (ja) * 2017-03-10 2020-04-15 キオクシア株式会社 半導体装置
CN108793058A (zh) * 2017-05-03 2018-11-13 北京万应科技有限公司 一种mems传感器系统封装结构及制造方法
CN107394004B (zh) * 2017-06-28 2018-11-20 中国电子科技集团公司第十一研究所 一种多光谱双芯片红外探测器的底部填充方法
TWI653919B (zh) * 2017-08-10 2019-03-11 晶巧股份有限公司 高散熱等線距堆疊晶片封裝結構和方法
KR101963293B1 (ko) * 2017-11-01 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
WO2019111873A1 (ja) 2017-12-05 2019-06-13 株式会社村田製作所 モジュール
JP2019114758A (ja) * 2017-12-26 2019-07-11 東芝メモリ株式会社 半導体メモリ
US11139282B2 (en) * 2018-07-26 2021-10-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method for manufacturing the same
US11437322B2 (en) 2018-09-07 2022-09-06 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10790162B2 (en) 2018-09-27 2020-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
EP3709779A1 (en) * 2019-03-12 2020-09-16 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
US11139247B2 (en) * 2019-03-14 2021-10-05 Advanced Semiconductor Engineering, Inc. Interconnection structure, semiconductor package and method of manufacturing the same
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11380620B2 (en) * 2019-06-14 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including cavity-mounted device
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11383429B2 (en) * 2019-07-15 2022-07-12 Whitworth University 3D printed optofluidic device and methods of fabrication
US11094602B2 (en) 2019-08-09 2021-08-17 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11715928B2 (en) * 2019-08-29 2023-08-01 Intel Corporation Decoupling layer to reduce underfill stress in semiconductor devices
CN110590186B (zh) * 2019-09-25 2021-11-02 暨南大学 一种胺基化玻璃纤维及其制备方法与应用
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
KR20210081891A (ko) * 2019-12-24 2021-07-02 삼성전자주식회사 반도체 패키지
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
KR20210126228A (ko) * 2020-04-10 2021-10-20 삼성전자주식회사 반도체 패키지
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11778748B2 (en) * 2021-02-19 2023-10-03 Western Digital Technologies, Inc. Connector for printed circuit board (PCB) memory drive
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN114823552B (zh) * 2022-06-27 2022-11-11 北京升宇科技有限公司 一种适于批量生产的高可靠芯片封装结构及封装方法
CN114823550B (zh) * 2022-06-27 2022-11-11 北京升宇科技有限公司 一种适于批量生产的芯片封装结构及封装方法
US20230420351A1 (en) * 2022-06-28 2023-12-28 Applied Materials, Inc. Substrate frame design for three-dimensional stacked electronic assemblies

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218273A (ja) * 2002-01-23 2003-07-31 Ibiden Co Ltd 半導体チップ実装用回路基板とその製造方法および半導体モジュール
JP2004265955A (ja) * 2003-02-26 2004-09-24 Ibiden Co Ltd 多層プリント配線板

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3114162B2 (ja) * 1991-07-14 2000-12-04 ソニーケミカル株式会社 電気的接続方法
KR970000214B1 (ko) 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
KR970007848B1 (ko) 1994-03-03 1997-05-17 삼성전자 주식회사 적층형 반도체 패키지 및 그 제조방법
JPH09199526A (ja) 1996-01-18 1997-07-31 Hitachi Ltd 半導体装置
DE69738783D1 (de) * 1996-10-08 2008-07-31 Hitachi Chemical Co Ltd Halbleiteranordnung, halbleiterchipträgersubstrat, herstellungsverfahren für anordnung und substrat, klebstoff und doppelseitiges haftklebeband
JP2870528B1 (ja) * 1997-10-01 1999-03-17 日本電気株式会社 ３次元メモリモジュール
US6300686B1 (en) * 1997-10-02 2001-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection
JP3876953B2 (ja) * 1998-03-27 2007-02-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP2000294725A (ja) * 1999-04-08 2000-10-20 Sony Corp 半導体装置
JP2001210954A (ja) * 2000-01-24 2001-08-03 Ibiden Co Ltd 多層基板
US7244675B2 (en) * 2000-03-23 2007-07-17 Sony Corporation Electrical connection materials and electrical connection method
JP4132703B2 (ja) * 2001-03-26 2008-08-13 住友ベークライト株式会社 銅張積層板用プリプレグ及びそれを用いた銅張積層板
JP2002299834A (ja) * 2001-03-29 2002-10-11 Sumitomo Bakelite Co Ltd 多層プリント配線板用銅箔付き絶縁シートおよびそれを用いたプリント配線板
JP4659262B2 (ja) * 2001-05-01 2011-03-30 富士通セミコンダクター株式会社 電子部品の実装方法及びペースト材料
JP2003105054A (ja) 2001-09-28 2003-04-09 Sumitomo Bakelite Co Ltd 液状封止樹脂組成物及び半導体装置
WO2003067656A1 (fr) * 2002-02-06 2003-08-14 Ibiden Co., Ltd. Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur
JP2003231876A (ja) * 2002-02-12 2003-08-19 Sumitomo Bakelite Co Ltd 接着フィルムおよびこれを用いた半導体パッケージならびに半導体装置
WO2004077560A1 (ja) * 2003-02-26 2004-09-10 Ibiden Co., Ltd. 多層プリント配線板
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
JP2004277671A (ja) * 2003-03-19 2004-10-07 Sumitomo Bakelite Co Ltd プリプレグおよびそれを用いたプリント配線板
JP4047754B2 (ja) * 2003-03-27 2008-02-13 住友ベークライト株式会社 硬化性フラックス機能付接着剤および硬化性フラックス機能付接着剤シート
JP4046088B2 (ja) * 2004-02-02 2008-02-13 松下電器産業株式会社 立体的電子回路装置およびその中継基板と中継枠
JP4501475B2 (ja) * 2004-03-17 2010-07-14 住友ベークライト株式会社 絶縁層付き金属箔及び多層プリント配線板
US7242081B1 (en) * 2006-04-24 2007-07-10 Advanced Semiconductor Engineering Inc. Stacked package structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218273A (ja) * 2002-01-23 2003-07-31 Ibiden Co Ltd 半導体チップ実装用回路基板とその製造方法および半導体モジュール
JP2004265955A (ja) * 2003-02-26 2004-09-24 Ibiden Co Ltd 多層プリント配線板

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