IT201900006740A1 - Procedimenti di strutturazione di substrati - Google Patents

Procedimenti di strutturazione di substrati Download PDF

Info

Publication number
IT201900006740A1
IT201900006740A1 IT102019000006740A IT201900006740A IT201900006740A1 IT 201900006740 A1 IT201900006740 A1 IT 201900006740A1 IT 102019000006740 A IT102019000006740 A IT 102019000006740A IT 201900006740 A IT201900006740 A IT 201900006740A IT 201900006740 A1 IT201900006740 A1 IT 201900006740A1
Authority
IT
Italy
Prior art keywords
substrate
resist layer
chemical etching
resist
etching process
Prior art date
Application number
IT102019000006740A
Other languages
English (en)
Inventor
Han-Wen Chen
Steven Verhaverbeke
Giback Park
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Priority to IT102019000006740A priority Critical patent/IT201900006740A1/it
Priority to US16/687,564 priority patent/US11063169B2/en
Priority to CN202080034737.9A priority patent/CN113811982A/zh
Priority to KR1020237044761A priority patent/KR20240005994A/ko
Priority to PCT/US2020/026832 priority patent/WO2020231544A1/en
Priority to JP2021565709A priority patent/JP7259083B2/ja
Priority to KR1020217040360A priority patent/KR102619572B1/ko
Priority to TW109114873A priority patent/TW202107728A/zh
Publication of IT201900006740A1 publication Critical patent/IT201900006740A1/it
Priority to US17/227,763 priority patent/US11362235B2/en
Priority to US17/747,408 priority patent/US11837680B2/en
Priority to JP2023061536A priority patent/JP2023100622A/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0275—Photolithographic processes using lasers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3046—Mechanical treatment, e.g. grinding, polishing, cutting using blasting, e.g. sand-blasting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1892—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof methods involving the use of temporary, removable substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells

Description

DESCRIZIONE dell’invenzione industriale dal titolo:
“Procedimenti di strutturazione di substrati”
SFONDO
CAMPO
Le forme di attuazione della presente descrizione sono relative in generale ai procedimenti e alle apparecchiature per strutturare substrati a semiconduttore. Più specificamente, le forme di attuazione qui descritte sono relative a procedimenti e ad apparecchiature per strutturare substrati a semiconduttore usando la micro-sabbiatura (“micro-blasting”) e l’ablazione laser.
DESCRIZIONE DELLA TECNICA RELATIVA
A causa della domanda in continua crescita di componenti e dispositivi elettronici miniaturizzati, i circuiti integrati sono evoluti in dispositivi complessi in 2.5D e 3D che possono comprendere milioni di transistori, condensatori e resistori su un singolo chip. L’evoluzione del progetto dei chip ha avuto come risultato una maggiore densità circuitale per migliorare la capacità dei processi e la velocità dei circuiti integrati. La richiesta di capacità di elaborazione più veloce con maggiori densità circuitali impone richieste corrispondenti sui materiali, sulle strutture e sui processi usati nella fabbricazione di tali chip a circuiti integrati. Insieme a queste tendenze verso una maggiore integrazione e maggiori prestazioni, tuttavia, esiste la ricerca costante di costi di fabbricazione ridotti.
Tradizionalmente, i chip a circuiti integrati sono stati fabbricati su substrati di package organici grazie alla facilità di formare le caratteristiche e le connessioni attraverso di essi, così come ai costi di fabbricazione dei package relativamente bassi associati ai composti organici. Tuttavia, all’aumentare delle densità dei circuiti e alla miniaturizzazione ulteriore dei dispositivi elettronici, l’utilizzo di substrati di package organici diventa impraticabile a causa delle limitazioni nella risoluzione di strutturazione dei materiali per sostenere la variazione di scala (“scaling”) dei dispositivi e i requisiti di prestazioni associati. Più recentemente, sono stati fabbricati circuiti integrati in 2.5D e in 3D utilizzando interpositori (“interposer”) di silicio passivi posti su substrati di package organici come strati di ridistribuzione per compensare alcune delle limitazioni associate ai substrati di package organici. L’utilizzo di interpositori di silicio è guidato dal potenziale di una densità di larghezza di banda elevata, una comunicazione da chip a chip con potenza inferiore e requisiti di integrazione eterogenei in applicazioni avanzate di realizzazione di package (“packaging”). Tuttavia, la formazione di caratteristiche negli interpositori di silicio, come i via passanti attraverso il silicio (TSV, “Through-Silicon Via”), è ancora difficile e costosa. In particolare, sono imposti costi elevati dall’incisione chimica (“etching”) dei via di silicio con alto rapporto di aspetto (“aspect-ratio”), dalla planarizzazione chimica meccanica e dall’interconnessione di BEOL (Back End of Line) a semiconduttore.
Perciò, ciò che è necessario nella tecnica sono procedimenti perfezionati di strutturazione di un substrato per applicazioni avanzate di realizzazione di package.
SINTESI
In una forma di attuazione, è fornito un procedimento di strutturazione di substrati. Il procedimento comprende di unire (“bonding”) un substrato a una lastra di supporto (“carrier plate”) mediante un primo strato adesivo, unire uno strato di resist sul substrato con uno strato adesivo di resist, e realizzare un disegno (“patterning”) dello strato di resist esponendo lo strato di resist a una radiazione elettromagnetica. Il procedimento comprende inoltre di spingere particelle di polvere verso il substrato per disegnare regioni esposte del substrato e formare disegni (“pattern”) strutturati in esso, esporre il substrato a un processo di incisione chimica per rimuovere le scorie dai disegni strutturati e rendere regolari una o più superfici del substrato, rimuovere lo strato di resist dal substrato, e separare (“debonding”) il substrato dalla lastra di supporto rilasciando il primo strato adesivo.
In una forma di attuazione, è fornito un procedimento di strutturazione di substrati. Il procedimento comprende di formare uno strato di resist su un substrato, disegnare lo strato di resist esponendo lo strato di resist a una radiazione elettromagnetica, spingere un flusso continuo (“stream”) di particelle di polvere sotto una pressione elevata verso il substrato per asportare e rimuovere materiale dal substrato e formare in esso disegni strutturati, ed esporre il substrato a un processo di incisione chimica per rimuovere le scorie dai disegni strutturati e rendere regolari una o più superfici del substrato.
In una forma di attuazione, è fornito un procedimento di strutturazione di substrati. Il procedimento comprende di formare un primo strato di resist su una prima superficie di un substrato mediante un primo strato adesivo di resist, formare un secondo strato di resist su una seconda superficie di un substrato mediante un secondo strato adesivo di resist, disegnare il primo strato di resist esponendo lo strato di resist a una radiazione elettromagnetica, e disegnare il secondo strato di resist esponendo il secondo strato di resist a una radiazione elettromagnetica. Il procedimento comprende inoltre di spingere particelle di polvere verso la prima superficie del substrato per disegnare regioni esposte della prima superficie e formare strutture in essa, spingere particelle di polvere verso la seconda superficie del substrato per disegnare regioni esposte della seconda superficie e formare strutture attraverso un intero spessore del substrato, ed esporre il substrato a un processo di incisione chimica per rimuovere le scorie dal substrato e rendere regolari una o più superfici del substrato.
BREVE DESCRIZIONE DEI DISEGNI
Affinché possa essere compreso in dettaglio il modo in cui le caratteristiche elencate in precedenza della presente descrizione, una descrizione più particolare della descrizione, riassunta brevemente in precedenza, può essere fatta con riferimento alle forme di attuazione, alcune delle quali sono illustrate nei disegni annessi. È da notare, tuttavia, che i disegni annessi illustrano soltanto esempi di forme di attuazione e perciò che non sono da considerare limitativi del suo ambito, e possono ammettere altre forme di attuazione ugualmente efficaci.
La Figura 1 illustra un diagramma di flusso di un processo di strutturazione di substrati secondo una forma di attuazione qui descritta.
Le Figure da 2A a 2F illustrano schematicamente viste in sezione trasversale di un substrato in stadi differenti di un processo di strutturazione di substrati secondo una forma di attuazione qui descritta.
Le Figure da 3A a 3F illustrano schematicamente viste in sezione trasversale di un substrato in stadi differenti di un processo di strutturazione di substrati secondo una forma di attuazione qui descritta.
Le Figure da 4A a 4E illustrano schematicamente viste in sezione trasversale di un substrato in stadi differenti di un processo di strutturazione di substrati secondo una forma di attuazione qui descritta.
Le Figure da 5A a 5D illustrano schematicamente viste in sezione trasversale di un substrato in stadi differenti di un processo di strutturazione di substrati secondo una forma di attuazione qui descritta.
Per facilitare la comprensione, sono stati usati numeri di riferimento identici, dove possibile, per indicare elementi identici che sono comuni alle figure. È contemplato che elementi e caratteristiche di una forma di attuazione possono essere incorporati vantaggiosamente in altre forme di attuazione senza una esposizione ulteriore.
DESCRIZIONE DETTAGLIATA
La presente descrizione è relativa a procedimenti e ad apparecchiature per strutturare un substrato a semiconduttore. In una forma di attuazione, un procedimento di strutturazione di substrati include di applicare uno strato di resist a un substrato disposto opzionalmente su una lastra di supporto. Lo strato di resist è disegnato usando una radiazione ultravioletta o ablazione laser. Le porzioni disegnate dello strato di resist sono quindi trasferite sul substrato mediante micro-sabbiatura per formare caratteristiche desiderate nel substrato, mentre porzioni non esposte o non ablate dello strato di resist schermano il resto del substrato. Il substrato è quindi esposto a un processo di incisione chimica e a un processo di separazione per rimuovere lo strato di resist e rilasciare il supporto. In un’altra forma di attuazione, le caratteristiche desiderate sono formate nel substrato mediante ablazione laser.
La Figura 1 illustra un diagramma di flusso di un procedimento 100 rappresentativo di strutturazione di un 102 substrato. Le Figure da 2A a 2F e da 3A a 3F illustrano viste schematiche, in sezione trasversale del substrato 102 in stadi differenti del processo di strutturazione. Un riferimento alle Figure da 2A a 2F e da 3A a 3F sarà incluso nella discussione della Figura 1 e del procedimento 100 dove giustificato. Il procedimento 100 per strutturare il substrato 102 ha operazioni multiple. Le operazioni possono essere realizzate in un ordine qualsiasi o simultaneamente (ad eccezione di dove il contesto esclude la possibilità), e il procedimento può comprendere una o più altre operazioni che sono realizzate prima di una qualsiasi delle operazioni definite, tra due delle operazioni definite, o dopo tutte le operazioni definite (ad eccezione di dove il contesto esclude la possibilità). Non tutte le forme di attuazione comprendono tutte le operazioni descritte.
In generale, il procedimento 100 comprende di applicare una pellicola di resist al substrato 102 in un’operazione 110. In un’operazione 120, il procedimento 100 comprende di esporre il substrato 102 a una radiazione elettromagnetica o laser per disegnare la pellicola di resist. In un’operazione 130, il substrato 102 è micro-sabbiato per formare delle strutture, come dei via ciechi, dei via passanti o delle cavità, nel substrato 102. Il procedimento comprende inoltre di incidere chimicamente il substrato 102 per rimuovere le scorie e le micro-incrinature superficiali formate dalla micro-sabbiatura in un’operazione 140, mentre la pellicola di resist disegnata rimane intatta. Successivamente, lo strato di resist disegnato è rimosso in un’operazione 150, dopodiché il substrato può essere esposto inoltre a un processo di separazione dalla lastra di supporto in un’operazione 160.
Il substrato 102 è formato da un qualsiasi materiale per substrato adatto, comprendendo il silicio, il silicio cristallino (per es., Si<100> o Si<111>), l’ossido di silicio, il silicio germanio, il silicio drogato o non drogato, il polisilicio drogato o non drogato, il nitruro di silicio, il quarzo, il vetro borosilicato e il vetro, ma non essendo limitati a questi. In una forma di attuazione, il substrato 102 è un substrato di silicio di tipo p monocristallino. In una forma di attuazione, il substrato 102 è un substrato per la realizzazione di package. In un’altra forma di attuazione, il substrato 102 è un substrato solare di silicio monocristallino. A meno che sia indicato altrimenti, le forme di attuazione e gli esempi qui descritti sono condotti su substrati che hanno uno spessore tra circa 50 µm e circa 600 µm, come tra circa 100 µm e circa 400 µm. Per esempio, il substrato 102 ha uno spessore tra circa 150 µm e circa 300 µm.
In forme di attuazione w in cui il substrato 102 ha uno spessore minore di circa 200 µm, come uno spessore di circa 50 µm, il substrato 102 è accoppiato a una lastra di supporto 106 durante il processo 100 di strutturazione di substrati. La lastra di supporto 106 fornisce un sostegno meccanico al substrato 102 durante il processo 100 di strutturazione di substrati ed evita che il substrato 102 si rompa. La lastra di supporto 106 è formata da un qualsiasi materiale rigido stabile termicamente e chimicamente adatto comprendendo vetro, ceramica, metallo o simili, ma non essendo limitati a questi. La lastra di supporto 106 ha uno spessore tra circa 1 mm e circa 10 mm, come tra circa 2 mm e circa 5 mm. In una forma di attuazione, la lastra di supporto 106 ha una superficie con rugosità. In un’altra forma di attuazione, la lastra di supporto 106 ha una superficie lucidata.
Il substrato 102 è accoppiato alla lastra di supporto 106 mediante uno strato adesivo 108. Lo strato adesivo 108 è formato da un qualsiasi materiale di unione temporanea adatto comprendendo cera, colla o un materiale di unione simile, ma non essendo limitati a questi. Lo strato adesivo 108 è applicato sulla lastra di supporto 106 mediante rotolamento meccanico, stampaggio a pressa, laminazione, rivestimento a rotazione (“spin coating”) o raschiamento a lama. In una forma di attuazione, lo strato adesivo 108 è uno strato adesivo solubile in un solvente o in acqua. In altre forme di attuazione, lo strato adesivo 108 è uno strato adesivo a rilascio di UV. In altre forme di attuazione ancora, lo strato adesivo 108 è uno strato adesivo a rilascio termico. In tali forme di attuazione, le proprietà di unione dello strato adesivo 108 si degradano con l’esposizione a un trattamento termico, per esempio, esponendo lo strato adesivo 108 a temperature superiori a 110 ºC, come superiori a 150 ºC. Lo strato adesivo 108 può comprendere inoltre uno o più strati di pellicole (non rappresentati), come un liner, una pellicola adesiva a rilascio termico, una pellicola di base, una pellicola sensibile alla pressione e altri strati adatti.
In un’operazione 110, corrispondente alle Figure 2A e 3A, una pellicola di resist è applicata al substrato 102 per formare uno strato di resist 104. Lo strato di resist 104 è usato per trasferire un disegno desiderato al substrato 102 sul quale è formato lo strato di resist 104 durante operazioni di trattamento successive. Dopo che è stato disegnato in un’operazione 120, lo strato di resist 104 protegge regioni selezionate del substrato 102 sottostante durante il processo di micro-sabbiatura in un’operazione 130.
Il substrato 102 ha una superficie sostanzialmente planare sulla quale è formato lo strato di resist 104. In una forma di attuazione, come quella illustrata nella Figura 3A, lo strato di resist 104 è unito al substrato 102 mediante uno strato adesivo di resist 109. Lo strato adesivo di resist 109 è formato da un qualsiasi materiale di unione temporanea adatto, comprendendo l’alcol di polivinile, triestere con 2- etil-2-(idrossimetil)-1,3- propanediolo e altri materiali solubili in un solvente o in acqua, ma non essendo limitati a questi. In una forma di attuazione, lo strato adesivo di resist 109 è formato da un materiale differente da quello dello strato adesivo 108. In una forma di attuazione, lo strato adesivo di resist 109 ha una composizione sostanzialmente simile a quella dello strato adesivo 108. Lo strato adesivo di resist 109 è applicato sul substrato 102 mediante rotolamento meccanico, stampaggio a pressa, laminazione, rivestimento a rotazione o raschiamento a lama. In un’altra forma di attuazione, come quella illustrata nella Figura 2A, lo strato di resist 104 è formato da un materiale di unione temporanea, come alcol di polivinile, permettendo così allo strato di resist 104 di essere applicato e unito direttamente alla superficie del substrato 102. Lo strato di resist 104 può comprendere uno o più strati per esempio, un primo strato di resist e un secondo strato di resist (non rappresentati).
In una forma di attuazione, come la forma di attuazione illustrata nella Figura 2A, lo strato di resist 104 è un fotoresist. Lo strato di resist 104 può comprendere un solvente, una resina di fotoresist e un generatore di fotoacido. La resina di fotoresist può essere una qualsiasi resina di fotoresist positivo o una qualsiasi resina di fotoresist negativo. Resine di fotoresist rappresentative comprendono gli acrilati, le resine novolak, i poli(metilmetacrilati) e i poli(olefin sulfoni). Possono anche essere usate altre resine di fotoresist. All’esposizione a una radiazione elettromagnetica, il generatore di fotoacido genera specie caricate, come anioni e cationi acidi. Il generatore di fotoacido può anche generare specie polarizzate. Il generatore di fotoacido rende sensibile la resina a una radiazione elettromagnetica. Generatori di fotoacido rappresentativi comprendono i composti solfonati, come, per esempio, i sali solfonati, gli esteri solfonati e i solfonilossi-chetoni. Altri generatori di fotoacido adatti comprendono i sali di onio, come i sali di aril-diazonio, i sali di alonio, i sali di solfonio aromatico e i sali di solfossonio o i sali di selenio. Altri generatori di fotoacido rappresentativi comprendono gli esteri di nitrobenzile, i derivati della s-triazina, i solfonati di iodio ionici, i perfluoroalcanisolfonati, gli aril triflati e derivati e loro analoghi, i derivati del pirogallolo e gli alchil disolfoni. Possono anche essere usati altri generatori di fotoacido.
In una forma di attuazione, come la forma di attuazione illustrata nella Figura 3A, lo strato di resist 104 è un resist sensibile al laser. Lo strato di resist 104 può essere formato da un qualsiasi materiale che ha una durezza adatta. In una forma di attuazione, lo strato di resist 104 è formato da un materiale che ha un valore di durezza nella Scala di Shore A tra 40 e 90, come tra 60 e 70. Per esempio, lo strato di resist 104 è formato da un materiale che ha un valore di durezza nella Scala di Shore A di circa 65. In una forma di attuazione, lo strato di resist 404 è formato da un materiale che ha un carico di rottura tra circa 0,5 MPa e circa 10 MPa, come tra circa 1 MPa e circa 8 MPa. Per esempio, lo strato di resist 104 è formato da un materiale che ha un carico di rottura di circa 7 MPa. In una forma di attuazione, lo strato di resist 104 è formato da un materiale di polidimetilsilossano. In altre forme di attuazione, lo strato di resist 104 sensibile al laser è formato da alcol di polivinile, da triestere con 2- etil-2-(idrossimetil)-1,3- propanediolo o simili.
In un’operazione 120, che corrisponde alle Figure 2B e 3B, il substrato 102 avente lo strato di resist 104 formato su di esso è esposto a una radiazione elettromagnetica per disegnare lo strato di resist 104. Nella forma di attuazione illustrata dalla Figura 2B, il substrato 102 avente lo strato di resist 404 formato su di esso è esposto a una radiazione elettromagnetica nella gamma ultravioletta (UV). Porzioni dello strato di resist 104 sono esposte selettivamente e porzioni dello strato di resist 104 non sono esposte selettivamente alla radiazione UV. All’esposizione alla radiazione UV, le porzioni esposte selettivamente dello strato di resist 104 sono indebolite strutturalmente, mentre le porzioni non esposte selettivamente mantengono la loro integrità strutturale. In una forma di attuazione, una maschera 112 avente un disegno desiderato è formata sullo strato di resist 104 prima dell’esposizione alla radiazione UV. In altre forme di attuazione, la maschera 112 è un reticolo posizionato tra lo strato di resist 104 e la sorgente di radiazione UV. La maschera 112 è configurata per trasferire un disegno desiderato della radiazione UV allo strato di resist 104. La maschera 112 è formata da un qualsiasi materiale polimerico adatto, comprendendo PTFE, PVDF, FEP, poliimmide o simili, ma non essendo limitati a questi.
Nella forma di attuazione illustrata dalla Figura 3B, il substrato 102 avente uno strato di resist 104 formato su di esso è esposto a una radiazione elettromagnetica generata da una sorgente laser (non rappresentata) invece che da una sorgente di radiazione UV. Come tale, la realizzazione del disegno è compiuta mediante ablazione laser mirata, senza l’uso di una maschera. La sorgente laser può essere un qualsiasi tipo di laser adatto per realizzare un disegno del resist sensibile al laser. In alcuni esempi, la sorgente laser è un laser verde a femtosecondi. In altri esempi, la sorgente laser è un laser UV a femtosecondi. La sorgente laser genera un fascio laser continuo o a impulsi per realizzare il disegno dello strato di resist 104. Per esempio, la sorgente laser può generare un fascio laser a impulsi avente una frequenza tra circa 100 kHz e circa 1200 kHz, come tra circa 200 kHz e circa 1000 kHz. La sorgente laser è configurata per formare un qualsiasi disegno desiderato nello strato di resist 104. È contemplato inoltre che la radiazione elettromagnetica nell’operazione 120 possa comprendere in alternativa un fascio di elettroni o un fascio di ioni.
In un’operazione 130, corrispondente alle Figure 2C e 3C, il substrato 102 avente lo strato di resist 104 formato su di esso è sottoposto a micro-sabbiatura per formare un disegno desiderato nel substrato 102. Durante il processo di micro-sabbiatura, un flusso continuo di particelle di polvere è spinto verso il substrato 102 sotto una pressione elevata per asportare porzioni esposte del substrato 102 e/o strati formati su di esso. Il processo di micro-sabbiatura è effettuato usando un qualsiasi sistema di abrasione del substrato adatto. In una forma di attuazione, le particelle di polvere sono spinte usando un flusso continuo fluido di gas inerte, comprendendo elio, argo e azoto, ma non essendo limitati a questi. In una forma di attuazione, le particelle di polvere sono spinte usando un flusso continuo fluido di aria.
Il processo di micro-sabbiatura è determinato dalle proprietà del materiale delle particelle di polvere e del substrato 102. Per ottenere le caratteristiche desiderate di realizzazione del disegno del substrato, sono fatte regolazioni del tipo e della dimensione delle particelle di polvere, della dimensione e della distanza dal substrato 102 dell’ugello dell’applicatore del sistema di abrasione, della pressione utilizzata per spingere le particelle di polvere e della densità delle particelle di polvere nel flusso continuo di fluido. Per esempio, una pressione del fluido desiderata per spingere le particelle di polvere verso il substrato 102 può essere determinata in base ai materiali del substrato 102 e delle particelle di polvere. In una forma di attuazione, la pressione del fluido utilizzata per micro-sabbiare il substrato 102 va generalmente da circa 50 psi a circa 150 psi, come tra circa 75 psi e circa 125 psi. Per esempio, la pressione del fluido utilizzata per spingere le particelle di polvere durante la micro-sabbiatura è circa 95 psi. In una forma di attuazione, l’ugello dell’applicatore utilizzato per micro-sabbiare il substrato 102 è disposto a una distanza tra circa 1 mm e circa 5 mm dal substrato 102, come tra circa 2 mm e circa 4 mm. Per esempio, l’ugello dell’applicatore è disposto a una distanza di circa 3 mm dal substrato 102 durante la micro-sabbiatura.
Generalmente, il processo di micro-sabbiatura è effettuato con particelle di polvere che hanno una durezza sufficiente e un punto di fusione sufficientemente alto da impedire un’adesione delle particelle a un contatto con il substrato 102 e/o con qualsiasi strato formato su di esso. Per esempio, il processo di micro-sabbiatura è effettuato utilizzando particelle di polvere formate da un materiale ceramico. In una forma di attuazione, le particelle utilizzate nel processo di micro-sabbiatura sono formate da ossido di alluminio. In un’altra forma di attuazione, le particelle di polvere sono formate da carburo di silicio. Sono contemplati anche altri materiali adatti per le particelle di polvere. Le particelle di polvere hanno generalmente una dimensione che va tra circa 15 µm e circa 40 µm di diametro, come tra circa 20 µm e circa 35 µm di diametro. Per esempio, le particelle di polvere hanno una dimensione media delle particelle di circa 27,5 µm di diametro. In un altro esempio, le particelle di polvere hanno una dimensione media delle particelle di circa 23 µm di diametro.
L’efficacia del processo di micro-sabbiatura nell’operazione 120 dipende inoltre dalle caratteristiche del materiale dello strato di resist 104. Il fatto di utilizzare un materiale che ha una durezza troppo alta nella Scala di Shore A può causare un rimbalzo indesiderato delle particelle di polvere tra pareti laterali dello strato di resist 104, riducendo così la velocità alla quale le particelle di polvere bombardano il substrato 102, e riducendo in definitiva l’efficacia della rimozione da parte delle particelle di polvere di regioni esposte del substrato 102. Per contro, il fatto di utilizzare un materiale che ha una durezza troppo bassa nella Scala di Shore A può causare un’adesione indesiderata delle particelle di polvere allo strato di resist 104. È contemplato di utilizzare un valore di durezza nella Scala di Shore A tra circa 40 e circa 90 per il materiale dello strato di resist 104, come descritto in precedenza.
In forme di attuazione in cui lo strato di resist 104 è un fotoresist, come rappresentato nella Figura 2C, il substrato 102 rimane non esposto all’inizio dell’operazione 130. Così, le particelle di polvere bombardano dapprima una superficie del fotoresist, facendo sì che il materiale sia asportato e rimosso dalle porzioni del fotoresist indebolite strutturalmente ed esposte a UV. Le particelle di polvere penetrano infine attraverso le porzioni fragili esposte a UV e le rimuovono per formare dei vuoti nello strato di resist 104, esponendo così regioni desiderate del substrato 102 mentre altre regioni rimangono schermate dalle porzioni non esposte a UV del fotoresist. La micro-sabbiatura è quindi continuata finché le particelle di polvere asportano o rimuovono una quantità o una profondità desiderata di materiale dalle regioni esposte del substrato 102, formando così un disegno desiderato nel substrato 102.
In forme di attuazione in cui lo strato di resist 104 è disegnato mediante ablazione laser, come rappresentato nella Figura 3C, regioni desiderate del substrato 102 sono già esposte attraverso vuoti nello strato di resist 104 prima del processo di micro-sabbiatura in un’operazione 130. Così, durante il processo di micro-sabbiatura non è contemplata alcuna rimozione dello strato di resist 104 nell’operazione 130. In una forma di attuazione, il processo di microsabbiatura è opzionale, e può essere utilizzata l’ablazione laser per realizzare il disegno del substrato 102.
In un’operazione 140, corrispondente alle Figure 2D e 3D, dopo che un disegno desiderato è stato micro-sabbiato nel substrato 102, il substrato 102 è esposto a un processo di incisione chimica. Il processo di incisione chimica nell’operazione 140 è utilizzato per rendere regolari le superfici del substrato 102. Il processo di incisione chimica procede per una durata di tempo predeterminata per rendere planari le superfici del substrato 102, e in particolare le superfici esposte al processo di microsabbiatura nell’operazione 130. Secondo un altro aspetto, il processo di incisione chimica nell’operazione 140 è utilizzato per rimuovere scorie indesiderate rimanenti dal processo di micro-sabbiatura nell’operazione 130. Le particelle di polvere rimaste in aderenza al substrato 102 possono essere rimosse durante il processo di incisione chimica nell’operazione 140.
In una forma di attuazione, il processo di incisione chimica nell’operazione 140 è un processo di incisione chimica a umido che utilizza un processo di incisione chimica tamponata, preferibilmente incidendo chimicamente la superficie del substrato sopra il materiale dello strato di resist 104. Per esempio, il processo di incisione chimica tamponata può essere selettivo per l’alcol di polivinile. In una forma di attuazione, il processo di incisione chimica è un processo di incisione chimica acquosa. Per il processo di incisione chimica a umido può essere usato un qualsiasi agente di attacco a umido o una qualsiasi combinazione di agenti di attacco a umido. In una forma di attuazione, il substrato 102 è immerso in una soluzione di incisione chimica di HF acquosa per l’incisione chimica. In altre forme di attuazione, il substrato 102 è immerso in una soluzione di incisione chimica di KOH acquosa per l’incisione chimica. In una forma di attuazione, la soluzione di incisione chimica è scaldata a una temperatura tra circa 40 ºC e circa 80 ºC durante il processo di incisione chimica, come tra circa 50 ºC e circa 70 ºC. Per esempio, la soluzione di incisione chimica è scaldata a una temperatura di circa 60 ºC. Il processo di incisione chimica può inoltre essere isotropo o anisotropo. In una forma di attuazione, il processo di incisione chimica nell’operazione 140 è un processo di incisione chimica a secco. Un esempio di un processo di incisione chimica a secco comprende un processo di incisione chimica a secco basato su plasma.
In un’operazione 150, corrispondente alle Figure 2E e 3E, il substrato 102 è esposto a un processo di strappamento del resist (“resist stripping”). Il processo di strappamento nell’operazione 150 è utilizzato per separare (“debond”) lo strato di resist 104 dal substrato 102. In una forma di attuazione, per separare lo strato di resist 104 dal substrato 102 è usato un processo a umido dissolvendo/rendendo solubile lo strato adesivo di resist 109. Sono contemplati inoltre altri tipi di processo di incisione chimica per rilasciare lo strato adesivo di resist 109. In una forma di attuazione, è usato un processo di rotolamento meccanico per staccare lo strato di resist 104 dal substrato 102 staccando fisicamente lo strato di resist 104 o lo strato adesivo di resist 109.
In un’operazione 160, corrispondente alle Figure 2F e 3F, il substrato 102 è esposto a un processo opzionale di separazione del supporto. L’utilizzo del processo di separazione del supporto dipende dal fatto che il substrato 102 sia accoppiato oppure no alla lastra di supporto 106 e dal tipo di materiale di unione utilizzato per accoppiare il substrato 102 e la lastra di supporto 106. Come descritto in precedenza e rappresentato nelle Figure da 2A a 2F e da 3A a 3F, in forme di attuazione in cui il substrato 102 ha uno spessore minore di circa 200 µm, il substrato è accoppiato alla lastra di supporto 106 per il sostegno meccanico durante il processo di strutturazione 100. Il substrato 102 è accoppiato alla lastra di supporto 106 mediante lo strato adesivo 108. Nell’operazione 160, il substrato 102 accoppiato alla lastra di supporto 106 è esposto al processo di separazione del supporto per separare il substrato 102 dal supporto 106 rilasciando lo strato adesivo 108.
In una forma di attuazione, lo strato adesivo 108 è rilasciato esponendo il substrato 102 a un processo di cottura. In una forma di attuazione, il substrato 102 è esposto a temperature tra circa 50 ºC e circa 500 ºC, come temperature tra circa 100 ºC e circa 300 ºC. Per esempio, il substrato 102 è esposto a una temperatura di circa 160 ºC per un periodo di tempo desiderato al fine di rilasciare lo strato adesivo 108. In altre forme di attuazione, lo strato adesivo 108 è rilasciato esponendo il substrato 102 a una radiazione UV.
Le Figure 2F e 3F illustrano il substrato strutturato 102 dopo il completamento del procedimento 100. Il substrato 102 rappresentato nelle Figure 2F e 3F ha tre strutture formate attraverso di esso. Il procedimento 100 è utilizzato per formare strutture disegnate nel substrato 102 aventi varie profondità, dimensioni e sagome desiderate. In una forma di attuazione, le strutture hanno una profondità uguale allo spessore del substrato 102, formando così un foro attraverso due superfici del substrato 102. In una forma di attuazione, le strutture hanno una profondità minore dello spessore del substrato 102, formando così un foro soltanto in una superficie del substrato 102. Per esempio, una struttura formata nel substrato 102 ha una profondità tra circa 10 µm e circa 600 µm, come una profondità tra circa 25 µm e circa 200 µm, a seconda dello spessore del substrato 102. In una forma di attuazione, le strutture hanno dimensioni laterali che vanno tra circa 20 µm e circa 15 mm, come tra circa 50 µm e circa 5 mm, a seconda delle dimensioni del substrato 102. In una forma di attuazione, le strutture formate nel substrato 102 hanno una sagoma sferoidale. In una forma di attuazione, le strutture formate nel substrato 102 hanno una sagoma cuboidale. È contemplato che le strutture formate mediante il procedimento 100 possano avere qualsiasi sagoma, dimensione e profondità desiderate come consentito dal substrato 102.
Le Figure da 4A a 4E illustrano viste schematiche, in sezione trasversale del substrato 102 durante una sequenza di strutturazione simile a quella delle forme di attuazione descritte in precedenza. La sequenza di strutturazione del substrato rappresentata nelle Figure da 4A a 4E comprende sostanzialmente tutte le caratteristiche e le operazioni descritte con riferimento alla Figura 1, alle Figure da 2A a 2F e alle Figure da 3A a 3F. Per esempio, la Figura 4A corrisponde all’operazione 110 e alle Figure 2A e 3A, la Figura 4B corrisponde all’operazione 120 e alle Figure 2B e 3B, la Figura 4C corrisponde all’operazione 130 e alle Figure 2C e 3C, la Figura 4D corrisponde all’operazione 140 e alle Figure 2D e 3D, e la Figura 4E corrisponde all’operazione 150 e alle Figure 2F e 3F. Tuttavia, diversamente dalle forme di attuazione precedenti, la forma di attuazione rappresentata nelle Figure da 4A a 4E comprende un substrato 102 avente due strati di resist 104 formati su superfici opposte 405, 407 su di esso mediante operazioni sostanzialmente simili all’operazione 110.
Così, dopo l’esposizione dello strato di resist 104 su un lato del substrato 102 alla radiazione elettromagnetica nell’operazione 120, il substrato 102 può essere capovolto in modo tale che anche lo strato di resist 104 sulla superficie opposta del substrato 102 sia esposto alla radiazione elettromagnetica, come rappresentato nella Figura 4B. Inoltre, dopo l’effettuazione del processo di microsabbiatura dell’operazione 130 sulla superficie del substrato 102, come la superficie 405, il substrato 102 può essere opzionalmente capovolto di nuovo in modo tale che la micro-sabbiatura possa essere effettuata sulla superficie opposta 407 del substrato 102 come rappresentato nella Figura 4C. Utilizzando due strati di resist 104 sulle superfici opposte del substrato 102 ed effettuando il processo di micro-sabbiatura rispetto a entrambe le superfici 405, 407, un’alterazione (“tapering”) delle strutture formate attraverso l’intero spessore del substrato 102 durante la micro-sabbiatura può essere ridotta o eliminata.
Le Figure da 5A a 5D illustrano viste schematiche, in sezione trasversale del substrato 102 durante ancora un’altra sequenza di strutturazione alternativa per le forme di attuazione descritte in precedenza, in cui un disegno desiderato è formato nel substrato 102 mediante ablazione laser diretta. Come rappresentato nella Figura 5A, il substrato 102, come un substrato solare, è posto su un sostegno 506 di un sistema per ablazione laser. Il sostegno 506 può essere una qualsiasi superficie planare e rigida adatta per fornire un sostegno meccanico al substrato 102 durante l’ablazione laser. In alcune forme di attuazione, il sostegno 506 comprende una morsa elettrostatica per bloccare con una morsa elettrostatica il substrato 102 al sostegno 506. In alcune forme di attuazione, il sostegno 506 comprende una morsa sottovuoto per bloccare con una morsa sottovuoto il substrato 102 al sostegno 506. Dopo avere posto il substrato 102 sul sostegno 506, un disegno desiderato è formato nel substrato 102 mediante ablazione laser, come rappresentato nella Figura 5B. Il sistema per ablazione laser può comprendere un qualsiasi tipo adatto di sorgente laser per realizzare il disegno del substrato 102. In alcuni esempi, la sorgente laser è un laser a infrarosso (IR). In alcuni esempi, la sorgente laser è un laser a UV a picosecondi. In altri esempi, il laser è un laser a UV a femtosecondi. In altri esempi ancora, la sorgente laser è un laser verde a femtosecondi. La sorgente laser genera un fascio laser continuo o a impulsi per realizzare il disegno del substrato 102. Per esempio, la sorgente laser può generare un fascio laser a impulsi avente una frequenza tra 100 kHz e 1200 kHz, come tra 200 kHz e circa 1000 kHz. La sorgente laser è configurata per formare qualsiasi disegno e caratteristica desiderati nel substrato 102, includendo le cavità e i via.
In modo simile alla micro-sabbiatura, il processo di realizzazione del disegno laser diretto del substrato 102 può causare difetti meccanici indesiderati sulle superfici del substrato 102, comprendendo una scheggiatura e un’incrinatura. Così, dopo avere formato le caratteristiche desiderate nel substrato 102 mediante realizzazione del disegno laser diretto, il substrato 102 è esposto a un processo di incisione chimica sostanzialmente simile al processo di incisione chimica descritto con riferimento all’operazione 140 per rimuovere le scorie e per rendere regolare il substrato 102. Le Figure 5C e 5D illustrano il substrato 102 prima e dopo l’effettuazione del processo di incisione chimica, che si conclude con il substrato 102 strutturato che ha tre caratteristiche formate in esso.
Le forme di attuazione qui descritte forniscono vantaggiosamente procedimenti perfezionati di strutturazione di un substrato per la realizzazione di package di circuiti integrati avanzati. Utilizzando i procedimenti descritti in precedenza, possono essere formate caratteristiche con alto rapporto di aspetto su substrati di vetro e/o di silicio con costi di fabbricazione sostanzialmente ridotti, che possono essere utilizzati come un’alternativa economica agli interpositori di silicio.
Sebbene ciò che precede sia rivolto a forme di attuazione della presente descrizione, possono essere concepite altre e ulteriori forme di attuazione della descrizione senza uscire dal suo ambito basilare, e il suo ambito è determinato dalle rivendicazioni che seguono.

Claims (27)

  1. RIVENDICAZIONI 1. Procedimento di strutturazione di substrati, comprendente: unire un substrato a una lastra di supporto, il substrato unito alla lastra di supporto mediante un primo strato adesivo; formare uno strato di resist sul substrato, lo strato di resist unito al substrato mediante uno strato adesivo di resist; disegnare lo strato di resist esponendo lo strato di resist a una radiazione elettromagnetica; spingere particelle di polvere verso il substrato per disegnare regioni esposte del substrato e formare in esso disegni strutturati; esporre il substrato a un processo di incisione chimica per rimuovere le scorie dai disegni strutturati nel substrato, il processo di incisione chimica rendendo inoltre regolare una o più superfici del substrato; rimuovere lo strato di resist dal substrato; e staccare il substrato dalla lastra di supporto rilasciando il primo strato adesivo.
  2. 2. Procedimento secondo la rivendicazione 1, in cui il substrato è un substrato di silicio di tipo p monocristallino.
  3. 3. Procedimento secondo la rivendicazione 1, in cui il substrato è un substrato di vetro.
  4. 4. Procedimento secondo la rivendicazione 1, in cui il primo strato adesivo è uno strato adesivo a rilascio termico.
  5. 5. Procedimento secondo la rivendicazione 4, in cui il primo strato adesivo è formato da un materiale degradabile a una temperatura superiore a 110 ºC.
  6. 6. Procedimento secondo la rivendicazione 1, in cui lo strato di resist è un fotoresist.
  7. 7. Procedimento secondo la rivendicazione 6, in cui lo strato di resist è disegnato mediante esposizione a una radiazione UV.
  8. 8. Procedimento secondo la rivendicazione 7, in cui sullo strato di resist è formata una maschera disegnata prima dell’esposizione a UV per esporre selettivamente porzioni desiderate dello strato di resist.
  9. 9. Procedimento secondo la rivendicazione 1, in cui lo strato di resist è disegnato mediante ablazione laser.
  10. 10. Procedimento secondo la rivendicazione 9, in cui lo strato di resist è disegnato usando un laser verde a femtosecondi.
  11. 11. Procedimento secondo la rivendicazione 1, in cui lo strato di resist ha un valore di durezza nella Scala di Shore A tra circa 40 e circa 90.
  12. 12. Procedimento secondo la rivendicazione 1, in cui lo strato di resist è formato da alcol di polivinile.
  13. 13. Procedimento secondo la rivendicazione 1, in cui le particelle di polvere sono formate da un materiale ceramico.
  14. 14. Procedimento secondo la rivendicazione 13, in cui le particelle di polvere sono formate da ossido di alluminio.
  15. 15. Procedimento secondo la rivendicazione 13, in cui le particelle di polvere sono formate da carburo di silicio.
  16. 16. Procedimento secondo la rivendicazione 1, in cui le particelle di polvere hanno una lunghezza di diametro tra circa 15 μm e circa 40 µm.
  17. 17. Procedimento secondo la rivendicazione 16, in cui le particelle di polvere hanno una lunghezza di diametro media di circa 23 µm.
  18. 18. Procedimento secondo la rivendicazione 1, in cui una pressione del fluido utilizzata per spingere le particelle di polvere è tra circa 50 psi e circa 150 psi.
  19. 19. Procedimento secondo la rivendicazione 1, in cui lo strato adesivo di resist è formato da alcol di polivinile.
  20. 20. Procedimento secondo la rivendicazione 1, in cui il processo di incisione chimica è un processo di incisione chimica a umido.
  21. 21. Procedimento secondo la rivendicazione 20, in cui il processo di incisione chimica a umido è un processo di incisione chimica di HF acquosa.
  22. 22. Procedimento secondo la rivendicazione 20, in cui il processo di incisione chimica a umido è un processo di incisione chimica di KOH acquosa.
  23. 23. Procedimento secondo la rivendicazione 1, in cui il processo di incisione chimica è effettuato a una temperatura tra circa 40 ºC e circa 80 ºC.
  24. 24. Procedimento secondo la rivendicazione 1, in cui separare lo strato di resist dal substrato rilasciando lo strato adesivo di resist comprende inoltre: esporre gli strati di resist a un processo di dissoluzione/solubilizzazione a umido in acqua o in un solvente.
  25. 25. Procedimento secondo la rivendicazione 1, in cui separare il substrato dalla lastra di supporto rilasciando il primo strato adesivo comprende: esporre il substrato a un processo di cottura con una temperatura tra circa 50 ºC e circa 500 ºC.
  26. 26. Procedimento di strutturazione di substrati, comprendente: formare uno strato di resist su un substrato; disegnare lo strato di resist esponendo lo strato di resist a una radiazione elettromagnetica; spingere un flusso continuo di particelle di polvere sotto una pressione elevata verso il substrato per asportare e rimuovere materiale dal substrato, l’asportazione e la rimozione del materiale formando disegni strutturati nel substrato; e esporre il substrato a un processo di incisione chimica per rimuovere le scorie dai disegni strutturati nel substrato, il processo di incisione chimica rendendo inoltre regolari una o più superfici del substrato.
  27. 27. Procedimento di strutturazione di substrati, comprendente: formare un primo strato di resist su una prima superficie di un substrato, il primo strato di resist unito al substrato mediante un primo strato adesivo di resist; formare un secondo strato di resist su una seconda superficie del substrato, il secondo strato di resist unito al substrato mediante uno strato adesivo di resist; disegnare il primo strato di resist esponendo il primo strato di resist a una radiazione elettromagnetica; disegnare il secondo strato di resist esponendo il secondo strato di resist a una radiazione elettromagnetica; spingere particelle di polvere verso la prima superficie del substrato per disegnare regioni esposte della prima superficie, la realizzazione del disegno della prima superficie formando strutture nella prima superficie del substrato; spingere particelle di polvere verso la seconda superficie del substrato per disegnare regioni esposte della seconda superficie, la realizzazione del disegno della seconda superficie formando strutture attraverso un intero spessore del substrato; e esporre il substrato a un processo di incisione chimica per rimuovere le scorie dal substrato, il processo di incisione chimica rendendo inoltre regolari una o più superfici del substrato.
IT102019000006740A 2019-05-10 2019-05-10 Procedimenti di strutturazione di substrati IT201900006740A1 (it)

Priority Applications (11)

Application Number Priority Date Filing Date Title
IT102019000006740A IT201900006740A1 (it) 2019-05-10 2019-05-10 Procedimenti di strutturazione di substrati
US16/687,564 US11063169B2 (en) 2019-05-10 2019-11-18 Substrate structuring methods
JP2021565709A JP7259083B2 (ja) 2019-05-10 2020-04-06 基板構造化方法
KR1020237044761A KR20240005994A (ko) 2019-05-10 2020-04-06 기판 구조화 방법들
PCT/US2020/026832 WO2020231544A1 (en) 2019-05-10 2020-04-06 Substrate structuring methods
CN202080034737.9A CN113811982A (zh) 2019-05-10 2020-04-06 基板结构化方法
KR1020217040360A KR102619572B1 (ko) 2019-05-10 2020-04-06 기판 구조화 방법들
TW109114873A TW202107728A (zh) 2019-05-10 2020-05-05 基板結構化方法
US17/227,763 US11362235B2 (en) 2019-05-10 2021-04-12 Substrate structuring methods
US17/747,408 US11837680B2 (en) 2019-05-10 2022-05-18 Substrate structuring methods
JP2023061536A JP2023100622A (ja) 2019-05-10 2023-04-05 基板構造化方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
IT102019000006740A IT201900006740A1 (it) 2019-05-10 2019-05-10 Procedimenti di strutturazione di substrati

Publications (1)

Publication Number Publication Date
IT201900006740A1 true IT201900006740A1 (it) 2020-11-10

Family

ID=67513677

Family Applications (1)

Application Number Title Priority Date Filing Date
IT102019000006740A IT201900006740A1 (it) 2019-05-10 2019-05-10 Procedimenti di strutturazione di substrati

Country Status (7)

Country Link
US (3) US11063169B2 (it)
JP (2) JP7259083B2 (it)
KR (2) KR20240005994A (it)
CN (1) CN113811982A (it)
IT (1) IT201900006740A1 (it)
TW (1) TW202107728A (it)
WO (1) WO2020231544A1 (it)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11315890B2 (en) 2020-08-11 2022-04-26 Applied Materials, Inc. Methods of forming microvias with reduced diameter
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012217A1 (en) * 2002-12-11 2005-01-20 Toshiaki Mori Multilayer wiring board and manufacture method thereof
KR20100097893A (ko) * 2009-02-27 2010-09-06 주식회사 티지솔라 요철구조가 형성된 기판을 이용한 태양전지의 제조방법
US20140103499A1 (en) * 2012-10-11 2014-04-17 International Business Machines Corporation Advanced handler wafer bonding and debonding
US9660037B1 (en) * 2015-12-15 2017-05-23 Infineon Technologies Austria Ag Semiconductor wafer and method
US20190131270A1 (en) * 2017-10-31 2019-05-02 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package

Family Cites Families (345)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4073610A (en) 1976-02-05 1978-02-14 Cox Bernard K Apparatus for producing a foldable plastic strip
US4751349A (en) 1986-10-16 1988-06-14 International Business Machines Corporation Zirconium as an adhesion material in a multi-layer metallic structure
JPH0494592A (ja) 1990-08-10 1992-03-26 Cmk Corp プリント配線板におけるスルーホールに対する充填材の充填方法
US5126016A (en) 1991-02-01 1992-06-30 International Business Machines Corporation Circuitization of polymeric circuit boards with galvanic removal of chromium adhesion layers
US5519332A (en) 1991-06-04 1996-05-21 Micron Technology, Inc. Carrier for testing an unpackaged semiconductor die
US5474834A (en) 1992-03-09 1995-12-12 Kyocera Corporation Superconducting circuit sub-assembly having an oxygen shielding barrier layer
JP2819523B2 (ja) 1992-10-09 1998-10-30 インターナショナル・ビジネス・マシーンズ・コーポレイション 印刷配線板及びその製造方法
US5367143A (en) 1992-12-30 1994-11-22 International Business Machines Corporation Apparatus and method for multi-beam drilling
JPH06244093A (ja) * 1993-02-17 1994-09-02 Hitachi Ltd 基板保持方法ならびにそれを用いた薄膜多層基板の製造方法および装置
JPH06333816A (ja) * 1993-05-24 1994-12-02 Hitachi Ltd パターン形成方法
US5353195A (en) 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
US5688716A (en) 1994-07-07 1997-11-18 Tessera, Inc. Fan-out semiconductor chip assembly
US5783870A (en) 1995-03-16 1998-07-21 National Semiconductor Corporation Method for connecting packages of a stacked ball grid array structure
US5670262A (en) 1995-05-09 1997-09-23 The Dow Chemical Company Printing wiring board(s) having polyimidebenzoxazole dielectric layer(s) and the manufacture thereof
US5767480A (en) 1995-07-28 1998-06-16 National Semiconductor Corporation Hole generation and lead forming for integrated circuit lead frames using laser machining
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
JPH09254027A (ja) * 1996-03-25 1997-09-30 Chiyoda Kk 研磨用マウンテン材
US6631558B2 (en) 1996-06-05 2003-10-14 Laservia Corporation Blind via laser drilling system
AU3301197A (en) 1996-06-05 1998-01-05 Larry W. Burgess Blind via laser drilling system
US7062845B2 (en) 1996-06-05 2006-06-20 Laservia Corporation Conveyorized blind microvia laser drilling system
US5868950A (en) * 1996-11-08 1999-02-09 W. L. Gore & Associates, Inc. Method to correct astigmatism of fourth yag to enable formation of sub 25 micron micro-vias using masking techniques
US5841102A (en) 1996-11-08 1998-11-24 W. L. Gore & Associates, Inc. Multiple pulse space processing to enhance via entrance formation at 355 nm
WO1998044319A1 (en) 1997-04-03 1998-10-08 Yamatake Corporation Circuit board and detector, and method for manufacturing the same
JP3920399B2 (ja) 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
US6388202B1 (en) 1997-10-06 2002-05-14 Motorola, Inc. Multi layer printed circuit board
US6038133A (en) 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
GB9811328D0 (en) 1998-05-27 1998-07-22 Exitech Ltd The use of mid-infrared lasers for drilling microvia holes in printed circuit (wiring) boards and other electrical circuit interconnection packages
MY128333A (en) 1998-09-14 2007-01-31 Ibiden Co Ltd Printed wiring board and its manufacturing method
SE513341C2 (sv) 1998-10-06 2000-08-28 Ericsson Telefon Ab L M Arrangemang med tryckta kretskort samt metod för tillverkning därav
US6039889A (en) 1999-01-12 2000-03-21 Fujitsu Limited Process flows for formation of fine structure layer pairs on flexible films
US6117704A (en) 1999-03-31 2000-09-12 Irvine Sensors Corporation Stackable layers containing encapsulated chips
US6599836B1 (en) 1999-04-09 2003-07-29 Micron Technology, Inc. Planarizing solutions, planarizing machines and methods for mechanical or chemical-mechanical planarization of microelectronic-device substrate assemblies
US6212769B1 (en) 1999-06-29 2001-04-10 International Business Machines Corporation Process for manufacturing a printed wiring board
JP2003506216A (ja) 1999-08-03 2003-02-18 イクシィル・テクノロジー・リミテッド 回路シンギュレーションシステム及び方法
KR20080111567A (ko) 1999-09-02 2008-12-23 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
CN1183811C (zh) 1999-09-30 2005-01-05 西门子公司 层压板的激光钻孔方法和装置
US6538210B2 (en) 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6661084B1 (en) 2000-05-16 2003-12-09 Sandia Corporation Single level microelectronic device package with an integral window
US6384473B1 (en) 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6927176B2 (en) 2000-06-26 2005-08-09 Applied Materials, Inc. Cleaning method and solution for cleaning a wafer in a single wafer process
US6593240B1 (en) 2000-06-28 2003-07-15 Infineon Technologies, North America Corp Two step chemical mechanical polishing process
US20020048715A1 (en) 2000-08-09 2002-04-25 Bret Walczynski Photoresist adhesive and method
US20020020898A1 (en) 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US6459046B1 (en) 2000-08-28 2002-10-01 Matsushita Electric Industrial Co., Ltd. Printed circuit board and method for producing the same
WO2002027786A1 (fr) 2000-09-25 2002-04-04 Ibiden Co., Ltd. Element semi-conducteur, procede de fabrication d'un element semi-conducteur, carte a circuit imprime multicouche, et procede de fabrication d'une carte a circuit imprime multicouche
US20020070443A1 (en) 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US6555906B2 (en) 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
JP4108285B2 (ja) 2000-12-15 2008-06-25 イビデン株式会社 多層プリント配線板の製造方法
US6388207B1 (en) 2000-12-29 2002-05-14 Intel Corporation Electronic assembly with trench structures and methods of manufacture
JP5004378B2 (ja) 2001-01-10 2012-08-22 イビデン株式会社 多層プリント配線板
TW511415B (en) 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP2001244591A (ja) 2001-02-06 2001-09-07 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US20020112963A1 (en) * 2001-02-22 2002-08-22 Nikon Corporation Methods for fabricating high-precision thermally stable electromagnetic coils
US6512182B2 (en) 2001-03-12 2003-01-28 Ngk Spark Plug Co., Ltd. Wiring circuit board and method for producing same
US7160432B2 (en) 2001-03-14 2007-01-09 Applied Materials, Inc. Method and composition for polishing a substrate
CN1287945C (zh) 2001-03-22 2006-12-06 埃克赛尔技术有限公司 激光加工系统和方法
US6465084B1 (en) 2001-04-12 2002-10-15 International Business Machines Corporation Method and structure for producing Z-axis interconnection assembly of printed wiring board elements
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US20030059976A1 (en) 2001-09-24 2003-03-27 Nathan Richard J. Integrated package and methods for making same
JP2003145426A (ja) * 2001-11-19 2003-05-20 Mtc:Kk マスク用基板リサイクルのためのパターン除去方法およびそのパターン除去装置およびこれらでパターン除去されたマスク用基板
US6677552B1 (en) * 2001-11-30 2004-01-13 Positive Light, Inc. System and method for laser micro-machining
JP2003188340A (ja) 2001-12-19 2003-07-04 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP3998984B2 (ja) 2002-01-18 2007-10-31 富士通株式会社 回路基板及びその製造方法
US6506632B1 (en) 2002-02-15 2003-01-14 Unimicron Technology Corp. Method of forming IC package having downward-facing chip cavity
US7358157B2 (en) 2002-03-27 2008-04-15 Gsi Group Corporation Method and system for high-speed precise laser trimming, scan lens system for use therein and electrical device produced thereby
US7028400B1 (en) 2002-05-01 2006-04-18 Amkor Technology, Inc. Integrated circuit substrate having laser-exposed terminals
JP3871609B2 (ja) 2002-05-27 2007-01-24 松下電器産業株式会社 半導体装置及びその製造方法
JP2003347741A (ja) 2002-05-30 2003-12-05 Taiyo Yuden Co Ltd 複合多層基板およびそれを用いたモジュール
US20030235989A1 (en) * 2002-06-25 2003-12-25 Seagate Technology Llc Process for CMP assisted liftoff
JP3908146B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 半導体装置及び積層型半導体装置
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7105931B2 (en) 2003-01-07 2006-09-12 Abbas Ismail Attarwala Electronic package and method
US8704359B2 (en) 2003-04-01 2014-04-22 Ge Embedded Electronics Oy Method for manufacturing an electronic module and an electronic module
JP2004311788A (ja) 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd シート状モジュールとその製造方法
JP2004335641A (ja) 2003-05-06 2004-11-25 Canon Inc 半導体素子内蔵基板の製造方法
EP1478021B1 (en) 2003-05-15 2008-07-16 Sanyo Electric Co., Ltd. Semiconductor device and manufacturing method thereof
US20060283716A1 (en) 2003-07-08 2006-12-21 Hooman Hafezi Method of direct plating of copper on a ruthenium alloy
CN1577819A (zh) 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法
US7271012B2 (en) 2003-07-15 2007-09-18 Control Systemation, Inc. Failure analysis methods and systems
EP2937897A3 (en) 2003-09-15 2016-03-23 Nuvotronics LLC Device package and methods for the fabrication and testing thereof
US7364985B2 (en) * 2003-09-29 2008-04-29 Micron Technology, Inc. Method for creating electrical pathways for semiconductor device structures using laser machining processes
US7064069B2 (en) 2003-10-21 2006-06-20 Micron Technology, Inc. Substrate thinning including planarization
JP4081052B2 (ja) 2003-12-05 2008-04-23 三井金属鉱業株式会社 プリント配線基板の製造法
JP4271590B2 (ja) 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
US7309515B2 (en) 2004-02-04 2007-12-18 Industrial Technology Research Institute Method for fabricating an imprint mold structure
TWI256095B (en) 2004-03-11 2006-06-01 Siliconware Precision Industries Co Ltd Wafer level semiconductor package with build-up layer and process for fabricating the same
US20060000814A1 (en) 2004-06-30 2006-01-05 Bo Gu Laser-based method and system for processing targeted surface material and article produced thereby
US8571541B2 (en) 2004-07-15 2013-10-29 Avaya Inc. Proximity-based authorization
DE102004038852B4 (de) 2004-08-10 2006-06-29 Webasto Ag Spritzgießmaschine
US20080090095A1 (en) 2004-09-01 2008-04-17 Sumitomo Metal Mining Co., Ltd. Adhesiveless Copper Clad Laminates And Method For Manufacturing Thereof
TWI241007B (en) 2004-09-09 2005-10-01 Phoenix Prec Technology Corp Semiconductor device embedded structure and method for fabricating the same
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
US20060073234A1 (en) 2004-10-06 2006-04-06 Williams Michael E Concrete stamp and method of manufacture
JP4564342B2 (ja) 2004-11-24 2010-10-20 大日本印刷株式会社 多層配線基板およびその製造方法
TWI301660B (en) 2004-11-26 2008-10-01 Phoenix Prec Technology Corp Structure of embedding chip in substrate and method for fabricating the same
TWI245384B (en) 2004-12-10 2005-12-11 Phoenix Prec Technology Corp Package structure with embedded chip and method for fabricating the same
TWI245388B (en) 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI260056B (en) 2005-02-01 2006-08-11 Phoenix Prec Technology Corp Module structure having an embedded chip
JP2006216714A (ja) 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
JP2006216713A (ja) 2005-02-02 2006-08-17 Ibiden Co Ltd 多層プリント配線板
TWI283553B (en) 2005-04-21 2007-07-01 Ind Tech Res Inst Thermal enhanced low profile package structure and method for fabricating the same
US7919844B2 (en) 2005-05-26 2011-04-05 Aprolase Development Co., Llc Tier structure with tier frame having a feedthrough structure
DE102005042072A1 (de) * 2005-06-01 2006-12-14 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern
US7215032B2 (en) 2005-06-14 2007-05-08 Cubic Wafer, Inc. Triaxial through-chip connection
KR100714196B1 (ko) 2005-07-11 2007-05-02 삼성전기주식회사 전기소자를 내장한 인쇄회로기판 및 그 제조방법
TWI263313B (en) 2005-08-15 2006-10-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board
US20070042563A1 (en) 2005-08-19 2007-02-22 Honeywell International Inc. Single crystal based through the wafer connections technical field
US20070077865A1 (en) 2005-10-04 2007-04-05 Cabot Microelectronics Corporation Method for controlling polysilicon removal
KR100772639B1 (ko) 2005-10-18 2007-11-02 한국기계연구원 다이아몬드상 카본 박막을 이용한 미세 임프린트리소그래피용 스탬프 및 그 제조방법
CN100524717C (zh) 2005-11-25 2009-08-05 全懋精密科技股份有限公司 芯片内埋的模块化结构
CN100463128C (zh) 2005-11-25 2009-02-18 全懋精密科技股份有限公司 半导体芯片埋入基板的三维构装结构及其制作方法
KR100688701B1 (ko) 2005-12-14 2007-03-02 삼성전기주식회사 랜드리스 비아홀을 구비한 인쇄회로기판의 제조방법
US7765691B2 (en) * 2005-12-28 2010-08-03 Intel Corporation Method and apparatus for a printed circuit board using laser assisted metallization and patterning of a substrate
JP4358189B2 (ja) * 2006-01-17 2009-11-04 Ｔｄｋ株式会社 基板の加工方法
US7808799B2 (en) 2006-04-25 2010-10-05 Ngk Spark Plug Co., Ltd. Wiring board
KR101037229B1 (ko) 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
KR20090031349A (ko) 2006-04-28 2009-03-25 폴리셋 컴파니, 인코퍼레이티드 재분배층 적용을 위한 실록산 에폭시 중합체
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
KR100731112B1 (ko) 2006-07-24 2007-06-22 동부일렉트로닉스 주식회사 포토 레지스트를 제거하기 위한 ｃｍｐ 슬러리
JP5252792B2 (ja) 2006-08-25 2013-07-31 日本ミクロコーティング株式会社 酸化物超伝導体用テープ基材の研磨方法並びに酸化物超伝導体及び酸化物超伝導体用基材
JP5329784B2 (ja) * 2006-08-25 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5016876B2 (ja) * 2006-09-06 2012-09-05 株式会社ディスコ ビアホールの加工方法
JP4927484B2 (ja) * 2006-09-13 2012-05-09 株式会社ディスコ 積層用デバイスの製造方法
JP2008068292A (ja) * 2006-09-14 2008-03-27 Disco Abrasive Syst Ltd ビアホールの加工方法
JP2008073740A (ja) * 2006-09-22 2008-04-03 Disco Abrasive Syst Ltd ビアホールの加工方法
KR20080037296A (ko) 2006-10-25 2008-04-30 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조방법
US7427562B2 (en) 2006-11-08 2008-09-23 Motorla, Inc. Method for fabricating closed vias in a printed circuit board
US20080136002A1 (en) 2006-12-07 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US7915737B2 (en) 2006-12-15 2011-03-29 Sanyo Electric Co., Ltd. Packing board for electronic device, packing board manufacturing method, semiconductor module, semiconductor module manufacturing method, and mobile device
TWI330401B (en) 2006-12-25 2010-09-11 Unimicron Technology Corp Circuit board structure having embedded semiconductor component and fabrication method thereof
KR101030769B1 (ko) 2007-01-23 2011-04-27 삼성전자주식회사 스택 패키지 및 스택 패키징 방법
US20080173792A1 (en) 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
CN100561696C (zh) 2007-03-01 2009-11-18 全懋精密科技股份有限公司 嵌埋半导体芯片的结构及其制法
US7757196B2 (en) 2007-04-04 2010-07-13 Cisco Technology, Inc. Optimizing application specific integrated circuit pinouts for high density interconnect printed circuit boards
JP2008277339A (ja) 2007-04-25 2008-11-13 Tdk Corp 電子部品およびその製造方法
US8710402B2 (en) 2007-06-01 2014-04-29 Electro Scientific Industries, Inc. Method of and apparatus for laser drilling holes with improved taper
US8143719B2 (en) 2007-06-07 2012-03-27 United Test And Assembly Center Ltd. Vented die and package
US8314343B2 (en) 2007-09-05 2012-11-20 Taiyo Yuden Co., Ltd. Multi-layer board incorporating electronic component and method for producing the same
WO2009050207A1 (en) 2007-10-15 2009-04-23 Interuniversitair Microelectronica Centrum Vzw Method for producing electrical interconnects and devices made thereof
US8476769B2 (en) 2007-10-17 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon vias and methods for forming the same
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7843064B2 (en) 2007-12-21 2010-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and process for the formation of TSVs
JP5280079B2 (ja) 2008-03-25 2013-09-04 新光電気工業株式会社 配線基板の製造方法
US8017451B2 (en) 2008-04-04 2011-09-13 The Charles Stark Draper Laboratory, Inc. Electronic modules and methods for forming the same
KR20090116168A (ko) 2008-05-06 2009-11-11 삼성전자주식회사 금속 배선 기판, 박막 트랜지스터 기판, 및 금속 배선의형성 방법
US7842542B2 (en) 2008-07-14 2010-11-30 Stats Chippac, Ltd. Embedded semiconductor die package and method of making the same using metal frame carrier
TWI512848B (zh) 2008-07-18 2015-12-11 United Test & Assembly Ct Lt 封裝結構性元件
KR20130038958A (ko) 2008-07-22 2013-04-18 생-고벵 아브라시프 집합체들을 함유하는 코팅된 연마 제품들
US20100062287A1 (en) 2008-09-10 2010-03-11 Seagate Technology Llc Method of polishing amorphous/crystalline glass to achieve a low rq & wq
US7749900B2 (en) * 2008-09-30 2010-07-06 Intel Corporation Method and core materials for semiconductor packaging
US8723074B2 (en) 2008-10-10 2014-05-13 Ipg Microsystems Llc Laser machining systems and methods with vision correction and/or tracking
JP5246103B2 (ja) 2008-10-16 2013-07-24 大日本印刷株式会社 貫通電極基板の製造方法
US7982305B1 (en) 2008-10-20 2011-07-19 Maxim Integrated Products, Inc. Integrated circuit package including a three-dimensional fan-out / fan-in signal routing
JP2010109151A (ja) * 2008-10-30 2010-05-13 Takashi Yunogami 使用済み半導体ウエハの再生方法
JP2010152345A (ja) * 2008-11-25 2010-07-08 Asahi Kasei E-Materials Corp 感光性樹脂組成物、及びその用途
JP5111342B2 (ja) 2008-12-01 2013-01-09 日本特殊陶業株式会社 配線基板
US8354304B2 (en) 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US9064936B2 (en) 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8592992B2 (en) 2011-12-14 2013-11-26 Stats Chippac, Ltd. Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
KR20100067966A (ko) 2008-12-12 2010-06-22 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
CN102318451B (zh) 2008-12-13 2013-11-06 万佳雷射有限公司 用于激光加工相对窄和相对宽的结构的方法和设备
US7932608B2 (en) 2009-02-24 2011-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via formed with a post passivation interconnect structure
KR20100096879A (ko) * 2009-02-25 2010-09-02 삼성전자주식회사 구리 패드를 포함하는 반도체 소자, 그 적층 구조 및 그 제조 방법
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
US7955942B2 (en) 2009-05-18 2011-06-07 Stats Chippac, Ltd. Semiconductor device and method of forming a 3D inductor from prefabricated pillar frame
CN101898405A (zh) 2009-05-27 2010-12-01 鸿富锦精密工业（深圳）有限公司 模具流道组合
TWI523720B (zh) 2009-05-28 2016-03-01 伊雷克托科學工業股份有限公司 應用於雷射處理工件中的特徵的聲光偏轉器及相關雷射處理方法
US20100307798A1 (en) 2009-06-03 2010-12-09 Izadian Jamal S Unified scalable high speed interconnects technologies
JP5534246B2 (ja) 2009-07-29 2014-06-25 日産化学工業株式会社 ナノインプリント用レジスト下層膜形成組成物
US8383457B2 (en) 2010-09-03 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame over semiconductor die to provide vertical interconnect
TWI418272B (zh) 2009-08-25 2013-12-01 Samsung Electro Mech 處理核心基板之空腔的方法
TW201110285A (en) 2009-09-08 2011-03-16 Unimicron Technology Corp Package structure having embedded semiconductor element and method of forming the same
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
JP2011086654A (ja) * 2009-10-13 2011-04-28 Seiko Epson Corp 基板の加工方法及び基板
KR101172647B1 (ko) 2009-10-22 2012-08-08 히다치 가세고교 가부시끼가이샤 연마제, 농축 1액식 연마제, 2액식 연마제 및 기판의 연마 방법
US8772087B2 (en) 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer
CN102230991B (zh) 2009-10-23 2013-01-09 鸿富锦精密工业（深圳）有限公司 光纤耦合连接器
JP5700241B2 (ja) 2009-11-09 2015-04-15 日立化成株式会社 多層配線基板及びその製造方法
KR20120102680A (ko) 2009-11-11 2012-09-18 암프리우스, 인코포레이티드 전극용 중간 층 제조하기
EP2339627A1 (en) 2009-12-24 2011-06-29 Imec Window interposed die packaging
US9196509B2 (en) 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US8822281B2 (en) 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
JP5904556B2 (ja) 2010-03-03 2016-04-13 ジョージア テック リサーチ コーポレイション 無機インターポーザ上のパッケージ貫通ビア（ｔｐｖ）構造およびその製造方法
KR101846588B1 (ko) * 2010-04-12 2018-04-06 아이코닉스 코포레이션 포토레지스트막, 및 연마 식각 및 절삭 방법
US8970006B2 (en) 2010-06-15 2015-03-03 Stmicroelectronics S.R.L. Vertical conductive connections in semiconductor substrates
US8426961B2 (en) 2010-06-25 2013-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded 3D interposer structure
EP2599583B1 (en) * 2010-07-26 2020-04-01 Hamamatsu Photonics K.K. Substrate processing method
KR20190014128A (ko) 2010-08-02 2019-02-11 아토테크더치랜드게엠베하 기판 상에 솔더 성막 및 비용융 범프 구조들을 형성하는 방법
JP2012069926A (ja) 2010-08-21 2012-04-05 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
US8518746B2 (en) 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
TWI434387B (zh) 2010-10-11 2014-04-11 Advanced Semiconductor Eng 具有穿導孔之半導體裝置及具有穿導孔之半導體裝置之封裝結構及其製造方法
KR101187913B1 (ko) * 2010-11-24 2012-10-05 삼성테크윈 주식회사 반도체 패키지용 리이드 프레임과, 이를 제조하는 방법
TWI418269B (zh) 2010-12-14 2013-12-01 Unimicron Technology Corp 嵌埋穿孔中介層之封裝基板及其製法
US8617990B2 (en) 2010-12-20 2013-12-31 Intel Corporation Reduced PTH pad for enabling core routing and substrate layer count reduction
US8329575B2 (en) * 2010-12-22 2012-12-11 Applied Materials, Inc. Fabrication of through-silicon vias on silicon wafers
US9704793B2 (en) * 2011-01-04 2017-07-11 Napra Co., Ltd. Substrate for electronic device and electronic device
JP5693977B2 (ja) 2011-01-11 2015-04-01 新光電気工業株式会社 配線基板及びその製造方法
US8536695B2 (en) 2011-03-08 2013-09-17 Georgia Tech Research Corporation Chip-last embedded interconnect structures
JP2012195514A (ja) 2011-03-17 2012-10-11 Seiko Epson Corp 素子付き基板、赤外線センサー、および貫通電極形成方法
US20120261805A1 (en) 2011-04-14 2012-10-18 Georgia Tech Research Corporation Through package via structures in panel-based silicon substrates and methods of making the same
WO2013008415A1 (ja) 2011-07-08 2013-01-17 パナソニック株式会社 配線基板および立体配線基板の製造方法
TWI492680B (zh) 2011-08-05 2015-07-11 Unimicron Technology Corp 嵌埋有中介層之封裝基板及其製法
JP2013074178A (ja) 2011-09-28 2013-04-22 Ngk Spark Plug Co Ltd 部品内蔵配線基板の製造方法
WO2013089754A1 (en) 2011-12-15 2013-06-20 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (bbul) packages
KR20130083721A (ko) * 2012-01-13 2013-07-23 삼성전자주식회사 레이저 어블레이션을 이용한 관통 실리콘 비아 형성방법
US8772058B2 (en) 2012-02-02 2014-07-08 Harris Corporation Method for making a redistributed wafer using transferrable redistribution layers
EP2817819A4 (en) 2012-02-26 2015-09-02 Solexel Inc SYSTEMS AND METHOD FOR LASER DISTRIBUTION AND DEVICE LAYER TRANSMISSION
JP2013207006A (ja) 2012-03-28 2013-10-07 Toppan Printing Co Ltd 貫通電極付き配線基板及びその製造方法
US8698293B2 (en) 2012-05-25 2014-04-15 Infineon Technologies Ag Multi-chip package and method of manufacturing thereof
JP5981232B2 (ja) 2012-06-06 2016-08-31 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
JP6029342B2 (ja) 2012-06-15 2016-11-24 新光電気工業株式会社 配線基板及びその製造方法
DE102012210472A1 (de) 2012-06-21 2013-12-24 Robert Bosch Gmbh Verfahren zum Herstellen eines Bauelements mit einer elektrischen Durchkontaktierung
EP2690383A1 (en) 2012-07-27 2014-01-29 Embl Heidelberg Cooling of a dewar vessel with ice free coolant and for short sample access
CN103635017B (zh) 2012-08-24 2016-12-28 碁鼎科技秦皇岛有限公司 电路板及其制作方法
US8890628B2 (en) 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
CN102890591B (zh) 2012-09-28 2016-03-09 北京京东方光电科技有限公司 一种触摸屏、触控显示装置及触摸屏的制造方法
WO2014052130A1 (en) 2012-09-28 2014-04-03 Saint-Gobain Ceramics & Plastics, Inc. Modified microgrinding process
US9385102B2 (en) 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
KR101301507B1 (ko) 2012-11-26 2013-09-04 (주)씨엠코리아 반도체 제조장치용 히터 제조방법 및 그에 따라 제조된 히터
KR102072846B1 (ko) 2012-12-18 2020-02-03 에스케이하이닉스 주식회사 임베디드 패키지 및 제조 방법
KR20140083657A (ko) 2012-12-26 2014-07-04 하나 마이크론(주) 인터포저가 임베디드 되는 전자 모듈 및 그 제조방법
KR101441632B1 (ko) 2012-12-28 2014-09-23 (재)한국나노기술원 글라스 기반 프로브 카드용 스페이스 트랜스포머의 제조방법 및 이에 의해 제조된 글라스 기반 프로브 카드용 스페이스 트랜스포머
CN104781928A (zh) 2013-01-07 2015-07-15 联合材料公司 陶瓷布线基板、半导体装置、及陶瓷布线基板的制造方法
US9378982B2 (en) 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US9704809B2 (en) 2013-03-05 2017-07-11 Maxim Integrated Products, Inc. Fan-out and heterogeneous packaging of electronic components
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
JP5874675B2 (ja) * 2013-04-08 2016-03-02 信越化学工業株式会社 テクスチャ形成方法及び太陽電池の製造方法
US20160122696A1 (en) 2013-05-17 2016-05-05 Advanced Technology Materials, Inc. Compositions and methods for removing ceria particles from a surface
KR101494413B1 (ko) 2013-05-29 2015-02-17 주식회사 네패스 지지프레임 및 이를 이용한 반도체패키지 제조방법
US20140353019A1 (en) 2013-05-30 2014-12-04 Deepak ARORA Formation of dielectric with smooth surface
JP6214930B2 (ja) 2013-05-31 2017-10-18 スナップトラック・インコーポレーテッド 多層配線基板
US9685414B2 (en) 2013-06-26 2017-06-20 Intel Corporation Package assembly for embedded die and associated techniques and configurations
US8980691B2 (en) 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
US9716066B2 (en) 2013-06-29 2017-07-25 Intel Corporation Interconnect structure comprising fine pitch backside metal redistribution lines combined with vias
US8952544B2 (en) 2013-07-03 2015-02-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10446335B2 (en) 2013-08-08 2019-10-15 Zhuhai Access Semiconductor Co., Ltd. Polymer frame for a chip, such that the frame comprises at least one via in series with a capacitor
JP6286169B2 (ja) 2013-09-26 2018-02-28 新光電気工業株式会社 配線基板及びその製造方法
US9209151B2 (en) 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
US9530752B2 (en) 2013-11-11 2016-12-27 Infineon Technologies Ag Method for forming electronic components
US20160270242A1 (en) 2013-11-14 2016-09-15 Amogreentech Co., Ltd. Flexible printed circuit board and method for manufacturing same
US9159678B2 (en) 2013-11-18 2015-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10014292B2 (en) 2015-03-09 2018-07-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US9355881B2 (en) 2014-02-18 2016-05-31 Infineon Technologies Ag Semiconductor device including a dielectric material
WO2015126438A1 (en) 2014-02-20 2015-08-27 Applied Materials, Inc. Laser ablation platform for solar cells
US9735134B2 (en) 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
JP6293918B2 (ja) 2014-03-12 2018-03-14 インテル コーポレイション 受動マイクロ電子デバイスをパッケージ本体内部に配置したマイクロ電子パッケージ
US9499397B2 (en) 2014-03-31 2016-11-22 Freescale Semiconductor, Inc. Microelectronic packages having axially-partitioned hermetic cavities and methods for the fabrication thereof
US9326373B2 (en) 2014-04-09 2016-04-26 Finisar Corporation Aluminum nitride substrate
US10074631B2 (en) 2014-04-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Packages and packaging methods for semiconductor devices, and packaged semiconductor devices
US9589786B2 (en) 2014-04-28 2017-03-07 National Center For Advanced Packaging Co., Ltd Method for polishing a polymer surface
SG11201608264YA (en) 2014-05-06 2016-10-28 Intel Corp Multi-layer package with integrated antenna
US8980727B1 (en) * 2014-05-07 2015-03-17 Applied Materials, Inc. Substrate patterning using hybrid laser scribing and plasma etching processing schemes
US10256180B2 (en) 2014-06-24 2019-04-09 Ibis Innotech Inc. Package structure and manufacturing method of package structure
US9396999B2 (en) 2014-07-01 2016-07-19 Freescale Semiconductor, Inc. Wafer level packaging method
JP6394136B2 (ja) 2014-07-14 2018-09-26 凸版印刷株式会社 パッケージ基板およびその製造方法
CN105336670B (zh) 2014-07-14 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6324876B2 (ja) 2014-07-16 2018-05-16 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR20160013706A (ko) 2014-07-28 2016-02-05 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
DE202014103794U1 (de) * 2014-08-14 2014-10-29 Intel Corporation Herstellung eines Substrates mit einer eingebetteten Chiplage unter Verwendung von Projektionsstrukturierung und damit verbundenen Paket-Konfigurationen
CN105436718A (zh) 2014-08-26 2016-03-30 安捷利电子科技（苏州）有限公司 一种uv激光钻孔制备具有可控锥度盲孔的方法
US9991239B2 (en) 2014-09-18 2018-06-05 Intel Corporation Method of embedding WLCSP components in e-WLB and e-PLB
KR102268386B1 (ko) 2014-09-30 2021-06-23 삼성전기주식회사 회로기판
KR20160048277A (ko) 2014-10-23 2016-05-04 에스케이하이닉스 주식회사 칩 내장 패키지 및 그 제조방법
JP6428164B2 (ja) 2014-10-31 2018-11-28 日立化成株式会社 半導体装置及びその製造方法
US9554469B2 (en) 2014-12-05 2017-01-24 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Method of fabricating a polymer frame with a rectangular array of cavities
US9318376B1 (en) 2014-12-15 2016-04-19 Freescale Semiconductor, Inc. Through substrate via with diffused conductive component
US10269722B2 (en) 2014-12-15 2019-04-23 Bridge Semiconductor Corp. Wiring board having component integrated with leadframe and method of making the same
DE112014003166B4 (de) 2014-12-19 2021-09-23 Intel Corporation Gestapelte Halbleitervorrichtungsbaugruppe mit einer verbesserten Verbindungsbandbreite und Verfahren zur Herstellung einer solchen Baugruppe
US9754849B2 (en) 2014-12-23 2017-09-05 Intel Corporation Organic-inorganic hybrid structure for integrated circuit packages
US20160329299A1 (en) 2015-05-05 2016-11-10 Mediatek Inc. Fan-out package structure including antenna
US9842789B2 (en) 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US10109588B2 (en) 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
DE102015108071B4 (de) * 2015-05-21 2023-06-15 Pictiva Displays International Limited Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements
US9837484B2 (en) 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US9978720B2 (en) 2015-07-06 2018-05-22 Infineon Technologies Ag Insulated die
US20190189561A1 (en) 2015-07-15 2019-06-20 Chip Solutions, LLC Semiconductor device and method with multiple redistribution layer and fine line capability
US10636753B2 (en) 2015-07-29 2020-04-28 STATS ChipPAC Pte. Ltd. Antenna in embedded wafer-level ball-grid array package
CN105023900A (zh) 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
US9601461B2 (en) 2015-08-12 2017-03-21 Semtech Corporation Semiconductor device and method of forming inverted pyramid cavity semiconductor package
JP6542616B2 (ja) 2015-08-27 2019-07-10 古河電気工業株式会社 部品内蔵配線基板の製造方法、部品内蔵配線基板および電子部品固定用テープ
JP2017050315A (ja) 2015-08-31 2017-03-09 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US9761571B2 (en) 2015-09-17 2017-09-12 Deca Technologies Inc. Thermally enhanced fully molded fan-out module
US10672701B2 (en) 2015-09-25 2020-06-02 Intel Corporation Thin electronic package elements using laser spallation
US9837352B2 (en) 2015-10-07 2017-12-05 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
WO2017074390A1 (en) 2015-10-29 2017-05-04 Intel Corporation Alternative surfaces for conductive pad layers of silicon bridges for semiconductor packages
TW201717343A (zh) 2015-11-04 2017-05-16 華亞科技股份有限公司 封裝上封裝構件及其製作方法
US10570257B2 (en) 2015-11-16 2020-02-25 Applied Materials, Inc. Copolymerized high temperature bonding component
JP6626697B2 (ja) 2015-11-24 2019-12-25 京セラ株式会社 配線基板およびその製造方法
US10051742B2 (en) 2015-12-10 2018-08-14 Industrial Technology Research Institute Power module and manufacturing method thereof
DE112015007213B4 (de) 2015-12-22 2021-08-19 Intel Corporation Halbleiter-package mit durchgangsbrücken-die-verbindungen und verfahren zum herstellen eines halbleiter-package
CN105575913B (zh) 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构
JP6618843B2 (ja) * 2016-03-24 2019-12-11 Hoya株式会社 フォトマスク用基板のリサイクル方法、フォトマスク用基板の製造方法、フォトマスクブランクの製造方法、フォトマスクの製造方法、及びパターン転写方法
US9875970B2 (en) 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10553515B2 (en) 2016-04-28 2020-02-04 Intel Corporation Integrated circuit structures with extended conductive pathways
US9859258B2 (en) 2016-05-17 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10615191B2 (en) 2016-05-20 2020-04-07 Ares Materials Inc. Polymer substrate for flexible electronics microfabrication and methods of use
US10043740B2 (en) 2016-07-12 2018-08-07 Intel Coporation Package with passivated interconnects
US11156788B2 (en) 2016-07-14 2021-10-26 Intel Corporation Semiconductor package with embedded optical die
US9748167B1 (en) 2016-07-25 2017-08-29 United Microelectronics Corp. Silicon interposer, semiconductor package using the same, and fabrication method thereof
US10269771B2 (en) 2016-08-31 2019-04-23 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
KR102566996B1 (ko) 2016-09-09 2023-08-14 삼성전자주식회사 FOWLP 형태의 반도체 패키지 및 이를 가지는 PoP 형태의 반도체 패키지
US9887167B1 (en) 2016-09-19 2018-02-06 Advanced Semiconductor Engineering, Inc. Embedded component package structure and method of manufacturing the same
KR102012443B1 (ko) 2016-09-21 2019-08-20 삼성전자주식회사 팬-아웃 반도체 패키지
JP2018073890A (ja) 2016-10-25 2018-05-10 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
CN106531647B (zh) 2016-12-29 2019-08-09 华进半导体封装先导技术研发中心有限公司 一种扇出型芯片的封装结构及其封装方法
KR102596788B1 (ko) 2016-12-30 2023-10-31 인텔 코포레이션 팬 아웃 스케일링을 위한 필러 및 비아 접속부를 구비한 고밀도 상호접속 층을 가진 패키지 기판
KR102561987B1 (ko) 2017-01-11 2023-07-31 삼성전기주식회사 반도체 패키지와 그 제조 방법
KR102019353B1 (ko) 2017-04-07 2019-09-09 삼성전자주식회사 팬-아웃 센서 패키지 및 이를 포함하는 광학방식 지문센서 모듈
JP6827663B2 (ja) 2017-04-24 2021-02-10 株式会社荏原製作所 基板の研磨装置
JP6909430B2 (ja) 2017-05-12 2021-07-28 大日本印刷株式会社 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
TWI645519B (zh) 2017-06-02 2018-12-21 旭德科技股份有限公司 元件內埋式封裝載板及其製作方法
US10304765B2 (en) 2017-06-08 2019-05-28 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US10163803B1 (en) 2017-06-20 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages and methods of forming the same
US10211072B2 (en) 2017-06-23 2019-02-19 Applied Materials, Inc. Method of reconstituted substrate formation for advanced packaging applications
JP6885800B2 (ja) 2017-06-26 2021-06-16 京セラ株式会社 配線基板およびその製造方法
US20190006331A1 (en) * 2017-06-30 2019-01-03 Intel Corporation Electronics package devices with through-substrate-vias having pitches independent of substrate thickness
TW201909245A (zh) 2017-07-24 2019-03-01 美商康寧公司 精密結構玻璃物件、積體電路封裝、光學元件、微流體元件及其製造方法
JP2019040937A (ja) * 2017-08-23 2019-03-14 住友電気工業株式会社 受発光デバイスの製造方法
US10410971B2 (en) 2017-08-29 2019-09-10 Qualcomm Incorporated Thermal and electromagnetic interference shielding for die embedded in package substrate
US10515912B2 (en) 2017-09-24 2019-12-24 Intel Corporation Integrated circuit packages
US10269773B1 (en) 2017-09-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
WO2019066988A1 (en) 2017-09-30 2019-04-04 Intel Corporation INTEGRATED PCB / HOUSING STACK FOR DOUBLE-SIDED INTERCONNECTION
KR101892869B1 (ko) 2017-10-20 2018-08-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101922884B1 (ko) 2017-10-26 2018-11-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10515827B2 (en) 2017-10-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming chip package with recessed interposer substrate
US10163798B1 (en) * 2017-12-22 2018-12-25 Intel Corporation Embedded multi-die interconnect bridge packages with lithotgraphically formed bumps and methods of assembling same
CN111201711A (zh) * 2017-12-28 2020-05-26 英特尔公司 单个封装中的包括混合滤波器和有源电路的rf前端模块
US10468339B2 (en) 2018-01-19 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterogeneous fan-out structure and method of manufacture
US10388631B1 (en) 2018-01-29 2019-08-20 Globalfoundries Inc. 3D IC package with RDL interposer and related method
TWI791769B (zh) 2018-02-27 2023-02-11 日商迪愛生股份有限公司 電子零件封裝及其製造方法
WO2019177742A1 (en) 2018-03-15 2019-09-19 Applied Materials, Inc. Planarization for semiconductor device package fabrication processes
US10948818B2 (en) 2018-03-19 2021-03-16 Applied Materials, Inc. Methods and apparatus for creating a large area imprint without a seam
US11178772B2 (en) 2018-03-29 2021-11-16 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier connected with a separate tilted component carrier for short electric connection
JP6997670B2 (ja) * 2018-04-23 2022-01-17 新光電気工業株式会社 配線基板及びその製造方法
US11063007B2 (en) 2018-05-21 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10955606B2 (en) 2018-05-30 2021-03-23 Applied Materials, Inc. Method of imprinting tilt angle light gratings
US10424530B1 (en) 2018-06-21 2019-09-24 Intel Corporation Electrical interconnections with improved compliance due to stress relaxation and method of making
US10705268B2 (en) 2018-06-29 2020-07-07 Applied Materials, Inc. Gap fill of imprinted structure with spin coated high refractive index material for optical components
CN111293210B (zh) * 2018-12-07 2024-01-23 茂丞(郑州)超声科技有限公司 晶圆级超声波芯片模块及其制造方法
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012217A1 (en) * 2002-12-11 2005-01-20 Toshiaki Mori Multilayer wiring board and manufacture method thereof
KR20100097893A (ko) * 2009-02-27 2010-09-06 주식회사 티지솔라 요철구조가 형성된 기판을 이용한 태양전지의 제조방법
US20140103499A1 (en) * 2012-10-11 2014-04-17 International Business Machines Corporation Advanced handler wafer bonding and debonding
US9660037B1 (en) * 2015-12-15 2017-05-23 Infineon Technologies Austria Ag Semiconductor wafer and method
US20190131270A1 (en) * 2017-10-31 2019-05-02 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ALLRESIST GMBH - STRAUSBERG ET AL: "Resist-Wiki: Adhesion promoter HMDS and diphenylsilanedio (AR 300-80) - ... - ALLRESIST GmbH - Strausberg, Germany", 12 April 2019 (2019-04-12), XP055663206, Retrieved from the Internet <URL:https://web.archive.org/web/20190412202908/https://www.allresist.com/process-chemicals-adhesion-promoter-hmds-and-diphenylsilanedio/> [retrieved on 20200129] *

Also Published As

Publication number Publication date
JP2023100622A (ja) 2023-07-19
US11063169B2 (en) 2021-07-13
JP7259083B2 (ja) 2023-04-17
US20210234060A1 (en) 2021-07-29
US11362235B2 (en) 2022-06-14
JP2022533537A (ja) 2022-07-25
WO2020231544A1 (en) 2020-11-19
US20220278248A1 (en) 2022-09-01
CN113811982A (zh) 2021-12-17
KR102619572B1 (ko) 2023-12-28
KR20240005994A (ko) 2024-01-12
KR20210154267A (ko) 2021-12-20
TW202107728A (zh) 2021-02-16
US20200357947A1 (en) 2020-11-12
US11837680B2 (en) 2023-12-05

Similar Documents

Publication Publication Date Title
IT201900006740A1 (it) Procedimenti di strutturazione di substrati
IT201900006736A1 (it) Procedimenti di fabbricazione di package
TWI654709B (zh) 切割晶圓背側上具有焊料凸塊的晶圓
Marks et al. Ultrathin wafer pre-assembly and assembly process technologies: A review
JP2015095508A (ja) ウェーハの加工方法
TWI277374B (en) Protective layer during scribing
JP6302644B2 (ja) ウェーハの加工方法
TWI607526B (zh) 切割包含複數個積體電路之基板的方法
US20120040510A1 (en) Dicing Before Grinding Process for Preparation of Semiconductor
JP6519759B2 (ja) 素子チップの製造方法
JP2019212764A (ja) 素子チップの製造方法
US10137603B2 (en) Vacuum carrier module, method of using and process of making the same
US9583375B2 (en) Water soluble mask formation by dry film lamination
CN111312658B (zh) 晶片的加工方法
TW202406050A (zh) 具有增強的熱機械可靠性的半導體元件封裝
CN117413353A (zh) 半导体器件封装方法