JP5693977B2 - 配線基板及びその製造方法 - Google Patents

配線基板及びその製造方法 Download PDF

Info

Publication number
JP5693977B2
JP5693977B2 JP2011003423A JP2011003423A JP5693977B2 JP 5693977 B2 JP5693977 B2 JP 5693977B2 JP 2011003423 A JP2011003423 A JP 2011003423A JP 2011003423 A JP2011003423 A JP 2011003423A JP 5693977 B2 JP5693977 B2 JP 5693977B2
Authority
JP
Japan
Prior art keywords
wiring
layer
outermost
insulating layer
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011003423A
Other languages
English (en)
Other versions
JP2012146793A5 (ja
JP2012146793A (ja
Inventor
金子 健太郎
健太郎 金子
利晃 青木
利晃 青木
小林 和弘
和弘 小林
幸太郎 小谷
幸太郎 小谷
中村 順一
順一 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2011003423A priority Critical patent/JP5693977B2/ja
Priority to US13/344,864 priority patent/US8797757B2/en
Publication of JP2012146793A publication Critical patent/JP2012146793A/ja
Publication of JP2012146793A5 publication Critical patent/JP2012146793A5/ja
Application granted granted Critical
Publication of JP5693977B2 publication Critical patent/JP5693977B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01Tools for processing; Objects used during processing
    • H05K2203/0147Carriers and holders
    • H05K2203/0152Temporary metallic carrier, e.g. for transferring material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01Tools for processing; Objects used during processing
    • H05K2203/0147Carriers and holders
    • H05K2203/016Temporary inorganic, non-metallic carrier, e.g. for processing or transferring
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、配線層と絶縁層とが積層された配線基板、及びその製造方法に関する。
従来より、絶縁層と配線層とが積層された配線基板が知られている。図1〜図3は、従来の配線基板を例示する部分断面図である。図4は、従来の配線基板を例示する部分底面図である。
図1を参照するに、配線基板100は、第1配線層110、第1絶縁層120、第2配線層130、第2絶縁層140等が順次積層された構造を有する。第1配線層110と第2配線層130とは、第1絶縁層120を貫通するビアホール120x内に充填されたビア配線(第2配線層130の一部)を介して電気的に接続されている。第1配線層110の下面は第1絶縁層120から露出しており、半導体チップ等と接続される電極パッドとして機能する(以降、第1配線層110を電極パッド110と称する場合がある)。
ところで、図1のように、ビアホール120x内に充填されたビア配線の端面130aに電極パッド110が形成されている構造では、ビア配線の端面130aの面積よりも電極パッド110の下面の面積を大きくしなければならないため、電極パッド110を狭ピッチ化する際の障害となる。
そこで、図2に示す配線基板100Aのように、第1配線層110を形成せず、ビア配線の端部(端面130a近傍)を電極パッドとして機能させる構造が提案されている(以降、ビア配線の端部を電極パッド130と称する場合がある)。
又、図3及び図4に示す配線基板100Bのように、図2の電極パッド130の配置されていない領域に第1配線層110を配線パターンとして引き回す構造が提案されている。配線基板100Bでは、電極パッド130の配置されていない領域に第1配線層110を配線パターンとして引き回しているため、配線基板100や配線基板100Aに比べて配線設計の自由度が高く、かつ、電極パッド130の狭ピッチ化にもある程度は対応可能である。電極パッド130のピッチは、例えば、120〜150μm程度とすることができる。
特開2005−244104号公報 特開2006−059863号公報
しかしながら、配線基板100Bの構造では、電極パッド130の配置されていない領域に第1配線層110を形成しているため、電極パッド130の更なる狭ピッチ化には対応できない。
本発明は、上記の点に鑑みてなされたものであり、従来よりも電極パッドの狭ピッチ化を可能とする配線基板、及びその製造方法を提供することを課題とする。
本配線基板は、複数の絶縁層と複数の配線層とが交互に積層され、一方の側の最外絶縁層から電極パッド及び最外配線層が露出している配線基板であって、前記電極パッドは、前記最外絶縁層を貫通する貫通配線の一方の端部であり、前記貫通配線は、前記一方の端部が他方の端部より小径となる円錐台状であり、前記最外配線層の一部は、前記貫通配線の一方の端部と接続されており、前記最外配線層の露出面は、前記貫通配線の一方の端部の露出面と面一であり、前記最外配線層と前記貫通配線の一方の端部との接続部分において、前記最外配線層の露出面を除く面は、前記貫通配線に覆われていることを要件とする。
本配線基板の製造方法は、複数の絶縁層と複数の配線層とが交互に積層され、一方の側の最外絶縁層から電極パッド及び最外配線層が露出している配線基板の製造方法であって、支持体の一方の面に前記最外配線層を形成する第1工程と、前記最外配線層を覆うように前記支持体の一方の面に前記最外絶縁層を形成する第2工程と、前記最外絶縁層に、前記最外絶縁層を貫通し、前記最外配線層の一部を露出する貫通孔を形成する第3工程と、前記最外絶縁層上に、前記貫通孔内に充填された貫通配線、及び前記最外絶縁層上に形成された配線パターンを含んで構成される他の配線層を形成する第4工程と、前記支持体を除去し、前記最外絶縁層から電極パッドとなる前記貫通配線の端部、及び、前記貫通配線の端部と接続されている前記最外配線層を露出させる第5工程と、を有し、前記最外配線層の露出面は、前記貫通配線の端部の露出面と面一となり、前記最外配線層と前記貫通配線の端部との接続部分において、前記最外配線層の露出面を除く面は、前記貫通配線に覆われることを要件とする。
開示の技術によれば、従来よりも電極パッドの狭ピッチ化を可能とする配線基板、及びその製造方法を提供できる。
従来の配線基板を例示する部分断面図(その1)である。 従来の配線基板を例示する部分断面図(その2)である。 従来の配線基板を例示する部分断面図(その3)である。 従来の配線基板を例示する部分底面図である。 第1の実施の形態に係る配線基板を例示する断面図である。 第1の実施の形態に係る配線基板を例示する部分底面図である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その1)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その2)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その3)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その4)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その5)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その6)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その7)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その8)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その9)である。 第1の実施の形態に係る配線基板の製造工程を例示する図(その10)である。 第1の実施の形態に係る半導体パッケージについて説明するための図(その1)である。 第1の実施の形態に係る半導体パッケージについて説明するための図(その2)である。 第1の実施の形態の変形例に係る配線基板を例示する断面図である。 図19の一部を拡大して例示する部分断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第1の実施の形態〉
[第1の実施の形態に係る配線基板の構造]
まず、第1の実施の形態に係る配線基板の構造について説明する。図5は、第1の実施の形態に係る配線基板を例示する断面図である。図6は、第1の実施の形態に係る配線基板を例示する部分底面図である。なお、図5は、図6のA−A線に沿う断面を示している。図5及び図6を参照するに、第1の実施の形態に係る配線基板10は、第1配線層11、第1絶縁層12、第2配線層13、第2絶縁層14、第3配線層15、第3絶縁層16、第4配線層17、ソルダーレジスト層18が順次積層された構造を有するコアレスのビルドアップ配線基板である。
なお、本実施の形態では、便宜上、第1絶縁層12側を下、ソルダーレジスト層18側を上とする。例えば第1絶縁層12の第2絶縁層14と接する面は上面であり、第1絶縁層12の露出面(第2絶縁層14と接する面の反対面)は下面である。
配線基板10において、第1配線層11は、上面(第2配線層13側の面)と側面とが第1絶縁層12で覆われ、下面(上面の反対面)が第1絶縁層12から露出するように形成されている。第1配線層11の下面は、第1絶縁層12の下面と略面一とされている。第1配線層11の材料としては、例えば銅(Cu)等を用いることができる。第1配線層11の厚さは、例えば、10〜20μm程度とすることができる。第1配線層11のピッチは、例えばライン/スペースで8μm/8μm〜15μm/15μm程度とすることができる。
なお、第1配線層11のライン幅を、後述の第1電極パッド13の直径より狭くすると、第1配線層11と第1電極パッド13との接続面積が増加し、接続信頼性が向上する。
第1絶縁層12は、第1配線層11の上面と側面とを覆い、下面を露出するように形成されている。第1絶縁層12の材料としては、例えばエポキシ系樹脂を主成分とする絶縁性樹脂等を用いることができる。第1絶縁層12の材料である絶縁性樹脂としては、例えば熱硬化性樹脂を用いることができる。第1絶縁層12の厚さは、例えば、15〜35μm程度とすることができる。第1絶縁層12は、シリカ(SiO)等のフィラーを含有しても構わない。
第2配線層13は、第1絶縁層12上に形成されている。第2配線層13は、第1絶縁層12を貫通し、第1ビアホール12x(貫通孔)内に充填されたビア配線(貫通配線)、及び第1絶縁層12上に形成された配線パターンを含んで構成されている。第1ビアホール12xは、第2絶縁層14側の開口部の面積が配線基板10の外部側の開口部の面積よりも大となる円錐台状である。第2配線層13の材料としては、例えば銅(Cu)等を用いることができる。第2配線層13を構成する配線パターンの厚さは、例えば10〜20μm程度とすることができる。
第2配線層13を構成するビア配線の端面13aは第1絶縁層12の下面から露出しており、第1絶縁層12の下面と略面一とされている。つまり、第1絶縁層12の下面からは、第1配線層11の下面及びビア配線の端面13aが露出しており、第1配線層11の下面及びビア配線の端面13aは第1絶縁層12の下面と略面一とされている。なお、第2配線層13を構成するビア配線において、ビア配線の端面13aから第1配線層11と同程度の厚さの部分を、ビア配線の端部と称する場合がある。第2配線層13を構成するビア配線の端部は、半導体チップ等(図示せず)と電気的に接続される電極パッドとして機能する。以降、第2配線層13を構成するビア配線の端部を第1電極パッド13と称する場合がある。
本実施の形態では、第1電極パッド13側が半導体チップ搭載側である。第1電極パッド13の露出面(ビア配線の端面13a)の平面形状は例えば円形であり、その直径は例えば40〜60μm程度とすることができる。なお、第1電極パッド13の露出面(ビア配線の端面13a)の径は、第2絶縁層14側のビア配線端面の径よりも小さい。第1電極パッド13のピッチは、例えば、70〜100μm程度とすることができる。
第1電極パッド13(ビア配線の端部)は、第1配線層11を含んで構成されている。言い換えれば、第1配線層11は、第1電極パッド13を通って配線パターンとして引き回されている。但し、全部の第1電極パッド13が第1配線層11を含んで構成されていなくても構わない。第1配線層11を含んで構成されていない第1電極パッド13は、第1配線層11とは直接電気的に接続されず、第2配線層13を構成するビア配線や配線パターンを介して他の配線層と電気的に接続される。又、隣接する第1電極パッド13間に、第1配線層11の一部が引き回されていてもよい。
このように、本実施の形態では、第1電極パッド13(ビア配線の端部)の一部又は全部から、第1配線層11を配線パターンとして引き回している。このため、例えば、従来例の図3や図4のように、電極パッド130の配置されていない領域のみで第1配線層110を配線パターンとして引き回す構造(電極パッド130のピッチは、例えば、120〜150μm程度)と比べて、第1電極パッド13を狭ピッチ化(第1電極パッド13のピッチは、例えば、70〜100μm程度)できる。
又、第1電極パッド13(ビア配線の端部)は、露出面(端面13a)の径が第2絶縁層14側の径よりも小さいテーパー形状であり、かつ、第1電極パッド13の一部又は全部は第1配線層11の上面及び側面と接触している。このため、第1電極パッド13は引っ張り強度が強く、第1電極パッド13上に半導体チップが搭載された際の接続信頼性を向上できる。つまり、配線基板10の第1電極パッド13上に半導体チップが搭載された半導体パッケージ(例えば、図18参照)において、半導体チップとの接続部に熱応力が印加された場合等に、第1電極パッド13と半導体チップとの接続信頼性を向上できる。
第2絶縁層14は、第1絶縁層12上に、第2配線層13を覆うように形成されている。第2絶縁層14の材料としては、第1絶縁層12と同様の絶縁性樹脂を用いることができる。第2絶縁層14の厚さは、例えば15〜35μm程度とすることができる。第2絶縁層14は、シリカ(SiO)等のフィラーを含有しても構わない。
第3配線層15は、第2絶縁層14上に形成されている。第3配線層15は、第2絶縁層14を貫通し第2配線層13の上面を露出する第2ビアホール14x内に充填されたビア配線、及び第2絶縁層14上に形成された配線パターンを含んで構成されている。第2ビアホール14xは、第3絶縁層16側に開口されていると共に、第2配線層13の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となっている。又、この凹部内にビア配線が形成されている。
第3配線層15は、第2ビアホール14xの底部に露出した第2配線層13と電気的に接続されている。第3配線層15の材料としては、例えば銅(Cu)等を用いることができる。第3配線層15を構成する配線パターンの厚さは、例えば10〜20μm程度とすることができる。
第3絶縁層16は、第2絶縁層14上に、第3配線層15を覆うように形成されている。第3絶縁層16の材料としては、第1絶縁層12及び第2絶縁層14と同様の絶縁性樹脂を用いることができる。第3絶縁層16の厚さは、例えば15〜35μm程度とすることができる。第3絶縁層16は、シリカ(SiO)等のフィラーを含有しても構わない。
第4配線層17は、第3絶縁層16上に形成されている。第4配線層17は、第3絶縁層16を貫通し第3配線層15の上面を露出する第3ビアホール16x内に充填されたビア配線、及び第3絶縁層16上に形成された配線パターンを含んで構成されている。第3ビアホール16xは、ソルダーレジスト層18側に開口されていると共に、第3配線層15の上面によって底面が形成された、開口部の面積が底面の面積よりも大となる円錐台状の凹部となっている。又、この凹部内にビア配線が形成されている。
第4配線層17は、第3ビアホール16xの底部に露出した第3配線層15と電気的に接続されている。第4配線層17の材料としては、例えば銅(Cu)等を用いることができる。第4配線層17を構成する配線パターンの厚さは、例えば10〜20μm程度とすることができる。
ソルダーレジスト層18は、第3絶縁層16上に、第4配線層17を覆うように形成されている。ソルダーレジスト層18は開口部18xを有し、開口部18xの底部には第4配線層17の一部が露出している。開口部18xの底部に露出する第4配線層17は、マザーボード等の実装基板(図示せず)と電気的に接続される電極パッドとして機能する。必要に応じ、開口部18xの底部に露出する第4配線層17上に、金属層を形成してもよい。金属層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。
更に、開口部18xの底部に露出する第4配線層17上に(開口部18xの底部に露出する第4配線層17上に金属層が形成されている場合には、金属層上に)はんだボールやリードピン等の外部接続端子を形成しても構わない。外部接続端子は、マザーボード等の実装基板(図示せず)と電気的に接続するための端子となる。但し、開口部18xの底部に露出する第4配線層17(第4配線層17上に金属層が形成されている場合には、金属層)自体を、外部接続端子としても良い。
以降、開口部18xの底部に露出する第4配線層17を第2電極パッド17と称する場合がある。本実施の形態では、第2電極パッド17側が外部接続端子側である。第2電極パッド17の平面形状は例えば円形であり、その直径は例えば200〜1000μm程度とすることができる。第2電極パッド17のピッチは、前述の第1電極パッド13のピッチ(例えば100〜200μm程度)よりも広く、例えば500〜1200μm程度とすることができる。
なお、配線基板10において、第4配線層17を構成する配線パターンを第3絶縁層16上に引き出して形成し、第3絶縁層16上に引き出された配線パターンをソルダーレジスト層18の開口部18xから露出させ、第2電極パッド17としても良い。つまり、第4配線層17の第3ビアホール16x上以外の部分を第2電極パッド17としても良い。
[第1の実施の形態に係る配線基板の製造方法]
続いて、第1の実施の形態に係る配線基板の製造方法について説明する。図7〜図16は、第1の実施の形態に係る配線基板の製造工程を例示する図である。
まず、図7に示す工程では、支持体21を準備する。支持体21としては、シリコン板、ガラス板、金属板、金属箔等を用いることができるが、本実施の形態では、支持体21として銅箔を用いる。後述する図8や図10に示す工程等において電解めっきを行う際の給電層として利用でき、後述する図16に示す工程で容易にエッチングにより除去可能だからである。支持体21の厚さは、例えば35〜100μm程度とすることができる。
次に、図8に示す工程では、支持体21をめっき給電層に利用する電解めっき法等により、支持体21の一方の面にエッチング停止層22を形成する。エッチング停止層22の材料としては、例えば、ニッケル(Ni)を用いることができる。エッチング停止層22の厚さは、例えば、1〜3μm程度とすることができる。但し、後述の図16に示す工程で、銅箔からなる支持体21をエッチングで除去する際に支持体21と一緒に除去されない材料であれば、エッチング停止層22として、例えば、錫(Sn)やクロム(Cr)等のニッケル(Ni)以外の材料を用いても構わない。
次に、図9に示す工程では、支持体21の一方の面に、エッチング停止層22を介して、第1配線層11に対応する開口部23xを有するレジスト層23を形成する。具体的には、エッチング停止層22上に、例えばエポキシ系樹脂やアクリル系樹脂等を含む感光性樹脂組成物からなる液状又はペースト状のレジストを塗布する。或いは、エッチング停止層22上に、例えばエポキシ系樹脂やアクリル系樹脂等を含む感光性樹脂組成物からなるフィルム状のレジスト(例えば、ドライフィルムレジスト等)をラミネートする。そして、塗布又はラミネートしたレジストを露光、現像することで開口部23xを形成する。これにより、開口部23xを有するレジスト層23が形成される。なお、予め開口部23xを形成したフィルム状のレジストをエッチング停止層22上にラミネートしても構わない。なお、開口部23xは、後述の図10に示す工程で形成される第1配線層11に対応する位置に形成される。
次に、図10に示す工程では、支持体21をめっき給電層に利用する電解めっき法等により、エッチング停止層22上の開口部23x内に第1配線層11を形成する。第1配線層11の材料としては、例えば銅(Cu)等を用いることができる。第1配線層11の厚さは、例えば、10〜20μm程度とすることができる。第1配線層11のピッチは、例えばライン/スペースで8μm/8μm〜15μm/15μm程度とすることができる。
次に、図11に示す工程では、図10に示すレジスト層23を除去した後、第1配線層11を覆うようにエッチング停止層22上に第1絶縁層12を形成する。第1絶縁層12の材料としては、例えばエポキシ系樹脂を主成分とする絶縁性樹脂等を用いることができる。第1絶縁層12の厚さは、例えば15〜35μm程度とすることができる。第1絶縁層12は、シリカ(SiO)のフィラーを含有しても構わない。
第1絶縁層12の材料として、例えば熱硬化性を有するフィルム状のエポキシ系樹脂を主成分とする絶縁性樹脂等を用いた場合には、第1配線層11を覆うようにエッチング停止層22上にフィルム状の第1絶縁層12をラミネートする。そして、ラミネートした第1絶縁層12を押圧しつつ、第1絶縁層12を硬化温度以上に加熱して硬化させる。なお、第1絶縁層12を真空雰囲気中でラミネートすることにより、ボイドの巻き込みを防止できる。
第1絶縁層12の材料として、例えば熱硬化性を有する液状又はペースト状のエポキシ系樹脂を主成分とする絶縁性樹脂等を用いた場合には、第1配線層11を覆うようにエッチング停止層22上に液状又はペースト状の第1絶縁層12を例えばロールコート法等により塗布する。そして、塗布した第1絶縁層12を硬化温度以上に加熱して硬化させる。
なお、図11に示す工程の前に、第1配線層11の表面をエッチング等により粗化しておくと、図11に示す工程において、第1配線層11と第1絶縁層12との密着性を向上することができる。
次に、図12に示す工程では、第1絶縁層12に、第1絶縁層12を貫通する第1ビアホール12xを形成する。第1ビアホール12xの一部又は全部は、第1配線層11の上面及び側面を露出するように形成する。後述の図13で形成される第2配線層13を構成するビア配線の一部又は全部を、第1配線層11と接続するためである。つまり、第2配線層13を構成するビア配線の端部(第1電極パッド13)から、第1配線層11の一部を配線パターンとして引き回すためである。後述の図13で形成される第2配線層13を構成するビア配線の一部又は全部を、第1配線層11と接続することにより、第1配線層11と第1電極パッド13との接続面積が増加し、接続信頼性が向上する。
第1ビアホール12xは、例えばCOレーザ等を用いたレーザ加工法により形成できる。第1ビアホール12xは、後述の図14に示す工程で形成される第2絶縁層14側の開口部の面積がエッチング停止層22側の開口部の面積よりも大となる円錐台状となる。第1ビアホール12xのエッチング停止層22側の開口部の平面形状は例えば円形であり、その直径は例えば40〜60μm程度とすることができる。第1ビアホール12xのエッチング停止層22側の開口部のピッチは、例えば、70〜100μm程度とすることができる。
なお、他のビアホールもレーザ加工法により形成すると第1ビアホール12xと同様の形状となる。第1ビアホール12xをレーザ加工法により形成した場合には、デスミア処理を行い、第1ビアホール12xの底部に露出する第1配線層11又はエッチング停止層22の上面に付着した第1絶縁層12の樹脂残渣を除去する。
次に、図13に示す工程では、第1絶縁層12上に第2配線層13を形成する。第2配線層13の材料としては、例えば銅(Cu)等を用いることができる。第2配線層13は、第1ビアホール12x内に充填されたビア配線、及び第1絶縁層12上に形成された配線パターンを含んで構成される。第1ビアホール12xの底部に露出した第1配線層11は、第2配線層13を構成するビア配線の端部(第1電極パッド13)の一部を構成する。但し、全部のビア配線の端部(第1電極パッド13)が第1配線層11を含んで構成される必要はなく、一部のビア配線の端部(第1電極パッド13)は第1配線層11を含んで構成されなくても構わない。
第2配線層13は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成できるが、一例としてセミアディティブ法を用いて第2配線層13を形成する方法を以下に示す。
始めに、無電解めっき法又はスパッタ法により、第1ビアホール12xの底部に露出した第1配線層11の上面及び側面、エッチング停止層22の上面、並びに第1ビアホール12xの側壁を含む第1絶縁層12上に銅(Cu)等からなるシード層(図示せず)を形成する。更に、シード層上に第2配線層13に対応する開口部を備えたレジスト層(図示せず)を形成する。そして、シード層を給電層に利用した電解めっき法により、レジスト層の開口部に銅(Cu)等からなる配線層(図示せず)を形成する。続いて、レジスト層を除去した後に、配線層をマスクにして、配線層に覆われていない部分のシード層をエッチングにより除去する。これにより、第1絶縁層12上に第1ビアホール12x内に充填されたビア配線、及び第1絶縁層12上に形成された配線パターンを含んで構成される第2配線層13が形成される。
次に、図14に示す工程では、上記と同様な工程を繰り返すことにより、第1絶縁層12上に、第2絶縁層14、第3配線層15、第3絶縁層16、第4配線層17、及びソルダーレジスト層18を積層する。すなわち、第1絶縁層12上に第2配線層13を被覆する第2絶縁層14を形成した後に、第2絶縁層14を貫通し第2配線層13の上面を露出する第2ビアホール14xを形成する。第2絶縁層14の材料としては、第1絶縁層12と同様の絶縁性樹脂を用いることが好ましい。第2絶縁層14の厚さは、例えば15〜35μm程度とすることができる。第2絶縁層14は、シリカ(SiO)等のフィラーを含有しても構わない。
更に、第2絶縁層14上に、第2ビアホール14xを介して第2配線層13に接続される第3配線層15を形成する。第3配線層15は、第2ビアホール14x内を充填するビア配線、及び第2絶縁層14上に形成された配線パターンを含んで構成されている。第3配線層15は、第2ビアホール14xの底部に露出した第2配線層13と電気的に接続される。第3配線層15の材料としては、例えば銅(Cu)等を用いることができる。第3配線層15は、例えばセミアディティブ法により形成される。第3配線層15を構成する配線パターンの厚さは、例えば10〜20μm程度とすることができる。
更に、第2絶縁層14上に第3配線層15を被覆する第3絶縁層16を形成した後、第3絶縁層16を貫通し第3配線層15の上面を露出する第3ビアホール16xを形成する。第3絶縁層16の材料としては、第1絶縁層12及び第2絶縁層14と同様の絶縁性樹脂を用いることができる。第3絶縁層16の厚さは、例えば15〜35μm程度とすることができる。第3絶縁層16は、シリカ(SiO)等のフィラーを含有しても構わない。
更に、第3絶縁層16上に、第3ビアホール16xを介して第3配線層15に接続される第4配線層17を形成する。第4配線層17は、第3ビアホール16x内に充填されたビア配線、及び第3絶縁層16上に形成された配線パターンを含んで構成されている。第4配線層17は、第3ビアホール16xの底部に露出した第3配線層15と電気的に接続される。第4配線層17の材料としては、例えば銅(Cu)等を用いることができる。第4配線層17は、例えばセミアディティブ法により形成される。第4配線層17を構成する配線パターンの厚さは、例えば10〜20μm程度とすることができる。
このようにして、支持体21の一方の面に、エッチング停止層22を介して、所定のビルドアップ配線層が形成される。本実施の形態では、3層のビルドアップ配線層(第2配線層13、第3配線層15、及び第4配線層17)を形成したが、n層(nは1以上の整数)のビルドアップ配線層を形成してもよい。
更に、第3絶縁層16上に第4配線層17を被覆するソルダーレジスト層18を形成する。ソルダーレジスト層18は、例えば液状又はペースト状の感光性のエポキシ系やアクリル系の絶縁性樹脂等を、第4配線層17を被覆するように第3絶縁層16上にスクリーン印刷法、ロールコート法、又は、スピンコート法等で塗布することにより形成できる。或いは、例えばフィルム状の感光性のエポキシ系やアクリル系の絶縁性樹脂等を、第4配線層17を被覆するように第3絶縁層16上にラミネートすることにより形成してもよい。ソルダーレジスト層18の厚さは、例えば15〜35μm程度とすることができる。
次に、図15に示す工程では、ソルダーレジスト層18に開口部18xを形成する。開口部18xは、例えば図14に示す工程で塗布又はラミネートした感光性の縁性樹脂を露光及び現像して形成する(フォトリソグラフィ法)。なお、図14に示す工程で、予め開口部18xを形成したフィルム状の絶縁性樹脂を、第4配線層17を被覆するように第3絶縁層16上にラミネートしても構わない。又、ソルダーレジスト層18の材料として、非感光性の絶縁性樹脂を用いてもよい。この場合には、第3絶縁層16上にソルダーレジスト層18を形成して硬化させた後、例えばCOレーザ等を用いたレーザ加工法や、アルミナ砥粒等の研磨剤を用いたブラスト処理により開口部18xを形成できる。
図15に示す工程により、開口部18xを有するソルダーレジスト層18が形成され、第4配線層17の一部が開口部18x内に露出する。開口部18x内に露出する第4配線層17(第2電極パッド17)は、マザーボード等の実装基板(図示せず)に設けられたパッドと電気的に接続するため電極パッドとして機能する。
必要に応じ、開口部18xの底部に露出する第4配線層17上に、例えば無電解めっき法等により金属層を形成してもよい。金属層の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。
次に、図16に示す工程では、図15に示す支持体21を除去する。銅箔から構成されている支持体21は、例えば塩化第二鉄水溶液や塩化第二銅水溶液、過硫酸アンモニウム水溶液、塩化アンモニウム銅水溶液、過酸化水素水・硫酸系のエッチング液等を用いたウェットエッチングにより除去できる。この際、エッチング停止層22はニッケル(Ni)等の銅(Cu)と一緒に除去されない材料から構成されているため、銅箔から構成されている支持体21のみを選択的にエッチングできる。但し、第4配線層17が銅(Cu)から構成されている場合には、開口部18xの底部に露出する第4配線層17が支持体21とともにエッチングされることを防止するため、第4配線層17をマスクする必要がある。
次に、図16に示す工程の後、図16に示すエッチング停止層22を除去する。エッチング停止層22がニッケル(Ni)から構成されている場合は、例えば過酸化水素水・硝酸系のエッチング液等を用いたウェットエッチングにより除去できる。この際、第1絶縁層12から露出する第1配線層11及び第1電極パッド13は銅(Cu)であるため、ニッケル(Ni)から構成されているエッチング停止層22のみを選択的にエッチングできる。
エッチング停止層22を除去した後に、開口部18xの底部に露出する第4配線層17上に(開口部18xの底部に露出する第4配線層17上に金属層が形成されている場合には、金属層上に)はんだボールやリードピン等の外部接続端子を形成しても構わない。外部接続端子は、マザーボード等の実装基板(図示せず)と電気的に接続するための端子となる。但し、開口部18xの底部に露出する第4配線層17(第4配線層17上に金属層が形成されている場合には、金属層)自体を、外部接続端子としても良い。又、支持体21やエッチング停止層22を除去する前に、はんだボールやリードピン等の外部接続端子を形成しても構わない。
なお、図7〜図16では、支持体21上に、エッチング停止層22を介して、1個の配線基板10を作製する例を示したが、支持体21上に、エッチング停止層22を介して、複数の配線基板10となる部材を作製し、支持体21及びエッチング停止層22の除去後、それを個片化して複数の配線基板10を得るような工程としても構わない。
又、図7〜図16では、支持体21として銅箔を用いる例を示したが、支持体21としてニッケル(Ni)や錫(Sn)、クロム(Cr)等からなる金属箔や金属板を用いてもよい。図8に示すエッチング停止層22を形成する工程と、図16に示す工程の後にエッチング停止層22を除去する工程とを省略できるため、配線基板10の製造工程を簡略化することができる。この場合には、図16に示す工程で、ニッケル(Ni)や錫(Sn)、クロム(Cr)等からなる金属箔や金属板を、これらを選択的に除去可能なエッチング液で除去する。この際、第1絶縁層12から露出する第1配線層11の下面及び第1電極パッド13は銅(Cu)であるため、ニッケル(Ni)や錫(Sn)、クロム(Cr)等からなる金属箔や金属板のみを選択的にエッチングできる。
以上の図7〜図16に例示した工程により、図5及び図6に示す配線基板10が完成するが、更に、図17及び図18に示すように、配線基板10に半導体チップを搭載した半導体パッケージを作製することができる。図17及び図18は、第1の実施の形態に係る半導体パッケージについて説明するための図である。なお、図17及び図18において、配線基板10は、図5とは上下が反転した状態で描かれている。
まず、図17に示すように、配線基板10の第1電極パッド13上にはんだボール74を形成する。はんだボール74は、例えば第1電極パッド13上にはんだボール74を搭載し、リフローして部分的に溶融させることで形成できる。はんだボール74の材料としては、例えばPbを含む合金、SnとCuの合金、SnとSbの合金、SnとAgの合金、SnとAgとCuの合金等を用いることができる。はんだボール74は、半導体チップと接続される外部接続端子として機能する。なお、配線基板10の第1電極パッド13上にはんだボール74を形成した状態を、配線基板の完成状態(出荷形態)としてもよい。
次に、図18に示すように、配線基板10にはんだボール74を介して半導体チップ71を搭載した半導体パッケージ70を作製する。具体的には、配線基板10のはんだボール74と半導体チップ71の電極パッド73とが対応する位置に来るように配置する。そして、はんだボール74を例えば230℃に加熱し、はんだを融解させて、電極パッド73と電気的に接続する。なお、電極パッド73上に予めはんだが形成されている場合には、電極パッド73上のはんだとはんだボール74とが溶融して合金となり、1つのバンプが形成される。次いで、半導体チップ71と配線基板10との間にアンダーフィル樹脂75を充填することにより、半導体パッケージ70が完成する。
なお、図17及び図18では、配線基板10にはんだボール74を介して半導体チップ71を搭載した半導体パッケージ70を作製する例を示した。しかし、はんだボール74に代えて、異方性導電フィルム(異方性導電接着フィルム)及びバンプを用いてもよい。ここで、異方性導電フィルム(異方性導電接着フィルム)とは、ニッケル(Ni)や金(Au)、銀(Ag)等の導電粒子を分散させた半硬化状態の樹脂フィルム(エポキシ系等の熱硬化性樹脂)である。
具体的には、図17において、配線基板10の第1電極パッド13が形成された半導体チップ搭載領域上に、第1電極パッド13を被覆するように、半硬化状態の異方性導電フィルムを貼着する(仮貼り付け)。次に、電極パッド73上にワイヤボンディングで形成された金バンプや、銅めっきで形成された柱状電極等の各種バンプが設けられた半導体チップ71を準備する。そして、ボンディングツールにより、半導体チップ71を半導体チップ搭載領域上に位置合わせし、配線基板10の第1電極パッド13と半導体チップ71のバンプとが異方性導電フィルムを介して対応する位置に来るように配置する。次に、ボンディングツールにより、半導体チップ71を異方性導電フィルムに対して押圧し、半導体チップ71のバンプと配線基板10の第1電極パッド13とを接続する(本圧着)。この際、ボンディングツールにより、半導体チップ71を加熱しながら異方性導電フィルムに対する押圧を行い、半硬化状態の異方性導電フィルムを硬化させる。この際、異方性導電フィルムは、配線基板10の第1電極パッド13と半導体チップ71のバンプに挟持され圧縮されるため、異方性導電フィルム中に分散された導電粒子が相互に接触し、配線基板10の第1電極パッド13は半導体チップ71のバンプと電気的に接続される。
配線基板10と半導体チップ71とをはんだボール74を介して接続した場合に、はんだボール74を構成するはんだが、第1電極パッド13から直接引き回されている第1配線層11(配線パターン)に流れる場合がある。又、はんだボール74を構成するはんだが、第1電極パッド13の近傍に配置された第1配線層11(配線パターン)と接触して短絡する場合がある。このような場合には、特に、配線基板10と半導体チップ71とを異方性導電フィルムを介して接続する方法が有効である。
このように、第1の実施の形態によれば、ビア配線の端部を第1絶縁層12の下面から露出させて第1電極パッド13とし、第1電極パッド13(ビア配線の端部)の一部又は全部から、第1配線層11を配線パターンとして引き回すことにより、第1電極パッド13を従来よりも狭ピッチ化できる。
又、第1電極パッド13は、露出面(ビア配線の端面13a)の径が第2絶縁層14側の径よりも小さいテーパー形状であり、かつ、第1電極パッド13の一部又は全部は第1配線層11の上面及び側面と接触している。このため、第1電極パッド13は引っ張り強度が強く、第1電極パッド13上に半導体チップが搭載された際の接続信頼性を向上できる。
〈第1の実施の形態の変形例〉
第1の実施の形態の変形例では、第1絶縁層12から露出する第1配線層11の下面及びビア配線の端面13aにOSP処理(Organic Solderability Preservation処理)を施す例を示す。
図19は、第1の実施の形態の変形例に係る配線基板を例示する断面図である。図20は、図19の一部を拡大して例示する部分断面図である。図19及び図20を参照するに、第1の実施の形態の変形例に係る配線基板10Aは、第1絶縁層12の下面に設けられた凹部12y内に第1配線層11の下面及びビア配線の端面13aが位置し、第1配線層11の下面及びビア配線の端面13aにはOSP処理により有機膜30が形成されている点が第1の実施の形態に係る配線基板10(図5参照)と相違する。ここで、OSP処理とは、対象物の表面の酸化を防止するために、対象物の表面に有機膜を形成する処理である。
OSP処理を施すためには、まず、図5に示す配線基板10を準備する。この状態では、第1絶縁層12から露出する第1配線層11の下面及びビア配線の端面13aは、第1絶縁層12の下面と略面一である。
次に、第1絶縁層12から露出する第1配線層11の下面及びビア配線の端面13aをソフトエッチングし、凹部12yを形成する。ソフトエッチングには、例えば、過酸化水素水・硫酸系のエッチング液等を用いることができる。ソフトエッチング後の凹部12yの深さは、例えば、2〜3μm程度とすることができる。
次に、凹部12y内に露出する第1配線層11の下面及びビア配線の端面13aにOSP処理を施して、有機膜30を形成する。具体的には、凹部12y内に露出する第1配線層11の下面及びビア配線の端面13aに、例えばアゾール化合物やイミダゾール化合物等を含有する酸性水溶液を、スプレー法、シャワー法、浸漬法等により塗布し、その後、乾燥させて有機膜30を形成する。なお、有機膜30は、銅(Cu)に選択的に吸着する。有機膜30の膜厚は、例えば、1μm程度とすることができる。
このように、第1の実施の形態の変形例によれば、第1の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、第1絶縁層12から露出する第1配線層11の下面及びビア配線の端面13aをソフトエッチングして凹部12yを形成し、凹部12y内に露出する第1配線層11の下面及びビア配線の端面13aにOSP処理を施して有機膜30を形成する。これにより、凹部12y内に位置する第1配線層11の下面及びビア配線の端面13aの酸化を防止することが可能となり、第1電極パッド13とはんだボール等との接続信頼性を向上できる。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
10、10A 配線基板
11 第1配線層
12 第1絶縁層
12x 第1ビアホール
12y 凹部
13 第2配線層
13a 端面
14 第2絶縁層
14x 第2ビアホール
15 第3配線層
16 第3絶縁層
16x 第3ビアホール
17 第4配線層
18 第4絶縁層
18x、23x 開口部
21 支持体
22 エッチング停止層
23 レジスト層
30 有機膜
70 半導体パッケージ
71 半導体チップ
72 本体
73 電極パッド
74 はんだボール
75 アンダーフィル樹脂

Claims (13)

  1. 複数の絶縁層と複数の配線層とが交互に積層され、一方の側の最外絶縁層から電極パッド及び最外配線層が露出している配線基板であって、
    前記電極パッドは、前記最外絶縁層を貫通する貫通配線の一方の端部であり、
    前記貫通配線は、前記一方の端部が他方の端部より小径となる円錐台状であり、
    前記最外配線層の一部は、前記貫通配線の一方の端部と接続されており、
    前記最外配線層の露出面は、前記貫通配線の一方の端部の露出面と面一であり、
    前記最外配線層と前記貫通配線の一方の端部との接続部分において、前記最外配線層の露出面を除く面は、前記貫通配線に覆われていることを特徴とする配線基板。
  2. 前記最外配線層の露出面、及び、前記貫通配線の一方の端部の露出面は、前記最外絶縁層の一方の面から配線基板の内方に後退して位置することを特徴とする請求項1記載の配線基板。
  3. 前記最外配線層の露出面、及び、前記貫通配線の一方の端部の露出面は、前記最外絶縁層の一方の面と面一であることを特徴とする請求項1記載の配線基板。
  4. 前記最外配線層の露出面、及び、前記貫通配線の一方の端部の露出面に、OSP処理による有機膜が形成されていることを特徴とする請求項1乃至3の何れか一項記載の配線基板。
  5. 隣接する前記貫通配線の一方の端部間には、前記最外配線層の一部が引き回されていることを特徴とする請求項1乃至4の何れか一項記載の配線基板。
  6. 他方の側には他の電極パッドが露出し、
    前記一方の側から露出する電極パッドは、半導体チップと電気的に接続するための電極パッドであり、
    前記他方の側から露出する電極パッドは、他の基板と電気的に接続するための電極パッドであることを特徴とする請求項1乃至5の何れか一項記載の配線基板。
  7. 複数の絶縁層と複数の配線層とが交互に積層され、一方の側の最外絶縁層から電極パッド及び最外配線層が露出している配線基板の製造方法であって、
    支持体の一方の面に前記最外配線層を形成する第1工程と、
    前記最外配線層を覆うように前記支持体の一方の面に前記最外絶縁層を形成する第2工程と、
    前記最外絶縁層に、前記最外絶縁層を貫通し、前記最外配線層の一部を露出する貫通孔を形成する第3工程と、
    前記最外絶縁層上に、前記貫通孔内に充填された貫通配線、及び前記最外絶縁層上に形成された配線パターンを含んで構成される他の配線層を形成する第4工程と、
    前記支持体を除去し、前記最外絶縁層から電極パッドとなる前記貫通配線の端部、及び、前記貫通配線の端部と接続されている前記最外配線層を露出させる第5工程と、を有し、
    前記最外配線層の露出面は、前記貫通配線の端部の露出面と面一となり、
    前記最外配線層と前記貫通配線の端部との接続部分において、前記最外配線層の露出面を除く面は、前記貫通配線に覆われることを特徴とする配線基板の製造方法。
  8. 前記第5工程の後に、エッチングにより、前記最外配線層の露出面、及び、前記貫通配線の端部の露出面を、前記最外絶縁層の一方の面から配線基板の内方に後退して位置させることを特徴とする請求項7記載の配線基板の製造方法。
  9. 前記第5工程では、前記最外配線層の露出面及び前記貫通配線の端部の露出面と、前記最外絶縁層の前記支持体の除去面とが、面一となることを特徴とする請求項7記載の配線基板の製造方法。
  10. 前記最外配線層の露出面、及び、前記貫通配線の端部の露出面に、OSP処理による有機膜を形成することを特徴とする請求項7乃至9の何れか一項記載の配線基板の製造方法。
  11. 前記第3工程では、前記支持体側の開口径が、前記最外絶縁層の内層側の開口径よりも小さくなるように前記貫通孔を形成することを特徴とする請求項7乃至10の何れか一項記載の配線基板の製造方法。
  12. 前記貫通配線及び前記最外配線層と、前記支持体とは異なる材料からなり、
    前記第5工程では、前記支持体を選択的に除去するエッチング液を用いて、前記支持体をエッチングにより除去することを特徴とする請求項7乃至11の何れか一項記載の配線基板の製造方法。
  13. 前記第1工程よりも前に、前記支持体の一方の面にエッチング停止層を形成する工程を更に有し、
    前記貫通配線、前記最外配線層、及び前記支持体と、前記エッチング停止層とは異なる材料からなり、
    前記第1工程では、前記支持体の一方の面に前記エッチング停止層を介して前記最外配線層を形成し、
    前記第5工程では、前記支持体を選択的に除去するエッチング液を用いて、前記支持体をエッチングにより除去し、
    前記第5工程の後に、前記エッチング停止層を選択的に除去するエッチング液を用いて、前記エッチング停止層をエッチングにより除去することを特徴とする請求項7乃至11の何れか一項記載の配線基板の製造方法。
JP2011003423A 2011-01-11 2011-01-11 配線基板及びその製造方法 Active JP5693977B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011003423A JP5693977B2 (ja) 2011-01-11 2011-01-11 配線基板及びその製造方法
US13/344,864 US8797757B2 (en) 2011-01-11 2012-01-06 Wiring substrate and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011003423A JP5693977B2 (ja) 2011-01-11 2011-01-11 配線基板及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015019117A Division JP6220799B2 (ja) 2015-02-03 2015-02-03 配線基板及びその製造方法

Publications (3)

Publication Number Publication Date
JP2012146793A JP2012146793A (ja) 2012-08-02
JP2012146793A5 JP2012146793A5 (ja) 2013-12-19
JP5693977B2 true JP5693977B2 (ja) 2015-04-01

Family

ID=46454377

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011003423A Active JP5693977B2 (ja) 2011-01-11 2011-01-11 配線基板及びその製造方法

Country Status (2)

Country Link
US (1) US8797757B2 (ja)
JP (1) JP5693977B2 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886232B2 (en) 2019-05-10 2021-01-05 Applied Materials, Inc. Package structure and fabrication methods
US10937726B1 (en) 2019-11-27 2021-03-02 Applied Materials, Inc. Package structure with embedded core
US11063169B2 (en) 2019-05-10 2021-07-13 Applied Materials, Inc. Substrate structuring methods
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5793849B2 (ja) * 2010-11-02 2015-10-14 大日本印刷株式会社 サスペンション用基板、サスペンション、ヘッド付サスペンション、およびハードディスクドライブ、並びにサスペンション用基板の製造方法
US8698303B2 (en) * 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
JP5972137B2 (ja) * 2012-10-05 2016-08-17 新光電気工業株式会社 配線基板の製造方法
KR101451502B1 (ko) * 2013-03-05 2014-10-15 삼성전기주식회사 인쇄회로기판
JP6247032B2 (ja) * 2013-07-01 2017-12-13 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR101516072B1 (ko) * 2013-07-09 2015-04-29 삼성전기주식회사 반도체 패키지 및 그 제조 방법
JP6287206B2 (ja) * 2013-12-27 2018-03-07 富士通株式会社 配線構造及びその製造方法
WO2015170539A1 (ja) * 2014-05-08 2015-11-12 株式会社村田製作所 樹脂多層基板およびその製造方法
US20150332996A1 (en) * 2014-05-19 2015-11-19 United Microelectronics Corp. Interposer and method of fabricating the same
KR20150136914A (ko) * 2014-05-28 2015-12-08 삼성전기주식회사 인쇄회로기판의 제조방법
US10537123B2 (en) 2015-04-30 2020-01-21 Kraft Foods Group Brands Llc Quillaja-stabilized liquid beverage concentrates and methods of making same
KR101727657B1 (ko) * 2015-08-31 2017-04-26 주식회사 심텍 박형의 인쇄회로기판 및 그 제조 방법
JP6834121B2 (ja) 2015-09-17 2021-02-24 味の素株式会社 配線板の製造方法
US10334728B2 (en) * 2016-02-09 2019-06-25 Advanced Semiconductor Engineering, Inc. Reduced-dimension via-land structure and method of making the same
WO2017199747A1 (ja) * 2016-05-19 2017-11-23 株式会社村田製作所 多層基板及び多層基板の製造方法
JP6671256B2 (ja) 2016-07-08 2020-03-25 新光電気工業株式会社 配線基板及びその製造方法
JP6786372B2 (ja) * 2016-12-09 2020-11-18 新光電気工業株式会社 配線基板、配線基板の製造方法
US10373893B2 (en) * 2017-06-30 2019-08-06 Intel Corporation Embedded bridge with through-silicon vias
US11101186B2 (en) * 2018-03-16 2021-08-24 Advanced Semiconductor Engineering, Inc. Substrate structure having pad portions
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
CN110783728A (zh) * 2018-11-09 2020-02-11 广州方邦电子股份有限公司 一种柔性连接器及制作方法
CN115547846A (zh) * 2019-02-21 2022-12-30 奥特斯科技(重庆)有限公司 部件承载件及其制造方法和电气装置
KR20210047528A (ko) * 2019-10-22 2021-04-30 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
CN115379640A (zh) * 2021-05-17 2022-11-22 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP3976954B2 (ja) * 1999-08-27 2007-09-19 新光電気工業株式会社 多層配線基板の製造方法及び半導体装置
JP2002050876A (ja) * 2000-07-31 2002-02-15 Ngk Spark Plug Co Ltd 基板の製造方法および基板
JP2002299512A (ja) * 2001-03-30 2002-10-11 Nec Corp 半導体装置及びその製造方法
JP2003209366A (ja) * 2002-01-15 2003-07-25 Sony Corp フレキシブル多層配線基板およびその製造方法
JP2005108941A (ja) * 2003-09-29 2005-04-21 Toppan Printing Co Ltd 多層配線板及びその製造方法
JP4547164B2 (ja) 2004-02-27 2010-09-22 日本特殊陶業株式会社 配線基板の製造方法
JP2006059863A (ja) * 2004-08-17 2006-03-02 Cmk Corp パッケージ基板及びその製造方法
US7621041B2 (en) * 2005-07-11 2009-11-24 E. I. Du Pont De Nemours And Company Methods for forming multilayer structures
EP1951015A4 (en) * 2005-10-14 2011-03-23 Fujikura Ltd PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING PRINTED CIRCUIT BOARD
JP5183893B2 (ja) * 2006-08-01 2013-04-17 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
WO2008053833A1 (fr) * 2006-11-03 2008-05-08 Ibiden Co., Ltd. Tableau de câblage imprimé multicouche
KR20080111701A (ko) 2007-06-19 2008-12-24 삼성전기주식회사 실장기판 및 그 제조방법
US8238114B2 (en) 2007-09-20 2012-08-07 Ibiden Co., Ltd. Printed wiring board and method for manufacturing same
JP2009272512A (ja) * 2008-05-09 2009-11-19 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JP4991637B2 (ja) * 2008-06-12 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5339928B2 (ja) * 2009-01-15 2013-11-13 新光電気工業株式会社 配線基板及びその製造方法
JP5397744B2 (ja) * 2009-01-23 2014-01-22 日立金属株式会社 多層セラミック基板およびこれを用いた電子部品並びに多層セラミック基板の製造方法

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11417605B2 (en) 2019-05-10 2022-08-16 Applied Materials, Inc. Reconstituted substrate for radio frequency applications
US11063169B2 (en) 2019-05-10 2021-07-13 Applied Materials, Inc. Substrate structuring methods
US11362235B2 (en) 2019-05-10 2022-06-14 Applied Materials, Inc. Substrate structuring methods
US11887934B2 (en) 2019-05-10 2024-01-30 Applied Materials, Inc. Package structure and fabrication methods
US11476202B2 (en) 2019-05-10 2022-10-18 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11264331B2 (en) 2019-05-10 2022-03-01 Applied Materials, Inc. Package structure and fabrication methods
US11264333B2 (en) 2019-05-10 2022-03-01 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11715700B2 (en) 2019-05-10 2023-08-01 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US11398433B2 (en) 2019-05-10 2022-07-26 Applied Materials, Inc. Reconstituted substrate structure and fabrication methods for heterogeneous packaging integration
US10886232B2 (en) 2019-05-10 2021-01-05 Applied Materials, Inc. Package structure and fabrication methods
US11521935B2 (en) 2019-05-10 2022-12-06 Applied Materials, Inc. Package structure and fabrication methods
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
US11881447B2 (en) 2019-11-27 2024-01-23 Applied Materials, Inc. Package core assembly and fabrication methods
US10937726B1 (en) 2019-11-27 2021-03-02 Applied Materials, Inc. Package structure with embedded core
US11742330B2 (en) 2020-03-10 2023-08-29 Applied Materials, Inc. High connectivity device stacking
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11927885B2 (en) 2020-04-15 2024-03-12 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging

Also Published As

Publication number Publication date
US8797757B2 (en) 2014-08-05
JP2012146793A (ja) 2012-08-02
US20120175153A1 (en) 2012-07-12

Similar Documents

Publication Publication Date Title
JP5693977B2 (ja) 配線基板及びその製造方法
JP5886617B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP6324876B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6752553B2 (ja) 配線基板
JP6133227B2 (ja) 配線基板及びその製造方法
JP5101169B2 (ja) 配線基板とその製造方法
JP4361826B2 (ja) 半導体装置
JP6584939B2 (ja) 配線基板、半導体パッケージ、半導体装置、配線基板の製造方法及び半導体パッケージの製造方法
JP6375159B2 (ja) 配線基板、半導体パッケージ
JP6462480B2 (ja) 配線基板及び配線基板の製造方法
JP6358431B2 (ja) 電子部品装置及びその製造方法
JP6247032B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP5415632B2 (ja) 配線基板
JP6158676B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP5341227B1 (ja) 配線基板
JP6550260B2 (ja) 配線基板及び配線基板の製造方法
JP2015159197A (ja) 配線基板及びその製造方法
JP2018026437A (ja) 配線基板及びその製造方法
JP2015041630A (ja) 配線基板、半導体装置及び配線基板の製造方法
JP6341714B2 (ja) 配線基板及びその製造方法
JP7198154B2 (ja) 配線基板、及び配線基板の製造方法
JP7253946B2 (ja) 配線基板及びその製造方法、半導体パッケージ
JP6220799B2 (ja) 配線基板及びその製造方法
JP2017152477A (ja) プリント配線板
JP2019212692A (ja) 配線基板及びその製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131106

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131106

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140617

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140729

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150204

R150 Certificate of patent or registration of utility model

Ref document number: 5693977

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150