JP2002299512A - 半導体装置及びその製造方法 - Google Patents
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Abstract
(57)【要約】 （修正有）
【課題】 ＢＧＡ型半導体装置のパッケージ用基板の製
造工数を削減し、半導体装置の製造時間の短縮及び低コ
スト化を可能にした半導体装置及びその製造方法を提供
する。 【解決手段】 両面のコア配線層１２，１３を電気接続
するコアビアホールを有するコア基板１０の上面側と下
面側にそれぞれビルドアップ層２０，３０を備えたパッ
ケージ用基板１と、コア基板１０はコアビアホールの位
置が規格化され、ビルドアップ層２０は異なる種類の素
子チップ３に対応してビルドアップ層２０の搭載パッド
２を変更し、かつビルドアップビアホール２３の位置を
適宜に変更することで、コア基板１０のコアビアホール
を変更することなく、チップサイズが異なる素子チップ
を搭載することが可能になる。
造工数を削減し、半導体装置の製造時間の短縮及び低コ
スト化を可能にした半導体装置及びその製造方法を提供
する。 【解決手段】 両面のコア配線層１２，１３を電気接続
するコアビアホールを有するコア基板１０の上面側と下
面側にそれぞれビルドアップ層２０，３０を備えたパッ
ケージ用基板１と、コア基板１０はコアビアホールの位
置が規格化され、ビルドアップ層２０は異なる種類の素
子チップ３に対応してビルドアップ層２０の搭載パッド
２を変更し、かつビルドアップビアホール２３の位置を
適宜に変更することで、コア基板１０のコアビアホール
を変更することなく、チップサイズが異なる素子チップ
を搭載することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明はパッケージ用基板上
に半導体素子チップをフリップチップ接合により搭載し
た半導体装置に関し、特にパッケージ用基板を構成する
コア基板の汎用化を図り、半導体装置の低コスト化、製
造の容易化を図った半導体装置及びその製造方法に関す
るものである。
に半導体素子チップをフリップチップ接合により搭載し
た半導体装置に関し、特にパッケージ用基板を構成する
コア基板の汎用化を図り、半導体装置の低コスト化、製
造の容易化を図った半導体装置及びその製造方法に関す
るものである。
【０００２】
【従来の技術】半導体装置の小型化、高集積化を実現す
るものとして、パッケージ用基板に半導体装置素子チッ
プを搭載したＢＧＡ（Ball Grid Array)型の半導体装置
が提供されている。このＢＧＡ型の半導体装置（以下、
ＢＧＡパッケージと称する）は、多層配線構造をしたパ
ッケージ用基板の表面上に素子チップを搭載し、当該パ
ッケージ基板の裏面に多数の半田ボールをアレイ配置し
た構造であり、半田ボールを利用してマザーボードへの
実装を行うものである。例えば、図９は特開平９−６４
２３６号公報に開示されたＢＧＡパッケージの一例であ
る。パッケージ用基板１０１は多層の配線層１０２が積
層された多層配線構造をしており、各配線層１０２は基
板を貫通するビアホール（貫通孔）１０３によって相互
に電気接続される。また、パッケージ用基板１０１の最
上層の配線層によって搭載パッド１０４が形成されてお
り、この搭載パッド１０４には素子チップ１０５に形成
されているフリップチップ端子１０６がフェースダウン
接続されている。また、パッケージ用基板１０１の最下
層の配線層によって電極１０７がアレイ状に形成され、
各電極１０７に半田ボール１０８が接合されている。こ
のＢＧＡパッケージでは、リードフレームを不要とし、
パッケージサイズを素子チップと同一レベルのサイズに
形成することが可能であり、半導体装置の小型化、高集
積化を実現する上で有利である。
るものとして、パッケージ用基板に半導体装置素子チッ
プを搭載したＢＧＡ（Ball Grid Array)型の半導体装置
が提供されている。このＢＧＡ型の半導体装置（以下、
ＢＧＡパッケージと称する）は、多層配線構造をしたパ
ッケージ用基板の表面上に素子チップを搭載し、当該パ
ッケージ基板の裏面に多数の半田ボールをアレイ配置し
た構造であり、半田ボールを利用してマザーボードへの
実装を行うものである。例えば、図９は特開平９−６４
２３６号公報に開示されたＢＧＡパッケージの一例であ
る。パッケージ用基板１０１は多層の配線層１０２が積
層された多層配線構造をしており、各配線層１０２は基
板を貫通するビアホール（貫通孔）１０３によって相互
に電気接続される。また、パッケージ用基板１０１の最
上層の配線層によって搭載パッド１０４が形成されてお
り、この搭載パッド１０４には素子チップ１０５に形成
されているフリップチップ端子１０６がフェースダウン
接続されている。また、パッケージ用基板１０１の最下
層の配線層によって電極１０７がアレイ状に形成され、
各電極１０７に半田ボール１０８が接合されている。こ
のＢＧＡパッケージでは、リードフレームを不要とし、
パッケージサイズを素子チップと同一レベルのサイズに
形成することが可能であり、半導体装置の小型化、高集
積化を実現する上で有利である。
【０００３】この種のＢＧＡ型半導体装置では、素子チ
ップのフリップチップ端子の配列と、パッケージ用基板
の半田ボールの配列との対応をとるために、パッケージ
用基板を多層配線構造としているが、この多層配線構造
を実現するためにコア基板にビルドアップ配線層を形成
したパッケージ用基板が用いられる。図１０は特開２０
００−２６０８９３公報に記載のパッケージ用基板の例
であり、コア基板２０１は絶縁基板２０２の両面に所要
のパターンの配線層２０３，２０４が形成され、コア基
板２０１を貫通するビアホール２０５によって相互に電
気接続されている。また、コア基板２０１の両面にはそ
れぞれ絶縁層２１１，２１３と２層の積層された配線層
２１２，２１４を有する上面側のビルドアップ層２１０
と、同様に絶縁層２２１，２２３と２層の積層された配
線層２２２，２２４を有する下面側のビルドアップ層２
２０とが形成されている。上面側のビルドアップ層２１
０の配線層２１４により素子チップのフリップチップ端
子に対応した搭載パッドが形成され、下面側のビルドア
ップ層２２０の配線層２２４により半田ボール用の電極
が配列形成されている。このように、パッケージ用基板
を多層配線構造として構成し、上面側のビルドアップ層
２１０の各配線層２１２，２１４と下面側のビルドアッ
プ層２２０の各配線層２２２，２２４とを各ビルドアッ
プ層のビアホール２１５，２１６，２２５，２２６及び
コア基板２０１のビアホール２０５を通して相互に電気
接続することにより、素子チップのフリップチップ端子
の配列を半田ボールの任意の配列に調整でき、例えば、
フリップチップ端子の配列が異なる素子チップに対して
も半田ボールを同一配列にすることが可能となり、同一
マザーボードへの実装を可能とする。なお、コア基板と
しては、前記した構造の他に、絶縁基板の両面にそれぞ
れ２層のビルドアップ配線層を形成した構造のものも提
案されている。
ップのフリップチップ端子の配列と、パッケージ用基板
の半田ボールの配列との対応をとるために、パッケージ
用基板を多層配線構造としているが、この多層配線構造
を実現するためにコア基板にビルドアップ配線層を形成
したパッケージ用基板が用いられる。図１０は特開２０
００−２６０８９３公報に記載のパッケージ用基板の例
であり、コア基板２０１は絶縁基板２０２の両面に所要
のパターンの配線層２０３，２０４が形成され、コア基
板２０１を貫通するビアホール２０５によって相互に電
気接続されている。また、コア基板２０１の両面にはそ
れぞれ絶縁層２１１，２１３と２層の積層された配線層
２１２，２１４を有する上面側のビルドアップ層２１０
と、同様に絶縁層２２１，２２３と２層の積層された配
線層２２２，２２４を有する下面側のビルドアップ層２
２０とが形成されている。上面側のビルドアップ層２１
０の配線層２１４により素子チップのフリップチップ端
子に対応した搭載パッドが形成され、下面側のビルドア
ップ層２２０の配線層２２４により半田ボール用の電極
が配列形成されている。このように、パッケージ用基板
を多層配線構造として構成し、上面側のビルドアップ層
２１０の各配線層２１２，２１４と下面側のビルドアッ
プ層２２０の各配線層２２２，２２４とを各ビルドアッ
プ層のビアホール２１５，２１６，２２５，２２６及び
コア基板２０１のビアホール２０５を通して相互に電気
接続することにより、素子チップのフリップチップ端子
の配列を半田ボールの任意の配列に調整でき、例えば、
フリップチップ端子の配列が異なる素子チップに対して
も半田ボールを同一配列にすることが可能となり、同一
マザーボードへの実装を可能とする。なお、コア基板と
しては、前記した構造の他に、絶縁基板の両面にそれぞ
れ２層のビルドアップ配線層を形成した構造のものも提
案されている。
【０００４】
【発明が解決しようとする課題】ところで、図１０に示
したようなビルドアップ配線層を有するパッケージ用基
板を用いた従来のＢＧＡ型半導体装置では、下面側のビ
ルドアップ層２２０に形成する半田ボール用の電極はマ
ザーボードに対応して一義的に結成されるが、上面側の
ビルドアップ層２１０に形成される搭載パッドのパター
ンは、異なる種類の素子チップ、例えば、チップサイズ
やフリップチップ端子の配列が異なる素子チップに対応
してそれぞれ個別に設定する必要がある。そのため、パ
ッケージ用基板の製造に際しては、搭載する素子チップ
の種類に応じて上面側のビルドアップ層２１０を設計す
るとともに、この上面側のビルドアップ層２１０の設計
仕様に応じて下面側のビルドアップ層２２０との電気接
続を行うコア基板２０１のビアホール２０５の配置位置
についても設計を行って下面側のビルドアップ層２２０
との好適な電気接続を可能にしている。
したようなビルドアップ配線層を有するパッケージ用基
板を用いた従来のＢＧＡ型半導体装置では、下面側のビ
ルドアップ層２２０に形成する半田ボール用の電極はマ
ザーボードに対応して一義的に結成されるが、上面側の
ビルドアップ層２１０に形成される搭載パッドのパター
ンは、異なる種類の素子チップ、例えば、チップサイズ
やフリップチップ端子の配列が異なる素子チップに対応
してそれぞれ個別に設定する必要がある。そのため、パ
ッケージ用基板の製造に際しては、搭載する素子チップ
の種類に応じて上面側のビルドアップ層２１０を設計す
るとともに、この上面側のビルドアップ層２１０の設計
仕様に応じて下面側のビルドアップ層２２０との電気接
続を行うコア基板２０１のビアホール２０５の配置位置
についても設計を行って下面側のビルドアップ層２２０
との好適な電気接続を可能にしている。
【０００５】このように、従来のＢＧＡ型半導体装置で
は、種類の異なる素子チップを搭載する際には、その都
度、素子チップ種類に対応してコア基板とビルドアップ
層を設計、製造している。コア基板は概略を前述したよ
うに絶縁基板に配線層とビアホールを備えており、コア
基板の製造には絶縁基板に貫通孔を開口し、ビアホール
及び配線層を形成するための導電膜を無電解メッキによ
り形成し、かつ貫通孔内に樹脂等を充填して空気の侵入
を防止した上で導電膜を所要のパターンに形成してい
る。その上で、コア基板の両面にビルドアップ層を形成
する。したがって、パッケージ用基板の製造工程全体に
おけるコア基板の製造工数の割合が大きく、これがパッ
ケージ用基板の設計、製造におけるＴＡＴ（Turn Aroun
d Time）が長くなり、ひいては半導体装置の製造時間が
長くなり、しかも半導体装置のコスト高を生じる要因に
なっている。
は、種類の異なる素子チップを搭載する際には、その都
度、素子チップ種類に対応してコア基板とビルドアップ
層を設計、製造している。コア基板は概略を前述したよ
うに絶縁基板に配線層とビアホールを備えており、コア
基板の製造には絶縁基板に貫通孔を開口し、ビアホール
及び配線層を形成するための導電膜を無電解メッキによ
り形成し、かつ貫通孔内に樹脂等を充填して空気の侵入
を防止した上で導電膜を所要のパターンに形成してい
る。その上で、コア基板の両面にビルドアップ層を形成
する。したがって、パッケージ用基板の製造工程全体に
おけるコア基板の製造工数の割合が大きく、これがパッ
ケージ用基板の設計、製造におけるＴＡＴ（Turn Aroun
d Time）が長くなり、ひいては半導体装置の製造時間が
長くなり、しかも半導体装置のコスト高を生じる要因に
なっている。
【０００６】本発明の目的は、パッケージ用基板の製造
工数を削減し、半導体装置の製造時間の短縮及び低コス
ト化を可能にした半導体装置及びその製造方法を提供す
るものである。
工数を削減し、半導体装置の製造時間の短縮及び低コス
ト化を可能にした半導体装置及びその製造方法を提供す
るものである。
【０００７】
【課題を解決するための手段】本発明は、両面に設けら
れたコア配線層を相互に電気接続するコアビアホールを
有するコア基板の上面側と下面側にそれぞれ配線層を有
するビルドアップ層を備えるパッケージ用基板と、上面
側のビルドアップ層に設けられた搭載パッド上に搭載さ
れた素子チップと、下面側のビルドアップ層に設けられ
た外部接続用の電極とを備える半導体装置において、コ
ア基板はコアビアホールの位置が規格化され、上面側の
ビルドアップ層は異なる種類の素子チップに対応して搭
載パッドが配置されていることを特徴とする。
れたコア配線層を相互に電気接続するコアビアホールを
有するコア基板の上面側と下面側にそれぞれ配線層を有
するビルドアップ層を備えるパッケージ用基板と、上面
側のビルドアップ層に設けられた搭載パッド上に搭載さ
れた素子チップと、下面側のビルドアップ層に設けられ
た外部接続用の電極とを備える半導体装置において、コ
ア基板はコアビアホールの位置が規格化され、上面側の
ビルドアップ層は異なる種類の素子チップに対応して搭
載パッドが配置されていることを特徴とする。
【０００８】本発明の好ましい態様としては、コア基板
は、絶縁板の両面にそれぞれ１層以上のコア配線層が形
成され、搭載パッドは上面側のビルドアップ配線層に設
けられたビルドアップビアホールにより上面側のコア配
線層に電気接続され、外部接続用の電極は下面側のビル
ドアップ配線層に設けられたビルドアップビアホールに
より下面側のコア配線層に電気接続される。また、上面
側及び下面側のビルドアップ層は、それぞれ積層された
複数の配線層を備え、上面側のビルドアップ層は最上層
の配線層で搭載パッドが形成され、最下層の配線層がコ
アビアホールに接続され、下面側のビルドアップ層は最
上層の配線層で電極が形成され、最下層の配線層がコア
ビアホールに接続される。
は、絶縁板の両面にそれぞれ１層以上のコア配線層が形
成され、搭載パッドは上面側のビルドアップ配線層に設
けられたビルドアップビアホールにより上面側のコア配
線層に電気接続され、外部接続用の電極は下面側のビル
ドアップ配線層に設けられたビルドアップビアホールに
より下面側のコア配線層に電気接続される。また、上面
側及び下面側のビルドアップ層は、それぞれ積層された
複数の配線層を備え、上面側のビルドアップ層は最上層
の配線層で搭載パッドが形成され、最下層の配線層がコ
アビアホールに接続され、下面側のビルドアップ層は最
上層の配線層で電極が形成され、最下層の配線層がコア
ビアホールに接続される。
【０００９】また、本発明の製造方法は、両面に設けら
れたコア配線層を相互に電気接続するコアビアホールが
規格配置されたコア基板の上面側に搭載パッドを有する
ビルドアップ層を有し、下面側に外部接続用の電極を有
するビルドアップ層を有するパッケージ用基板を形成す
る工程と、前記搭載パッド上に素子チップを搭載する工
程とを含む半導体装置の製造方法において、上面側のビ
ルドアップ層の形成工程では、搭載する素子チップの種
類に対応して搭載パッドの配置パターンを設定すること
を特徴とする。
れたコア配線層を相互に電気接続するコアビアホールが
規格配置されたコア基板の上面側に搭載パッドを有する
ビルドアップ層を有し、下面側に外部接続用の電極を有
するビルドアップ層を有するパッケージ用基板を形成す
る工程と、前記搭載パッド上に素子チップを搭載する工
程とを含む半導体装置の製造方法において、上面側のビ
ルドアップ層の形成工程では、搭載する素子チップの種
類に対応して搭載パッドの配置パターンを設定すること
を特徴とする。
【００１０】本発明の製造方法では、次の態様が可能で
ある。上面側及び下面側の各ビルドアップ層は１層の配
線層を有し、搭載パッドの配置パターンの設定と同時
に、搭載パッドと同一層に形成される配線層のパターン
形状と、コア基板の上面側のコア配線層のパターン形状
と、前記配線パターンと前記コア配線層を接続するビル
ドアップビアホールの配設位置を設定する。あるいは、
上面側及び下面側の各ビルドアップ層は複数層の配線層
を有し、前記ビルドアップ層の形成工程では、最上層の
配線層で搭載パッドを形成するとともに、搭載する素子
チップの種類に対応して搭載パッドの配置パターンを設
定するとともに、搭載パッドにつながる最上層の配線パ
ターンのパターン形状と、その下層の配線パターンのパ
ターン形状と、最上層及びその下層の各配線パターンを
接続するビルドアップビアホールの配設位置とを設定す
る。
ある。上面側及び下面側の各ビルドアップ層は１層の配
線層を有し、搭載パッドの配置パターンの設定と同時
に、搭載パッドと同一層に形成される配線層のパターン
形状と、コア基板の上面側のコア配線層のパターン形状
と、前記配線パターンと前記コア配線層を接続するビル
ドアップビアホールの配設位置を設定する。あるいは、
上面側及び下面側の各ビルドアップ層は複数層の配線層
を有し、前記ビルドアップ層の形成工程では、最上層の
配線層で搭載パッドを形成するとともに、搭載する素子
チップの種類に対応して搭載パッドの配置パターンを設
定するとともに、搭載パッドにつながる最上層の配線パ
ターンのパターン形状と、その下層の配線パターンのパ
ターン形状と、最上層及びその下層の各配線パターンを
接続するビルドアップビアホールの配設位置とを設定す
る。
【００１１】本発明によれば、チップサイズの異なる素
子チップに対応して上面側ビルドアップ層の搭載パッド
及びこれにつながる配線のパターンを変更し、これに伴
ってビルドアップビアホールの位置を適宜に変更するこ
とで、コア基板のコアビアホールを変更することなく、
チップサイズが異なる素子チップを搭載することが可能
になり、コアビアホールが規格化された汎用型のコア基
板を使用してチップサイズが異なる素子チップを搭載
し、さらには外形サイズの異なる半導体装置が実現可能
になる。そのため、コア基板を設計、製造する工数が削
減でき、半導体装置の製造期間を短縮し、かつ低コスト
化を実現することが可能になる。
子チップに対応して上面側ビルドアップ層の搭載パッド
及びこれにつながる配線のパターンを変更し、これに伴
ってビルドアップビアホールの位置を適宜に変更するこ
とで、コア基板のコアビアホールを変更することなく、
チップサイズが異なる素子チップを搭載することが可能
になり、コアビアホールが規格化された汎用型のコア基
板を使用してチップサイズが異なる素子チップを搭載
し、さらには外形サイズの異なる半導体装置が実現可能
になる。そのため、コア基板を設計、製造する工数が削
減でき、半導体装置の製造期間を短縮し、かつ低コスト
化を実現することが可能になる。
【００１２】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のＢＧＡパッケージ型
半導体装置の第１の実施形態の一部を破断した外観斜視
図である。１辺の長さが２７ｍｍの正方形をしたパッケ
ージ用基板１の上面には所要のパターンをした配線層の
一部で搭載パッド２が形成されており、この搭載パッド
２には素子チップ３が搭載され、封止樹脂４により封止
されている。前記素子チップ３は下面に多数個のフリッ
プチップ端子５がマトリクス配置されており、フリップ
チップ法によって前記搭載パッド２に搭載される。ま
た、前記パッケージ用基板１の下面には図には現れない
外部接続用の電極が所要の配列、ここでは６１９個の電
極がマトリクス配列に形成されており、各電極には半田
ボール６が接合されている。この半導体装置は、図外の
マザーボードの回路パターン上に載置され、当該回路パ
ターンの一部で構成される実装ランドに前記半田ボール
６により実装されるものである。
参照して説明する。図１は本発明のＢＧＡパッケージ型
半導体装置の第１の実施形態の一部を破断した外観斜視
図である。１辺の長さが２７ｍｍの正方形をしたパッケ
ージ用基板１の上面には所要のパターンをした配線層の
一部で搭載パッド２が形成されており、この搭載パッド
２には素子チップ３が搭載され、封止樹脂４により封止
されている。前記素子チップ３は下面に多数個のフリッ
プチップ端子５がマトリクス配置されており、フリップ
チップ法によって前記搭載パッド２に搭載される。ま
た、前記パッケージ用基板１の下面には図には現れない
外部接続用の電極が所要の配列、ここでは６１９個の電
極がマトリクス配列に形成されており、各電極には半田
ボール６が接合されている。この半導体装置は、図外の
マザーボードの回路パターン上に載置され、当該回路パ
ターンの一部で構成される実装ランドに前記半田ボール
６により実装されるものである。
【００１３】図２は図１の半導体装置の一部を破断かつ
概略化した平面図、図３は図１のＡＡ線に沿う概略縦断
面図である。前記パッケージ用基板１は、配線層構造が
１／２／１構造のビルドアップ基板として構成されてい
る。これは、絶縁基板１１の両面にそれぞれ導電膜を所
要のパターンに形成した上面及び下面の各コア配線層１
２，１３を有するコア基板１０と、このコア基板１０の
上下両面に形成した上面側及び下面側の各１層のビルド
アップ配線層２２，３２を有するビルドアップ層２０，
３０とで構成されている。前記コア基板１０は前記絶縁
基板１１の所要箇所に貫通孔が開口され、この貫通孔が
前記絶縁基板の上下面の各配線パターンを電気的に接続
するためのコアビアホール（以下、Ｃ−ビアホール）１
４として構成されている。前記Ｃ−ビアホール１４の内
部空間には樹脂（図示せず）が充填され、空気層が生じ
ることがないようになっている。また、前記上面側及び
下面側の各ビルドアップ層２０，３０は、コア基板１０
の上面と下面にそれぞれ絶縁層２１，３１が積層され、
この絶縁層２１，３１の表面に導電膜を所要のパターン
に形成して前記ビルドアップ配線層２２，３２が形成さ
れるとともに、前記絶縁層２１，３１の所要箇所にビア
ホール２３，３３が設けられ、前記コア基板１０の上
面、下面の各コア配線層１２，１３に電気的に接続され
ている。以下、上面側ビルドアップ層２０のビアホール
２３をＢｕ−ビアホール（上面側ビルドアップビアホー
ル）、下面側ビルドアップ層３０のビアホール３３をＢ
ｄ−ビアホール（下面側ビルドアップビアホール）と称
する。そして、上面側ビルドアップ層２０のビルドアッ
プ配線層２２の一部により前記搭載パッド２が形成さ
れ、下面側ビルドアップ層３０のビルドアップ配線層３
２によって前記半田ボール６を接合する外部接続用の電
極７が形成されている。
概略化した平面図、図３は図１のＡＡ線に沿う概略縦断
面図である。前記パッケージ用基板１は、配線層構造が
１／２／１構造のビルドアップ基板として構成されてい
る。これは、絶縁基板１１の両面にそれぞれ導電膜を所
要のパターンに形成した上面及び下面の各コア配線層１
２，１３を有するコア基板１０と、このコア基板１０の
上下両面に形成した上面側及び下面側の各１層のビルド
アップ配線層２２，３２を有するビルドアップ層２０，
３０とで構成されている。前記コア基板１０は前記絶縁
基板１１の所要箇所に貫通孔が開口され、この貫通孔が
前記絶縁基板の上下面の各配線パターンを電気的に接続
するためのコアビアホール（以下、Ｃ−ビアホール）１
４として構成されている。前記Ｃ−ビアホール１４の内
部空間には樹脂（図示せず）が充填され、空気層が生じ
ることがないようになっている。また、前記上面側及び
下面側の各ビルドアップ層２０，３０は、コア基板１０
の上面と下面にそれぞれ絶縁層２１，３１が積層され、
この絶縁層２１，３１の表面に導電膜を所要のパターン
に形成して前記ビルドアップ配線層２２，３２が形成さ
れるとともに、前記絶縁層２１，３１の所要箇所にビア
ホール２３，３３が設けられ、前記コア基板１０の上
面、下面の各コア配線層１２，１３に電気的に接続され
ている。以下、上面側ビルドアップ層２０のビアホール
２３をＢｕ−ビアホール（上面側ビルドアップビアホー
ル）、下面側ビルドアップ層３０のビアホール３３をＢ
ｄ−ビアホール（下面側ビルドアップビアホール）と称
する。そして、上面側ビルドアップ層２０のビルドアッ
プ配線層２２の一部により前記搭載パッド２が形成さ
れ、下面側ビルドアップ層３０のビルドアップ配線層３
２によって前記半田ボール６を接合する外部接続用の電
極７が形成されている。
【００１４】図３に一部を示すように、前記コア基板１
０の上面のコア配線層１２はＧＮＤ（グランド）プレー
ンとしてＧＮＤパターンＧＰが形成されているが、前記
ＧＮＤプレーン１２の他の一部は信号パターンＳＰとし
て、さらに他の一部はＶｄｄパターンＶＰとして形成さ
れている。同様に前記下面のコア配線層１３はＶｄｄ
（電源）プレーンとしてＶｄｄパターンＶＰが形成され
ているが、他の一部は信号パターンＳＰとして、さらに
他の一部はＧＮＤパターンＧＰとして形成されている。
そして、コア基板１０の上面のコア配線層１２と下面の
コア配線層１３の各信号パターンＳＰが相互にＣ−ビア
ホール１４により電気接続され、同様に上面と下面のＧ
ＮＤパターンＧＰ、及び上面と下面の各Ｖｄｄパターン
ＶＰはそれぞれＣ−ビアホール１４により相互に電気接
続されている。また、上面側のビルドアップ層２０のビ
ルドアップ配線層２２の一部によって信号、ＧＮＤ、Ｖ
ｄｄに対応する搭載パッド２が形成され、搭載パッド２
は素子チップの搭載領域に配列されるとともに、各搭載
パッド２はそれぞれＢｕ−ビアホール２３に接続され、
このＢｕ−ビアホール２３を介して前記ＧＮＤプレーン
（上面のコア配線層１２）の対応する信号、ＧＮＤ、Ｖ
ｄｄの各パターンＳＰ，ＧＰ，ＶＰに接続されている。
同様に、下面側のビルドアップ層３０では、コア基板１
０の下面のコア配線層１３によって信号、ＧＮＤ、Ｖｄ
ｄの各パターンＳＰ，ＧＰ，ＶＰが形成され、Ｂｄ−ビ
アホールを３３介して下面側ビルドアップ層３０のビル
ドアップ配線層３２で形成された前記電極７に接続され
ている。これにより、上面側ビルドアップ層２０のビル
ドアップ配線層２２で構成された信号、ＧＮＤ、Ｖｄｄ
の各素子パッド２はそれぞれ下面側ビルドアップ層３０
のビルドアップ配線層３２で構成された前記電極７に接
合された各半田ボール６に電気接続され、各半田ボール
６で信号端子、ＧＮＤ端子、Ｖｄｄ端子が構成されるこ
とになる。なお、上面側のビルドアップ層２０のビルド
アップ配線層２２で形成される信号配線２４と上面のコ
ア配線層１２で形成されるＧＮＤプレーンのＧＮＤパタ
ーンＧＰとでマイクロストリップ線路を形成し、高周波
数信号の伝送を可能としている。
０の上面のコア配線層１２はＧＮＤ（グランド）プレー
ンとしてＧＮＤパターンＧＰが形成されているが、前記
ＧＮＤプレーン１２の他の一部は信号パターンＳＰとし
て、さらに他の一部はＶｄｄパターンＶＰとして形成さ
れている。同様に前記下面のコア配線層１３はＶｄｄ
（電源）プレーンとしてＶｄｄパターンＶＰが形成され
ているが、他の一部は信号パターンＳＰとして、さらに
他の一部はＧＮＤパターンＧＰとして形成されている。
そして、コア基板１０の上面のコア配線層１２と下面の
コア配線層１３の各信号パターンＳＰが相互にＣ−ビア
ホール１４により電気接続され、同様に上面と下面のＧ
ＮＤパターンＧＰ、及び上面と下面の各Ｖｄｄパターン
ＶＰはそれぞれＣ−ビアホール１４により相互に電気接
続されている。また、上面側のビルドアップ層２０のビ
ルドアップ配線層２２の一部によって信号、ＧＮＤ、Ｖ
ｄｄに対応する搭載パッド２が形成され、搭載パッド２
は素子チップの搭載領域に配列されるとともに、各搭載
パッド２はそれぞれＢｕ−ビアホール２３に接続され、
このＢｕ−ビアホール２３を介して前記ＧＮＤプレーン
（上面のコア配線層１２）の対応する信号、ＧＮＤ、Ｖ
ｄｄの各パターンＳＰ，ＧＰ，ＶＰに接続されている。
同様に、下面側のビルドアップ層３０では、コア基板１
０の下面のコア配線層１３によって信号、ＧＮＤ、Ｖｄ
ｄの各パターンＳＰ，ＧＰ，ＶＰが形成され、Ｂｄ−ビ
アホールを３３介して下面側ビルドアップ層３０のビル
ドアップ配線層３２で形成された前記電極７に接続され
ている。これにより、上面側ビルドアップ層２０のビル
ドアップ配線層２２で構成された信号、ＧＮＤ、Ｖｄｄ
の各素子パッド２はそれぞれ下面側ビルドアップ層３０
のビルドアップ配線層３２で構成された前記電極７に接
合された各半田ボール６に電気接続され、各半田ボール
６で信号端子、ＧＮＤ端子、Ｖｄｄ端子が構成されるこ
とになる。なお、上面側のビルドアップ層２０のビルド
アップ配線層２２で形成される信号配線２４と上面のコ
ア配線層１２で形成されるＧＮＤプレーンのＧＮＤパタ
ーンＧＰとでマイクロストリップ線路を形成し、高周波
数信号の伝送を可能としている。
【００１５】図４（ａ）は前記上面側のビルドアップ配
線層２２により形成された前記搭載パッド２の平面配置
を示す図、図４（ｂ）は当該搭載パッド２が形成された
領域の直下の前記コア基板１０の上面のコア配線層（Ｇ
ＮＤプレーン）１２のパターン図である。ここではチッ
プサイズが最小の９ｍｍ□の素子チップ３を搭載した例
を示している。前記上面側のビルドアップ配線層２２の
素子チップの搭載領域には、多数の搭載パッド２がマト
リクス状に配列されている。前記した素子チップ３のフ
リップチップ端子５は、信号端子と、ＧＮＤ端子と、Ｖ
ｄｄ端子と、内部ＧＮＤ端子と、内部Ｖｄｄ端子で構成
されているが、前記搭載パッド２は、信号端子に対応す
る信号パッドＳと、信号に電力を供給するための電源端
子であるＧＮＤ端子とＶｄｄ端子に対応するＧＮＤパッ
ドＧ及びＶｄｄパッドＶと、素子チップ３の内部回路に
電力を供給するための内部ＧＮＤ端子と内部Ｖｄｄ端子
に対応する内部ＧＮＤパッドＧ１及び内部Ｖｄｄパッド
Ｖ１とを備えており、各パッドは２５０μｍピッチの格
子位置にそれぞれ配置されている。
線層２２により形成された前記搭載パッド２の平面配置
を示す図、図４（ｂ）は当該搭載パッド２が形成された
領域の直下の前記コア基板１０の上面のコア配線層（Ｇ
ＮＤプレーン）１２のパターン図である。ここではチッ
プサイズが最小の９ｍｍ□の素子チップ３を搭載した例
を示している。前記上面側のビルドアップ配線層２２の
素子チップの搭載領域には、多数の搭載パッド２がマト
リクス状に配列されている。前記した素子チップ３のフ
リップチップ端子５は、信号端子と、ＧＮＤ端子と、Ｖ
ｄｄ端子と、内部ＧＮＤ端子と、内部Ｖｄｄ端子で構成
されているが、前記搭載パッド２は、信号端子に対応す
る信号パッドＳと、信号に電力を供給するための電源端
子であるＧＮＤ端子とＶｄｄ端子に対応するＧＮＤパッ
ドＧ及びＶｄｄパッドＶと、素子チップ３の内部回路に
電力を供給するための内部ＧＮＤ端子と内部Ｖｄｄ端子
に対応する内部ＧＮＤパッドＧ１及び内部Ｖｄｄパッド
Ｖ１とを備えており、各パッドは２５０μｍピッチの格
子位置にそれぞれ配置されている。
【００１６】各パッドのうち、ＧＮＤパッドＧ及びＶｄ
ｄパッドＶは所要のパッドが互いに連結された上で、上
面側のビルドアップ層２０のＢｕ−ビアホール２３に接
続され、コア基板１０のＧＮＤプレーン１２のＧＮＤパ
ターンＧＰ、ＶｄｄパターンＶＰに電気的に接続されて
いる。また、内部ＧＮＤパッドＧ１及び内部Ｖｄｄパッ
ドＶ１についても、同様に、所要のパッドが互いに連結
され、あるいは個別に上面側のビルドアップ層２０のＢ
ｕ−ビアホール２３に接続され、コア基板１０のＧＮＤ
プレーン１２のＧＮＤパターンＧ１Ｐ、Ｖｄｄパターン
Ｖ１Ｐに電気的に接続されている。さらに、信号パッド
Ｓはそれぞれ上面側ビルドアップ層２０のビルドアップ
配線層２２の一部で構成される信号配線２４によって周
辺領域にまで引き出され、当該周辺領域に配列されたＢ
ｕ−ビアホール２３にそれぞれ接続され、コア基板１０
のＧＮＤプレーン１２の信号パターンに電気的に接続さ
れている。
ｄパッドＶは所要のパッドが互いに連結された上で、上
面側のビルドアップ層２０のＢｕ−ビアホール２３に接
続され、コア基板１０のＧＮＤプレーン１２のＧＮＤパ
ターンＧＰ、ＶｄｄパターンＶＰに電気的に接続されて
いる。また、内部ＧＮＤパッドＧ１及び内部Ｖｄｄパッ
ドＶ１についても、同様に、所要のパッドが互いに連結
され、あるいは個別に上面側のビルドアップ層２０のＢ
ｕ−ビアホール２３に接続され、コア基板１０のＧＮＤ
プレーン１２のＧＮＤパターンＧ１Ｐ、Ｖｄｄパターン
Ｖ１Ｐに電気的に接続されている。さらに、信号パッド
Ｓはそれぞれ上面側ビルドアップ層２０のビルドアップ
配線層２２の一部で構成される信号配線２４によって周
辺領域にまで引き出され、当該周辺領域に配列されたＢ
ｕ−ビアホール２３にそれぞれ接続され、コア基板１０
のＧＮＤプレーン１２の信号パターンに電気的に接続さ
れている。
【００１７】その上で、図３に示したように、コア基板
１０の上面のコア配線層１２であるＧＮＤプレーンの信
号、ＧＮＤ、Ｖｄｄの各パターンＳＰ，ＧＰ，ＶＰは、
コア基板１０のＣ−ビアホール１３によりＶｄｄプレー
ン１３の対応する信号、ＧＮＤ、Ｖｄｄの各パターンＳ
Ｐ，ＧＰ，ＶＰに接続される。さらに、Ｖｄｄプレーン
１３の信号、ＧＮＤ、Ｖｄｄの各パターンＳＰ，ＧＰ，
ＶＰは、下面側のビルドアップ層３０のＢｄ−ビアホー
ル３３により、当該下面側のビルドアップ配線層３２に
よって形成されたマトリクス配置の電極７に接続され、
さらに、各電極７に接合された半田ボール６に電気接続
されている。
１０の上面のコア配線層１２であるＧＮＤプレーンの信
号、ＧＮＤ、Ｖｄｄの各パターンＳＰ，ＧＰ，ＶＰは、
コア基板１０のＣ−ビアホール１３によりＶｄｄプレー
ン１３の対応する信号、ＧＮＤ、Ｖｄｄの各パターンＳ
Ｐ，ＧＰ，ＶＰに接続される。さらに、Ｖｄｄプレーン
１３の信号、ＧＮＤ、Ｖｄｄの各パターンＳＰ，ＧＰ，
ＶＰは、下面側のビルドアップ層３０のＢｄ−ビアホー
ル３３により、当該下面側のビルドアップ配線層３２に
よって形成されたマトリクス配置の電極７に接続され、
さらに、各電極７に接合された半田ボール６に電気接続
されている。
【００１８】一方、図５（ａ）は前記パッケージ用基板
１と外形寸法が同じパッケージ用基板にチップサイズが
最大の１１ｍｍ□の素子チップを搭載した半導体装置に
おいて前記上面側のビルドアップ配線層２２により形成
された搭載パッド２の平面配置を示す図、図５（ｂ）は
その直下のコア基板１０の上面のコア配線層（ＧＮＤプ
レーン）１２のパターン図である。チップサイズの増大
に伴い、信号パッドＳが外周方向に移動された状態に配
置され、ＧＮＤパッドＧ及びＶｄｄパッドＶと、内部Ｇ
ＮＤパッドＧ１及び内部ＶｄｄパッドＶ１の配列領域が
外周方向に拡大された状態に配置される。このため、上
面側のビルドアップ層２０のＢｕ−ビアホール２３の位
置は、変更された各パッド２の位置に対応して変更さ
れ、それぞれコア基板１０のＧＮＤプレーン１２の各パ
ターンに接続され、さらにＧＮＤプレーン１２の各パタ
ーンの形状も変更される。ＧＮＤプレーン１２の各パタ
ーンは外周方向に移動され、ＶパターンＶＰの一部が外
周方向に延長されている。しかしながら、チップサイズ
が変更された場合でも、コア基板１０のＣ−ビアホール
１３の位置は一定であり、ＧＮＤプレーン１２の信号、
ＧＮＤ、Ｖｄｄの各パターンＳＰ，ＧＰ，ＶＰに対して
同じ位置に配置されている。
１と外形寸法が同じパッケージ用基板にチップサイズが
最大の１１ｍｍ□の素子チップを搭載した半導体装置に
おいて前記上面側のビルドアップ配線層２２により形成
された搭載パッド２の平面配置を示す図、図５（ｂ）は
その直下のコア基板１０の上面のコア配線層（ＧＮＤプ
レーン）１２のパターン図である。チップサイズの増大
に伴い、信号パッドＳが外周方向に移動された状態に配
置され、ＧＮＤパッドＧ及びＶｄｄパッドＶと、内部Ｇ
ＮＤパッドＧ１及び内部ＶｄｄパッドＶ１の配列領域が
外周方向に拡大された状態に配置される。このため、上
面側のビルドアップ層２０のＢｕ−ビアホール２３の位
置は、変更された各パッド２の位置に対応して変更さ
れ、それぞれコア基板１０のＧＮＤプレーン１２の各パ
ターンに接続され、さらにＧＮＤプレーン１２の各パタ
ーンの形状も変更される。ＧＮＤプレーン１２の各パタ
ーンは外周方向に移動され、ＶパターンＶＰの一部が外
周方向に延長されている。しかしながら、チップサイズ
が変更された場合でも、コア基板１０のＣ−ビアホール
１３の位置は一定であり、ＧＮＤプレーン１２の信号、
ＧＮＤ、Ｖｄｄの各パターンＳＰ，ＧＰ，ＶＰに対して
同じ位置に配置されている。
【００１９】また、信号パッドＳにつながる信号配線２
４は、上面側のビルドアップ層２０のＢｕ−ビアホール
２３に接続される位置は変更されていない。信号配線２
４は、図６に示すように、信号パッドＳにつながる側の
端部２４ａが最大チップサイズに合わせて平行となるよ
うにレイアウト設計を行っておき、チップサイズが小さ
い場合には、両側領域に配置されている一部の信号配線
２４を使用せずに未接続の信号配線とし、実際のパッケ
ージ用基板の製造に際しては当該信号配線を除去し、あ
るいはグランドに接続する。また、中央領域に配置され
ている信号配線２４はチップの中心方向に延長して信号
配線として使用する。チップサイズの大きな素子チップ
を搭載する場合には、中央領域の信号配線２４の長さを
両側領域の信号配線と同じ長さにまで短縮し、両側領域
の信号配線と共に信号パッドＳを形成する。
４は、上面側のビルドアップ層２０のＢｕ−ビアホール
２３に接続される位置は変更されていない。信号配線２
４は、図６に示すように、信号パッドＳにつながる側の
端部２４ａが最大チップサイズに合わせて平行となるよ
うにレイアウト設計を行っておき、チップサイズが小さ
い場合には、両側領域に配置されている一部の信号配線
２４を使用せずに未接続の信号配線とし、実際のパッケ
ージ用基板の製造に際しては当該信号配線を除去し、あ
るいはグランドに接続する。また、中央領域に配置され
ている信号配線２４はチップの中心方向に延長して信号
配線として使用する。チップサイズの大きな素子チップ
を搭載する場合には、中央領域の信号配線２４の長さを
両側領域の信号配線と同じ長さにまで短縮し、両側領域
の信号配線と共に信号パッドＳを形成する。
【００２０】前記半導体装置の製造工程の概略を説明す
る。図７（ａ）に示すように、絶縁基板１１の両面の全
面に導電膜１２’，１３’が形成され、かつ平面上の所
定箇所にＣ−ビアホール１３が形成されている規格化さ
れたコア基板１０を用意する。そして、図７（ｂ）のよ
うに、前記コア基板１０の両面の導電膜１２’，１３’
をフォトレジスト等を用いたリソグラフィ技術によりパ
ターニングし、上面及び下面にコア配線層１２，１３を
形成する。次いで、図７（ｃ）のように、コア基板１０
の上面及び下面にそれぞれ熱硬化性樹脂２１，３１を塗
布、またはラミネートし、レーザーによりＢｕ及びＢｄ
−ビアホール位置に穴２３’，３３’をあける。そし
て、図７（ｄ）のように、無電解めっき（無電解銅めっ
き）により前記熱硬化性樹脂２１，３１の表面と前記各
穴２３’，３３’内に金属膜（銅膜）を形成し、次い
で、表面上の金属膜をリソグラフィ技術によりパターニ
ングし、上面側ビルドアップ層２０と下面側ビルドアッ
プ層３０を形成する。上面側ビルドアップ層２０には搭
載する素子チップのフリップチップ端子の配列に対応し
た搭載パッド２を有するビルドアップ配線層２２を形成
し、下面側ビルドアップ層３０には電極７としてのビル
ドアップ配線層３２を形成する。しかる上で、図７
（ｅ）のように、表面に図には現れないソルダーレジス
ト等を形成し、上面側ビルドアップ層２０上の搭載パッ
ド２上に素子チップ３のフリップチップ端子５を載せて
フリップチップ法による搭載を行い、かつ素子チップ３
の周辺を覆うように樹脂４を塗布して封止する。また、
下面側ビルドアップ層３０の電極７上に半田ボール６を
載置し、リフロー等によって接合する。
る。図７（ａ）に示すように、絶縁基板１１の両面の全
面に導電膜１２’，１３’が形成され、かつ平面上の所
定箇所にＣ−ビアホール１３が形成されている規格化さ
れたコア基板１０を用意する。そして、図７（ｂ）のよ
うに、前記コア基板１０の両面の導電膜１２’，１３’
をフォトレジスト等を用いたリソグラフィ技術によりパ
ターニングし、上面及び下面にコア配線層１２，１３を
形成する。次いで、図７（ｃ）のように、コア基板１０
の上面及び下面にそれぞれ熱硬化性樹脂２１，３１を塗
布、またはラミネートし、レーザーによりＢｕ及びＢｄ
−ビアホール位置に穴２３’，３３’をあける。そし
て、図７（ｄ）のように、無電解めっき（無電解銅めっ
き）により前記熱硬化性樹脂２１，３１の表面と前記各
穴２３’，３３’内に金属膜（銅膜）を形成し、次い
で、表面上の金属膜をリソグラフィ技術によりパターニ
ングし、上面側ビルドアップ層２０と下面側ビルドアッ
プ層３０を形成する。上面側ビルドアップ層２０には搭
載する素子チップのフリップチップ端子の配列に対応し
た搭載パッド２を有するビルドアップ配線層２２を形成
し、下面側ビルドアップ層３０には電極７としてのビル
ドアップ配線層３２を形成する。しかる上で、図７
（ｅ）のように、表面に図には現れないソルダーレジス
ト等を形成し、上面側ビルドアップ層２０上の搭載パッ
ド２上に素子チップ３のフリップチップ端子５を載せて
フリップチップ法による搭載を行い、かつ素子チップ３
の周辺を覆うように樹脂４を塗布して封止する。また、
下面側ビルドアップ層３０の電極７上に半田ボール６を
載置し、リフロー等によって接合する。
【００２１】このように、上面側のビルドアップ層２０
のビルドアップ配線層２２で構成される搭載パッド２及
び配線パターンを変更し、これに伴ってＢｕ−ビアホー
ル２３の位置を適宜に変更することで、チップサイズが
異なる素子チップを搭載することが可能になる。その一
方で、コア基板１０はコア配線層１２で形成されている
ＧＮＤプレーンの信号、ＧＤＮ、Ｖｄｄの各パターンの
パターン形状を変更するものの、Ｃ−ビアホール１４の
位置を変更することはない。したがって、Ｃ−ビアホー
ル１４が予め所定位置に設定されている規格化された汎
用型のコア基板１０を使用し、当該コア基板１０の上面
のコア配線層１２、すわなちＧＮＤプレーンの各パター
ンを変更するだけでチップサイズが異なる素子チップを
搭載した半導体装置が実現できる。したがって、所望の
半導体装置を実現するために適切な位置にＣ−ビアホー
ルを設けたコア基板を最初から設計、製造するための工
数は不要になり、半導体装置の製造期間を短縮し、かつ
低コスト化を実現することができる。
のビルドアップ配線層２２で構成される搭載パッド２及
び配線パターンを変更し、これに伴ってＢｕ−ビアホー
ル２３の位置を適宜に変更することで、チップサイズが
異なる素子チップを搭載することが可能になる。その一
方で、コア基板１０はコア配線層１２で形成されている
ＧＮＤプレーンの信号、ＧＤＮ、Ｖｄｄの各パターンの
パターン形状を変更するものの、Ｃ−ビアホール１４の
位置を変更することはない。したがって、Ｃ−ビアホー
ル１４が予め所定位置に設定されている規格化された汎
用型のコア基板１０を使用し、当該コア基板１０の上面
のコア配線層１２、すわなちＧＮＤプレーンの各パター
ンを変更するだけでチップサイズが異なる素子チップを
搭載した半導体装置が実現できる。したがって、所望の
半導体装置を実現するために適切な位置にＣ−ビアホー
ルを設けたコア基板を最初から設計、製造するための工
数は不要になり、半導体装置の製造期間を短縮し、かつ
低コスト化を実現することができる。
【００２２】図８は本発明の第２の実施形態の半導体装
置の縦断面図である。この実施形態では、パッケージ用
基板１Ａは、配線層構造が２／２／２構造のビルドアッ
プ基板として構成されたものであり、両面基板、すなわ
ち絶縁基板１１の両面に各１層のコア配線層１２，１３
を有するコア基板１０と、このコア基板１０の上下両面
に形成した上面側及び下面側の各２層の配線層を有する
ビルドアップ層４０，５０とで構成されている。前記コ
ア基板１０は、第１の実施形態のコア基板と同様であ
り、上面のコア配線層１２からなるＧＮＤプレーンと下
面のコア配線層１２からなるＶｄｄプレーンで信号、Ｇ
ＮＤ、ＶＤＤの各配線パターンＳＰ，ＧＰ，ＶＰが形成
され、かつこれらの配線パターンを互いに接続するＣ−
ビアホール１４が形成されている。また、前記上面側の
ビルドアップ層４０は、コア基板１２の上面に上側第１
絶縁層４１が形成され、この上側第１絶縁層４１の表面
に導電膜を所要のパターンに形成した上側第１配線層４
２が形成され、さらにその表面に積層状態に上側第２絶
縁層４３と上側第２配線層４４が形成されている。ま
た、前記第１及び第２の各上側絶縁層４１，４３の所要
箇所にＢｕ１，Ｂｕ２の各ビアホール４５，４６が設け
られ、前記上側第２配線層４４、上側第１配線層４２、
コア基板１０の上面のＧＮＤプレーン１２の各パターン
を電気的に接続している。同様に、前記下面側のビルド
アップ層５０はコア基板１０の下面に下側第１絶縁層５
１が形成され、この下側第１絶縁層５１の下面に導電膜
を所要のパターンに形成した下側第１配線層５２が形成
され、さらにその下面に積層状態に下側第２絶縁層５３
と下側第２配線層５４が形成されている。また、前記第
１及び第２の各下側絶縁層５１，５３の所要箇所にＢｄ
１，Ｂｄ２の各ビアホール５５，５６が設けられ、前記
下側第２配線層５４、下側第１配線層５２、コア基板１
０の下面のＶｄｄプレーン１３の各パターンを電気的に
接続している。
置の縦断面図である。この実施形態では、パッケージ用
基板１Ａは、配線層構造が２／２／２構造のビルドアッ
プ基板として構成されたものであり、両面基板、すなわ
ち絶縁基板１１の両面に各１層のコア配線層１２，１３
を有するコア基板１０と、このコア基板１０の上下両面
に形成した上面側及び下面側の各２層の配線層を有する
ビルドアップ層４０，５０とで構成されている。前記コ
ア基板１０は、第１の実施形態のコア基板と同様であ
り、上面のコア配線層１２からなるＧＮＤプレーンと下
面のコア配線層１２からなるＶｄｄプレーンで信号、Ｇ
ＮＤ、ＶＤＤの各配線パターンＳＰ，ＧＰ，ＶＰが形成
され、かつこれらの配線パターンを互いに接続するＣ−
ビアホール１４が形成されている。また、前記上面側の
ビルドアップ層４０は、コア基板１２の上面に上側第１
絶縁層４１が形成され、この上側第１絶縁層４１の表面
に導電膜を所要のパターンに形成した上側第１配線層４
２が形成され、さらにその表面に積層状態に上側第２絶
縁層４３と上側第２配線層４４が形成されている。ま
た、前記第１及び第２の各上側絶縁層４１，４３の所要
箇所にＢｕ１，Ｂｕ２の各ビアホール４５，４６が設け
られ、前記上側第２配線層４４、上側第１配線層４２、
コア基板１０の上面のＧＮＤプレーン１２の各パターン
を電気的に接続している。同様に、前記下面側のビルド
アップ層５０はコア基板１０の下面に下側第１絶縁層５
１が形成され、この下側第１絶縁層５１の下面に導電膜
を所要のパターンに形成した下側第１配線層５２が形成
され、さらにその下面に積層状態に下側第２絶縁層５３
と下側第２配線層５４が形成されている。また、前記第
１及び第２の各下側絶縁層５１，５３の所要箇所にＢｄ
１，Ｂｄ２の各ビアホール５５，５６が設けられ、前記
下側第２配線層５４、下側第１配線層５２、コア基板１
０の下面のＶｄｄプレーン１３の各パターンを電気的に
接続している。
【００２３】そして、前記上側第２配線層４４により、
第１の実施形態と同様に搭載パッド２が形成され、Ｂｕ
２−ビアホール４６を介して上側第１配線層４２に電気
接続され、さらに上側第１配線層４２はＢｕ１−ビアホ
ール４５を介してＧＮＤプレーン１２の各パターンＳ
Ｐ，ＧＰ，ＶＰに電気接続される。ここで、この実施形
態では上側第１配線層４２は強化ＧＮＤプレーンとして
構成されており、上側第２配線層４４の一部で形成され
る信号配線とでマイクロストリップ線路を形成し、高周
波数信号の伝達を可能としている。また、下側第２配線
層５４により電極７が形成され、Ｂｄ２−ビアホール５
６、及びＢｄ１−ビアホール５５を介してＶｄｄプレー
ン１３に電気接続される。前記電極７に半田ボール６が
接合されることは第１の実施形態と同じである。これに
より、搭載パッド２は上面側ビルドアップ層４０、コア
基板１０、下面側ビルドアップ層５０を介して半田ボー
ル６に電気接続されることになる。
第１の実施形態と同様に搭載パッド２が形成され、Ｂｕ
２−ビアホール４６を介して上側第１配線層４２に電気
接続され、さらに上側第１配線層４２はＢｕ１−ビアホ
ール４５を介してＧＮＤプレーン１２の各パターンＳ
Ｐ，ＧＰ，ＶＰに電気接続される。ここで、この実施形
態では上側第１配線層４２は強化ＧＮＤプレーンとして
構成されており、上側第２配線層４４の一部で形成され
る信号配線とでマイクロストリップ線路を形成し、高周
波数信号の伝達を可能としている。また、下側第２配線
層５４により電極７が形成され、Ｂｄ２−ビアホール５
６、及びＢｄ１−ビアホール５５を介してＶｄｄプレー
ン１３に電気接続される。前記電極７に半田ボール６が
接合されることは第１の実施形態と同じである。これに
より、搭載パッド２は上面側ビルドアップ層４０、コア
基板１０、下面側ビルドアップ層５０を介して半田ボー
ル６に電気接続されることになる。
【００２４】したがって、この実施形態においては、チ
ップサイズの異なる素子チップを搭載する場合には、上
面側ビルドアップ層４０の上側第２配線層４４により形
成されている搭載パッド２の配置を変更するとともに、
上側第２絶縁層４３に設けたＢｕ２−ビアホール４６の
位置と、上側第１配線層４２、ないしは上側第１絶縁層
４１に設けたＢｕ１−ビアホールの４５位置を変更する
ことで当該チップサイズの変更に対応できる。したがっ
て、コア基板１０のＧＮＤプレーン１２の各パターン及
びＣ−ビアホール１４の位置を変更する必要がなく、規
格化された汎用型のコア基板を用いて半導体装置を形成
することが可能になる。また、この実施形態では、コア
基板の下面側のビルドアップ層５０も２層構造をしてい
るため、下側第１配線層５２及びＢｄ１，Ｂｄ２の各ビ
アホール４５，４６の位置を適宜に設計することで、コ
ア基板１０のＣ−ビアホール１４の位置と下側第２配線
層５４で形成する電極７との相互位置の決定の自由度を
高め、半田ボール６で構成される信号端子、ＧＮＤ端
子、Ｖｄｄ端子の配列を任意に設定することが可能にな
る。また、設定の自由度が高められることにより、外部
接続用の電極の数、すなわち半田ボールの数を増大する
ことも可能になる。したがって、この実施形態では、既
に両面のコア配線層１２，１３が所定のパターンに形成
された規格化されたコア基板１０を用いることも可能で
あり、コア基板に対する加工作業を全く不要にし、製造
期間をさらに短縮することが可能になる。
ップサイズの異なる素子チップを搭載する場合には、上
面側ビルドアップ層４０の上側第２配線層４４により形
成されている搭載パッド２の配置を変更するとともに、
上側第２絶縁層４３に設けたＢｕ２−ビアホール４６の
位置と、上側第１配線層４２、ないしは上側第１絶縁層
４１に設けたＢｕ１−ビアホールの４５位置を変更する
ことで当該チップサイズの変更に対応できる。したがっ
て、コア基板１０のＧＮＤプレーン１２の各パターン及
びＣ−ビアホール１４の位置を変更する必要がなく、規
格化された汎用型のコア基板を用いて半導体装置を形成
することが可能になる。また、この実施形態では、コア
基板の下面側のビルドアップ層５０も２層構造をしてい
るため、下側第１配線層５２及びＢｄ１，Ｂｄ２の各ビ
アホール４５，４６の位置を適宜に設計することで、コ
ア基板１０のＣ−ビアホール１４の位置と下側第２配線
層５４で形成する電極７との相互位置の決定の自由度を
高め、半田ボール６で構成される信号端子、ＧＮＤ端
子、Ｖｄｄ端子の配列を任意に設定することが可能にな
る。また、設定の自由度が高められることにより、外部
接続用の電極の数、すなわち半田ボールの数を増大する
ことも可能になる。したがって、この実施形態では、既
に両面のコア配線層１２，１３が所定のパターンに形成
された規格化されたコア基板１０を用いることも可能で
あり、コア基板に対する加工作業を全く不要にし、製造
期間をさらに短縮することが可能になる。
【００２５】ここで、前記実施形態では、外形寸法が２
７ｍｍ□のパッケージ用基板の例を示したが、例えば、
外形寸法が３１ｍｍ□、３５ｍｍ□、４０ｍｍ□、４５
ｍｍ□のパッケージ用基板として構成することも可能で
あり、かつこれに対応してチップサイズも９ｍｍ□から
１７ｍｍ□程度の素子チップを搭載することが可能にな
る。また、このように外形寸法の異なるパッケージ用基
板の半導体装置を製造する場合においても、ビルドアッ
プ配線層における搭載パッドの配置を適切に設定するこ
とにより、それぞれ同一規格のコア基板を用いて構成す
ることが可能であり、異なるサイズの半導体装置の製造
期間の短縮、低コスト化を図る上でも有効である。
７ｍｍ□のパッケージ用基板の例を示したが、例えば、
外形寸法が３１ｍｍ□、３５ｍｍ□、４０ｍｍ□、４５
ｍｍ□のパッケージ用基板として構成することも可能で
あり、かつこれに対応してチップサイズも９ｍｍ□から
１７ｍｍ□程度の素子チップを搭載することが可能にな
る。また、このように外形寸法の異なるパッケージ用基
板の半導体装置を製造する場合においても、ビルドアッ
プ配線層における搭載パッドの配置を適切に設定するこ
とにより、それぞれ同一規格のコア基板を用いて構成す
ることが可能であり、異なるサイズの半導体装置の製造
期間の短縮、低コスト化を図る上でも有効である。
【００２６】また、前記各実施形態では、コア基板とし
て両面板、すなわち、絶縁基板の両面に各１層のコア配
線層を有するパッケージ用基板の例を示したが、絶縁膜
基板の両面に各２層のコア配線層を有する４層板をコア
基板とするパッケージ用基板においても本発明を同様に
適用することが可能である。
て両面板、すなわち、絶縁基板の両面に各１層のコア配
線層を有するパッケージ用基板の例を示したが、絶縁膜
基板の両面に各２層のコア配線層を有する４層板をコア
基板とするパッケージ用基板においても本発明を同様に
適用することが可能である。
【００２７】
【発明の効果】以上説明したように本発明は、コア基板
の上面側と下面側に配線層を有するビルドアップ層を備
え、上面側ビルドアップ層上に素子チップを搭載する構
成の半導体装置において、上面側ビルドアップ層の搭載
パッド及びこれにつながる配線パターンを変更し、これ
に伴ってビルドアップビアホールの位置を適宜に変更す
ることで、コア基板のコアビアホールを変更することな
く、チップサイズが異なる素子チップを搭載することが
可能になる。これにより、コアビアホールが規格化され
た汎用型のコア基板を使用してチップサイズが異なる素
子チップを搭載し、さらには外形サイズの異なる半導体
装置が実現可能になり、コア基板を設計、製造する工数
が削減でき、半導体装置の製造期間を短縮し、かつ低コ
スト化を実現することが可能になる。
の上面側と下面側に配線層を有するビルドアップ層を備
え、上面側ビルドアップ層上に素子チップを搭載する構
成の半導体装置において、上面側ビルドアップ層の搭載
パッド及びこれにつながる配線パターンを変更し、これ
に伴ってビルドアップビアホールの位置を適宜に変更す
ることで、コア基板のコアビアホールを変更することな
く、チップサイズが異なる素子チップを搭載することが
可能になる。これにより、コアビアホールが規格化され
た汎用型のコア基板を使用してチップサイズが異なる素
子チップを搭載し、さらには外形サイズの異なる半導体
装置が実現可能になり、コア基板を設計、製造する工数
が削減でき、半導体装置の製造期間を短縮し、かつ低コ
スト化を実現することが可能になる。
【図１】本発明の半導体装置の外観斜視図である。
【図２】図１の半導体装置の一部の破断した平面図であ
る。
る。
【図３】図１のＡＡ線に沿う断面図である。
【図４】図２の半導体装置の搭載パッド領域を拡大して
示す各異なる配線層のパターン図である。
示す各異なる配線層のパターン図である。
【図５】異なるチップサイズの素子チップを搭載する半
導体装置の搭載パッド領域を拡大して示す各異なる配線
層のパターン図である。
導体装置の搭載パッド領域を拡大して示す各異なる配線
層のパターン図である。
【図６】信号パターンの変更例を示す概略図である。
【図７】半導体装置の製造工程の概略を示す断面図であ
る。
る。
【図８】本発明の第２の実施形態の図３と同様の断面図
である。
である。
【図９】従来のＢＧＡ型半導体装置の一例の断面図であ
る。
る。
【図１０】従来のパッケージ用基板の一例の断面図であ
る。
る。
１，１Ａ パッケージ用基板 ２ 搭載パッド ３ 素子チップ ５ フリップチップ端子 ６ 半田ボール ７ 電極 １０ コア基板 １２，１３ コア配線層 １４ コアビアホール ２０ 上面側ビルドアップ層 ２２ ビルドアップ配線層 ２３ ビルドアップビアホール ３０ 下面側ビルドアップ層 ３２ ビルドアップ配線層 ３３ ビルドアップビアホール ４０ 上面側ビルドアップ層 ４２，４４ ビルドアップ配線層 ４５，４６ ビルドアップビアホール ５０ 下面側ビルドアップ層 ５２，５４ ビルドアップ配線層 ５５，５６ ビルドアップビアホール
Claims (9)
- 【請求項１】 両面に設けられたコア配線層を相互に電
気接続するコアビアホールを有するコア基板の上面側と
下面側にそれぞれ配線層を有するビルドアップ層を備え
るパッケージ用基板と、前記上面側のビルドアップ層に
設けられた搭載パッド上に搭載された素子チップと、前
記下面側のビルドアップ層に設けられた外部接続用の電
極とを備える半導体装置において、前記コア基板は前記
コアビアホールの位置が規格化され、前記上面側のビル
ドアップ層は異なる種類の素子チップに対応して前記搭
載パッドが配置されていることを特徴とする半導体装
置。 - 【請求項２】 前記コア基板は、絶縁板の両面にそれぞ
れ１層以上のコア配線層が形成され、前記搭載パッドは
前記上面側のビルドアップ層に設けられたビルドアップ
ビアホールにより前記上面側のコア配線層に電気接続さ
れ、前記外部接続用の電極は前記下面側のビルドアップ
層に設けられたビルドアップビアホールにより下面側の
前記コア配線層に電気接続されていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記上面側及び下面側のビルドアップ層
は、それぞれ積層された複数の配線層を備え、前記上面
側のビルドアップ層は最上層の配線層で前記搭載パッド
が形成され、最下層の配線層が前記コアビアホールに接
続され、前記下面側のビルドアップ層は最上層の配線層
で前記電極が形成され、最下層の配線層が前記コアビア
ホールに接続されることを特徴とする請求項１に記載の
半導体装置。 - 【請求項４】 前記素子チップはフリップチップ型の半
導体素子であり、前記搭載パッドは異なる種類の素子チ
ップのフリップチップ端子に対応して配置されているこ
とを特徴とする請求項１ないし３のいずれかに記載の半
導体装置。 - 【請求項５】 前記搭載パッドは、信号用パッドと、グ
ランド用パッドと、電源用パッドとを備え、前記コア配
線層又は前記上面側のビルドアップ層の下層の配線層は
前記各搭載パッドにそれぞれ対応して絶縁分離され、か
つ対応する各搭載パッドにビルドアップビアホールを介
して電気接続される複数のパターンとして形成されてい
ることを特徴とする請求項１ないし４のいずれかに記載
の半導体装置。 - 【請求項６】 両面に設けられたコア配線層を相互に電
気接続するコアビアホールが規格配置されたコア基板の
上面側に搭載パッドを有するビルドアップ層を有し、下
面側に外部接続用の電極を有するビルドアップ層を有す
るパッケージ用基板を形成する工程と、前記搭載パッド
上に素子チップを搭載する工程とを含む半導体装置の製
造方法において、前記上面側のビルドアップ層の形成工
程では、前記搭載する素子チップの種類に対応して前記
搭載パッドの配置パターンを設定することを特徴とする
半導体装置の製造方法。 - 【請求項７】 前記上面側及び下面側の各ビルドアップ
層は１層の配線層を有し、前記搭載パッドの配置パター
ンの設定と同時に、前記搭載パッドと同一層に形成され
る配線層のパターン形状と、前記コア基板の上面側のコ
ア配線層のパターン形状と、前記配線パターンと前記コ
ア配線層を接続するビルドアップビアホールの配設位置
を設定することを特徴とする請求項６に記載の半導体装
置の製造方法。 - 【請求項８】 前記上面側及び下面側の各ビルドアップ
層は複数層の配線層を有し、前記ビルドアップ層の形成
工程では、最上層の配線層で前記搭載パッドを形成する
とともに、搭載する素子チップの種類に対応して前記搭
載パッドの配置パターンを設定するとともに、前記搭載
パッドにつながる前記最上層の配線パターンのパターン
形状と、その下層の配線パターンのパターン形状と、前
記最上層及びその下層の各配線パターンを接続するビル
ドアップビアホールの配設位置とを設定することを特徴
とする請求項６に記載の半導体装置の製造方法。 - 【請求項９】 前記下面側のビルドアップ層の電極は、
前記コアビアホールを介して前記搭載パッドに電気接続
され、前記電極には、半田ボールが接合されていること
を特徴とする請求項６ないし８のいずれかに記載の半導
体装置の製造方法。
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| JP2001099617A JP2002299512A (ja) | 2001-03-30 | 2001-03-30 | 半導体装置及びその製造方法 |
| KR1020020017162A KR20020077214A (ko) | 2001-03-30 | 2002-03-28 | 반도체장치 및 그 제조방법 |
| TW091106411A TW544876B (en) | 2001-03-30 | 2002-03-29 | Semiconductor device and process for fabricating the same |
| US10/113,509 US6528734B2 (en) | 2001-03-30 | 2002-04-01 | Semiconductor device and process for fabricating the same |
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| Publication Number | Publication Date |
|---|---|
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| JP (1) | JP2002299512A (ja) |
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| TW (1) | TW544876B (ja) |
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| US6800939B2 (en) * | 2002-05-29 | 2004-10-05 | The Board Of Trustees For The University Of Arkansas | Apparatus and method for providing low-loss transmission lines in interconnected mesh plane systems |
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