JP3961092B2 - 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はプリント配線基板などの配線基板に関し、特にリジッド配線基板とフレキシブル配線基板とを組み合わせた複合配線基板に関する。
【0002】
また本発明は絶縁性樹脂フィルム上に配線層を配設したフレキシブル配線基板に関し、特にリジッド配線基板と積層されて用いられるフレキシブル配線基板に関する。
【0003】
また本発明は、プリント配線基板上に半導体素子を搭載した半導体パッケージなどの半導体装置に関し、特に接続端子の配設密度が高い半導体素子を搭載した半導体装置に関する。
【0004】
さらに本発明はプリント配線基板の製造方法に関し、特にリジッド配線基板とフレキシブル配線基板とを組み合わせた複合配線基板の製造方法に関する。
【0005】
【従来の技術】
半導体素子の集積度はますます高まっており、半導体素子と外部回路を接続するために半導体素子上に配設される接続端子(パッド)の数は増大し、また配設密度も高まっている。例えば、シリコンなどからなる半導体素子上の最小加工寸法が約0.2μm程度のとき、10mm角程度の半導体素子に約1000個もの接続端子を配設する必要がでてきている。
【0006】
また、このような半導体素子が搭載される半導体パッケージなどの半導体装置においては、実装密度の向上等のために小形化、薄型化の要求が大きい。特に、例えばノート型PC(パーソナルコンピュータ)、PDA、携帯電話などの携帯型情報機器などに対応するためには、半導体パッケージの小形化、薄型化は大きな課題である。
【0007】
半導体素子をパッケージ化にするには、半導体素子を配線基板上に搭載するとともに、半導体素子の接続端子と配線基板上の接続端子とを接続する必要がある。しかしながら、約10mm角程度の半導体素子の周囲に1000個程度の接続端子を配設する場合、その配設ピッチは約40μm程度と非常に微細なものになる。このような微細なピッチで配設された接続端子を、配線基板に配設された接続端子と接続するためには、配線基板上の配線形成や、接続の際の位置合わせに極めて高い精度が要求され、従来のワイヤーボンディング技術やTAB(Tape Automated Bonding)技術では対応することが極めて困難であるという問題がある。
【0008】
一方、半導体素子に配設された接続端子と、配線基板に配設された接続端子とを、半田などの導電性物質で形成したピラーを介して対向させて接続する方法もある。例えば約10mm角の半導体素子上に32μmピッチで32行×32列のグリッドの接続端子を配設すると、その総数は1024個となる。
【0009】
半導体素子が搭載される配線基板の配線は、半導体素子の接続端子と、半導体パッケージの外部接続端子とを接続するために、信号配線などの配線幅と配線間隔(Line/Space)がそれぞれ約50μm/50μm以下という非常に微細なルールで配設されている。
【0010】
このような微細なピッチで接続端子が配設された半導体素子を搭載するための配線基板として、ビルドアップ基板900aが用いられてきた。
図10はビルドアップ基板の構造の例を概略的に示す断面図である。ビルドアップ基板は、リジッドなプリント配線基板901の両面にコーティングされた薄い樹脂層902と、この樹脂層上に配設された金属等からなる導体配線903とを有する配線基板である。
【0011】
このビルドアップ基板のうち、プリント配線基板901の部分はコア層と呼ばれ、コア層の両面に積層された部分はビルドアップ層と呼ばれる。
ビルドアップ層を構成する絶縁性樹脂層にはフォトリソグラフィー技術などにより微細な層間接続が形成されており、複数の配線層がこの層間接続を通じて接続されている。ここではフォトビア904によりビルドアップ層の層間接続を形成している。
またコア層の両側に配設されたビルドアップ層の配線層の層間接続を行うために、例えばスルーホール905などが形成されたものもある。また、配線基板の平坦性を確保するためにスルーホールに樹脂などを充填したビルドアップ基板も知られている。
【0012】
現状の技術レベルでは、ビルドアップ層を構成する配線層903の配線幅の最小値は約40μm程度である。また絶縁性樹脂層902の表面は、それよりも下層に存在する配線パターンなどにより凹凸を有しており、この凹凸に起因してこれよりも微細な配線を形成することは極めて困難であるという問題がある。
【0013】
ビルドアップ層を構成する絶縁性樹脂層902に形成されるビア(via)の直径は約80μm程度が達成されている。より微細なビアを形成するためには絶縁性樹脂層902を薄くすることが考えられるが、絶縁性樹脂層902を薄くすると上述した凹凸の影響がより顕著になり、配線幅を太くしなければならないという背反した問題が生じてしまう。
【0014】
さらに、ビルドアップ基板の厚さにも制約がある。
ビルドアップ基板は、その製造工程および完成後に、基板の反りや破損を防止するための強度を保持するために一般には少なくとも約0.6mm程度の厚さを必要とする。
ビルドアップ層の厚さは、絶縁性樹脂層902が約30〜50μm程度、導体配線層903が約10〜20μm程度であり、前述した1000個程度の接続端子に対応するためには3層の配線層が必要になる。したがって、ビルドアップ基板の厚さは約0.84〜1.02mm程度と比較的厚いものになってしまう。
【0015】
また、ビルドアップ基板の一方の表面には前述した半導体素子が搭載され、その裏面には例えば半田ボールなどが2次元のグリッド状に配置されたBGA(ボールグリッドアレイ)パッケージとなる。
このようなBGAパッケージの厚さを薄くするためには、前述したコア層またはビルドアップ層を薄くする必要がある。しかしながら、コア層を薄くすると基板強度が低下してしまうので、半導体パッケージの信頼性が低下するだけでなく、ビルドアップ層の形成も困難になるという問題がある。
また、ビルドアップ層を薄くすると前述のように配線の微細かに対応することが困難になるという問題がある。したがって、実際にはビルドアップ基板の厚さを0.8mm以下にすることは現状では極めて困難である。
【0016】
また、半導体パッケージの外形を小さくするためには、半導体素子を搭載する配線基板に設けられるスルーホールの径の縮小と、スルーホールの配設間隔の縮小を図る必要がある。
一般に、コア層を構成する絶縁性樹脂層の材料としては、ガラス繊維を編んだガラスクロスに絶縁性樹脂を含浸させたプリプレグが用いられる。このようなプリプレグを用いて構成した配線基板では、完成時にはガラス繊維と硬化した絶縁性樹脂層とは密着している。
ところが、配線基板にドリルなどを用いてスルーホールを形成する場合、絶縁性樹脂だけでなくガラス繊維も切断されてしまう。そして、スルーホールの周辺近傍では、ガラス繊維と絶縁性樹脂とが剥離してしまう。
【0017】
スルーホールの内側面には、導通を確保するためにメッキ層が形成される。このメッキ層を形成する際に、スルーホール周辺のガラス繊維と絶縁性樹脂とが剥離した部分があるとこの部分に金属イオンを含有したメッキ液が浸透してしまう。より高集積化した半導体素子に対応するためにスルーホールの配設ピッチを小さくすると、スルーホール近傍に生じるガラスクロスと絶縁性樹脂との剥離部分の間隔も小さくなる。この場合、メッキなどにより剥離部分に浸透した導電性物質によりスルーホール間の絶縁性を保つことができなくなるという問題がある。
【0018】
したがってビルドアップ基板では、非常に微細なピッチで多数配設された接続端子を有する半導体素子を搭載することは非常に困難である。また、このような半導体素子を半導体パッケージとするためには、ビルドアップ基板を用いることは困難である。
【0019】
一方、ポリイミドなどからなる絶縁性フィルムの表面に配線層を形成したフィルム基板を接着層を介して複数積層したフィルムラミネート基板に半導体素子を搭載した半導体パッケージも知られている。
図11、図12はフィルムラミネート基板の構造の例を概略的に示す断面図である。
絶縁性フィルム902の構成材料としては耐薬品性の高いポリイミドが、配線層903の構成材料としては銅が一般的に用いられている。
【0020】
このようなフィルムラミネート基板900b、900cでは、ポリイミドなどの絶縁性フィルム902の表面は、ビルドアップ基板900aのように表面に配線層903の影響などによる凹凸がほとんど形成されずに平坦であるため、より微細な配線に対応することが可能である。
【0021】
配線パターンをより微細化するためには、配線層903を薄くすればよい。例えば、厚さ約15〜18μm程度の銅箔を用いて配線層903を形成することにより、配線幅/配線間隔は25μm/25μm程度にすることが可能である。さらに薄い、例えば厚さ約10〜15μm程度の銅箔を用いて配線層を形成することにより、配線幅/配線間隔は20μm/20μm程度にすることができる。
【0022】
絶縁性フィルム902の両面に配設されている配線層903の層間接続を行うために、絶縁性フィルムには微細なビアホール904が形成され、このビアホールに導電性材料を充填する方法がある。一般に厚さ約50μmのポリイミドフィルムを絶縁層902として採用した場合、例えばレーザ照射やフォトケミカル等の技術を用いることにより、ビアホール904の径を約50μm程度に形成することが可能である。ビアホール904の径をさらに小さくするには、絶縁性フィルム902の厚さをさらに薄くする必要がある。
【0023】
複数の絶縁性フィルム902上に配設されている配線層903を接続する方法として、配線層903上にメッキにより銅などからなる突起を形成し、この突起上に接続のための接合金属層を形成して、さらにこの突起を、絶縁性フィルムを介して他の絶縁性フィルム上に配設した配線層と対向して圧接するという方法が提案されている。
【0024】
しかしながらこのような層間接続方法は、メッキによる突起の形成に時間がかかること、また突起の接合相手である金属層(パッド)の形成に時間がかかることから、生産性が低くコストを高めてしまういという問題がある。
【0025】
銅などの突起の代わりにPb/Sn系の半田などを用いて接続する方法もあるが、この場合には半田を溶融させて配線層と接続する際に溶融した半田が潰れて広がってしまい、微細な接続には対応することができないという問題がある。
【0026】
さらに、ポリイミドなどの絶縁性フィルムに配線層を形成し、これを複数層積層した配線基板の表面に半導体素子を搭載し、裏面にBGAなどの外部接続端子を配設した半導体パッケージをマザーボード上に実装すると、半導体パッケージとマザーボードとを接続する導体ボールに応力がかかり、十分な接続信頼性を得ることができないという問題がある。
【0027】
半導体パッケージが実装されるマザーボードは、通常絶縁性樹脂層としてガラスクロスにガラスエポキシ等を含浸させて用いたプリント配線基板が用いられている。
ポリイミドの線膨張係数は常温(25℃)近傍では約8ppm程度であり、一方ガラスエポキシの線膨脹係数は約14〜17ppm程度である。したがって、常温におけるこれらの線膨張率は約1.7〜2.1倍程度も相違するため、半導体パッケージとマザーボードとを接続する半田ボールに大きな応力が生じることになる。
さらに、マザーボードに実装した後、実際の使用時などに生じる温度変化に起因して、半田ボールに生じる応力はさらに大きなものとなる。このような不可が累積すると、半田ボールがにひびや割れが生じたりして接続の信頼性を大きく低下させるという問題がある。
また半導体パッケージを構成する半導体素子や配線基板も薄型化しており、上述の線膨張率の差異のために、これらにも応力が生じて信頼性を低下させるという問題がある。
【0028】
このようにビルドアップ基板では、ビルドアップ層のビア径を縮小するために絶縁層を薄くすると配線の微細かが困難になる。またコア材のスルーホールもドリルにより形成するために、その径を縮小したり、配設ピッチを縮小することができない。さらに、半導体パッケージの厚さを薄くしようとすると、製造工程、特にビルドアップ層の形成工程において必要な強度を確保することができなくなるという問題がある。
【0029】
また、ポリイミドなどからなる絶縁性フィルム上に配線層を形成したフィルム基板をさらに複数層積層した配線基板では、生産性が低く、コストが高くなるという問題がある。また、絶縁性フィルムの構成材料と、この配線基板を実装するマザーボードとの線膨張率の差が大きいため、接続の信頼性が低いという問題がある。
【0030】
また、同種または異種の配線基板を積層して多層化を図ろうとすると、以下のような問題も生じる。
従来、複数の配線基板(片面板、両面板、多層板、フレキシブル基板など)を一体化して多層化する技術としては、一般的には接着性を有する絶縁層(例えばプリブレグ、接着剤を介して重ね合わせた複数の基板を加圧・加熱して機械的に一体化し、穴明け・めっきのいわゆるPTH(Plated Through hall:メッキスルーホール)の手法によって各(多)層間の電気的接合を形成するものをあげることができる。
また例えば多層化される複数の配線基板が、PTH法などによって層間接合形成されたリジッドな配線基板の場合にも上述同様に多層化され、IVH多層配線基板として知られている。
さらにPTH法などによって層間接続されたリジッドな配線基板とフレキシブル配線基板とを重ね合わせて多層化する場合も上述と同様に多層化され、リジッドフレックス基板として知られている。
【0031】
このように複数の配線基板を積層して多層化を行おうとすると、穴明け工程・めっき工程以降の回路形成の部分において、スルーホールへの工数が多く生産性が低いという問題がある。
また、めっき工程は必然的に廃液などを生じてしまうため、環境への悪影響が懸念されるという問題がある。環境への悪影響を低減しようとすると、廃液処理に要する設備、時間などにより生産性が低下し、製品コストを押し上げてしまうという問題がある。
さらにメッキにより層間接続を図ろうとすると、外層導体厚もメッキによって厚くなってしまい、凹凸が大きくなったり、微細な回路形成ができないという問題がある。
【0032】
また、リジッドな配線基板とフレキシブルな配線基板など異種の材料を一体化する場合、穴明け、メッキ(前処理)などを同一条件で行うと、PTHの仕上がり状態が異種の材料間で異なってしまうため、PTHによる層間接続の信頼性が確保できないという問題もある。
【0033】
また従来のフレキシブル基板の多層化は、例えば片面に銅箔などの導電層が配設されたポリイミドフィルムなどのフレキシブルな基板材料に、フィルム側からレーザ照射、フォトエッチング工程などにより孔を形成し、この孔に導電性ペーストを埋め込んだり、メッキを行うなどして導電性物質を充填し、これを1単位として接着剤などにより張り合わせて多層化を行っている。
【0034】
図13は従来のフレキシブル基板の多層化の方法を説明するための図である。まずポリイミドフィルムなどのフレキシブルな絶縁層91a、91bに銅箔などを貼り合わせた基板材料を用意する。そして銅箔はフォトエッチング工程などによりビアランド92aを含む所定の配線パターン92にパターニングする。 一方、絶縁層91a、91bの層間接続を行う位置には例えばレーザ光を照射したり、フォトエッチングプロセスなどにより孔を形成する。形成した孔には、例えば半田ペーストなどの導電性ペースト93を充填しておく。なお最終的に外層に露出する部分は(例えば絶縁層91b)、絶縁層の両面に配線パターン92を配設しておくようにすればよい。
【0035】
そしてこれらを構成単位として接着剤94などにより多層化を行っている。
【0036】
図14は従来のフレキシブル基板の多層化の方法の別の例を説明するための図である。
この例では、スルーホールの内部に銅96をメッキにより形成し、スルーホールの配線層95と反対側には金97をメッキなどにより形成している。
またスルーホールの他方の側には、銅95aとスズ95bとをメッキなどにより積層したランド部95を形成している。
【0037】
そしてこれらを1単位として積層し、層間接続部は金97とスズ95bとのAu−Sn共晶により接続を確立いている。
【0038】
ところがこのような方法では、層間接続のためのスルーホールに導電性ペースト93などの導電性物質を埋め込んだり、メッキなどにより導電層を形成しなければならず生産性を律速してしまうという問題がある。特に、図14に例示した手法ではスルーホールの両側で異なるメッキを行わなければならず、生産性を著しく低下させてしまう。
さらに積層するフレキシブル基板を接合する材料が、ビアランド92a、配線パターン92などの厚さを吸収することができないため、さらにポリイミドフィルムなどの絶縁層91a、91b上に配設したビアランド92aを含む配線パターン92の凹凸に起因して多層化した配線基板自身にも凹凸が生じてしまうという問題がある。
配線基板の外層部に内層部の凹凸が露出するなどして配線基板のコプラナリティーが低下すると、例えばフリップチップなどにより半導体素子を搭載する場合に接続の信頼性が低下してしまうという問題がある。
【0039】
【発明が解決しようとする課題】
本発明はこのような問題を解決するためになされたものである。すなわち、本発明は、集積度の高い半導体素子を搭載することのできる配線基板を提供することを目的とする。
また、本発明は例えばリジッド配線基板とフレキシブル配線基板とを組み合わせた複合的な配線基板、フレキシブル基板どうしを組み合わせた複合的な配線基板の信頼性、生産性を向上することを目的とする。
また本発明は高密度実装に対応するとともに、外部回路との接続が容易な配線基板を提供することを目的とする。また特に携帯電話、携帯型VTR、ノート型パーソナルコンピュータを始めとする各種携帯型情報機器などの実装密度の高い電子機器への対応が容易な配線基板を提供することを目的とする。
【0040】
また本発明は接続端子の配設密度が高い半導体素子を搭載することのできる、小型でかつ薄型の半導体パッケージを提供することを目的とする。また本発明は、集積度の高い半導体素子を搭載するとともに、マザーボードとの接続信頼性の高い半導体パッケージを提供することを目的とする。
【0041】
また本発明は、多層化に適したフレキシブル配線基板を提供することを目的とし、特にリジッド配線基板や、他のフレキシブル基板との接合強度の高いフレキシブル配線基板を提供することを目的とする。
【0042】
さらに本発明は例えばリジッド配線基板とフレキシブル配線基板とを組み合わせたり、フレキシブル基板どうしを組み合わせた複合的な複数の配線基板を重ね合わせて多層化するプリント配線基板の製造方法に関する。
【0043】
【課題を解決するための手段】
このような課題を解決するために本発明は以下のような構成を備えている。
すなわち本発明の複合配線基板は、第1の面と第2の面とを有する第1の基板と、第1の面と第2の面とを有する第2の基板と、前記第1の基板の前記第1の面と前記第2の基板の前記第2の面とに挟持された絶縁性樹脂層と、前記第1の基板の前記第1の面に前記絶縁性樹脂層側に突出して配設された第1のビアランドを有する第1の配線層と、前記第2の基板の前記第2の面に前記絶縁性樹脂層側に突出して配設された第2のビアランドを有する第2の配線層と、前記絶縁性樹脂層を貫通して前記第1のビアランドと前記第2のビアランドとを接続するように配設された導電性ピラーとを具備したことを特徴とする。
本発明の複合配線基板にあっては、前記第1の基板としてリジッドな基板を用い前記第2の基板としてフレキシブルな基板を用いるようにしてもよい。
また前記第1の基板および前記第2の基板としてフレキシブル基板を用いるようにしてもよい。
また前記第1の基板および前記第2の基板としてリジッド基板を用いるようにしてもよい。
【0044】
すなわち本発明の複合配線基板は、同種または異種の配線基板を絶縁性樹脂層と導電性ピラーとにより多層化した複合的な多層配線基板であって、対向配置された第1の配線基板と第2の配線基板との間の電気的および機械的インターフェースを絶縁性樹脂層およびこの絶縁性樹脂層を貫通するように配設された導電性ピラーにより構成したものである。
つまり、第1の配線基板と第2の配線基板との間の機械的接続については絶縁性樹脂層により主として確立し、電気的接続については導電性ピラーによりそれぞれ確立している。導電性ピラーも塑性変形によりビアランドと接合しているので機械的接合に寄与している。
【0045】
そして、本発明の配線基板にあっては、第1の配線基板に配設された第1のビアランドも、第2の配線基板に配設された第2のビアランドもどちらも絶縁性樹脂層側に凸型に突出して配設されている。
【0046】
このような構成を採用することにより、第1のビアランドおよび第2のビアランドと導電性ピラーとの接続面がどちらも絶縁性樹脂層側に突出しており、第1のビアランドまたは第2のビアランドの少なくともいずれか一方が絶縁性樹脂層側に凸型に突出していない場合と比較して、導電性ピラーの高さをより低減することができる。したがって、導電性ピラーの径をより細くすることができまた同じ径であれば接続の信頼性をより高いものとすることができる。
特に導電性ピラーの径を細くすることができるので、導電性ピラーの配設密度をより高めることができ、よりL/Sの微細な高密度実装に適した配線基板を実現することができる。
【0047】
また導電性ピラーの高さをより低くすることができるので、例えばスクリーン印刷を繰り返して導電性ピラーを形成する場合などの印刷回数を低減することができる。したがって導電性ピラーを層間接続に用いた配線基板製造の生産性を向上することができる。
【0048】
本発明の配線基板では、絶縁性樹脂層と導電性ピラーとにより接続される複数の基板は、どのようなものであってもよい。例えばリジッドな基板(じ樹脂基板およびセラミック基板等)どうしを組み合わせるようにしてもよいし、フレキシブルな基板どうしを接続するようにしてもよい。さらにリジッドな基板とフレキシブルな基板とを組み合わせて接続するようにしてもよい。
【0049】
例えばフレキシブル基板どうしを絶縁性樹脂層と導電性ピラーとにより接続する場合、微細なL/Sに対応できるというフレキシブル基板の特徴を生かしたまま容易に多層化を図ることができる。したがって、接続端子の配設密度が高く、高速動作がひつような半導体素子を搭載する配線基板などにも好適に対応することができる。
【0050】
また本発明の配線基板によれば、未硬化のプリプレグを介して2つの配線基板を対向配置することができるため、一方の基板の凹凸はセミキュア状態の樹脂層により吸収することができる。このため平面性の高い配線基板を実現することができ、半導体素子を搭載する場合でも接続信頼性を向上することができる。
【0051】
また本発明の複合配線基板は、第1の面と第2の面とを有し、第1の領域と第2の領域とを有するフレキシブルな第1の基板と、前記第1の基板の前記第1の面の前記第1の領域に配設されたリジッドな絶縁性樹脂層と、前記第1の基板の前記第1の面に前記絶縁性樹脂層側に突出して配設された第1のビアランドを有する第1の配線層と、前記絶縁性樹脂層を介して前記第1の基板の前記第1の領域と対応する領域に配設され、前記第1のビアランドと対向配置された第2のビアランドを有する第2の配線層と、前記絶縁性樹脂層を貫通して前記第1のビアランドと前記第2のビアランドとを接続するように配設された導電性ピラーとを具備したことを特徴とする。
また本発明の配線基板はフレキシブル基板の一部領域と熱硬化性樹脂などからなる絶縁性樹脂層を介して配線層を配設し、この配線層とフレキシブル基板の配線とを導電性ピラーにより層間接続したものである。フレキシブル基板のうちリジッドな絶縁性樹脂層を配設する領域は1個所に限ることなく2個所以上に配設するようにしてもよい。
【0052】
このような構成を採用することにより、配線基板の一部の領域だけに可とう性を与えたり、一部の領域だけに硬度を与えたりすることができる。
そして、本発明の配線基板では絶縁性樹脂層を介した層間接続を導電性ピラーにより行っているために、高い配線密度にも対応することができる。このときにも前述したように、導電性ピラーの高さが絶縁性樹脂層の厚さよりも小さくなるようにビアランドを凸型に配設するようにすればよい。また本発明の複合配線基板は、フレキシブル基板の一部の領域にプリプレグなどの絶縁性樹脂層を介して第2の配線層が配設されているため、外部回路やマザーボードあるいは筐体との接続が容易で、接続信頼性も向上する。
【0053】
また本発明の複合配線基板は、第1の面と第2の面とを有し、前記第1の面に配設され、第1のビアランドを有する第1の配線層と、前記第2の面に配設された第2の配線層とを備えたリジッドな第1の基板と、第1の面と第2の面とを有し、前記第1の面に配設された第3の配線層と、前記第2の面に配設され、第2のビアランドを有する第4の配線層とを備えたフレキシブルな第2の基板と、前記第1の基板の第1の面と前記第2の基板の第2の面とに挟持された絶縁性樹脂層と、前記第1の基板の第1のビアランドと前記第2の基板の第2のビアランドとを接続するように、前記絶縁性樹脂層を貫通して配設された導電性ピラーとを具備したことを特徴とする。
また、本発明の複合配線基板は、第1の面に第1のビアランドを有する第1の配線層を備えたリジッドな第1の基板と、第1の面と第2の面とを有し、前記第2の面に第2のビアランドを有する第4の配線層を備えたフレキシブルな第2の基板と、リジッドな第1の基板の第1の面とフレキシブルな第2の基板の第2の面とに挟持された第3の絶縁層と、リジッドな第1の基板の第1のビアランドとフレキシブルな第2の基板の第2のビアランドとを接続するように、前記第3の絶縁層を貫通して配設された導電性ピラーとを具備したことを特徴とする。
【0054】
また、前記第3の絶縁層はリジッドな絶縁層を用いるようにしてもよい。
【0055】
また、リジッドな第1の基板は複数の配線層と、複数の絶縁層とを有する多層リジッドな第1の基板を用いるようにしてもよい。
【0056】
また、フレキシブルな第2の基板は複数の配線層と複数の絶縁層とが積層された多層フレキシブル基板を用いるようにしてもよい。
【0057】
また、リジッドな第1の基板の複数の配線層は、これらの配線層間を絶縁する絶縁層を貫通するように配設された、導電性ピラーにより層間接続するようにしてもよい。
【0058】
本発明の複合配線基板は、第1の面と第2の面とを有し、前記第1の面に第1のビアランドを有する第1の配線層が配設された第1の絶縁層と、第1の面と第2の面とを有し、前記第2の面に第2のビアランドを有する第2の配線層が配設され、前記第1の絶縁層よりも可撓性の大きな第2の絶縁層と、前記第1の絶縁層の第1の面と前記第2の絶縁層の第2の面とに挟持された、前記第2の絶縁層よりも可撓性の小さな第3の絶縁層と、前記第3の絶縁層を貫通するように配設され、前記第1のビアランドと前記第2のビアランドとを接続する導電性ピラーとを具備したことを特徴とする。
【0059】
前記第2の絶縁層と前記第3の絶縁層との接合強度は、前記第1の絶縁層と前記第3の絶縁層の接合強度よりも大きいく形成することが好ましい。このためには例えば第2の絶縁層の第3の絶縁層との接合面を改質するようにしてもよい。
また前記第2の絶縁層の第2の面の表面粗さは前記第2の絶縁層の第1の面の表面粗さよりも大きく形成するようにしてもよい。
【0060】
また、前記第1の絶縁層の線膨張率と前記第3の絶縁層の線膨張率との差は、前記第2の絶縁層の線膨張率と前記第3の絶縁層の線膨張率との差よりも大きくするようにすれば、熱的負荷に対する信頼性が向上する。
【0061】
また、前記第2の絶縁層は前記第3の絶縁層よりも可撓性が大きい絶縁性材料により形成するようにしてもよい。
【0062】
また、前記第2の絶縁層の比誘電率は、前記第1の絶縁層の比誘電率および前記第3の絶縁層の比誘電率よりも小さい絶縁性材料により形成するようにしてもよい。これにより、第2の絶縁層に配設する配線を伝搬する信号の遅延や、波形なまりを抑制される。したがって、より高速動作が必要な半導体素子等の搭載に対応することができる。
【0063】
また、前記第1の絶縁層はポリイミド系樹脂、ビスマレイミド型ポリイミド樹脂、ポリフェニレンエーテル系樹脂、およびガラスエポキシ系樹脂からなる群の少なくとも1種から構成するようにしてもよい。
【0064】
また、前記第2の絶縁層はポリイミド系樹脂、ポリエステル系樹脂、ポリテトラフルオロエチレン(PTFE)系樹脂からなる群の少なくとも1種から構成するようにしてもよい。第2の絶縁層として誘電率の低い材料を用いることにより、配線を伝搬する信号の遅延や波形のなまりが抑制される。
【0065】
また、前記第3の絶縁層はエポキシ変性ポリイミドから構成するようにしてもよい。なお、複数の基板を重ね合わせて複合的な配線基板を構成する本発明にあっては、第1の基板と第2の基板とは前記第3の絶縁層により接続することが好適である。
【0066】
本発明の半導体装置は、第1の面と第2の面とを有し、前記第1の面に配設され、第1のビアランドを有する第1の配線層を有するリジッドな第1の基板と、第1の面と第2の面とを有し、前記第1の面には半導体素子が搭載され、前記第2の面には第2のビアランドを有する第2の配線層が配設されたフレキシブルな第2の基板と、リジッドな第1の基板の第1の面とフレキシブルな第2の基板の第2の面とに挟持された絶縁層と、リジッドな第1の基板の第1のビアランドとフレキシブルな第2の基板の第2のビアランドとを接続するように前記絶縁層を貫通して配設された導電性ピラーとを具備したことを特徴とする。
【0067】
また、フレキシブルな第2の基板の第2の面に露出した絶縁層は、ぬれ性が向上するように改質された表面を有するようにしてもよい。
【0068】
また、前記半導体素子はフレキシブルな第2の基板にフリップチップ接続により搭載するようにしてもよい。
【0069】
また、リジッドな第1の基板は複数の配線層と、複数の絶縁層とを有する多層リジッドな第1の基板を用いるようにしてもよい。
【0070】
また、リジッドな第1の基板の複数の配線層は、絶縁層を貫通するように配設された導電性ピラーにより層間接続するようにしてもよい。
【0071】
また、フレキシブルな第2の基板は複数の配線層と複数の絶縁層とが積層された多層フレキシブル基板を用いるようにしてもよい。
【0072】
さらに、リジッドな第1の基板の第2の面にはリジッドな第1の基板の第1の面に配設された第1のビアランドと接続した外部接続端子がグリッドアレイ状に配設され、この外部接続端子上には半田ボールが配設するようにしてもよい。
【0073】
また本発明の半導体装置は、例えば半導体パッケージ(CSP(チップサイズパッケージ)やMCM(マルチチップモジュール)などを含む)などに適用するようにしてもよい。
【0074】
本発明のフレキシブル基板は、第1の面と第2の面とを有するフィルム状の絶縁性樹脂層と、前記第1の面に配設された第1の配線層と、前記第2の面に配設された第2の配線層とを具備し、第1の面に露出した前記絶縁性樹脂層の表面の自由エネルギーは、前記第2の面に露出した前記絶縁性樹脂層の表面の自由エネルギーよりも小さいことを特徴とする。
すなわち、本発明のフレキシブル基板は、第1の面と第2の面とを有するフィルム状の絶縁性樹脂層と、前記第1の面に配設された第1の配線層と、前記第2の面に配設された第2の配線層とを具備し、第1の面または第2の面に露出した前記絶縁性樹脂層の表面に改質層を具備したことを特徴とするものである。
【0075】
前記第2の面の水滴に対する接触角度は60°以上に、より好適には120°以上に形成することにより、他の絶縁層との接合強度が向上する。
【0076】
本発明の複合配線基板の製造方法は、第1の面に第1のビアランドが凸型に配設された第1の基板の前記第1のビアランド上に導電性ピラーを配設する工程と、前記第1の基板と、第2の面に凸型に配設された第2のビアランドを有するフレキシブルな第2の基板とを、前記第1のビアランドと前記第2のビアランドとがセミキュア状態の絶縁性樹脂層を介して対向するように配置する工程と、前記導電性ピラーの頭部が塑性変型して前記第2のビアランドと接合するように前記第1の基板と前記第2の基板とをプレスする工程とを有することを特徴とする。
【0077】
また本発明の複合配線基板の製造方法は、第1の面に第1のビアランドを有するリジッドな第1の基板の前記第1のビアランド上に略円錐形状を有する第1の導電性ピラーを形成する工程と、リジッドな第1の基板と、第2の面に第2のビアランドを有するフレキシブルな第2の基板とを、前記第1のビアランドと前記第2のビアランドとがセミキュア状態の絶縁性樹脂層を介して対向するように配置する工程と、前記導電性ピラーの頭部が塑性変型して前記第2のビアランドと接合するようにリジッドな第1の基板とフレキシブルな第2の基板とをプレスする工程とを有することを特徴とする。
【0078】
また、本発明の複合配線基板の製造方法は、第1の面に第1のビアランドを有するリジッドな第1の基板の前記第1のビアランド上に略円錐形状を有する第1の導電性ピラーを形成する工程と、リジッドな第1の基板の第1の面に、前記第1の導電性ピラーが貫通して頭部が露出するようにセミキュア状態の絶縁性樹脂層を積層する工程と、前記絶縁性樹脂層から露出した前記導電性ピラーの頭部を圧潰する工程と、リジッドな第1の基板と、第2の面に第2のビアランドを有するフレキシブルな第2の基板とを、前記第1の導電性ピラーの頭部と前記第2のビアランドと対向するように配置する工程と、前記第1の導電性ピラーの頭部が塑性変型して前記第2のビアランドと接合するようにリジッドな第1の基板とフレキシブルな第2の基板とをプレスする工程とを有することを特徴とする。
【0079】
また、本発明の複合配線基板の製造方法は、第1の面に第1のビアランドを有するリジッドな第1の基板の前記第1のビアランド上に略円錐形状を有する第1の導電性ピラーを形成する工程と、第2の面に第2のビアランドを有するフレキシブルな第2の基板の前記第2のビアランド上に略円錐形状を有する第2の導電性ピラーを形成する工程と、リジッドな第1の基板の第1の面と、フレキシブルな第2の基板の第2の面とを、前記第1のビアランドと前記第2のビアランドとがセミキュア状態の絶縁性樹脂層を介して対向するように配置する工程と、前記第1の導電性ピラーと前記第2の導電性ピラーとがが塑性変型して接合するようにリジッドな第1の基板とフレキシブルな第2の基板とをプレスする工程とを有することを特徴とする。
【0080】
また、フレキシブルな第2の基板をリジッドな第1の基板と対向配置する前に、フレキシブルな第2の基板の第2の面を、リジッドな第1の基板の第1の面との接合強度が向上するように改質する工程をさらに有するようにしてもよい。
前記改質する工程は、フレキシブルな第2の基板の第2の面をアルカリ洗浄することにより改質するようにしてもよく、また、フレキシブルな第2の基板の第2の面をプラズマアッシングすることにより改質するようにしてもよい。
【0081】
すなわち本発明の複合配線基板は、リジッドな第1の絶縁層の面に配設された配線層と、フレキシブルな第2の絶縁層の面に配設された配線層とを、第3の絶縁層およびビアランドを層間接続する導電性ピラーとにより電気的および機械的に接続したものである。つまり、第3の絶縁層および導電性ピラーとを、リジッド部とフレキシブル部を接続するためのインターフェース手段として機能させたものである。すなわち、よりL/S(Line/Space:配線幅/配線間隔)のルールが厳しい微細配線層にはフレキシブルな第2の基板同様の構成を採用し、このフレキシブルな第2の基板を搭載する部分にはリジッドな第1の基板同様の構成として、これらのインターフェースを、第3の絶縁層と導電性ピラーによる層間接続により構成している。
【0082】
本発明の複合配線基板では、第1の絶縁層と第2の絶縁層とを直接積層したときに得られる接合強度と、第2の絶縁層と第3の絶縁層との接合強度とを比較すると、第2の絶縁層と第3の絶縁層とを接合して得られる接合強度が大きくなるように、その材質を選択するとともに、界面の状態を制御して積層している。
【0083】
リジッドな第1の絶縁層としては、例えばポリカーボネート樹脂、ポリスルホン樹脂、熱可塑性ポリイミド樹脂、4フッ化ポリエチレン樹脂、6フッ化ポリプロピレン樹脂、ポリエーテルエーテルケトン樹脂などの熱可塑性樹脂材料や、例えばエポキシ樹脂、ビスマレイミド型ポリイミド樹脂、ビスマレイミド型トリアジン樹脂、ポリイミド樹脂、フェノール樹脂、ポリエステル樹脂、メラミン樹脂、ポリフェニレンエーテル系樹脂など、またこれらをガラスクロスなどに含浸したプリプレグなどの熱硬化性樹脂材料のポリマーをあげることができる。
さらに例えばブタジエンゴム、ブチルゴム、天然ゴム、ネオプレンゴム、シリコーンゴムなどの生ゴムシート類を用いるようにしてもよい。
【0084】
これらの絶縁性樹脂材料は、合成樹脂単独で用いてもよいが、無機物、有機物などの絶縁性充填物を含有してもよく、さらにガラスクロスやマット、有機合成繊維布やマット、紙等の補強材と組み合わせて用いることが好適である。
【0085】
フレキシブルな第2の絶縁層は、例えばポリイミド系樹脂フィルム、ポリエステル系樹脂フィルム、あるいはポリテトラフルオロエチレンなどの可撓性を有する絶縁性樹脂材料のポリマーを用いることができる。
【0086】
リジッド層とフレキシブル層とを接続する第3の絶縁層としては、第1の絶縁層よりも第2の絶縁層に対する接合強度の大きい絶縁性樹脂材料を用いるようにすればよい。例えばエポキシ変性ポリイミドなどの熱硬化性樹脂を用いるようにしてもよい。
【0087】
リジッド層の配線層とフレキシブル層とを接続する導電性ピラーは、例えばバインダーに導電性微粒子を混合、分散させた導電性ペーストをスクリーン印刷などにより形成するようにしてもよい。また、溶剤・カップリング剤・添加物などを必要に応じて加えるようにしてもよい。
バインダー材としては、例えば、ユリア樹脂、メラミン樹脂、フェノール樹脂、レゾルシノール樹脂、エポキシ樹脂、ポリウレタン樹脂、酢酸ビニル樹脂、ポリビニルアルコール樹脂、アクリル樹脂、ビニルウレタン樹脂、シリコーン樹脂、α−オレフィン無水マレイン酸樹脂、ポリアミド樹脂、ポリイミド樹脂などの熱硬化性樹脂、熱可塑性樹脂、またはこれらの混合物を用いることができる。
【0088】
導電性微粒子(フィラー)としては、Au、Ag、Cu、半田、Ni、カーボンなどの微粒子、超微粒子などを上述したバインダーに混合あるいは分散させて用いることができる。これらの導体材料に加えて、樹脂の表面にこれら導電性物質を形成したものでもよい。また、複数の導電性物質を組み合わせて用いるようにしてもよい
溶剤としては、例えばジオキサン、ベンゼン、ヘキサン、トルエン、ソルベントナフサ、工業用ガソリン、酢酸セロソルブ、エチルセロソルブ、ブチルセロソルブアセテート、ブチルカルビトールアセテート、ジメチルホルムアミド、ジメチルアセトアミド、N−メチルピロリドン等必要に応じて用いるようにすればよい。
【0089】
【発明の実施の形態】
以下に本発明の実施形態について詳細に説明する。
【0090】
(実施形態1)
図1は本発明の複合配線基板の構造を概略的に示す断面図である。
【0091】
この複合配線基板10は配線層11、12、13、14の4層の配線層を有した多層配線基板である。配線層11と配線層12との間はリジッドな第1の絶縁層21により絶縁され、配線層13と配線層14との間はフレキブルな第2の絶縁層22により絶縁され、配線層11と配線層14との間は第2の絶縁層よりリジッドな第3の絶縁層23により絶縁されている。
配線層11、12、13、14は、その配線パターンの一部としてランド部11a、12a、13a、14aを有している。
【0092】
配線層11、12、13、14は、例えば銅箔等の導電性金属箔をパターニングして形成されている。
また、第1の絶縁層21はBTレジンをガラスクロスに含浸させたプリプレグにより、第2の絶縁層22はポリイミドフィルムにより、第3の絶縁層はエポキシ変性ポリイミドをガラスクロスに含浸させたプリプレグによりそれぞれ構成されている。すなわち、第1の絶縁層21と第3の絶縁層23とはリジッド材料から構成され、第2の絶縁層22はフレキシブル材料から構成されている。つまり、図1に例示した本発明の複合配線基板10は、リジッド配線基板とフレキシブル配線基板とが一体化した複合配線基板である。
リジッドな第1の絶縁層21としては、前述したように、一般的なリジッドなプリント配線基板の絶縁層として用いられているような絶縁性材料を用いることができる。例えば、BTレジン(三菱ガス化学(株)製)などのビスマレイミド型ポリイミド樹脂、BN300((株)三井東圧製)などの変性ポリイミド樹脂、PPE、FR−4、高TgFR−4、各種接着性ボンディングシート、熱可塑性プラスティックフィルムなどを必要に応じて用いるようにすればよい。
【0093】
フレキシブルな第2の絶縁層22としては、例えばポリイミド系樹脂フィルム、ポリエステル系樹脂フィルム、ポリテトラフルオロエチレン系樹脂フィルムなどを用いるようにすればよい。
【0094】
第3の絶縁層23として例えばポリイミド系フィルム材料、ポリエステル系フィルム材料さらにはPTFE(ポリテトラフルオロエチレン)などを採用することができる。このような絶縁性樹脂フィルムを用いることにより、この上に配設する配線層13、14をより微細なL/Sの厳しいパターンに形成することができる。またこれらの材料は誘電率が小さいので、配線を伝搬する信号波形に与える影響を小さくすることができ、高速動作するような半導体素子を搭載することができる。
第1の絶縁層21、第2の絶縁層22、第3の絶縁層23の構成材料は、相互に十分な接合強度が得られるように組みあわせて用いることが好適である。
【0095】
そして、配線層11のビアランド11aと配線層12のビアランド12aとは、第1の絶縁層21を貫通するように配設された導電性ピラー31により層間接続されている。同様に配線層11のビアランド11aと配線層14のビアランド14aとは、第3の絶縁層23を貫通するように配設された導電性ピラー32により層間接続されている。
なお、配線層13のビアランド13aと配線層14のビアランド14aとは、フレキシブルな第2の絶縁層22を貫通するように配設されたビア33により層間接続されている。ここではビア33はレーザーにより形成したビアに導電性ペーストを充填して用いている。
【0096】
リジッドな第1の絶縁層21の両面に配設された配線層11、12のL/S比は、0.05/0.05mmであり、ビアランド11a、12aの径は約0.4mmである。一方、フレキシブルな第2の絶縁層22の両面に配設された配線層13、14のL/S比はであり、0.03/0.03mm、ビアランド13a,14aの径は約0.2mmである。このように配線層13、14は、配線層11、12と比べてより微細なパターンに形成されており、例えば接続端子の配設ピッチが非常に微細な半導体素子を搭載することができる。
【0097】
また本発明の複合配線基板においては、配線層11のビアランド11aと、配線層14のビアランド14aとを、第3の絶縁層23を貫通するように配設された導電性ピラー31によって層間接続している。
なお、図1に例示した複合配線基板では、例えば配線層11と配線層12との間の層間接続ついても導電性ピラーによって行った例を示しているが、これらの配線層間の接続は例えばスルーホール接続など他の手法により行うようにしてよい。また、第2の絶縁層の両面の層間接続はレーザービアにより形成しているが、積層ビア(stacked via)など他の手法により層間接続を行うようにしてもよい。ただし、第3の絶縁層23の両面に配置される配線層11と配線層14との層間接続については導電性ピラー32を用いて形成する。
【0098】
このように本発明の複合配線基板は、リジッドな第1の絶縁層21の両面に配設された配線層11、12と、フレキシブルな第2の絶縁層22の両面に配設された配線層13、14とを、第3の絶縁層23および第1のビアランド11aと第2のビアランド14aとを層間接続する導電性ピラー32とにより電気的および機械的に接続したものである。つまり、第3の絶縁層23および導電性ピラー32は、リジッド部とフレキシブル部を接続するためのインターフェース手段として機能している。すなわち、よりL/S(Line/Space:配線幅/配線間隔)のルールが厳しい微細配線層にはフレキシブル基板同様の構成を採用し、このフレキシブル基板を搭載する部分にはリジッド基板同様の構成として、これらのインターフェースを、第3の絶縁層と導電性ピラー32による層間接続により構成している。
【0099】
本発明の複合配線基板では、第1の絶縁層11と第2の絶縁層22とを直接積層したときに得られる接合強度と、第2の絶縁層22と第3の絶縁層23との接合強度とを比較すると、第2の絶縁層22と第3の絶縁層23とを接合して得られる接合強度が大きくなるように、その材質を選択するとともに、界面の状態を制御して積層している。
【0100】
絶縁層の材質については、例えば図1に示した本発明の複合配線基板では、リジッドな第1の絶縁層21としてBTレジンなどのビスマレイミド型ポリイミド樹脂を用いたプリプレグを、フレキシブルな第2の絶縁層22としてポリイミドフィルムを用いている。そしてこれらの接合部である第3の絶縁層23としてはエポキシ変性ポリイミドを用いたプリプレグにより構成している。
【0101】
リジッドな第1の絶縁層21のガラス転移温度Tgは約170〜180℃(DSC法による)であり、熱膨張係数は、縦方向は約13〜15ppm/℃、横方向は約14〜16ppm/℃、厚さ方向は約56ppm/℃(α1)、約263ppm/℃(α2)、約120ppm/℃(50〜250℃)である。フレキシブルな第2の絶縁層22の熱膨張係数は、縦方向、横方向とも約20〜22ppm/℃、厚さ方向は約25ppm/℃である。そして第3の絶縁層23のガラス転移温度Tgは約230〜240℃(DMA法による)、約220〜230℃(TMA法による)であり、熱膨張係数は、縦方向、横方向とも約13〜15ppm/℃、厚さ方向は約57ppm/℃(α1)、約159ppm/℃(α2)、約159ppm/℃(50〜250℃)である。 発明者らは、第3の絶縁層23として、ポリイミド系のBTレジン、BN300((株)三井東圧製)を用いたプリプレグ、PPE(ポリフェニレンエーテル)を用いたプリプレグなど各種材料を用いて図1に例示した構成と同様の複合配線基板を試作した。接合層である第3の絶縁層23としてBTレジンなどのビスマレイミド型ポリイミド樹脂、PPE樹脂を用いた場合には、第1の絶縁層21と第3の絶縁層との接合強度には問題がなかったが、第2の絶縁層22としてポリイミド系フィルム材料を用いた場合でもポリエステル系フィルム材料を用いた場合にも十分な接合強度を得ることができなかった。
【0102】
さらに、材質の選択に加えて、本発明の複合配線基板ではフレキシブルな第2の絶縁層22と、これよりリジッドな第3の絶縁層23との接合界面とは、接合強度が向上するように制御されている。
第2の絶縁層22の、第3の絶縁層23との接合面(配線層14が配設された面)に、その表面自由エネルギーが、その反対側の面(配線層13が配設された面)とよりも大きくなるように形成された改質層を有しており、表面のぬれ性が大幅に向上するように形成されている(図7参照)。したがって、第2の絶縁層22の第3の絶縁層23との接合強度を向上することができる。例えば、半導体素子を搭載する際の半田リフロー時など、大きな熱負荷がかかる場合でも第2の絶縁層22と第3の絶縁層23との密着性は損なわれることはなかった。また、例えばほぼサブミクロンオーダー以下の微小な凹凸形状を有するように、第2の絶縁層22の第3の絶縁層と接合する表面を粗くするようにしてもよい。
このような改質層は、例えばポリイミドフィルムをアルカリ処理したり、プラズマアッシングすることにより形成することができる。
【0103】
なお、絶縁層の表面だけでなく配線層の表面についても、例えば黒化還元処理や、CZ処理などにより、その粗さを大きくすることが好適である。
【0104】
このような構成を採用することにより、本発明の複合配線基板では、リジッド層とフレキシブル層との接合強度を大きく向上することができる。また、膜剥がれや膜ふくれなどの不良が極めて生じにくく配線基板の信頼性を向上することができる。
【0105】
(実施形態2)
図1の複合配線基板では、リジッドな第1の絶縁層21と、この両面に配設された配線層11、12とからなるリジッド層と、フレキシブルな第2の絶縁層22と、この両面に配設された配線層13、14とからなるフレキシブル層とを第3の絶縁層と導電性ピラー32により接続した構成を例示したが、本発明はこれに限ることなく、第3の絶縁層が接続するリジッド層、フレキシブル層としてさらに多層の配線層を備えるようにしてもよい。
【0106】
図2は本発明の複合配線基板の構造の別の例を概略的に示す断面図である。
この複合配線基板は、4層の配線層11、12、15、16と3層の絶縁層21a、21b、21cとを有する多層のリジッド部101と、2層の配線層13、14を有するフレキシブル部102とを、第3の絶縁層23と導電性ピラー32とを有するインターフェース部103により電気的および機械的に接続したものである。
【0107】
前述したように、フレキシブル部102とインターフェース部103との接合界面は、その接合強度が向上するように形成されている。すなわち、第2の絶縁層22と第3の絶縁層23との接合界面、および配線層14と第3の絶縁層との接合界面には例えば微小な凹凸形状が形成されたり、接触角120°以上の高いぬれ性を有するような改質層を有しており、これによりフレキシブル部102とよりリジッドなインターフェース部103とを強固に接合することができる。
【0108】
なおここでは、リジッド部101を構成する配線層11、12、15、16を導電性ピラー31により層間接続した構成について説明しているが、例えば必要に応じてスルーホール接続など導電性ピラー以外の層間接続を採用することも可能である。ただし、前述したように導電性ピラーを採用することによって層間接続の配設密度を向上することができ、また生産性を向上することができるから、導電性ピラーを多く用いることが好適である。
【0109】
また、リジッド層101だけでなく、フレキシブル層102もさらに多層の配線層を備えるようにしてもよい。
【0110】
(実施形態3)
図3は本発明の半導体パッケージの構造の例を概略的に示す図である。
【0111】
この半導体パッケージは、図1に例示した本発明の複合配線基板10に半導体素子41をフリップチップ接続により搭載したBGAパッケージである。
この半導体素子41はベアチップであり、半導体素子に造りこまれた集積回路と接続して半導体素子上に配設された接続パッド42を備えている。ここでは接続パッド42は約0.35mmピッチで半導体素子41の下面に900個フルグリッドで配設されている。
【0112】
複合配線基板のフレキシブルな第2の絶縁層22上に配設された配線層13は、半導体素子41の接続パッド42と対向する位置に接続パッド13bまたはビアランド13aを有している。
そして、半導体素子41の接続パッド42との間には例えばPb/Snの半田などにより形成された導電性バンプ43によりフリップチップ接続されている。
一方、複合配線基板の第2の面の配線層12上には、半田ボール44がグリッドアレイ状に配列するように設けられており、この半田ボール44によりこの半導体パッケージはマザーボードなどの外部回路と接続される。なお45はソルダーレジストである。
【0113】
この半導体パッケージを構成する配線基板は、例えば図1、図2に例示したような本発明の複合配線基板であり、リジッドな第1の絶縁層21と、フレキシブルな第2の絶縁層22と、これらを接続する第2の絶縁層22よりリジッドな第3の絶縁層23とを有している。半導体素子41搭載面は、フレキシブルな第2の絶縁層22と、この上に配設された配線層13とにより構成されており、このため例えばL/S=50/50μm以下のような微細なパターンで配設することができる。この例では、第2の絶縁層22上に配設された配線層13、14は、L/S=25/25μmの極めて微細なルールで配設されている。
一方、第1の絶縁層に配設された配線層12は、外部回路と容易に接続できるようにこれよりも緩く、L/S=50/50μmで設けられている。
そして、フレキシブル層の微細なパターンを有する配線層と、リジッド層の配線層との接続は、第3の絶縁層23を貫通するようにビアランド11、14上に設けられた導電性ピラー31により確立されている。前述のように導電性ピラー31による層間接続ではスルーホールなどによる層間接続と比較して、第3の絶縁層23のガラスクロスなどの損傷がずっと少ない。このため、層間接続の配設密度を向上して、より微細なパターンを有する配線層との層間接続を行うことができるのみならず、層間接続の信頼性を向上することができる。
なお第1の絶縁層21の第2の面には、約1.0mmピッチで900個の半田ボールがフルグリッドに配設されている。
【0114】
このように本発明の複合配線基板では導電性ピラー31により、例えばフレキシブル層に配設されたより微細なパターンとの層間接続に対応することができる。したがって、本発明の半導体パッケージではより集積度の高い、接続パッド42の配設密度の高い半導体素子を搭載することができる。
【0115】
さらに、本発明の半導体パッケージでは、半導体素子の搭載面の配線層をより微細なパターンにできるだけでなく、第3の絶縁層23として例えばポリイミド系フィルム材料、ポリエステル系フィルム材料さらにはPTFE(ポリテトラフルオロエチレン)系フィルム材料などの誘電率の低い材料を採用することにより、配線容量を低減し、配線を伝搬する信号の伝搬速度や波形に与える影響を小さくすることができる。したがって高速動作が必要な半導体素子などにも対応することができる。
【0116】
また、本発明の半導体パッケージでは、より集積度の高い半導体素子の搭載に対応したフレキシブル層を備えるだけでなく、このフレキシブル層をリジッド層に強固に接続している。このため、この半導体パッケージをマザーボード上に実装する際などにかかる熱的負荷、機械的負荷に対する信頼性が向上している。
【0117】
フィルムラミネート基板などではポリイミドなどの絶縁層が比較的大きな熱膨張係数を有するため、半田リフローや、実使用時などの熱負荷がかかったときに半田ボールの割れなどが生じやすい。これに対して本発明の半導体パッケージでは、リフローなどの熱負荷をかけてもこのような不良は生じなかった。
なお図3に例示した本発明の半導体パッケージでは、リジッド層の層間接続を絶縁層を貫通するように配設された導電性ピラーにより行い、フレキシブル層の層間接続はレーザービアにより行った例を説明したが、これ以外にもスルーホールやフォトビアなどの層間接続を必要に応じて用いるようにしてもよい。
【0118】
図9はフレキシブル層の層間接続にスルーホール接続33bを用いて構成した本発明の半導体パッケージの別の例を概略的に示す図である。
この場合でも、リジッドな第1の絶縁層21に配設された配線層11と、フレキシブルな第2の絶縁層22に配設された配線層14との層間接続は導電性ピラー32により行う構成となっている。
【0119】
(実施形態4)
つぎに本発明の複合配線基板の製造方法について説明する。
図4、図5は本発明の複合配線基板の製造方法の1例を説明するための図である。
ここでは、図1に例示した本発明の複合配線基板を例に取って説明する。
【0120】
まず、第1の絶縁層の両面に導体箔を張り合わせたリジッド層の基材として、両面銅張積層板を用意する。ここでは第1の絶縁層21である厚さ1.2mmのガラスクロスにビスマレイミド型ポリイミド樹脂を含浸させた第1の絶縁層の両面に、配線層11、12にパターニングされる厚さ35μmの電解銅箔を張り合わせた両面銅張積層板を用意した。ここではビスマレイミド型ポリイミド樹脂として、BTレジン(三菱ガス化学(株)製)を用いた。これ以外にも例えばPPE、FR−4、高TgFR−4、各種接着せいボンディングシート、熱可塑性プラスティックフィルムなどビスマレイミド型ポリイミド樹脂以外の絶縁性樹脂を用いるようにしてもよい。この両面同張積層板は、あらかじめ定められた位置に後述するような方法により、導電性ピラー31により層間接続部が形成しておいた。
【0121】
次いで、この第1の絶縁層21に張り付けられた配線層11、12となる銅箔を、例えばフォトエッチングプロセスなどにより所定の配線パターンにパターニングした(図4(a))。
ここでは、銅箔上にスクリーン印刷で所定パターンのレジストを形成し、このレジストをマスクとして、塩化第2鉄溶液をエッチング液として、銅箔を選択的にエッチング除去した後、レジストを除去して、所定のパターンを有する配線層11、12に形成した。このとき、配線層11、12の回路パターンの一部としてビアランド11a、12aも形成した。ビアランド11a、12aは直径約0.4mmの略円形に形成した。接続時の応力緩衝のためにビアランドの中央部に孔を形成するようにしてもよい。
【0122】
次に、第1の絶縁層21の配線層11のビアランド11a上に略円錐形状を有する導電性ピラー32を形成した(図4(b))。
この導電性ピラー31、32は、例えばビアランド11aに対応する位置にピット51を形成したメタルマスク52を配置して、導電性樹脂53をスクリーン印刷することにより形成することができる。図6(a)、図6(b)は導電性ピラー32をスキージ54を用いたスクリーン印刷により形成する様子を説明するための図である。
メタルマスク52は直径約0.2mmの孔51を穿設した厚さ約250μmのステンレス鋼製のものを用いた。導電性樹脂53としては、この例では、銀粉末をフィラーとしたフェノール樹脂系の導電性ペーストを用いたが、導体からなるフィラー、バインダー樹脂とも必要に応じて選択して用いればよい。印刷した導電性ペーストを乾燥処理した後、同一マスクを用い同一位置に印刷、乾燥する処理を3回繰り返た。さらに加熱して、ビアランド11a上に略円錐形状を有する高さ約150μmの導電性ピラー32を形成した。
【0123】
導電性ピラー31、32の形状は、例えば、用いるマスクのピット径、厚さ、または印刷する導電性樹脂の粘性などの諸物性、さらに印刷回数などを調節することにより所望の形状に形成することができる。
【0124】
導電性ピラー32を形成した後、第3の絶縁層23を、第1の絶縁層21の配線層11を形成した側の面に、導電性バンプ32が貫通して頭部が露出するように積層する(図4(c))。
この例では、第3の絶縁層23としては例えば厚さ約30μmのセミキュア状態(Bステージ)のエポキシ変性ポリイミド系樹脂シート(MCL−I−671(日立ガラス(株)製))を用いた。この貫通工程はセミキュア状態の第3の絶縁層23を加熱ながら柔らかくした状態で行うことが好適である。また、プレス時に、導電性バンプ32を損傷しないように、例えば離型性のあるクッション材をかませて第1の絶縁層21と第3の絶縁層23との積層体をプレスするようにすることが好適である。
【0125】
さらに、第1の絶縁層と第3の絶縁層との積層体をプレス板で挟持して、第3の絶縁層23から露出した導電性バンプ32の頭部32aが圧潰するように塑性変型させる(図5(d))。このとき、第3の絶縁層23が硬化せずにセミキュア状態を維持するような温度、圧力条件でプレスを行うことが必要である。このプレスにより、導電性ピラー31の頭部は第3の絶縁層23の表面からわずかに頭部を露出するように塑性変型した。
【0126】
一方、第2の絶縁層21の両面に導体箔を張り合わせたフレキシブル層の基材として、両面銅張ポリイミドフィルムを用意する(図5(e))。
ここでは第2の絶縁層22である厚さ約25〜50μmのポリイミドフィルムの両面に、配線層13、14にパターニングされる厚さ約5〜30μmの電解銅箔を張り合わせた両面銅張ポリイミドフィルムを用意した。なお、この両面銅張ポリイミドフィルムには、レーザー加工、フォトエッチングプロセスなどによりビア径約20〜30μm程度の層間接続部33が配設されている。配線層13、14となる銅箔のパターニングは、例えばフォトエッチングプロセスなど前述同様の方法でパターニングするようにすうればよい。ここでは、例えば集積度の高い半導体素子の搭載に対応することができるように、配線層13、14の配線ルールはL/S=30/30μmの配線ルールを有するパターンを形成した。またビアランド13a、14aの径は約100μm〜200μmに形成した。
ここでは第2の絶縁層22としてポリイミドフィルムを用いたが、これ以外にも例えばポリエステル系、PTFE系など他の絶縁性樹脂フィルムを用いるようにしてもよい。
【0127】
そして、配線層13、14を形成した第2の絶縁層22の第2の面、すなわち配線層14を形成した側の面を、アルカリで処理することにより、その表面相を改質してぬれ性を向上させた。ここでは、NaOHの約10wt%溶液により約30秒程度処理することにより第2の絶縁層22の一方の面のぬれ性を向上させた。
【0128】
このような構成を採用することにより本発明のフレキシブル基板は、例えばBTレジンや、ガラスエポキシ、エポキシ変性ポリイミドなどをガラスクロスなどの基材に含浸させたプリプレグとの密着性を向上することができる。
【0129】
この後、第1の絶縁層21と第3の絶縁層23との積層体と、第2の絶縁層22とを、第2の絶縁層22の第2の面に配設したビアランド14aと、第1の絶縁層21の第1の面に配設したビアランド11aとが対向するように配置する。したがって、ビアランド14aは、ビアランド11a上に配設された導電性ピラーの塑性変型した頭部と対向して配置される。
【0130】
そしてこれらの積層体を、配線層12と配線層13の外側からクッション材46を介してプレス板47により挟み込んで加熱しながら加圧する(図5(f))。加熱と加圧により、第3の絶縁層23は硬化してキュアし、Cステージに変化する。このとき、ビアランド11a上に配設された略円錐形状の導電性ピラー31は、対向する第2のビアランド14aとさらに塑性変型しながら接続する。
【0131】
ここで、プレスの際に用いる当て板46としては、例えばステンレス板、真鍮板などの寸法変化や変形の少ない金属板や、ポリイミド樹脂板(シート)、ポリテトラフロロエチレン樹脂板(樹脂シート)な寸法変化や変形の少ない耐熱性樹脂板などを使用することが好適である。
【0132】
以上のような工程により、各配線層が導電性ピラーによる多数のビア接続を有する4層の多層複合配線基板が形成された。
この後、ソルダーレジスト加工、コンポーネントマスキング加工、また金メッキ、半田コーティングなどの表面仕上げ加工を必要に応じて行うようにしてもよい。
【0133】
このように製造した本発明の複合配線基板の配線回路の接続抵抗はフレキシブル部で約5mΩで、リジッド部で約10mΩであった。この接続抵抗は、すべての導電性ピラーを銅箔からなる配線を介して直列に接続したときの抵抗に相当し、銅箔のパターン抵抗を考慮すると、導電性ピラー1本あたりの接続抵抗値の平均は約1mΩであった。
また、導電性ピラーのインダクタンスは、約0.001nHであり、一般的なIVHのインダクタンス約0.03nHの約1/30と極めて低いものである。また導電性ピラーの接続抵抗および銅箔のパターン抵抗ともバラツキが少ないものであった。さらにスタブがなくなることにより、高周波領域での信号遅延、損失が大幅に低減することができる。
【0134】
また、この複合配線基板を導電性ピラーの軸方向と平行な平面で切断して、層間接続部の状態を観察したところ、導電性ピラー31とビアランド11aおよびビアランド14aは密に接続し、接合状態も良好であった。
【0135】
また、接合の際にビアランドにかかる応力は、主として導電性ピラーの塑性変形により緩和される。したがって、ビアランドを含む配線回路が破損しにくく、信頼性の高い層間接続を確立することができる。また、スルーホールによる層間接続を必要最小限に抑制することができるため、高密度実装に対応することができる。
【0136】
また本発明の多層配線基板の製造方法によれば、導電性ピラーを用いた多層配線基板の製造方法の高い生産性を保ちながら、特に高密度配線の層間接続の接続不良の発生を抑制し、さらに生産性を向上することができる。
【0137】
なおここでは、導電性ピラー32を、ビアランド11a上に形成して層間接続した例を示したが、導電性ピラー32は例えばビアランド12a上に形成するようにしてもよい。この場合には、セミキュア状態の第3の絶縁層23は、まず第2の絶縁層22の導電性ピラー32を形成した面に積層するようにしてもよい。さらに、ビアランド11aビアランド12aの両方に配設するようにしてもよい。この場合には導電性ピラー32の接合工程と、導電性ピラー32による第3の絶縁層の貫通工程は同時に行うようにしてもよい。
【0138】
(実施形態5)
ここで、第2の絶縁層22の第3の絶縁層23との接合面の改質方法について説明する。
【0139】
実施形態4で説明した本発明の複合配線基板では、配線層13、14を形成した第2の絶縁層22の第2の面すなわち配線層14を形成した側の面を、アルカリで処理することにより、その表面相22aを改質してぬれ性を向上させた。
【0140】
ここでは、NaOHの約10wt%溶液により約30秒程度処理することにより第2の絶縁層22の一方の面のぬれ性を向上させている。
【0141】
図7は改質された第2の絶縁層の表面22aの様子の例を説明するための図である。図7(a)は改質された表面22aの様子を拡大して模式的に示す図であり、また図7(b)、図7(c)は改質工程の前後における第2の絶縁層22の表面22aに対する水滴の接触角度を模式的に示す図である。
図7(a)は、例えばブラスト加工などにより第2の絶縁層22の表面22aを物理的に処理して、表面に凹凸形状を形成した例である。この場合には例えば、SEMで観察される程度の数ミクロン〜サブミクロンオーダーの微小な凹凸形状が第2の絶縁層22の表面22aに形成されたいた。
【0142】
一方、アルカリ処理やプラズマアッシングによりその表面22a形成される凹凸は実際にはSEM像でも観察されない程度の非常に微細なものであった。しかしながら、以下に説明するようにそのぬれ性は顕著に向上しており、その表面の自由エネルギーは大きくなっていた。なおアルカリ処理後の第2の絶縁層22の表面22aにはわずかなCaイオンがトラップされているのが見出だされた。 図7(b)、図7(c)からもわかるように、この改質処理の前後では水に対するぬれ性は顕著に向上していた。処理前の水滴の接触角θは60°よりも小さかったが(図7(b))、処理後では接触角θは約120°より大きくなっていた(図7(c))。これは表面が改質され、その自由エネルギーが増大したことを意味する。
【0143】
図7(b)の状態の第2の絶縁層23を用いて、図4、図5で説明した方法と同様の製造方法で本発明の複合配線基板を製造したところ、第2の絶縁層22と第3の絶縁層23との接合強度が十分に得られず、熱負荷を周期的に印加する耐熱試験を行ったところ、この界面に剥離や膨れなどの不良が見出だされた。図7(c)の状態の第2の絶縁層23では、このような不良は見出だされなかった。このような構成を採用することにより本発明のフレキシブル基板は、例えばBTレジンや、ガラスエポキシ、エポキシ変性ポリイミドなどをガラスクロスなどの基材に含浸させたプリプレグとの密着性を向上することができる。
【0144】
第2の絶縁層22の第3の絶縁層23との接合面の改質は、wetな手法であるアルカリ処理に限らず、プラズマアッシングやコロナ放電などdryな手法により行うようにしてもよい。
【0145】
発明者らは、排気系と1対の平行平板電極を配設したチャンバ内の、電極の一方に配線層13、14を配設した第2の絶縁層22を第2の面が露出するように載置し、チャンバ内を減圧して電極に高周波を印加して電極間にプラズマを生成した。プラズマにより第2の絶縁層22の表面のぬれ性は大きく向上し、水滴の接触角は120°よりも大きくなった。この手法は、特に第2の絶縁層22としてPTFE(ポリテトラフルオロエチレン)系の絶縁性樹脂フィルム材料を用いる場合にも効果的であった。
【0146】
(実施形態6)
図8は本発明のフレキシブル基板の構造の例を概略的に示す図である。
【0147】
このフレキシブル基板61は、例えばポリイミド系樹脂フィルム、ポリエステル系樹脂フィルム、PTFE(ポリテトラフルオロエチレン)系樹脂フィルムなどからなる絶縁層62と、この絶縁層の両面に配設された配線層63、64とを有している。そして、この絶縁層62の少なくとも一方の面は、その水滴に対する接触角度が約120°以上になるように改質された改質層62aを有している(図7参照)。
【0148】
ここでは配線層63と配線層64とは、配線パターンの一部として形成されたビアランド63a、64aとレーザービアに導電性ペーストを充填したビア65により層間接続しているが、スルーホール接続を用いて層間接続するようにしてもよいし、またフォトビアを用いて層間接続するようにしてもよい。
【0149】
このような改質層62aは、例えば上述したようなアルカリで処理や、プラズマアッシングにより形成することができる。ここでは、NaOHの約10wt%溶液により約30秒程度処理することにより絶縁層62の一方の面62aのぬれ性を向上させている。
【0150】
このような改質層を有する本発明のフレキシブル基板は、例えば他のフレキシブルな絶縁層や、BTレジンや、ガラスエポキシ、エポキシ変性ポリイミドなどを用いたリジッドな絶縁層と積層する際に、その接合強度を向上することができる。したがって、フレキシブル基板を多層化したりまた上述のようにリジッド基板と積層して複合配線基板を製造する際に、十分な接合強度を得ることができる。このため、熱負荷や機械的な負荷などに耐性の高い、信頼性の高い配線基板を形成することができる。
【0151】
(実施形態7)
図15は本発明の複合配線基板の構造の例を概略的に示す図である。
【0152】
この複合配線基板10は配線層11、12、13、14の4層の配線層を有した多層配線基板である。配線層11と配線層12との間はリジッドな第1の絶縁層21により絶縁され、配線層13と配線層14との間はフレキブルな第2の絶縁層22により絶縁され、配線層11と配線層14との間は第2の絶縁層よりリジッドな第3の絶縁層23により絶縁されている。
配線層11、12、13、14は、その配線パターンの一部としてランド部11a、12a、13a、14aを有している。
【0153】
配線層11、12、13、14は、例えば銅箔等の導電性金属箔をパターニングして形成されている。
また、第1の絶縁層21はBTレジンをガラスクロスに含浸させたプリプレグにより、第2の絶縁層22はポリイミドフィルムにより、第3の絶縁層はエポキシ変性ポリイミドをガラスクロスに含浸させたプリプレグによりそれぞれ構成されている。すなわち、第1の絶縁層21と第3の絶縁層23とはリジッド材料から構成され、第2の絶縁層22はフレキシブル材料から構成されている。
【0154】
このように本発明の複合配線基板は、リジッドな第1の絶縁層21の両面に配設された配線層11、12と、フレキシブルな第2の絶縁層22の両面に配設された配線層13、14とを、第3の絶縁層23および第1のビアランド11aと第2のビアランド14aとを層間接続する導電性ピラー32とにより電気的および機械的に接続したものである。つまり、第3の絶縁層23および導電性ピラー32は、リジッド部とフレキシブル部を接続するためのインターフェース手段として機能している。すなわち、よりL/S(Line/Space:配線幅/配線間隔)のルールが厳しい微細配線層にはフレキシブル基板同様の構成を採用し、このフレキシブル基板を搭載する部分にはリジッド基板同様の構成として、これらのインターフェースを、第3の絶縁層と導電性ピラー32による層間接続により構成している。
そして本発明の複合配線基板では、リジッドな基板とフレキシブルな基板との間のインターフェースを、第1の絶縁層21から第3の絶縁層23側に凸型に配設された第1のビアランド11aと、第2の絶縁層22から第3の絶縁層23側に凸型に配設された第2のビアランド14aと、これらを接続する導電性ピラー32とにより構成している。第1のビアランド11a、第2のビアランド14aとを凸型に配設することにより、導電性ピラー32の高さを小さくすることができる。
したがって、例えば外周綿が略単双曲面形状を有する導電性ピラー32の径を小さくすることができ、配線密度を向上することができる。
またこのような導電性ピラーは、例えばビアランド上へ複数回のスクリーン印刷を行うことなどにより形成することができるが、径に対する高さの比が大きい導電性ピラー32を形成するためには印刷回数を多くする必要がある。本発明の配線基板では導電性ピラーの高さがより低くできるので、導電性ピラー32の形成に要する印刷の回数が少なくなり、生産性を大きく向上することができる。
【0155】
(実施形態8)
図16は本発明の複合配線基板の構造の例を概略的に示す図である。
この例では、複数のフレキシブルな配線基板を絶縁性樹脂層と導電性ピラーとにより多層化した複合配線基板について説明する。
【0156】
この複合配線基板100は、ポリイミドフィルムなどのフレキシブルな絶縁材料を絶縁層101、102として用いた2枚のフレキシブル基板を、例えば前述した第3の絶縁層のような絶縁性樹脂層103と導電性ピラー107とにより電気的、機械的に接続したものである。
【0157】
絶縁層101の第1の面には第1のビアランド106aを含む配線層106が形成され、第2の面には第2のビアランド106bを含む配線層106wが配設されている。
絶縁層102の第1の面には第1のビアランド104aを含む配線層104が形成され、第2の面には第2のビアランド104bを含む配線層104wが配設されている。
【0158】
絶縁層101の第1のビアランド106aと第2のビアランド106bとの間、また絶縁層102の第1のビアランド104aと第2のビアランド104bとの間、およびはレーザー照射やフォトエッチング工程により形成された孔に導電性ペーストの印刷やメッキ糖により導電性物質105を充填して層間接続を確立している。
【0159】
そしてこれらの2つのフレキシブル基板は、絶縁性樹脂層103と導電性ピラー107とにより電気的、機械的に接続されいるが、本発明の複合配線基板では絶縁層101の第1の面に配設された第1のビアランド106aと、絶縁層102の第2の面に配設されたビアランド104bとが、どちらも絶縁性樹脂層103側に凸型に突出して配設されている。
このような構成を採用することにより、第1のビアランド106aおよび第2のビアランド104bと導電性ピラー107との接続面がどちらも絶縁性樹脂層側に突出しており、第1のビアランド106aまたは第2のビアランド104bの少なくともいずれか一方が絶縁性樹脂層103側に凸型に突出していない場合と比較して、導電性ピラー107の高さをより低減することができる。
したがって、導電性ピラー107の径をより細くすることができまた同じ径であれば接続の信頼性をより高いものとすることができる。
特に導電性ピラー107の径を細くすることができるので、導電性ピラー107の配設密度をより高めることができ、よりL/Sの微細な高密度実装に適した配線基板を実現することができる。このようにフレキシブル基板どうしを絶縁性樹脂層と導電性ピラーとにより接続する構成では、微細なL/Sに対応できるというフレキシブル基板の特徴を生かしたまま容易に多層化を図ることができる。また絶縁層101、102としてポリイミドやテフロンなどの比誘電率が小さい絶縁性材料を用いることができるため、接続端子の配設密度が高く、高速動作が必要な半導体素子を搭載する配線基板などにも好適に対応することができる。
【0160】
また導電性ピラー107の高さをより低くすることができるので、例えばスクリーン印刷を繰り返して導電性ピラー107を形成する場合などの印刷回数を低減することができる。したがって導電性ピラー107を層間接続に用いた配線基板製造の生産性を向上することができる。
【0161】
上述の例ではリジッド基板とフレキシブル基板とを多層化する構成、フレキシブル基板とフレキシブル基板とを多層化する構成を例にとって説明したが、本発明の配線基板では、絶縁性樹脂層と導電性ピラーとにより接続される複数の基板はどのようなものであってもよい。例えばリジッドな基板(じ樹脂基板およびセラミック基板等)どうしを組み合わせるようにしてもよい。
【0162】
(実施形態9)
図17は本発明の半導体装置の構成の例を概略的に示す図であり、図16に例示した本発明の複合配線基板100上に半導体素子110を導電性バンプ111を用いたフリップチップ接続により搭載した半導体パッケージの構成を示している。
絶縁層102の第1の面に配設されたビアランド104aと、半導体素子110の搭載面に配設された接続端子110aとを半田、金などからなる導電性バンプ111aにより接続している。
【0163】
本発明の複合配線基板では導電性ピラー107の径を細くすることができるので、導電性ピラー107の配設密度をより高めることができ、例えば集積度の高い半導体素子のようなL/Sの微細な配線基板を実現することができる。また絶縁層101、102としてポリイミドやテフロンなどの比誘電率が小さい絶縁性材料を用いることができるため、接続端子の配設密度が高く、高速動作が必要な半導体素子を搭載する配線基板などにも好適に対応することができる。
【0164】
(実施形態10)
図18は本発明の複合配線基板の製造方法の例を説明するための図である。
ここではPTHにより層間接続を形成した2枚のリジッドな配線基板を。絶縁性樹脂層と導電性ピラーとにより多層化する例について説明する。
【0165】
まず、両面銅張板などの配線基板201、202に従来同様に穴明け・メッキ法によってPTH201h、202hを形成し、導体層をパターニングして回路形成を行う(図18(a))。
このときスルーホール201h、202hの内部には導電性物質を充填するようにしてもよいし、絶縁性樹脂を充填するようにしてもよい。また空隙のまま放置しておいてもよい。ただし、導電性ピラー107をPTH201hまたは202h上に配設する場合にはPTHをふさぐ方が好ましい。
【0166】
ここでは配線基板201、202ともに両面銅張板を用いた例を説明するが、もちろんこれらの配線基板はそれぞれ多層(3層以上)であってもよいし、フレキシブル配線板であってもよい。また配線基板201、202の回路パターンは両面パターニング済みの状態でもよいし、将来内層となる部分のみでももちろんよい。
【0167】
この後上述のように準備した配線基板201、202の配線パターンの表面処理を行う。ここでの処理は黒化還元処理、メック社製CZ処理、アルカリ処理、酸洗処理などが考えられ、これらを組み合わせて実施してももちろんよい。
【0168】
次に、配線基板201のの所定の配線パターンの一部であるビアランド203上に略円錐形状の導電性ピラー107をスクリーン印刷などにより形成する。
そして導電性ピラー107を配設した面の全面にプリプレグ103を融着させ、導電性ピラーをプリプレグ103に貫通させる。
ここで用いるプリプレグの材質は、例えばFR−4、高TgFR−4、BTレジン、PPEあるいは各種接着性ボンディングシート、熱過疎性(プラスチック)フィルムなどが考えられる。特にフレキシブル基板と通常の樹脂基板の双方に対して十分な接合強度を得るためには、エポキシ変成ポリイミドを用いることが好適である。
さらに、プリプレグ103から露出した略円錐形状を有する導電性ピラー107の頭部を、導電性ピラー107の軸方向にプレスして塑性変形させる(図18(b))。
【0169】
その後、もう一方の配線基板202を位置合わせをしてセットアップし、加圧・加熱により積層一体化する。この時の両配線基板の両面とも回路形成されている場合は、将来外層となる回路を保護する目的で積層用のプレス板との間に、いわゆるクッション材を挟むことが好ましい。
この加熱、加圧により導電性ピラー107はさらに塑性変形してビアランド204と電気的に接続する。またセミキュア状態のプリプレグ103は硬化してリジッドなCステージになる。
【0170】
なお、外層となる回路が形成されていない場合はこの後に従来法により回路をパターニングするようにすればよい。
【0171】
さらに必要に応じてソルダーレジスト加工、コンポーネントマーキング加工、導体表面仕上げ(金めっき、はんだコーティング)を施すことにより本発明の複合配線基板が完成する。
なお上述の例では2枚の配線基板を組み合わせた例について説明したが、絶縁性樹脂層103と導電性ピラー107とによりさらに多層化を図るようにしてもよい。
【0172】
上述のような多層化を完了した後の断面構造としては、2枚の配線基板201、202の間の絶縁層間の厚さ(絶縁層103の厚さの最大部分)が約50〜80μm、ビアランド203、204を含む導体層の厚さを約10μmとした場合、ビアランド203とビアランド204との間隙は約30〜60μmとなる。
このときの導電性ピラー107の仕上がり高さも約30〜60μmとなり、従来に比べて低くなる。この場合導電性ピラー107の径を約100μm〜約300μm程度に設定することができ、高密度実装に対応することができる。
【0173】
(実施形態11)
図19、図20は本発明の複合配線基板の構成の例を概略的に示す図である。
この複合配線基板300は、フレキシブルな配線基板301の一部の領域(第1の領域)にリジッド層302が一体的に配設されたものである。
【0174】
フレキシブルな配線基板301とリジッド層302とは硬化したプリプレグなどの絶縁性樹脂層302iと導電性ピラー107とを介して電気的、機械的に接続している。
【0175】
すなわち、フレキシブルな絶縁層301iの第1の面に配設されたビアランド311aと、リジッド層302のビアランド312aとは導電性ピラー107により層間接続されている。
一方フレキシブルな配線基板301の両面の配線層311w、313wの相互の層間接続は上述同様、レーザ照射や、フォトエッチングプロセスにより形成した孔301hに導電性物質を充填したり、メッキしたりして確立している。
【0176】
なお、この例ではリジッドな絶縁性樹脂層302iを配設する領域は2個所にしているが1個所でもよく、さらに3個所以上に配設するようにしてもよい。
【0177】
このような構成を採用することにより、配線基板の一部の領域だけに可とう性を与えたり、一部の領域だけに硬度を与えたりすることができる。そして、本発明の配線基板では絶縁性樹脂層302iを介した層間接続を導電性ピラー107により行っているために、高い配線密度にも対応することができる。このときにも前述したように、導電性ピラー107の高さが絶縁性樹脂層の厚さよりも小さくなるようにビアランドを凸型に配設するようにすればよい。
このような構成を有する本発明の複合配線基板は、例えば携帯電話や、携帯型VTR、ノート型パーソナルコンピュータのような各種携帯型情報機器を初めとして、高い実装密度が求められる電子機器の配線基板として特に好適に用いることができる。
【0178】
【発明の効果】
以上説明したように本発明によれば、異種または同種の複数の配線基板を組み合わせて多層化した複合配線基板において、配線密度を高くし、接続信頼性を向上し、さらに生産性も向上することができる。
また本発明の複合配線基板によれば、絶縁性樹脂層と導電性ピラーとにより複数のフレキシブルば配線基板を高い生産性で多層化することができる。
【0179】
また本発明の複合配線基板によれば、リジッド層とより微細な配線パターンを形成することができるフレキシブル層とを、導電性ピラーを用いて層間接続することにより機械的接続および電気的接続の信頼性を向上するとともに、その生産性を向上することができる。
また、リジッド層とフレキシブル層との電気的な接続に導電性ピラーを採用することにより、層間接続の配設密度を向上することができる。これにより例えば、集積度の高い半導体素子を搭載するための微細な配線パターンを有するフレキシブル層をリジッド層とを高い信頼性で接続することができる。
また、リジッドな絶縁層とフレキシブルな絶縁層との接合強度を向上することができ、複合配線基板の熱的負荷や機械的負荷に対する信頼性を大きく向上することができる。
【0180】
また本発明の半導体装置によれば、集積度が高く、接続端子の配設密度が高い半導体素子を搭載することができ、小型でかつ薄型の半導体装置を得ることができる。さらに、また本発明によれば、集積度の高い半導体素子を搭載するとともに、マザーボードとの接続信頼性の高い半導体装置を提供することができる。
【0181】
また本発明によれば多層化に適したフレキシブル配線基板を提供するができ、特にリジッド配線基板や、他のフレキシブル基板との接合強度の高いフレキシブル配線基板を提供することができる。
【0182】
また本発明によれば、特にリジッド配線基板とフレキシブル配線基板とを、高い信頼性で電気的、機械的に接続することができる。また、フレキシブル基板と、リジッド基板との接合強度を向上することができる。
【図面の簡単な説明】
【図1】本発明の複合配線基板の構造を概略的に示す断面図。
【図2】本発明の複合配線基板の構造の別の例を概略的に示す断面図。
【図3】本発明の半導体パッケージの構造の例を概略的に示す図。
【図4】本発明の複合配線基板の製造方法の例を説明するための図。
【図5】本発明の複合配線基板の製造方法の例を説明するための図(図4の続き)。
【図6】導電性ピラーをスクリーン印刷により形成する様子を説明するための図。
【図7】改質された第2の絶縁層の表面の様子を説明するための図。
【図8】本発明のフレキシブル基板の構造の例を概略的に示す図。
【図9】本発明の半導体パッケージの構造の例を概略的に示す図。
【図10】ビルドアップ基板の構造の例を概略的に示す断面図。
【図11】フィルムラミネート基板の構造の例を概略的に示す断面図。
【図12】フィルムラミネート基板の構造の例を概略的に示す断面図。
【図13】従来の多層フレキシブル基板の製造方法を説明するための図。
【図14】従来の多層フレキシブル基板の製造方法を説明するための図。
【図15】本発明の複合配線基板の構造の例を概略的に示す図。
【図16】本発明の複合配線基板の構造の例を概略的に示す図。
【図17】本発明の半導体装置の構成の例を概略的に示す図。
【図18】本発明の複合配線基板の製造方法の例を説明するための図。
【図19】本発明の複合配線基板の構成の例を概略的に示す図。
【図20】本発明の複合配線基板の構成の例を概略的に示す図。
【符号の説明】
11、12、13、14、15、16………配線層
11a、12a、13a、14a、15a、16a………ビアランド
21、21a、21b、21c………第1の絶縁層
22…………第2の絶縁層
22a………改質された表面
23…………第3の絶縁層
31、32………導電性ピラー
33…………ビア
33b………スルーホール
41…………半導体素子
42…………接続パッド
43…………導電性バンプ
44…………半田ボール
45…………ソルダーレジスト
46…………クッション材
47…………プレス板
51…………ピット
52…………マスク
53…………導電性ペースト
54…………スキージ
61…………フレキシブル基板
62…………絶縁性フィルム
62a………改質された表面
63、64………配線層
65…………ビア
101…………リジッド部
102…………フレキシブル部
103…………インターフェース部
Claims (9)
- 第1の面と第2の面とを有し、前記第1の面に第1のビアランドを有する第1の配線層が配設されたビスマレイミド型ポリイミド樹脂からなるリジッドな第1の絶縁性樹脂層と、
第1の面と第2の面とを有し、前記第2の面に第2のビアランドを有する第2の配線層が配設され、前記第1の絶縁性樹脂層よりも可撓性の大きいポリイミドフィルムからなる第2の絶縁性樹脂層と、
前記第1の絶縁性樹脂層の第1の面と前記第2の絶縁性樹脂層の第2の面とに挟持され、前記第1の絶縁性樹脂層に対する接合強度および前記第2の絶縁性樹脂層に対する接合強度が、前記第1の絶縁性樹脂層と前記第2の絶縁性樹脂層とを接合させたときの接合強度よりも大きくなるよう選ばれたエポキシ変性ポリイミドからなる第3の絶縁性樹脂層と、
前記第3の絶縁性樹脂層を貫通するように配設され、前記第1のビアランドと前記第2のビアランドとを接続する導電性ピラーと
を具備していることを特徴とする複合配線基板。 - 前記第2の絶縁層の前記第2の面の表面粗さは前記第1の面の表面粗さよりも大きいことを特徴とする請求項1に記載の複合配線基板。
- 前記第2の絶縁層の前記第2の面の水滴に対する接触角度は約60°よりも大きいことを特徴とする請求項1または2に記載の複合配線基板。
- 第1の面に第1のビアランドとビスマレイミド型ポリイミド樹脂からなる第1の絶縁性樹脂層とを有するリジッドな第1の基板の前記第1のビアランド上に略円錐形状を有する第1の導電性ピラーを形成する工程と、
第2の面にポリイミドフィルムからなる第2の絶縁性樹脂層と第2のビアランドとを有するフレキシブルな第2の基板を用意するとともに、前記第2の基板の前記第2の面に露出した前記第2の絶縁性樹脂層の表面の自由エネルギーが大きくなるように前記第2の基板の前記第2の面を改質する工程と、
前記第1の基板と、前記第2の面を改質する工程を経た前記第2の基板とを、前記第1のビアランドと前記第2のビアランドとがエポキシ変性ポリイミドからなるセミキュア状態の第3の絶縁性樹脂層を介して対向するように配置する工程と、
前記導電性ピラーの頭部が塑性変形して前記第2のビアランドと接合するように前記第1の基板と前記第2の基板とをプレスする工程と
を有することを特徴とする複合配線基板の製造方法。 - 第1の面に第1のビアランドとビスマレイミド型ポリイミド樹脂からなる第1の絶縁性樹脂層とを有するリジッドな第1の基板の前記第1のビアランド上に略円錐形状を有する第1の導電性ピラーを形成する工程と、
第2の面にポリイミドフィルムからなる第2の絶縁性樹脂層と第2のビアランドとを有するフレキシブルな第2の基板を用意するとともに、前記第2の基板の前記第2の面に露出した前記第2の絶縁性樹脂層の表面の自由エネルギーが大きくなるように前記第2の基板の前記第2の面を改質する工程と、
前記第1の基板の第1の面に、前記第1の導電性ピラーが貫通して頭部が露出するようにエポキシ変性ポリイミドからなるセミキュア状態の第3の絶縁性樹脂層を積層する工程と、
前記第3の絶縁性樹脂層から露出した前記導電性ピラーの頭部をこの導電性ピラーの中心軸方向に加圧して塑性変形させる工程と、
前記第1の基板と、前記第2の面を改質する工程を経た前記第2の基板とを、前記第1の導電性ピラーの頭部と前記第2のビアランドとが対向するように配置する工程と、
前記第1の導電性ピラーの頭部が塑性変形して前記第2のビアランドと接合するように前記第1の基板と前記第2の基板とをプレスする工程と
を有することを特徴とする複合配線基板の製造方法。 - 第1の面に第1のビアランドとビスマレイミド型ポリイミド樹脂からなる第1の絶縁性樹脂層とを有するリジッドな第1の基板の前記第1のビアランド上に略円錐形状を有する第1の導電性ピラーを形成する工程と、
第2の面にポリイミドフィルムからなる第2の絶縁性樹脂層と第2のビアランドとを有するフレキシブルな第2の基板を用意するとともに、前記第2の基板の前記第2の面に露出した前記第2の絶縁性樹脂層の表面の自由エネルギーが大きくなるように前記第2の基板の前記第2の面を改質する工程と、
前記第2の面を改質する工程を経た前記の前記第2のビアランド上に略円錐形状を有する第2の導電性ピラーを形成する工程と、
前記第1の基板の第1の面と前記第2の基板の第2の面とを、前記第1のビアランドと前記第2のビアランドとがエポキシ変性ポリイミドからなるセミキュア状態の第3の絶縁性樹脂層を介して対向するように配置する工程と、
前記第1の導電性ピラーと前記第2の導電性ピラーとが塑性変形して接合するように前記第1の基板と前記第2の基板とをプレスする工程とを有することを特徴とする複合配線基板の製造方法。 - 前記改質する工程は、前記第2の絶縁性樹脂層の前記第2の面の水滴に対する接触角度が約60°よりも大きくなるように改質することを特徴とする請求項4乃至6のいずれか1項に記載の複合配線基板の製造方法。
- 前記改質する工程は、前記第2の基板の前記第2の面をアルカリ洗浄することにより改質することを特徴とする請求項4乃至7のいずれか1項に記載の複合配線基板の製造方法。
- 前記改質する工程は、前記第2の基板の前記第2の面をプラズマアッシングすることにより改質すること特徴とする請求項4乃至8のいずれか1項に記載の複合配線基板の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703565B1 (en) * | 1996-09-06 | 2004-03-09 | Matsushita Electric Industrial Co., Ltd. | Printed wiring board |
| US6565954B2 (en) | 1998-05-14 | 2003-05-20 | Matsushita Electric Industrial Co., Ltd. | Circuit board and method of manufacturing the same |
| SG86345A1 (en) | 1998-05-14 | 2002-02-19 | Matsushita Electric Industrial Co Ltd | Circuit board and method of manufacturing the same |
| JP2001015920A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 多層プリント配線板及びその製造方法 |
| JP2001185653A (ja) * | 1999-10-12 | 2001-07-06 | Fujitsu Ltd | 半導体装置及び基板の製造方法 |
| US6624717B2 (en) * | 1999-12-29 | 2003-09-23 | Intel Corporation | Impedance matched bus traces over de-gassing holes |
| JP2001217514A (ja) * | 2000-02-03 | 2001-08-10 | Denso Corp | 多層配線基板 |
| US6404059B1 (en) * | 2000-02-08 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a mounting structure and fabrication method thereof |
| JP2001284783A (ja) * | 2000-03-30 | 2001-10-12 | Shinko Electric Ind Co Ltd | 表面実装用基板及び表面実装構造 |
| JP2001284813A (ja) | 2000-03-31 | 2001-10-12 | Mitsubishi Electric Corp | 多層配線板の製造方法 |
| US6596948B1 (en) * | 2000-04-28 | 2003-07-22 | Hewlett-Packard Development Company, L.P. | Processor and power supply circuit |
| JP2001332859A (ja) * | 2000-05-22 | 2001-11-30 | Murata Mfg Co Ltd | 積層型セラミック電子部品およびその製造方法ならびに電子装置 |
| TWI242398B (en) | 2000-06-14 | 2005-10-21 | Matsushita Electric Industrial Co Ltd | Printed circuit board and method of manufacturing the same |
| JP4895320B2 (ja) * | 2000-07-10 | 2012-03-14 | 日立化成工業株式会社 | 光導波路デバイスの製造方法 |
| US6518514B2 (en) * | 2000-08-21 | 2003-02-11 | Matsushita Electric Industrial Co., Ltd. | Circuit board and production of the same |
| US6459046B1 (en) * | 2000-08-28 | 2002-10-01 | Matsushita Electric Industrial Co., Ltd. | Printed circuit board and method for producing the same |
| JP2008283226A (ja) * | 2000-10-18 | 2008-11-20 | Nec Corp | 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ |
| US6930395B2 (en) * | 2000-12-05 | 2005-08-16 | Matsushita Electric Industrial Co., Ltd. | Circuit substrate having improved connection reliability and a method for manufacturing the same |
| JP3867523B2 (ja) * | 2000-12-26 | 2007-01-10 | 株式会社デンソー | プリント基板およびその製造方法 |
| JP2002232135A (ja) * | 2001-01-30 | 2002-08-16 | Matsushita Electric Ind Co Ltd | 積層用両面回路基板とその製造方法及びそれを用いた多層プリント配線板 |
| JPWO2002063681A1 (ja) * | 2001-02-08 | 2004-06-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP2001298274A (ja) * | 2001-03-13 | 2001-10-26 | Matsushita Electric Ind Co Ltd | 電子回路構成体 |
| DE60234281D1 (de) * | 2001-03-14 | 2009-12-17 | Ibiden Co Ltd | Mehrschichtige Leiterplatte |
| JP2002290030A (ja) * | 2001-03-23 | 2002-10-04 | Ngk Spark Plug Co Ltd | 配線基板 |
| JP2002299512A (ja) * | 2001-03-30 | 2002-10-11 | Nec Corp | 半導体装置及びその製造方法 |
| US6753612B2 (en) * | 2001-04-05 | 2004-06-22 | International Business Machines Corporation | Economical high density chip carrier |
| US20020180029A1 (en) * | 2001-04-25 | 2002-12-05 | Hideki Higashitani | Semiconductor device with intermediate connector |
| JP4092890B2 (ja) * | 2001-05-31 | 2008-05-28 | 株式会社日立製作所 | マルチチップモジュール |
| US6800947B2 (en) * | 2001-06-27 | 2004-10-05 | Intel Corporation | Flexible tape electronics packaging |
| US7297572B2 (en) * | 2001-09-07 | 2007-11-20 | Hynix Semiconductor, Inc. | Fabrication method for electronic system modules |
| US6927471B2 (en) * | 2001-09-07 | 2005-08-09 | Peter C. Salmon | Electronic system modules and method of fabrication |
| JP2003124312A (ja) * | 2001-10-15 | 2003-04-25 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JP2003209366A (ja) * | 2002-01-15 | 2003-07-25 | Sony Corp | フレキシブル多層配線基板およびその製造方法 |
| JP3998984B2 (ja) | 2002-01-18 | 2007-10-31 | 富士通株式会社 | 回路基板及びその製造方法 |
| JP4045143B2 (ja) * | 2002-02-18 | 2008-02-13 | テセラ・インターコネクト・マテリアルズ,インコーポレイテッド | 配線膜間接続用部材の製造方法及び多層配線基板の製造方法 |
| JP2003264253A (ja) * | 2002-03-12 | 2003-09-19 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6734776B2 (en) * | 2002-03-13 | 2004-05-11 | Ford Global Technologies, Llc | Flex circuit relay |
| US6812576B1 (en) * | 2002-05-14 | 2004-11-02 | Applied Micro Circuits Corporation | Fanned out interconnect via structure for electronic package substrates |
| ATE367077T1 (de) * | 2002-05-23 | 2007-08-15 | Ibm | Verbesserte struktur gestapelter kontaktlöcher in mehrschichtigen elektronischen bauelementeträgern |
| JP4291615B2 (ja) * | 2002-05-28 | 2009-07-08 | 株式会社巴川製紙所 | 光学素子ウエハ及びその製造方法、光学素子の製造方法 |
| US6911726B2 (en) * | 2002-06-07 | 2005-06-28 | Intel Corporation | Microelectronic packaging and methods for thermally protecting package interconnects and components |
| JP4022180B2 (ja) * | 2002-07-11 | 2007-12-12 | 大日本印刷株式会社 | 多層配線基板の製造方法 |
| DE10392162B4 (de) * | 2002-08-07 | 2012-02-23 | Denso Corporation | Schaltkreiskartenverbindungsstruktur und Herstellungsverfahren hierfür |
| JP4488684B2 (ja) | 2002-08-09 | 2010-06-23 | イビデン株式会社 | 多層プリント配線板 |
| US6762367B2 (en) * | 2002-09-17 | 2004-07-13 | International Business Machines Corporation | Electronic package having high density signal wires with low resistance |
| US6603201B1 (en) * | 2002-10-23 | 2003-08-05 | Lsi Logic Corporation | Electronic substrate |
| CN1301048C (zh) * | 2003-03-03 | 2007-02-14 | 精工爱普生株式会社 | 配线基板的制造方法 |
| JP4289146B2 (ja) * | 2003-03-27 | 2009-07-01 | セイコーエプソン株式会社 | 三次元実装型半導体装置の製造方法 |
| TW200507218A (en) * | 2003-03-31 | 2005-02-16 | North Corp | Layout circuit substrate, manufacturing method of layout circuit substrate, and circuit module |
| KR101162522B1 (ko) * | 2003-04-07 | 2012-07-09 | 이비덴 가부시키가이샤 | 다층프린트배선판 |
| EP1605739A4 (en) * | 2003-04-18 | 2009-08-19 | Ibiden Co Ltd | RIGID-FLEXIBLE CONNECTION CHART |
| JP4389471B2 (ja) * | 2003-05-19 | 2009-12-24 | パナソニック株式会社 | 電子回路の接続構造とその接続方法 |
| WO2004103039A1 (ja) * | 2003-05-19 | 2004-11-25 | Dai Nippon Printing Co., Ltd. | 両面配線基板および両面配線基板の製造方法並びに多層配線基板 |
| US6954987B2 (en) * | 2003-05-22 | 2005-10-18 | Powerwave Technologies, Inc. | Method of interconnecting a circuit board to a substrate |
| EP1629702A1 (en) * | 2003-06-02 | 2006-03-01 | Showa Denko K.K. | Flexible wiring board and flex-rigid wiring board |
| US20050003650A1 (en) * | 2003-07-02 | 2005-01-06 | Shriram Ramanathan | Three-dimensional stacked substrate arrangements |
| US7202155B2 (en) * | 2003-08-15 | 2007-04-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing wiring and method for manufacturing semiconductor device |
| US7223924B2 (en) * | 2003-09-23 | 2007-05-29 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Via placement for layer transitions in flexible circuits with high density ball grid arrays |
| US7402758B2 (en) * | 2003-10-09 | 2008-07-22 | Qualcomm Incorporated | Telescoping blind via in three-layer core |
| US20050104374A1 (en) * | 2003-11-17 | 2005-05-19 | Steur Gunnar V.D. | Pull-out resistant compression fitting for fluid lines |
| KR100753499B1 (ko) | 2004-02-13 | 2007-08-31 | 가부시키가이샤 무라타 세이사쿠쇼 | 전자 부품 및 그 제조 방법 |
| JP4298559B2 (ja) * | 2004-03-29 | 2009-07-22 | 新光電気工業株式会社 | 電子部品実装構造及びその製造方法 |
| JP2005322878A (ja) * | 2004-04-09 | 2005-11-17 | Dainippon Printing Co Ltd | 印刷配線基板の組付パネル、印刷配線基板の実装用単位シート、リジッド−フレキシブル基板及びこれらの製造方法 |
| US20050265650A1 (en) * | 2004-05-27 | 2005-12-01 | Sunil Priyadarshi | Small profile, pluggable optical transceiver subassembly |
| JP4536430B2 (ja) | 2004-06-10 | 2010-09-01 | イビデン株式会社 | フレックスリジッド配線板 |
| CN101896037B (zh) * | 2004-06-11 | 2013-08-14 | 揖斐电株式会社 | 刚挠性电路板及其制造方法 |
| DE102004031878B3 (de) * | 2004-07-01 | 2005-10-06 | Epcos Ag | Elektrisches Mehrschichtbauelement mit zuverlässigem Lötkontakt |
| JP2006066458A (ja) * | 2004-08-24 | 2006-03-09 | Sharp Corp | 多層プリント配線板及び多層プリント配線板の製造方法 |
| JP2006073593A (ja) * | 2004-08-31 | 2006-03-16 | Toshiba Corp | 配線基板とそれを用いた半導体装置 |
| KR100691319B1 (ko) * | 2004-09-15 | 2007-03-12 | 엘지.필립스 엘시디 주식회사 | 유기 박막 트랜지스터 및 그의 제조 방법 |
| US7289336B2 (en) * | 2004-10-28 | 2007-10-30 | General Electric Company | Electronic packaging and method of making the same |
| KR100594299B1 (ko) * | 2004-10-29 | 2006-06-30 | 삼성전자주식회사 | 유연성 인쇄 회로 및 이것이 구비된 하드 디스크 드라이브 |
| JP4608297B2 (ja) * | 2004-12-06 | 2011-01-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 積層配線基板の製造方法 |
| US7745912B2 (en) * | 2005-03-25 | 2010-06-29 | Intel Corporation | Stress absorption layer and cylinder solder joint method and apparatus |
| DE102005046280B4 (de) * | 2005-09-27 | 2007-11-08 | Infineon Technologies Ag | Halbleiterbauteil mit einem Halbleiterchip sowie Verfahren zur Herstellung desselben |
| JP4829585B2 (ja) * | 2005-10-12 | 2011-12-07 | 日本電気株式会社 | 配線基板及び半導体装置 |
| JP4923510B2 (ja) * | 2005-10-19 | 2012-04-25 | 大日本印刷株式会社 | リジッド−フレキシブル基板及びその製造方法 |
| JP4892924B2 (ja) * | 2005-10-21 | 2012-03-07 | パナソニック株式会社 | 多層プリント配線基板及びその製造方法 |
| US7718904B2 (en) * | 2005-11-15 | 2010-05-18 | Intel Corporation | Enhancing shock resistance in semiconductor packages |
| JP4183199B2 (ja) | 2005-12-28 | 2008-11-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体パッケージ及びその製造方法 |
| KR100744994B1 (ko) * | 2006-01-25 | 2007-08-02 | 삼성전기주식회사 | 다층 인쇄회로기판 및 그 제조방법 |
| JP4934325B2 (ja) * | 2006-02-17 | 2012-05-16 | 株式会社フジクラ | プリント配線板の接続構造及びプリント配線板の接続方法 |
| EP2034520B1 (en) * | 2006-06-08 | 2013-04-03 | International Business Machines Corporation | Highly heat conductive, flexible sheet |
| JPWO2008004289A1 (ja) * | 2006-07-05 | 2009-12-03 | 富士通株式会社 | プリント基板およびプリント基板ユニット並びに電子機器 |
| JP4935217B2 (ja) * | 2006-07-18 | 2012-05-23 | 富士通株式会社 | 多層配線基板 |
| JP2008041995A (ja) * | 2006-08-08 | 2008-02-21 | Yazaki Corp | プリント配線基板及びプリント配線基板の製造方法 |
| US20080036097A1 (en) * | 2006-08-10 | 2008-02-14 | Teppei Ito | Semiconductor package, method of production thereof and encapsulation resin |
| JP5078500B2 (ja) * | 2006-08-30 | 2012-11-21 | 三洋電機株式会社 | 素子搭載用基板、半導体モジュールおよび携帯機器 |
| JP2008071812A (ja) * | 2006-09-12 | 2008-03-27 | Fujikura Ltd | 基板間接続構造 |
| JP2008109094A (ja) * | 2006-09-29 | 2008-05-08 | Sanyo Electric Co Ltd | 素子搭載用基板および半導体モジュール |
| JP4926676B2 (ja) * | 2006-12-04 | 2012-05-09 | 日本メクトロン株式会社 | 多層プリント配線板の製造方法 |
| JP4277233B2 (ja) * | 2007-01-18 | 2009-06-10 | セイコーエプソン株式会社 | 配線基板の製造方法 |
| KR100837281B1 (ko) * | 2007-05-23 | 2008-06-11 | 삼성전자주식회사 | 반도체 소자 패키지 및 그 제조 방법 |
| DE102008007216A1 (de) * | 2007-05-29 | 2008-12-11 | Samsung Electro - Mechanics Co., Ltd., Suwon | Gedruckte Leiterplatte und Herstellungsverfahren derselben |
| TWI375999B (en) * | 2007-06-07 | 2012-11-01 | Advanced Semiconductor Eng | Substrate with bumps process and structure |
| KR20080111701A (ko) * | 2007-06-19 | 2008-12-24 | 삼성전기주식회사 | 실장기판 및 그 제조방법 |
| US8440916B2 (en) * | 2007-06-28 | 2013-05-14 | Intel Corporation | Method of forming a substrate core structure using microvia laser drilling and conductive layer pre-patterning and substrate core structure formed according to the method |
| KR20090003880A (ko) * | 2007-07-05 | 2009-01-12 | 삼성전기주식회사 | 매립패턴 기판 및 그 제조 방법 |
| US8193092B2 (en) * | 2007-07-31 | 2012-06-05 | Micron Technology, Inc. | Semiconductor devices including a through-substrate conductive member with an exposed end and methods of manufacturing such semiconductor devices |
| TWI358981B (en) * | 2007-08-08 | 2012-02-21 | Unimicron Technology Corp | Method for fabricating circuit board |
| WO2009028110A1 (ja) * | 2007-08-24 | 2009-03-05 | Sumitomo Bakelite Co., Ltd. | 多層配線基板および半導体装置 |
| US8238114B2 (en) * | 2007-09-20 | 2012-08-07 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing same |
| KR100866577B1 (ko) * | 2007-09-28 | 2008-11-03 | 삼성전기주식회사 | 인쇄회로기판의 층간 도통방법 |
| KR100867150B1 (ko) * | 2007-09-28 | 2008-11-06 | 삼성전기주식회사 | 칩 캐패시터가 내장된 인쇄회로기판 및 칩 캐패시터의 내장방법 |
| JP5289880B2 (ja) * | 2007-10-12 | 2013-09-11 | 新光電気工業株式会社 | 配線基板 |
| KR20090067249A (ko) * | 2007-12-21 | 2009-06-25 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| TWI352412B (en) * | 2008-03-03 | 2011-11-11 | Advanced Semiconductor Eng | Multi-chip package structure and method of fabrica |
| JP5150518B2 (ja) * | 2008-03-25 | 2013-02-20 | パナソニック株式会社 | 半導体装置および多層配線基板ならびにそれらの製造方法 |
| JP2009252942A (ja) * | 2008-04-04 | 2009-10-29 | Dainippon Printing Co Ltd | 部品内蔵配線板、部品内蔵配線板の製造方法 |
| US7919851B2 (en) * | 2008-06-05 | 2011-04-05 | Powertech Technology Inc. | Laminate substrate and semiconductor package utilizing the substrate |
| KR100962369B1 (ko) * | 2008-06-26 | 2010-06-10 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| US20100047540A1 (en) * | 2008-08-21 | 2010-02-25 | National University Corporation Chiba University | Actuator using a multilayer composite material |
| KR101013555B1 (ko) * | 2008-10-09 | 2011-02-14 | 주식회사 하이닉스반도체 | 반도체 패키지 및 이의 제조 방법 |
| KR101015780B1 (ko) * | 2008-12-19 | 2011-02-18 | 주식회사 심텍 | 미세 패턴을 포함하는 인쇄회로기판 및 그 제조 방법 |
| JP4473935B1 (ja) * | 2009-07-06 | 2010-06-02 | 新光電気工業株式会社 | 多層配線基板 |
| KR101067199B1 (ko) * | 2009-07-07 | 2011-09-22 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| US9136286B2 (en) * | 2009-08-07 | 2015-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Display panel and electronic book |
| CN102045939B (zh) * | 2009-10-19 | 2014-04-30 | 巨擘科技股份有限公司 | 柔性多层基板的金属层结构及其制造方法 |
| US9420707B2 (en) | 2009-12-17 | 2016-08-16 | Intel Corporation | Substrate for integrated circuit devices including multi-layer glass core and methods of making the same |
| US8207453B2 (en) | 2009-12-17 | 2012-06-26 | Intel Corporation | Glass core substrate for integrated circuit devices and methods of making the same |
| JP5450885B2 (ja) * | 2010-04-02 | 2014-03-26 | インクテック カンパニー リミテッド | 両面プリント回路基板の製造方法 |
| KR20110113980A (ko) * | 2010-04-12 | 2011-10-19 | 삼성전자주식회사 | 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법 |
| US8759691B2 (en) * | 2010-07-09 | 2014-06-24 | Ibiden Co., Ltd. | Wiring board and method for manufacturing the same |
| US8946904B2 (en) * | 2010-08-27 | 2015-02-03 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Substrate vias for heat removal from semiconductor die |
| TW201247051A (en) * | 2010-12-08 | 2012-11-16 | Samsung Electro Mech | Via structure, method for forming the via structure, and circuit board with the via structure and method for manufacturing the circuit board |
| US8693203B2 (en) * | 2011-01-14 | 2014-04-08 | Harris Corporation | Method of making an electronic device having a liquid crystal polymer solder mask laminated to an interconnect layer stack and related devices |
| US8492203B2 (en) * | 2011-01-21 | 2013-07-23 | Stats Chippac, Ltd. | Semiconductor device and method for forming semiconductor package having build-up interconnect structure over semiconductor die with different CTE insulating layers |
| US10204879B2 (en) | 2011-01-21 | 2019-02-12 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming wafer-level interconnect structures with advanced dielectric characteristics |
| JP5579108B2 (ja) * | 2011-03-16 | 2014-08-27 | 株式会社東芝 | 半導体装置 |
| JP5825897B2 (ja) * | 2011-07-20 | 2015-12-02 | 新日鉄住金マテリアルズ株式会社 | 絶縁膜被覆金属箔 |
| JP2013046054A (ja) * | 2011-08-23 | 2013-03-04 | Samsung Electro-Mechanics Co Ltd | 半導体パッケージ基板及び半導体パッケージ基板の製造方法 |
| US20130048355A1 (en) * | 2011-08-30 | 2013-02-28 | Ibiden Co., Ltd. | Printed wiring board |
| US9093164B2 (en) * | 2011-11-17 | 2015-07-28 | International Business Machines Corporation | Redundant via structure for metal fuse applications |
| US9040837B2 (en) * | 2011-12-14 | 2015-05-26 | Ibiden Co., Ltd. | Wiring board and method for manufacturing the same |
| WO2013133827A1 (en) | 2012-03-07 | 2013-09-12 | Intel Corporation | Glass clad microelectronic substrate |
| KR101382811B1 (ko) * | 2012-03-14 | 2014-04-08 | 엘지이노텍 주식회사 | 인쇄회로기판 및 그의 제조 방법 |
| CN103517558B (zh) * | 2012-06-20 | 2017-03-22 | 碁鼎科技秦皇岛有限公司 | 封装基板制作方法 |
| US9001520B2 (en) | 2012-09-24 | 2015-04-07 | Intel Corporation | Microelectronic structures having laminated or embedded glass routing structures for high density packaging |
| CN103687339B (zh) * | 2012-09-26 | 2017-03-01 | 碁鼎科技秦皇岛有限公司 | 电路板及其制作方法 |
| JP2014154800A (ja) * | 2013-02-13 | 2014-08-25 | Shinko Electric Ind Co Ltd | 配線基板及びその製造方法 |
| US9275925B2 (en) | 2013-03-12 | 2016-03-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for an improved interconnect structure |
| KR20140134479A (ko) * | 2013-05-14 | 2014-11-24 | 삼성전기주식회사 | 인쇄회로기판 |
| US20150101846A1 (en) * | 2013-10-14 | 2015-04-16 | Samsung Electro-Mechanics Co., Ltd. | Printed circuit board and method of manufacturing the same |
| JP5733378B2 (ja) * | 2013-12-03 | 2015-06-10 | 大日本印刷株式会社 | 部品内蔵配線板、部品内蔵配線板の製造方法 |
| WO2015166588A1 (ja) * | 2014-05-02 | 2015-11-05 | 株式会社メイコー | 部品内蔵リジッドフレックス基板 |
| TWI667865B (zh) * | 2014-05-07 | 2019-08-01 | 易鼎股份有限公司 | Flexible circuit board line lap structure |
| DE102014210895A1 (de) * | 2014-06-06 | 2015-12-17 | Continental Automotive Gmbh | Mehrlagige Leiterplatte und Verfahren zu dessen Herstellung |
| US9699921B2 (en) * | 2014-08-01 | 2017-07-04 | Fujikura Ltd. | Multi-layer wiring board |
| US9818682B2 (en) * | 2014-12-03 | 2017-11-14 | International Business Machines Corporation | Laminate substrates having radial cut metallic planes |
| JP6683533B2 (ja) * | 2015-04-24 | 2020-04-22 | 京セラ株式会社 | 配線基板 |
| KR101678162B1 (ko) * | 2015-07-01 | 2016-11-21 | 서울대학교산학협력단 | 유연성 소자용 접속 구조물 및 이의 제조 방법 |
| WO2017164300A1 (ja) * | 2016-03-24 | 2017-09-28 | 京セラ株式会社 | 印刷配線板およびその製造方法 |
| DE102016219732A1 (de) | 2016-10-11 | 2018-04-12 | Continental Automotive Gmbh | Verfahren zur Herstellung einer mehrlagigen Leiterplatte |
| EP3322267B1 (en) * | 2016-11-10 | 2025-02-19 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier with adhesion promoting shape of wiring structure |
| US10622340B2 (en) | 2016-11-21 | 2020-04-14 | Samsung Electronics Co., Ltd. | Semiconductor package |
| US10204889B2 (en) * | 2016-11-28 | 2019-02-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method of forming thereof |
| JP6819268B2 (ja) * | 2016-12-15 | 2021-01-27 | 凸版印刷株式会社 | 配線基板、多層配線基板、及び配線基板の製造方法 |
| CN107068845B (zh) * | 2017-05-19 | 2024-03-19 | 深圳大道半导体有限公司 | 组合式半导体结构及灯具 |
| US20190172775A1 (en) * | 2017-12-04 | 2019-06-06 | Canon Components, Inc. | Flexible substrate and electronic device |
| WO2019118858A1 (en) | 2017-12-14 | 2019-06-20 | Veris Industries, Llc | Electrical fault detection for a modular busway |
| JP7057792B2 (ja) * | 2017-12-27 | 2022-04-20 | リンクステック株式会社 | 積層体及びその製造方法 |
| KR102577769B1 (ko) * | 2018-12-13 | 2023-09-13 | 엘지이노텍 주식회사 | 인쇄회로기판 및 이를 포함하는 안테나 모듈 |
| EP3709779A1 (en) * | 2019-03-12 | 2020-09-16 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier and method of manufacturing the same |
| US11360130B2 (en) | 2019-06-20 | 2022-06-14 | Schneider Electric USA, Inc. | Distributed electrical energy meter |
| US20220069489A1 (en) * | 2020-08-28 | 2022-03-03 | Unimicron Technology Corp. | Circuit board structure and manufacturing method thereof |
| TWI807464B (zh) * | 2020-11-06 | 2023-07-01 | 日商互應化學工業股份有限公司 | 印刷線路板及印刷線路板的製造方法 |
| TWI752820B (zh) * | 2021-02-08 | 2022-01-11 | 欣興電子股份有限公司 | 電路板結構及其製作方法 |
| CN115348725A (zh) * | 2021-05-13 | 2022-11-15 | 欣兴电子股份有限公司 | 电路板结构及其制作方法 |
| CN115604916A (zh) * | 2021-07-09 | 2023-01-13 | 欣兴电子股份有限公司(Tw) | 电路板结构及其制作方法 |
| US20230389183A1 (en) * | 2022-05-26 | 2023-11-30 | Steering Solutions Ip Holding Corporation | Non-symmetric single circuit board assembly with polytronics dielectric material |
| KR102783065B1 (ko) * | 2022-05-26 | 2025-03-20 | (주)테라시스 | 폴리이미드 필름의 제조 방법, 이에 따라 제조된 폴리이미드 필름, 금속박막 적층판의 제조 방법 및 이에 따라 제조된 금속박막 적층판 |
| KR102737071B1 (ko) * | 2024-01-02 | 2024-12-03 | 엘지이노텍 주식회사 | 회로기판 및 이를 포함하는 반도체 패키지 기판 |
| WO2025199764A1 (zh) * | 2024-03-26 | 2025-10-02 | 新华三技术有限公司 | 印刷电路板及印刷电路板的制备方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8312892D0 (en) * | 1983-05-11 | 1983-06-15 | Raychem Ltd | Electrical insulator |
| JPH01206575A (ja) * | 1988-02-15 | 1989-08-18 | Shin Etsu Polymer Co Ltd | 接着性熱融着形コネクタ |
| US5260170A (en) * | 1990-01-08 | 1993-11-09 | Motorola, Inc. | Dielectric layered sequentially processed circuit board |
| JP2996510B2 (ja) * | 1990-11-30 | 2000-01-11 | 株式会社日立製作所 | 電子回路基板 |
| JP3004071B2 (ja) * | 1991-04-16 | 2000-01-31 | 日本特殊陶業株式会社 | 集積回路用パッケージ |
| US5473120A (en) * | 1992-04-27 | 1995-12-05 | Tokuyama Corporation | Multilayer board and fabrication method thereof |
| US5483100A (en) | 1992-06-02 | 1996-01-09 | Amkor Electronics, Inc. | Integrated circuit package with via interconnections formed in a substrate |
| US5466892A (en) * | 1993-02-03 | 1995-11-14 | Zycon Corporation | Circuit boards including capacitive coupling for signal transmission and methods of use and manufacture |
| US5600103A (en) | 1993-04-16 | 1997-02-04 | Kabushiki Kaisha Toshiba | Circuit devices and fabrication method of the same |
| US5468597A (en) * | 1993-08-25 | 1995-11-21 | Shipley Company, L.L.C. | Selective metallization process |
| US5456004A (en) * | 1994-01-04 | 1995-10-10 | Dell Usa, L.P. | Anisotropic interconnect methodology for cost effective manufacture of high density printed circuit boards |
| US5495665A (en) * | 1994-11-04 | 1996-03-05 | International Business Machines Corporation | Process for providing a landless via connection |
| US5876842A (en) * | 1995-06-07 | 1999-03-02 | International Business Machines Corporation | Modular circuit package having vertically aligned power and signal cores |
| JPH09116273A (ja) * | 1995-08-11 | 1997-05-02 | Shinko Electric Ind Co Ltd | 多層回路基板及びその製造方法 |
| JPH0964542A (ja) | 1995-08-23 | 1997-03-07 | Sony Corp | 多層プリント配線板 |
| EP0805614B1 (en) * | 1995-11-17 | 2005-04-13 | Kabushiki Kaisha Toshiba | Multilayered wiring board, prefabricated material for multilayered wiring board, process of manufacturing multilayered wiring board, electronic parts package, and method for forming conductive pillar |
-
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