KR100691319B1 - 유기 박막 트랜지스터 및 그의 제조 방법 - Google Patents
유기 박막 트랜지스터 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR100691319B1 KR100691319B1 KR1020040073815A KR20040073815A KR100691319B1 KR 100691319 B1 KR100691319 B1 KR 100691319B1 KR 1020040073815 A KR1020040073815 A KR 1020040073815A KR 20040073815 A KR20040073815 A KR 20040073815A KR 100691319 B1 KR100691319 B1 KR 100691319B1
- Authority
- KR
- South Korea
- Prior art keywords
- thickness
- semiconductor layer
- organic
- gate
- thin film
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 65
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 110
- 239000004065 semiconductor Substances 0.000 claims abstract description 84
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 48
- 239000010408 film Substances 0.000 claims abstract description 43
- 239000011810 insulating material Substances 0.000 claims abstract description 34
- 229920003023 plastic Polymers 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 127
- 238000000034 method Methods 0.000 claims description 54
- 239000000463 material Substances 0.000 claims description 19
- 229920001665 Poly-4-vinylphenol Polymers 0.000 claims description 14
- 239000011248 coating agent Substances 0.000 claims description 11
- 238000000576 coating method Methods 0.000 claims description 11
- -1 acryl Chemical group 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 8
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims description 7
- 229920000620 organic polymer Polymers 0.000 claims description 6
- 238000002161 passivation Methods 0.000 claims description 4
- 230000002411 adverse Effects 0.000 abstract description 2
- 230000000593 degrading effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000010949 copper Substances 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
- H10K10/471—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only organic materials
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Formation Of Insulating Films (AREA)
Abstract
플라스틱 기판을 이용하여 플렉서블한 액정표시장치용 어레이 기판 상에 박막 트랜지스터를 형성하는데 있어 게이트 절연막을 유기절연물질로써 형성하게 되면, 그 두께가 9000Å이상으로 두껍게 형성되므로 2000Å 내지 3000Å의 두께를 갖고 형성되는 게이트 전극과 상기 게이트 전극에 대응되는 반도체층과 거리가 크게되어 박막 트랜지스터의 온(on) 전류 특성에 좋지 않은 영향을 끼치게 됨으로써 스위칭 소자로서의 박막 트랜지스터 특성을 저하시키는 문제가 있다.
본 발명은 플렉서블한 액정표시장치용 어레이 기판에 있어 게이트 전극을 종래 대비 그 두께를 두껍게 형성함으로써 상기 게이트 전극에 대응하여 상기 게이트 전극 상부에 구성되는 게이트 절연막의 두께를 2000Å 내지 5000Å가 되도록 형성함으로써 유기 박막 트랜지스터의 특성 및 상기 유기 박막 트랜지스터의 온(on) 전류의 크기를 향상시킬 수 있는 유기 박막 트랜지스터 및 그 제조 방법을 제공한다.
플라스틱 기판, 게이트 절연막, TFT 온 전류, 유기절연물질
Description
도 1은 일반적인 액정표시장치의 분해사시도.
도 2는 종래의 플렉서블한 액정표시장치용 어레이 기판의 유기 박막 트랜지스터 일부를 도시한 단면도.
도 3a와 도 3b는 본 발명의 제 1, 2 실시예에 따른 플렉서블한 액정표시장치의 어레이 기판의 하나의 화소영역 내에 형성된 유기 박막 트랜지스터의 단면을 도시한 도면.
도 4 내지 6과 7a와 7b 내지 도 10a와 10b는 본 발명에 의한 플랙서블한 액정표시장치용 어레이 기판의 제조 공정 중 유기 박막 트랜지스터를 형성하는 과정을 도시한 제조 공정 단면도.
도 4 내지 도 6은 본 발명의 제 1, 2 실시예의 공통된 공정부분을 함께 도시한 제조 공정 단면도.
7a 내지 10a는 도 4 내지 도 6에 도시한 공정 이후의 공정을 도시한 제 1 실시예에 따른 제조 공정 단면도.
7b 내지 10b는 도 4 내지 도 6에 도시한 공정 이후의 공정을 도시한 제 2 실 시예에 따른 제조 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
151 : 플라스틱 기판 154 : 게이트 전극
160 : 게이트 절연막 165 : 반도체층
172 : 소스 전극 174 : 드레인 전극
177 : 보호층 180 : 드레인 콘택홀
185 : 화소전극
ch : 채널부 t4 : 게이트 전극의 두께
t5 : 게이트 절연막의 제 1 두께(기판 표면으로부터의 게이트 절연막 두께)
t6 : 게이트 절연막의 제 2 두께(게이트 전극 표면으로부터의 게이트 절연막 두께)
Tr : 박막 트랜지스터
본 발명은 액정표시장치에 관한 것으로, 좀 더 자세하게는 플렉서블한 액정표시장치용 어레이 기판의 구성에 있어 유기 박막트랜지스터 및 그 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 박막트랜지스터(Thin Film Transistor : TFT)형 액정표시장치(TFT-LCD)가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치의 화상구현원리는 액정의 광학적 이방성과 분극성질을 이용하는 것으로, 주지된 바와 같이 액정은 분자구조가 가늘고 길며 배열에 방향성을 갖는 광학적 이방성과 전기장 내에 놓일 경우에 그 크기에 따라 분자배열 방향이 변화되는 분극성질을 띤다. 이에 액정표시장치는 액정층을 사이에 두고 서로 마주보는 면으로 각각 화소전극과 공통전극이 형성된 어레이 기판(array substrate)과 컬러필터 기판(color filter substrate)을 합착시켜 구성된 액정패널을 필수적인 구성요소로 하며, 이들 전극 사이의 전기장 변화를 통해서 액정분자의 배열방향을 인위적으로 조절하고 이때 변화되는 빛의 투과율을 이용하여 여러 가지 화상을 표시하는 비발광 소자이다.
최근에는 특히 화상표현의 기본단위인 화소(pixel)를 행렬 방식으로 배열하고 스위칭소자를 각 화소에 배치시켜 독립적으로 제어하는 능동행렬방식(active matrix type)이 해상도 및 동영상 구현능력에서 뛰어나 주목받고 있는데, 이 같은 스위칭 소자로 박막 트랜지스터(Thin Film Transistor : TFT)를 사용한 것이 잘 알려진 TFT-LCD(Thin Firm Transistor Liquid Crystal Display device)이다.
일반적인 액정표시장치의 분해사시도인 도 1에 나타낸 바와 같이 액정층(30) 을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 제 1 투명기판(12) 및 이의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 상기 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막 트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.
또한 이와 마주보는 상부의 컬러필터 기판(20)은 제 2 투명기판(22) 및 이의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막 트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자형태의 블랙매트릭스(25) 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적, 녹, 청색 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 적, 녹, 청색 컬러필터층(26) 전면에 걸쳐 투명한 공통전극(28)이 마련되어 있다.
그리고 도면상에 명확하게 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제 등으로 봉지된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막(미도시)이 개재되며, 각 기판(10, 20)의 적어도 하나의 외측면에는 편광판(미도시)이 부착된다.
더불어 액정패널 배면으로는 백라이트(back-light)가 구비되어 빛을 공급하는 바, 게이트배선(14)으로 박막트랜지스터(T)의 온/오프 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터배선(16)의 화상신호가 전달되면 이들 사이의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다.
한편, 이 같은 액정표시장치에 있어 어레이 기판(10)과 컬러필터 기판(20)의 모체가 되는 제 1 및 제 2 투명기판(12, 22)은 전통적으로 유리 기판이 사용되었지만, 최근 들어 노트북이나 PDA와 같은 소형의 휴대용 단말기가 널리 보급됨에 따라 이들에 적용 가능하도록 유리보다 가볍고 경량임과 동시에 유연한 특성을 지니고 있어 파손위험이 적은 플라스틱 기판을 이용한 액정패널이 제안되고 있다.
하지만, 플라스틱 기판을 이용한 액정패널은 액정표시장치의 제조 특성상 특히 스위칭 소자인 박막 트랜지스터가 형성되는 어레이 기판의 제조에는 200℃ 이상의 고온을 필요로 하는 고온 공정이 많아 내열성 및 내화학성이 유리 판 보다 떨어지는 플라스틱 기판을 이용하여 상기 어레이 기판을 제조하는 데에는 어려움이 있어, 상부기판을 이루는 컬러필터 기판만을 플라스틱 기판으로 제조하고 하부기판인 어레이 기판은 통상적인 유리기판을 이용하여 액정표시장치를 제조하고 있는 실정이다.
이러한 문제를 해결하고자 최근에는 유기물질 등을 이용하여 200℃ 이하의 저온 공정을 진행하여 플라스틱 재질의 플렉서블한 어레이 기판을 제조 하는 기술이 제안되었다.
도 2 는 종래의 플렉서블한 액정표시장치용 어레이 기판 내의 하나의 화소영역에 구성된 유기 박막 트랜지스터를 도시한 단면도이다.
도시한 바와 같이, 플렉서블한 액정표시장치용 어레이 기판(50)을 제조하기 위해서 유연한 특성을 갖는 투명한 플라스틱 기판(51)을 베이스로 하여 상기 플라스틱 기판(50) 상에 게이트 전극(54), 게이트 절연막(60), 반도체층(65), 소스 및 드레인 전극(72, 74) 등을 구성요소로 하는 박막 트랜지스터(Tr)가 형성되어 있다. 또한 어레이 기판상의 화소영역의 구성요소로써 상기 박막 트랜지스터(Tr) 상부에는 드레인 콘택홀(80)을 포함하는 보호층(77)과 상기 드레인 콘택홀(80)을 통해 상기 박막 트랜지스터(Tr)와 연결된 화소전극(85)이 형성되어 있다. 이때, 상기 박막 트랜지스터(Tr)의 각 구성요소의 형성은 200℃ 이하의 저온공정에서 진행되는 것이 특징이다.
하지만, 이렇게 저온 공정을 진행함으로써 유기 박막 트랜지스터(Tr)를 구성하는 데 있어 가장 큰 문제가 되는 것은 채널(ch)을 형성하게 되는 반도체층(65)이 되고 있다. 저온공정에서 실리콘을 이용하여 반도체층을 형성하게 되면 내부 구조가 치밀하지 못하여 이동도(mobility) 등의 특성이 저하되어 박막 트랜지스터의 특성을 저하시키는 문제가 발생한다. 이러한 것을 해결하고자 최근 저온 공정에 의해서도 특성 저하가 발생하지 않는 유기 저분자 또는 고분자 반도체 물질이 개발되고 있는 추세이며 이러한 개발에 힘입어 플라스틱 기판 상에 유기 박막트랜지스터를 형성함에 있어 반도체층에 관해서는 어느 정도 일반적인 액정표시장치용 어레이 기판에 비해 뒤지지 않게 되었다.
이러한 유기 박막 트랜지스터(Tr)에 있어 상기 유기 박막 트랜지스터(Tr)의 게이트 전극(54) 또는 소스 및 드레인 전극(72, 74) 등을 형성하는 금속물질은 금 (Au), 은(Ag), 구리(Cu), 몰리브덴(Mo) 등 비교적 녹는점이 낮은 물질 중에서 선택되는 물질로서 저온의 스퍼터링 공정을 진행하여 증착함으로써 통상적으로 2000Å 내지 4000Å의 두께(t1)를 가지고 형성되고 있으며, 게이트 절연막(60)은 유기절연물질인 BCB(Benzocyclobuten), 포토아크릴(Photo acryl), PVP(Poly vinyl phenol) 중에서 선택되어 바 코터(bar coater) 또는 슬릿 코터(slit coater) 또는 스핀 코터(spin coater) 등에 의해 코팅되어 형성되고 있다. 이때, 상기 코팅에 의해 형성된 유기절연물질의 게이트 절연막(60)은 일반적인 액정표시장치용 어레이 기판 내에 형성되는 무기절연물질에 비하여 두꺼운 두께를 가지며 통상적으로 그 두께(t2)가 9000Å 이상이 되고 있다. 이렇게 두꺼운 두께(t2)를 가지며 형성되는 이유는 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 형성하는 경우 통상적으로 3000Å 내지 4000Å 정도의 두께를 갖는데 비하여, 코팅에 의해 형성되는 BCB(Benzocyclobuten), 포토아크릴(Photo acryl), PVP(Poly vinyl phenol) 등의 유기절연물질은 점성이 높기 때문이다.
유기 박막 트랜지스터(Tr) 형성 시 게이트 절연막(60)으로서 무기절연물질 대신 유기절연물질을 사용하는 것은 플렉서블한 액정표시장치 특성상 기판 상에 무기절연물질보다 유기절연물질로 형성하는 것이 유연성 대응에 유리하며, 유기절연물질의 평탄화 특성으로 인해 게이트 절연막(60) 상부에 형성되는 반도체층(65)에 있어 상기 반도체층(65)을 단차없이 평탄하게 형성할 수 있어 반도체층(65)의 특성 향상에 유리하기 때문이다. 즉, 무기절연물질로써 게이트 절연막을 형성하여 기판 을 구부리게 되면 상기 무기절연물질의 특성상 유연성이 떨어져 기판으로부터 분리되는 등의 문제가 발생하기 때문에 플렉서블한 액정표시장치용 어레이 기판의 제조에 있어서는 무기절연물질 대신 유기절연물질로써 게이트 절연막(65)을 형성하는 것이다.
하지만, 전술한 바와 같이 게이트 절연막(60)을 유기절연물질로써 형성하게 되면, 그 두께(t1)가 9000Å이상으로 두껍게 형성되므로 2000Å 내지 3000Å의 두께를 갖고 형성되는 게이트 전극(54)과 상기 게이트 전극(54)에 대응되는 반도체층(65)과 거리(t3)가 크게 되어 스토리지 커패시터의 용량을 저하시키며, 박막 트랜지스터(Tr)의 온(on) 전류 특성에 좋지 않은 영향을 끼치게 됨으로써, 스위칭 소자로서의 박막 트랜지스터 특성을 저하시키는 문제가 있다.
전술한 문제를 해결하기 위해서 본 발명은 안출된 것으로 유기절연물질로써 게이트 절연막을 형성하면서도 스위칭 소자로서의 박막 트랜지스터의 특성 저하가 없는 플렉서블한 액정표시장치용 유기 박막 트랜지스터 및 그 제조 방법을 제공하는 것에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 유기 박막 트랜지스터는, 기판 상에 제 1 두께를 가지고 구성된 게이트 전극과; 상기 게이트 전극을 포함한 상기 기판 상에 유기절연물질로 형성되며, 상기 게이트전극의 상부로부터 상기 제 1 두께 이하인 2000Å 내지 5000Å의 두께와 상기 기판으로부터 제 2 두께를 가지는 게이트 절연막과; 상기 게이트 절연막 상부의 상기 게이트 전극과 대응하는 반도체층과 상기 반도체층의 양끝과 접속하여 구성된 소스 및 드레인 전극;을 포함한다.
이때, 상기 소스 및 드레인 전극은 상기 반도체층의 상부로 각각 접촉하거나 또는 상기 소스 및 드레인 전극은 상기 반도체층의 하부로 각각 접촉하는 것이 특징이다.
또한, 상기 기판은 플렉서블한 특성을 갖는 것으로서 플라스틱 기판인 것이 바람직하다.
또한, 상기 게이트 절연막을 그 표면이 평탄하게 구성된 것이 특징이다.
또한, 상기 제 1 두께는 5000Å 이상이며, 상기 제 2 두께는 9000Å 이상인 것이 바람직하다.
또한, 상기 유기절연물질은 BCB(Benzocyclobuten), 포토아크릴(Photo acryl), PVP(Poly vinyl phenol) 중 하나인 것이 특징이다.
또한, 상기 반도체층은 유기 저분자 반도체 물질 또는 유기 고분자 반도체 물질로 구성된 것이 특징이다.
본 발명에 따른 유기 박막 트랜지스터의 제조 방법은, 기판 상에 제 1 두께를 가지는 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 포함한 상기 기판 상에, 유기절연물질을 코팅하여 상기 게이트전극의 상부로부터 상기 제 1 두께 이하인 2000Å 내지 5000Å의 두께와, 상기 기판으로부터 제 2 두께를 가지는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부의 상기 게이트 전극과 대응하는 반도체층과 상기 반도체층의 양끝과 접촉하여 구성된 소스 및 드레인 전극을 형성하는 단계;를 포함한다.
이때, 상기 제 1 두께는 5000Å 이상, 상기 제 2 두께는 9000Å 이상인 것이 바람직하다.
또한 상기 기판은 플라스틱 기판인 것이 바람직하다.
또한, 상기 소스 및 드레인 전극과 상기 두 전극 사이로 노출된 반도체층 위로 전면에 보호층을 형성하는 단계를 더욱 포함한다.
또한, 상기 게이트 절연막 상부로 상기 게이트 전극과 대응하여 반도체층과 상기 반도체층의 양끝과 접촉하여 구성된 소스 및 드레인 전극을 형성하는 단계는 상기 게이트 절연막 위로 상기 게이트 전극에 대응하는 유기 반도체층을 형성하는 단계와; 상기 유기 반도체층 위로 상기 유기 반도체층의 양끝과 각각 접촉하며 서로 이격되는 소스 및 드레인 전극을 형성하는 단계를 포함하거나 또는 상기 게이트 절연막 위로 상기 게이트 전극을 사이에 두고 이격되는 소스 및 드레인 전극을 형성하는 단계와; 서로 이격되는 상기 소스 드레인 전극 위로 상기 게이트 전극과 대응하며 상기 소스 및 드레인 전극과 동시에 접촉하는 유기 반도체층을 형성하는 단계를 포함한다.
또한, 상기 유기 반도체층은 유기 고분자 반도체물질 또는 유기 저분자 반도체물질로서 형성되는 것이 특징이다.
본 발명에 따른 유기 박막 트랜지스터를 구비한 어레이 기판은, 기판 상에 일방향으로 구성된 다수의 게이트 배선과 상기 다수의 게이트 배선의 각각으로부터 분기하여 제 1 두께를 가지고 구성된 게이트 전극과; 상기 게이트 전극 및 상기 게이트 배선을 포함한 상기 기판 상에 형성되는 유기절연물질로서, 상기 게이트전극의 상부로부터 상기 제 1 두께 이하인 2000Å 내지 5000Å의 두께를 가지고, 상기 기판으로부터 제 2 두께를 가지는 게이트 절연막과; 상기 게이트 절연막의 상부로 상기 게이트 배선과 교차하는 다수의 데이터 배선과; 상기 데이터 배선에서 분기하며 상기 게이트 전극과 대응하는 반도체층과 상기 반도체층의 일끝과 접촉하여 구성된 소스 전극과; 상기 소스 전극에서 이격되어 상기 반도체층의 타끝과 접촉하여 구성된 드레인 전극과; 상기 데이터 배선과 상기 소스 전극 및 상기 드레인 전극을 포함한 상기 기판 상에 구성되며 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비한 보호층과; 상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극;을 포함한다.
이때, 상기 제 1 두께는 5000Å 이상, 상기 제 2 두께는 9000Å 이상인 것이 바람직하다.
본 발명에 따른 유기 박막 트랜지스터를 구비한 액정표시장치는 제 19 항 기재에 의한 어레이 기판과; 상기 어레이 기판 상의 게이트 배선과 데이터 배선에 대응하여 격자형태의 블랙매트릭스와; 상기 격자형태의 블랙매트릭스 내부에 순차 반복 배열된 적, 녹, 청색 컬러필터층과; 상기 컬러필터층 하부로 전면에 구성된 공통전극을 포함하는 컬러필터 기판과; 상기 어레이 기판과 컬러필터 기판에 개재된 액정을 포함한다.
이때, 상기 제 1 두께는 5000Å 이상, 상기 제 2 두께는 9000Å 이상인 것이 바람직하다.
이하 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 3a와 도 3b는 본 발명에 따른 플렉서블한 액정표시장치의 어레이 기판의 하나의 화소영역 내에 형성된 유기 박막 트랜지스터의 단면을 도시한 도면이다.
도시한 바와 같이, 플라스틱 등의 재질로 형성된 플렉서블한 기판(151, 251) 상에 게이트 전극(154, 254)이 형성되어 있으며, 상기 게이트 전극(154, 254) 상부에는 제 1, 2 두께(t5, t6)를 가지며, 그 표면이 단차없이 평탄한 게이트 절연막(160, 260)이 형성되어 있으며, 상기 게이트 절연막(160, 260) 위로 상기 게이트 전극(154, 254)에 대응하여 상기 게이트 전극(154, 254)의 양끝단과 일부 중첩하여 서로 이격하여 소스 및 드레인 전극((172, 174), (272, 274))이 형성되어 있으며, 상기 소스 및 드레인 전극((172, 174), (272, 274))의 이격된 영역에 유기 저분자 또는 고분자 물질로써 반도체층(165, 275)이 형성되어 있다. 이때, 상기 소스 및 드레인 전극((172, 174), (272, 274))은 도 3a에 도시한 바와 같이, 반도체층(165) 이후에 형성되어 상기 반도체층(165) 상부에서 상기 반도체층(165)의 양끝단 일부와 각각 접촉하도록 구성되거나, 또는 도 3b에 도시한 바와 같이, 반도체층(275)보다 먼저 형성되어 상기 반도체층(275)의 하부에서 상기 반도체층(275)의 양끝단과 각각 접촉하도록 구성되고 있다.
전술한 구조에 있어서, 상기 게이트 전극(154, 254)의 두께(t4)는 종래의 2000Å 내지 4000Å두께보다도 두껍게 최하 5000Å 이상의 두께(t4)를 가지며 형성된 것이 특징이며, 이때, 상기 게이트 전극(154, 254)의 상부에 형성된 게이트 절연막(160, 260)은 BCB(Benzocyclobuten), 포토아크릴(Photo acryl), PVP(Poly vinyl phenol) 등의 유기물질로써 기판으로부터 9000Å이상의 제 1 두께(t5)를 가지며 형성된 것이 특징이다.
본 발명의 가장 특징적인 부분은 게이트 전극(154, 254) 상부에 위치하게 되는 게이트 절연막(260)의 제 2 두께(t6)에 있다. 게이트 전극(154, 254)의 표면에서 게이트 절연막(160, 260) 표면까지의 수직 두께(t6) 즉 게이트 전극(154, 254)과 대응되는 게이트 절연막(160, 260)의 제 2 두께(t6)가 2000Å 내지 5000Å의 두께를 갖는 것이 가장 특징적인 것이다.
여기서 게이트 전극(154, 254) 상부의 게이트 절연막(160, 260)의 제 2 두께(t6)에 따른 박막 트랜지스터(Tr)의 온(on) 전류의 특성에 대해 설명한다.
박막 트랜지스터(Tr)의 드레인 전극(174, 274)에 흐르는 전류 Ids 다음과 같이 나타낼 수 있다.
Ids = μ(WC/2L)dVg
2 ---①
이때, μ는 이동도(mobility)를, W는 채널(ch)의 폭을, C는 게이트 전극과 채널 사이의 전기용량(이하 이를 간단히 채널(ch)의 전기용량이라 함)을, L은 채널(ch)의 길이를, Vg는 게이트 전압을 그리고 dVg
2은 게이트 전압의 변화량을 나타내고 있다.
전술한 식에 의하면, 드레인 전극(174, 274)에 흐르는 전류 즉 박막 트랜지스터의 온(on) 전류(Ids)는 다른 조건이 일정하다 가정하면 C 즉, 채널(ch)의 전기 용량에 비례함을 알 수 있다.
이때, 상기 채널의 전기용량 C는 다음과 같이 나타낼 수 있다.
C = ε(A/d) ---②
이때, ε는 게이트 절연막(160, 260)의 유전율을, A는 채널(ch)의 면적을, d는 게이트 절연막(160, 260)의 제 2 두께(t6)를 나타낸다.
②식에 의하면 상기 채널의 전기용량 C는 유전율이 클수록, 게이트 절연막의 제 2 두께(t6)가 얇을수록 커지게 됨을 알 수 있다.
따라서, 전술한 ①, ②식에 의하면, 다른 조건이 일정할 때 박막 트랜지스터(Tr)의 온(on) 전류 즉 Ids 값을 높이기 위해서는 '채널(ch)의 전기용량' C를 높여야 하고, 이를 위해서는 게이트 절연막(160, 260)의 두께(t5, t6) 더욱 정확히는 게이트 전극(160, 260)과 채널(ch)을 형성하는 반도체층(165, 275) 사이의 게이트 절연막의 제 2 두께(t6)를 얇게 형성해야 함을 알 수 있다. 박막 트랜지스터(Tr)의 온(on) 전류값을 크게 하는 이유는 액정표시장치의 해상도가 증가하면 할수록 게이트 전극(154, 254)을 온(on) 시키는 시간 즉, 주사시간이 짧아지게 되는데, 이렇게 짧은 주사시간에 박막 트랜지스터(Tr)를 온(on) 시키기 위한 충분한 전압을 공급하기 위해서는 Ids값을 되도록 크게 하는 것이 유리하기 때문이다. 이때, 부가하여 상기 제 2 두께가 얇아짐으로 해서 도면에는 나타내지 않았지만 스토리지 커패시터의 용량 또한 증가시키는 효과를 갖게 된다.
본 발명에 있어서는, 일례로서 일반적인 액정표시장치의 어레이 기판에 있어 유전율이 6.7정도를 갖는 무기절연물질인 질화실리콘(SiNx)으로서 통상적인 두께인 4000Å의 두께로 게이트 절연막을 형성 시 상기 게이트 전극과 반도체층 간의 전기용량과 비슷하도록 형성한 것을 보이고 있다. 본 발명에 이용되는 유기절연물질인 BCB(Benzocyclobuten), 포토아크릴(Photo acryl), PVP(Poly vinyl phenol)은 2.6 내지 4 정도의 유전율 갖고 있는바 이를 무기절연물질의 전기용량을 형성하도록 하기 위해서는 전술한 ②에 의해 1500Å 내지 3000Å 두께를 갖도록 형성하는 것이 바람직하다.
하지만, 게이트 전극(154, 254)과 대응되는 게이트 절연막(160, 260)의 제 2 두께(t6)를 얇게하면 '채널(ch)의 전기용량'C가 증가하여 온(on) 전류 Ids 값을 향상시키게 되지만, 이러한 전기용량 C의 값이 높아지게 되면 게이트 전극(154, 254)과 연결된 게이트 배선(미도시)의 신호지연의 문제가 발생하게 된다. 따라서 전술한 박막 트랜지스터(Tr)의 온(on) 전류의 크기 향상 및 신호지연을 함께 적정한 수준으로 유지하기 위해서는 게이트 전극(154, 254)과 반도체층(165, 275) 사이의 유기절연물질로 이루어진 게이트 절연막(160, 260)의 제 2 두께(t6)를 2000Å 내지 5000Å의 두께를 갖도록 구성하는 것이 가장 바람직함을 경험적으로 알 수 있었다.
정리하면, 본 발명에 따른 플렉서블한 액정표시장치용 어레이 기판의 유기 박막 트랜지스터(Tr)는 유기절연물질로 게이트 절연막(160, 260)을 구성함에 있어, 상기 유기절연물질의 코팅이 9000Å이상의 두꺼운 두께(t5)로서 형성되는 바, 상부의 반도체층(165, 275)과 하부의 게이트 전극(154, 254) 사이의 두께(t6) 즉, 게이 트 절연막(160, 260)의 제 2 두께(t6)를 2000Å 내지 5000Å 두께로서 형성하고, 반도체층(165, 275)의 채널(ch)와 게이트 전극(154, 254) 간 전기용량의 크기를 적정수준으로 유지시키기 위해서 게이트 전극(154, 254)의 두께(t4)를 5000Å이상이 되도록 구성하는 것이 특징이다.
이후에는 본 발명에 따른 플렉서블한 액정표시장치용 어레이 기판 상에 유기 박막 트랜지스터를 형성하는 방법에 대해 도면을 참조하여 설명한다.
도 4a 내지 도 10a는 본 발명의 제 1 실시예에 의한 의한 플랙서블한 액정표시장치용 어레이 기판의 제조 공정 중 유기 박막 트랜지스터를 형성하는 과정을 도시한 제조 공정 단면도이며, 도 4b 내지 도 10b는 본 발명의 제 2 실시예에 의한 의한 플랙서블한 액정표시장치용 어레이 기판의 제조 공정 중 유기 박막 트랜지스터를 형성하는 과정을 도시한 제조 공정 단면도이다.
어레이 기판의 제조에 있어서 플라스틱 기판을 이용하면 그 유연성으로 인해 공정 진행을 위한 반송 진행시 휨이 심하게 발생하므로 이러한 것을 방지하기 위해 휨 발생이 적은 리지드(rigid) 기판에 부착하여 진행하는 것이 바람직하다. 이때, 상기 플라스틱 기판 하부에 부착된 리지드 기판은 도면에 나타내지 않았다. 또한, 제 1 실시예 및 제 2 실시예에 있어서, 게이트 절연막의 형성하는 단계는 동일한 과정으로 진행하는 바, 제 1, 2 실시예를 동시에 설명한다.
우선, 도 4a, 4b에 도시한 바와 같이, 플라스틱 기판(150, 250) 상에 금속물질 예를들면 금(Au), 은(Ag), 구리(Cu), 몰리브덴(Mo) 중에서 선택되는 물질로써 200℃이하의 저온에서 스퍼터 장비를 이용하여 증착함으로써 제 1 두께(t4)를 갖는 금속층(152, 252)을 형성한다. 이때, 스퍼터 장비(미도시) 내에서 증착시간을 길게 함으로써 상기 제 1 두께(t4)가 5000Å이상이 되도록 하며, 최종적인 두께는 상부에 형성될 게이트 절연막(미도시)의 두께에 비례하여 결정되는 것이 바람직하다. 이때, 상기 금속층(152, 252)은 5000Å이상의 단일층으로 형성될 수도 있으며, 전술한 금속물질 중 두 가지 이상을 연속하여 증착함으로써 5000Å이상의 두께를 갖는 이중층으로 형성될 수도 있다.
다음, 상기 제 1 두께(t4)를 갖는 금속층(152, 252) 위로 포토레지스트를 전면에 도포하여 포토레지스트층(195, 295)을 형성하고, 상기 포토레지스트층(195, 295) 위로 빛의 투과영역(TA)과 차단영역(BA)을 갖는 마스크(190, 290)를 위치시킨 후, 상기 마스크(190, 290)를 통한 노광을 실시한다.
다음 도 5a, 5b에 도시한 바와 같이, 상기 마스크(도 4a, 4b의 190, 290)를 통해 노광된 포토레지스트층(도 4a, 4b의 195, 295)를 현상함으로써 포토레지스트 패턴(미도시)을 형성한다. 연속하여 상기 포토레지스트 패턴(미도시) 외부로 노출된 상기 금속층(도 4a, 4b의 152, 252)을 식각함으로써 5000Å 이상의 제 1 두께(t4)를 갖는 게이트 전극(154, 254)을 형성한다.
다음, 도 6a, 6b에 도시한 바와 같이, 상기 제 1 두께(t4)의 게이트 전극(154, 254)이 형성된 기판(151, 251) 위로 유기절연물질 예를들면 BCB(Benzocyclobuten), 포토아크릴(Photo acryl), PVP(Poly vinyl phenol) 중에서 선택되는 물질을 바 코터(bar coater), 스핀 코터(spin coater) 또는 슬릿 코터(slit coater) 등의 코팅장비(미도시)를 이용하여 전면에 제 2, 3 두께(t5, t6)를 가지며, 그 표면이 하부의 단차에 영향없이 평탄한 구조를 갖는 게이트 절연막(160, 260)을 형성한다. 이 경우 상기 코팅 장비(미도시) 특성 및 유기절연물질의 점성에 의해 상기 제 2 두께(t5)가 9000Å이상이 됨을 알 수 있다.
여기서 상기 게이트 절연막(160, 260)의 제 2, 3 두께(t5, t6)에 대해 설명하면, 상기 제 2 두께(t5)는 게이트 전극(154, 254)이 형성되지 않는 기판(151, 251) 표면으로부터 평탄한 게이트 절연막(160, 260)의 표면까지의 두께로서 정의하고, 상기 제 3 두께(t6)는 게이트 전극(154, 254)의 표면으로부터 상부의 게이트 절연막(160, 260)의 표면까지의 두께로서 정의한다. 본 발명에서 가장 중요한 부분은 게이트 전극(154, 254)의 두께(t4)를 두껍게 형성함으로써 상기 게이트 절연막(160, 260)의 제 2 두께(t6)를 2000Å 내지 5000Å이 되도록 함에 특징이 있다.
전술한 유기절연물질과 코팅 장비(미도시)를 통해 코팅함으로써 형성되는 게이트 절연막(160, 260)의 두께(t5)를 공정 팩터(factor)를 조절함으로써 예를들어 스핀 코터(spin coater)의 경우 회전속도 및 도포량 등을 조절함으로써 어느 정도 예측 또는 형성이 가능하므로 이전 공정 즉 게이트 전극(154, 254) 형성 시 추후에 형성될 게이트 절연막(160, 260)의 두께를 미리 반영함으로써 상기 게이트 전극(154, 254) 상부에 형성되는 게이트 절연막(160, 260)의 두께 즉 제 3 두께(t6)를 2000Å 내지 5000Å이 되도록 형성하는 것이 본 발명의 가장 특징적인 면이 된다.
이후의 공정은 본 발명의 제 1 및 제 2 실시예가 차이가 있으므로 각각 도면을 참조하여 설명한다.
우선, 제 1 실시예에 의하면 도 7a에 도시한 바와 같이, 상기 평탄한 표면의 게이트 절연막(160) 위로 유기 고분자 또는 유기 저분자 반도체물질을 증착 또는 코팅하여 반도체층(165)을 상기 게이트 전극(154)에 대응하여 상기 게이트 전극(154)보다 넓은 폭을 갖도록 형성한다. 이때, 상기 반도체층(154)의 형성은 상기 반도체층(154)을 형성하는 물질이 유기 저분자 반도체 물질인지 아니면 유기 고분자 반도체 물질인지에 따라 형성방법이 달라지는데, 유기 저분자 반도체 물질인 경우 수분에 취약하므로 통상적으로 쉐도우 마스크(shadow mask)를 이용한 이베퍼레이션(evaporation)에 의해 반도체층(165)을 형성하며, 유기 고분자 반도체물질인 경우 코팅하고 일반적인 마스크를 이용한 패터닝 방법에 의해 반도체층(165)을 형성할 수 있다.
다음, 도 8a에 도시한 바와 같이, 상기 패터닝된 유기 반도체층(65) 위로 금속물질을 전면에 증착하고 포토레지스트의 도포, 노광, 현상 및 식각 공정을 포함하는 마스크 공정을 진행하여 상기 양끝 일부와 접촉하며 게이트 전극(154)의 폭만큼의 이격간격을 갖는 소스 및 드레인 전극(172, 174)을 형성한다.
이때, 상기 반도체층의 형성과 소스 및 드레인 전극의 형성공정은 어느 것이나 먼저 진행할 수 있다. 즉 이미 설명한 제 1 실시예(도 7a 와 8a)에서와 같이 게이트 절연막(160) 위로 반도체층(165)을 먼저 형성 후, 소스 및 드레인 전극(172, 174)을 형성할 수도 있고, 도 7b 와 8b에 도시한 본 발명의 제 2 실시예에서와 같이, 먼저 게이트 절연막(260) 상부로 하부의 게이트 전극(254)을 사이에 두고 상기 게이트 전극(254)의 폭만큼 이격한 소스 및 드레인 전극(272, 274)을 먼저 형성하고, 상기 소스 및 드레인 전극(272, 274) 위로 상기 소스 및 드레인 전극(272, 274)의 이격된 영역 즉 게이트 전극(254)과 대응되는 영역을 포함하여 상기 소스 및 드레인 전극(272, 274)과 동시에 접촉하는 반도체층(275)을 형성할 수도 있다. 이때, 상기 소스 및 드레인 전극(272, 274)과 반도체층(275)의 형성은 제 1 실시예에서 형성한 방법과 동일하므로 그 설명은 생략한다.
이후 공정은 제 1, 2 실시예 모두 동일한 공정이므로 제 1, 2 실시예를 같이 설명한다.
도 9a, 9b에 도시한 바와 같이, 상기 반도체층(165, 275)과 소스 및 드레인 전극((172, 174), (272, 274))이 형성된 기판(151, 251) 전면에 유기절연물질을 코팅하여 보호층(177, 277)을 형성함으로써 유기 박막 트랜지스터를 완성한다.
이후 공정은 상기 보호층 위로 상기 유기 박막 트랜지스터와 연결된 화소전극을 형성함으로써 어레이 기판을 완성하는 단계를 보인 것이다.
도 10a와 10b에 도시한 바와 같이, 전술한 보호층(177, 277) 위로 마스크 공정을 진행하여 하부의 드레인 전극(174, 274)을 노출 시키는 드레인 콘택홀(180, 280)을 형성한다.
다음, 상기 드레인 콘택홀(180, 280)이 형성된 보호층(180, 280) 위로 전면에 투명도전성물질을 증착하고, 마스크 공정을 진행함으로써 상기 드레인 콘택홀(180, 280)을 통해 상기 드레인 전극(174, 274)과 접촉하는 화소전극(185, 285)을 형성함으로써 어레이 기판을 완성한다.
본 발명에 의한 플라스틱 기판을 이용한 액정표시장치용 어레이 기판 상에 구성되는 유기 박막 트랜지스터는 게이트 전극의 두께를 두껍게 형성함으로써 상기 게이트 전극과 상부의 유기절연물질로 형성되는 게이트 절연막의 두께를 적정두께로써 유지함으로써 박막 트랜지스터의 온 전류의 크기 및 스위칭 소자로서의 박막 트랜지스터 특성을 향상시키는 효과가 있다.
Claims (24)
- 기판 상에 제 1 두께를 가지고 구성된 게이트 전극과;상기 게이트 전극을 포함한 상기 기판 상에 유기절연물질로 형성되며, 상기 게이트전극의 상부로부터 상기 제 1 두께 이하인 2000Å 내지 5000Å의 두께와 상기 기판으로부터 제 2 두께를 가지는 게이트 절연막과;상기 게이트 절연막 상부의 상기 게이트 전극과 대응하는 반도체층과 상기 반도체층의 양끝과 접속하여 구성된 소스 및 드레인 전극;을 포함하는 유기 박막트랜지스터.
- 제 1 항에 있어서,상기 소스 및 드레인 전극은 상기 반도체층의 상부로 각각 접촉하는 것이 특징인 유기 박막트랜지스터.
- 제 1 항에 있어서,상기 소스 및 드레인 전극은 상기 반도체층의 하부로 각각 접촉하는 것이 특징인 유기 박막트랜지스터.
- 제 1 항에 있어서,상기 기판은 플렉서블한 특성을 갖는 유기 박막 트랜지스터.
- 제 4 항에 있어서,상기 기판은 플라스틱 기판인 유기 박막 트랜지스터.
- 제 1 항에 있어서,상기 게이트 절연막의 표면이 평탄하게 구성된 유기 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 1 두께는 5000Å 이상인 유기 박막 트랜지스터.
- 제 1 항에 있어서,상기 제 2 두께는 9000Å 이상인 유기 박막 트랜지스터.
- 제 1 항에 있어서,상기 유기절연물질은 BCB(Benzocyclobuten), 포토아크릴(Photo acryl), PVP(Poly vinyl phenol) 중 하나인 유기 박막 트랜지스터.
- 제 1 항에 있어서,상기 반도체층은 유기 저분자 반도체 물질 또는 유기 고분자 반도체 물질로 구성된 유기 박막 트랜지스터.
- 기판 상에 제 1 두께를 가지는 게이트 전극을 형성하는 단계와;상기 게이트 전극을 포함한 상기 기판 상에, 유기절연물질을 코팅하여 상기 게이트전극의 상부로부터 상기 제 1 두께 이하인 2000Å 내지 5000Å의 두께와, 상기 기판으로부터 제 2 두께를 가지는 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상부의 상기 게이트 전극과 대응하는 반도체층과 상기 반도체층의 양끝과 접촉하여 구성된 소스 및 드레인 전극을 형성하는 단계;를 포함하는 유기 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 제 1 두께는 5000Å 이상인 것이 특징인 유기 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 제 2 두께는 9000Å 이상인 것이 특징인 유기 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 기판은 플라스틱 기판인 유기 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 소스 및 드레인 전극과 상기 두 전극 사이로 노출된 반도체층 위로 전면에 보호층을 형성하는 단계를 더욱 포함하는 유기 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 게이트 절연막 상부의 상기 게이트 전극과 대응하는 반도체층과 상기 반도체층의 양끝과 접촉하여 구성된 소스 및 드레인 전극을 형성하는 단계는,상기 게이트 절연막 위로 상기 게이트 전극에 대응하는 유기 반도체층을 형성하는 단계와;상기 유기 반도체층 위로 상기 유기 반도체층의 양끝과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극을 형성하는 단계;를 포함하는 유기 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,상기 게이트 절연막 상부의 상기 게이트 전극과 대응하는 반도체층과 상기 반도체층의 양끝과 접촉하여 구성된 소스 및 드레인 전극을 형성하는 단계는,상기 게이트 절연막 위로 상기 게이트 전극을 사이에 두고 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와;상기 소스 및 드레인 전극 위로 상기 게이트 전극과 대응하며 상기 소스 및 드레인 전극과 동시에 접촉하는 유기 반도체층을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조 방법.
- 제 11 항 또는 제 17 항에 있어서,상기 유기 반도체층은 유기 고분자 반도체물질 또는 유기 저분자 반도체물질로서 형성되는 것이 특징인 유기 박 막트랜지스터의 제조 방법.
- 기판 상에 일방향으로 구성된 다수의 게이트 배선과 상기 다수의 게이트 배선의 각각으로부터 분기하여 제 1 두께를 가지고 구성된 게이트 전극과;상기 게이트 전극 및 상기 게이트 배선을 포함한 상기 기판 상에 형성되는 유기절연물질로서, 상기 게이트전극의 상부로부터 상기 제 1 두께 이하인 2000Å 내지 5000Å의 두께를 가지고, 상기 기판으로부터 제 2 두께를 가지는 게이트 절연막과;상기 게이트 절연막의 상부로 상기 게이트 배선과 교차하는 다수의 데이터 배선과;상기 데이터 배선에서 분기하며 상기 게이트 전극과 대응하는 반도체층과 상기 반도체층의 일끝과 접촉하여 구성된 소스 전극과;상기 소스 전극에서 이격되어 상기 반도체층의 타끝과 접촉하여 구성된 드레인 전극과;상기 데이터 배선과 상기 소스 전극 및 상기 드레인 전극을 포함한 상기 기판 상에 구성되며 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비한 보호층과;상기 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극;을 포함하는 유기 박막 트랜지스터가 구비된 액정표시장치용 어레이 기판.
- 제 19 항에 있어서,상기 제 1 두께는 5000Å 이상인 것이 특징인 유기 박막 트랜지스터가 구비된 액정표시장치용 어레이 기판.
- 제 19 항에 있어서,상기 제 2 두께는 9000Å 이상인 것이 특징인 유기 박막 트랜지스터가 구비된 액정표시장치용 어레이 기판.
- 제 19 항 기재에 의한 어레이 기판과;상기 어레이 기판 상의 게이트 배선과 데이터 배선에 대응하여 격자형태의 블랙매트릭스와;상기 격자형태의 블랙매트릭스 내부에 순차 반복 배열된 적, 녹, 청색 컬러필터층과;상기 컬러필터층 하부로 전면에 구성된 공통전극을 포함하는 컬러필터 기판 과;상기 어레이 기판과 컬러필터 기판에 개재된 액정을 포함하는 유기 박막 트랜지스터가 구비된 액정표시장치.
- 제 22 항에 있어서,상기 제 1 두께는 5000Å 이상인 것이 특징인 유기 박막 트랜지스터가 구비된 액정표시장치.
- 제 22 항에 있어서,상기 제 2 두께는 9000Å 이상인 것이 특징인 유기 박막 트랜지스터가 구비된 액정표시장치.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040073815A KR100691319B1 (ko) | 2004-09-15 | 2004-09-15 | 유기 박막 트랜지스터 및 그의 제조 방법 |
| US11/153,292 US8071974B2 (en) | 2004-09-15 | 2005-06-15 | Organic thin film transistor including organic insulating layer and substrate including the same |
| CNA2005100774249A CN1750290A (zh) | 2004-09-15 | 2005-06-16 | 有机薄膜晶体管以及包括该有机薄膜晶体管的基板 |
| TW094119991A TWI262612B (en) | 2004-09-15 | 2005-06-16 | Organic thin film transistor and substrate including the same |
| JP2005186968A JP2006086502A (ja) | 2004-09-15 | 2005-06-27 | 有機薄膜トランジスタ及び液晶表示装置用基板並びにそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040073815A KR100691319B1 (ko) | 2004-09-15 | 2004-09-15 | 유기 박막 트랜지스터 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060024940A KR20060024940A (ko) | 2006-03-20 |
| KR100691319B1 true KR100691319B1 (ko) | 2007-03-12 |
Family
ID=36164709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040073815A KR100691319B1 (ko) | 2004-09-15 | 2004-09-15 | 유기 박막 트랜지스터 및 그의 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8071974B2 (ko) |
| JP (1) | JP2006086502A (ko) |
| KR (1) | KR100691319B1 (ko) |
| CN (1) | CN1750290A (ko) |
| TW (1) | TWI262612B (ko) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100719547B1 (ko) * | 2005-03-24 | 2007-05-17 | 삼성에스디아이 주식회사 | 유기박막 패터닝방법, 이를 이용한 유기박막 트랜지스터 및그의 제조방법과 유기 박막 트랜지스터를 구비한평판표시장치 |
| KR20060104092A (ko) * | 2005-03-29 | 2006-10-09 | 삼성전자주식회사 | 유기 박막 트랜지스터 표시판 및 그 제조 방법 |
| TWI295088B (en) * | 2005-09-12 | 2008-03-21 | Ind Tech Res Inst | Organic thin film transistor with contact hole and method for fabricating the same |
| KR100777739B1 (ko) * | 2006-05-26 | 2007-11-19 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 이의 제조 방법 및 상기 박막트랜지스터를 구비한 평판 표시 장치 |
| KR101236240B1 (ko) * | 2006-06-07 | 2013-02-22 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판의 제조방법 |
| KR101197059B1 (ko) | 2006-07-11 | 2012-11-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR20080026989A (ko) * | 2006-09-22 | 2008-03-26 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US7993960B2 (en) | 2006-12-13 | 2011-08-09 | Samsung Mobile Display Co., Ltd. | Electronic device and method of manufacturing the same |
| EP1933393A1 (en) * | 2006-12-13 | 2008-06-18 | Samsung SDI Co., Ltd. | Method of manufacturing a substrate for an electronic device |
| KR101257733B1 (ko) * | 2007-03-07 | 2013-04-24 | 엘지디스플레이 주식회사 | 액상의 유기 반도체물질을 이용한 액정표시장치용 어레이기판의 제조 방법 |
| TWI345671B (en) * | 2007-08-10 | 2011-07-21 | Au Optronics Corp | Thin film transistor, pixel structure and liquid crystal display panel |
| JP2010040897A (ja) * | 2008-08-07 | 2010-02-18 | Sony Corp | 有機薄膜トランジスタ、有機薄膜トランジスタの製造方法、および電子機器 |
| JP5656049B2 (ja) * | 2010-05-26 | 2015-01-21 | ソニー株式会社 | 薄膜トランジスタの製造方法 |
| JP5655421B2 (ja) * | 2010-08-06 | 2015-01-21 | ソニー株式会社 | 半導体装置、表示装置、および電子機器 |
| KR20140061030A (ko) | 2012-11-13 | 2014-05-21 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| GB2517489A (en) * | 2013-08-23 | 2015-02-25 | Plastic Logic Ltd | Planarisation Layers |
| KR102083641B1 (ko) | 2013-08-29 | 2020-03-03 | 삼성디스플레이 주식회사 | 표시패널 및 이의 제조방법 |
| CN103824866A (zh) * | 2014-03-03 | 2014-05-28 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制备方法、液晶显示面板 |
| KR102279015B1 (ko) | 2014-06-30 | 2021-07-19 | 엘지디스플레이 주식회사 | 자기치유 중합체 및 이를 포함하는 플렉서블 표시장치 |
| CN105609422B (zh) | 2016-03-04 | 2019-04-30 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、阵列基板和显示装置 |
| CN110085604B (zh) * | 2019-04-30 | 2021-04-23 | Tcl华星光电技术有限公司 | Tft阵列基板及其制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128469A (ja) | 2002-07-31 | 2004-04-22 | Mitsubishi Chemicals Corp | 電界効果トランジスタ |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58170065A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 薄膜電界効果トランジスタの製造方法 |
| US4888632A (en) * | 1988-01-04 | 1989-12-19 | International Business Machines Corporation | Easily manufacturable thin film transistor structures |
| JPH1084115A (ja) * | 1996-09-09 | 1998-03-31 | Fujitsu Ltd | 薄膜トランジスタ、その製造方法及び液晶表示装置 |
| JP3961092B2 (ja) * | 1997-06-03 | 2007-08-15 | 株式会社東芝 | 複合配線基板、フレキシブル基板、半導体装置、および複合配線基板の製造方法 |
| US6246070B1 (en) * | 1998-08-21 | 2001-06-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| EP1192676A1 (en) * | 1999-06-21 | 2002-04-03 | Cambridge University Technical Services Limited | Aligned polymers for an organic tft |
| US6706403B1 (en) * | 2000-05-12 | 2004-03-16 | 3M Innovative Properties Company | Rigid substrate lamination adhesive |
| JP3515507B2 (ja) | 2000-09-29 | 2004-04-05 | 株式会社東芝 | トランジスタおよびその製造方法 |
| KR100477394B1 (ko) | 2000-11-01 | 2005-03-17 | 인터내셔널 비지네스 머신즈 코포레이션 | 저 동작 전압을 요하는 유기-무기 하이브리드 반도체를갖춘 박막 전계 효과 트랜지스터 |
| JP4841751B2 (ja) * | 2001-06-01 | 2011-12-21 | 株式会社半導体エネルギー研究所 | 有機半導体装置及びその作製方法 |
| JP3980312B2 (ja) | 2001-09-26 | 2007-09-26 | 株式会社日立製作所 | 液晶表示装置およびその製造方法 |
| JP3970583B2 (ja) | 2001-11-22 | 2007-09-05 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100467943B1 (ko) * | 2001-12-28 | 2005-01-24 | 엘지.필립스 엘시디 주식회사 | 유기 전계발광소자와 그 제조방법 |
| US6770904B2 (en) * | 2002-01-11 | 2004-08-03 | Xerox Corporation | Polythiophenes and electronic devices generated therefrom |
| US6621099B2 (en) * | 2002-01-11 | 2003-09-16 | Xerox Corporation | Polythiophenes and devices thereof |
| US20030227014A1 (en) * | 2002-06-11 | 2003-12-11 | Xerox Corporation. | Process for forming semiconductor layer of micro-and nano-electronic devices |
| JP2005079560A (ja) * | 2003-09-04 | 2005-03-24 | Hitachi Ltd | 薄膜トランジスタ，表示装置、およびその製造方法 |
-
2004
- 2004-09-15 KR KR1020040073815A patent/KR100691319B1/ko active IP Right Grant
-
2005
- 2005-06-15 US US11/153,292 patent/US8071974B2/en active Active
- 2005-06-16 TW TW094119991A patent/TWI262612B/zh active
- 2005-06-16 CN CNA2005100774249A patent/CN1750290A/zh active Pending
- 2005-06-27 JP JP2005186968A patent/JP2006086502A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004128469A (ja) | 2002-07-31 | 2004-04-22 | Mitsubishi Chemicals Corp | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060024940A (ko) | 2006-03-20 |
| CN1750290A (zh) | 2006-03-22 |
| JP2006086502A (ja) | 2006-03-30 |
| TW200610206A (en) | 2006-03-16 |
| US8071974B2 (en) | 2011-12-06 |
| US20060054885A1 (en) | 2006-03-16 |
| TWI262612B (en) | 2006-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100691319B1 (ko) | 유기 박막 트랜지스터 및 그의 제조 방법 | |
| KR100766318B1 (ko) | 유기 반도체 물질을 이용한 박막트랜지스터와 이를 구비한액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR101279927B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR101747391B1 (ko) | 액정표시장치용 어레이 기판 및 이의 제조 방법 | |
| US7602452B2 (en) | Liquid crystal display device and method for manufacturing the same | |
| US7352431B2 (en) | Liquid crystal display and manufacturing method thereof | |
| US6597420B2 (en) | Liquid crystal display device having color film on a first substrate and a method for manufacturing the same | |
| KR100968339B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
| US7485907B2 (en) | Array substrate for liquid crystal display device and the seal pattern in the periphery of the display | |
| KR101058458B1 (ko) | 저분자 유기 반도체물질을 이용한 액정표시장치용 어레이기판 및 그의 제조 방법 | |
| KR101205767B1 (ko) | 액상의 유기 반도체물질을 이용한 액정표시장치용 어레이기판의 제조방법 | |
| KR20080080772A (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR101198219B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| US6069370A (en) | Field-effect transistor and fabrication method thereof and image display apparatus | |
| KR20080057877A (ko) | 어레이 기판 및 그 제조방법 | |
| KR101381204B1 (ko) | 액정표시장치용 어레이 기판의 제조 방법 | |
| KR100612993B1 (ko) | 광시야각 액정 표시 장치 및 그에 사용되는 기판 | |
| KR101221950B1 (ko) | 유기 반도체물질을 이용한 액정표시장치용 어레이 기판 및그 제조 방법 | |
| KR101377673B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR101350408B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR101294693B1 (ko) | 액정표시장치용 어레이 기판 | |
| KR100514764B1 (ko) | 액정 표시 장치의 구조 및 그 액정 표시 장치 제조 방법 | |
| KR20060024061A (ko) | 플렉서블한 액정표시장치용 어레이 기판의 제조 방법 | |
| KR101250317B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조 방법 | |
| KR20100071701A (ko) | 어레이 기판 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121228 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131227 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20150127 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20160128 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20170116 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20190114 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20200116 Year of fee payment: 14 |