JP3970583B2

JP3970583B2 - 半導体装置及びその製造方法

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Publication number: JP3970583B2
Application number: JP2001358215A
Authority: JP
Inventors: 雄二郎原; 毅日置; 豊小野塚; 充雄中島; 政彦秋山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-11-22
Filing date: 2001-11-22
Publication date: 2007-09-05
Anticipated expiration: 2021-11-22
Also published as: JP2003158134A

Description

【０００１】
【発明の属する技術分野】
本発明はフラットパネルディスプレイの駆動用などに用いられる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
液晶ディスプレイ（ＬＣＤ）やＥＬディスプレイなどの表示装置においては、ガラス基板上にマトリクス状に形成されたスイッチング素子としての薄膜トランジスタ（以下において「ＴＦＴ」という。）及び画素電極を選択駆動することにより、画面上に表示パターンが得られる。
【０００３】
例えば、アクティブマトリクス型ＬＣＤは、ガラス基板上に、ＴＦＴをマトリクス状に形成し、対向ガラス基板と５μｍ程度のギャップを設けて固定し、その間に液晶を注入して、高画質なフルカラー表示の得られる薄型の表示装置として利用されている。
【０００４】
従来、こうした表示装置に用いられるスイッチング素子としては、シリコンを活性層としたＴＦＴが用いられてきた。しかし、シリコン薄膜の形成にはＣＶＤ法などの真空工程が必要であり、製造コストが増大する原因となっている。
【０００５】
又、基板としては通常ガラスが用いられるが、ガラス基板は衝撃性に弱く割れやすい。このため割れにくく、薄く、軽量でフレキシブルな基板としてプラスチックを基板として用いることが提案されているが、プラスチック基板はガラス基板に比べて耐熱性がはるかに劣るため、ＴＦＴをプラスチック基板上に形成することは難しい。
【０００６】
そこで、低温かつ安価なプロセスで形成可能な有機半導体を活性層に用いたスイッチング素子の検討が進められている。
【０００７】
その一つに、ソース・ドレイン電極やゲート電極の全部又は一部をインクジェットプリント法（以下において「ＩＪＰ」法という。）によりパターン形成する方法が提案されている。ＩＪＰ法でのパターン形成はＣＶＤ法などによる成膜とフォトリソグラフィー工程によるパターン形成と比較してプロセスコストが低減出来る。又、パターンの必要な領域にのみ印刷すれば良いため、部材コストの低減も可能である。
【０００８】
一方で、ＩＪＰ法によるパターン形成はフォトリソグラフィー工程と比べてパターン制御性が劣るため、微細なパターン形成が困難であり、高精細化に限界がある。特にトランジスタ部分においては、微細なパターン形成が出来ないとソース・ドレイン間の短絡を防ぐためにはチャネル長を長くするしかなく、十分なソース・ドレイン間電流が得られなくなってしまう。更に、ソース・ドレイン間の距離で決まるチャネル長がばらついてしまい、ソース・ドレイン間電流の制御性が悪くなるという問題もある。これらの問題を解決する手法として、疎水性のポリイミドからなるストライプパターンをあらかじめ形成し、その上からＩＪＰ法により水溶性の導電体を印刷してソース・ドレインをパターン形成することで、ソース・ドレイン間の短絡を生じることなく、チャネル長を均一で短くする手法が提案されている。
【０００９】
図５９に従来の薄膜トランジスタの構造を示す。図５９に示す従来の薄膜トランジスタは、以下のような製造方法で製造される。先ず、ガラスやプラスチックなどからなる基板１１の上にフォトリソグラフィー工程によりポリイミドのストライプパターンからなる分離体１４を形成する。分離体１４の幅は５〜２０μｍとしている。続いて、分離体１４を含む領域に水溶性の導電体をＩＪＰ法により印刷する。ポリイミドからなる分離体１４は疎水性のため分離体１４上には導電体は形成されず、分離体１４の両側に、ソース電極１５ｓ及びドレイン電極１５ｄが形成される。続いて有機半導体薄膜１６及び有機絶縁膜１７をスピンコート法により所望の厚さで形成する。有機半導体薄膜１６及び有機絶縁膜１７は、それぞれチャネル層１６及びゲート絶縁膜１７となる。更に、ソース電極１５ｓ及びドレイン電極１５ｄの上部を跨ぐようにＩＪＰ法により導電体が塗布され、ゲート電極８１を形成して、薄膜トランジスタが完成する。
【００１０】
上記方法で形成された薄膜トランジスタではパターン形成のほとんどをインクジェット法やスピンコート法で行うことが可能なため、プロセスコストを低減出来る上、ソース電極１５ｓ及びドレイン電極１５ｄ間の短絡を生じることなく、チャネル長を均一で短くすることが可能である。
【００１１】
【発明が解決しようとする課題】
しかしながら、ゲート電極８１のパターンはＩＪＰ法により形成されており、微細なパターン制御が難しいため、ソース電極１５ｓ及びドレイン電極１５ｄとゲート電極８１との平面的な重なりの面積が大きくなる。この結果、トランジスタの寄生容量Ｃ_GS及びＣ_GDが増大してしまう。このようなＴＦＴからなるスイッチング素子を含むアレイを用いてアクティブマトリクス型ＬＣＤを形成した場合、寄生容量Ｃ_GS，Ｃ_GDによる画素電極の変動のため、所望の表示が得られなくなる、という問題が発生する。
【００１２】
この様に、ＩＪＰ法により薄膜トランジスタのゲート電極８１を形成する従来の方法では、薄膜トランジスタの寄生容量Ｃ_GS，Ｃ_GDの増大を抑えることが出来ない、という問題があった。
【００１３】
上記問題点を鑑み、本発明は、第１主電極とゲート電極間、或いは第２主電極とゲート電極間の寄生容量Ｃ_GS，Ｃ_GDを削減出来、高速動作可能な半導体装置を提供することを目的とする。
【００１４】
本発明の他の目的は、第１主電極とゲート電極間、或いは第２主電極とゲート電極間が平面パターン上オーバーラップすることがない構造が、自己整合的に実現出来る半導体装置の製造方法を提供することである。更に、これにより、高速動作可能な半導体装置を高い製造歩留まりで製造すること、更に、ゲート長の短縮を容易とすることにより、変換コンダクタンスｇ_ｍが大きく、駆動能力が高い半導体装置の製造方法を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、（イ）光学的に透明な基板；（ロ）基板上に配置された疎水性材料からなる分離体；（ハ）分離体を挟んで、基板上に互いに離間して配置された第１主電極及び第２主電極；（ニ）第１主電極、第２主電極及び分離体の上部に配置された半導体薄膜；（ホ）半導体薄膜上に配置されたゲート絶縁膜；（ヘ）ゲート絶縁膜上に配置され、基板面に対して垂直な方向に第１主電極及び第２主電極のパターンを平行投影した位置に重ならないように配置されたゲート電極とを具備する半導体装置であることを要旨とする。ここで、「第１主電極」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）等のソース電極又はドレイン電極のいずれか一方を意味する。「第２主電極」とは、ＦＥＴ，ＳＩＴ等において、上記第１主電極とはならないソース電極又はドレイン電極のいずれか一方を意味する。第１主電極及び第２主電極の間の半導体薄膜をチャネル層として流れる主電流はゲート電極に印加される電圧で制御される。以下の第２〜第５の特徴においても、「第１主電極」及び「第２主電極」は、同様に定義される。また、「第１主電極及び第２主電極のパターンを平行投影した位置」とは、完全な平行投影に限定されるものではなく、回折等の影響で、多少の像の拡大・縮小は許容される。
【００１６】
本発明の第１の特徴によれば、第１主電極とゲート電極間、或いは第２主電極とゲート電極間が平面パターン上オーバーラップすることがない。このため、第１主電極とゲート電極間、或いは第２主電極とゲート電極間の平行平板コンデンサで近似される寄生容量を削減出来、高速動作可能な半導体装置を提供することが出来る。また、回折等の影響で、第１主電極とゲート電極間、或いは第２主電極とゲート電極間が平面パターン上に、光の波長オーダーのオーバーラップが存在したとしても、従来技術に比せば、十分な寄生容量の削減効果が得られる。
【００１７】
本発明の第２の特徴は、（イ）光学的に透明な基板；（ロ）基板上に互いに離間して配置された第１主電極及び第２主電極；（ハ）第１主電極、第２主電極及びこれらの間の上部に配置された半導体薄膜；（ニ）半導体薄膜上に配置されたゲート絶縁膜；（ホ）ゲート絶縁膜上に配置され、基板面に対して垂直な方向に第１主電極及び第２主電極のパターンをそれぞれ平行投影した第１及び第２の疎水性構造体のパターン；（ヘ）第１及び第２の疎水性構造体のパターンに挟まれて配置されたゲート電極とを具備する半導体装置であることを要旨とする。
【００１８】
本発明の第２の特徴によれば、第１の特徴と同様に、第１主電極とゲート電極間、或いは第２主電極とゲート電極間が平面パターン上オーバーラップすることがない。このため、第１主電極とゲート電極間、或いは第２主電極とゲート電極間の平行平板コンデンサで近似される寄生容量を削減出来、高速動作可能な半導体装置を提供することが出来る。
【００１９】
本発明の第２の特徴において、基板上に配置された疎水性材料からなる分離体を更に有し、第１主電極及び第２主電極は、分離体の両側に配置されているようにしてもよい。
【００２０】
本発明の第３の特徴は、（イ）光学的に透明な基板；（ロ）基板上に配置されたゲート電極；（ハ）ゲート電極の上部に配置されたゲート絶縁膜；（ニ）ゲート絶縁膜の上部に配置された半導体薄膜；（ホ）半導体薄膜上に配置され、基板面に対して垂直な方向にゲート電極のパターンを平行投影した位置に配置された疎水性材料からなる分離体；（ヘ）半導体薄膜上において、分離体の両側に配置された第１主電極及び第２主電極とを具備する半導体装置であることを要旨とする。
【００２１】
本発明の第３の特徴によれば、第１及び第２の特徴と同様に、第１主電極とゲート電極間、或いは第２主電極とゲート電極間が平面パターン上オーバーラップすることがない。このため、第１主電極とゲート電極間、或いは第２主電極とゲート電極間の平行平板コンデンサで近似される寄生容量を削減出来、高速動作可能な半導体装置を提供することが出来る。
【００２２】
本発明の第１及び第３の特徴において、互いに離間して配置された第１及び第２の疎水性構造体を更に有し、ゲート電極は、第１及び第２の疎水性構造体に挟まれて配置されているようにしてもよい。
【００２３】
本発明の第４の特徴は、（イ）光学的に透明な基板上に疎水性材料からなる分離体を形成する工程；（ロ）水又は水と親和性のある液体に分散された導電性材料を印刷することにより分離体で分離された第１主電極及び第２主電極を形成する工程；（ハ）分離体、第１主電極及び第２主電極のパターン上に半導体薄膜を堆積する工程；（ニ）半導体薄膜上にゲート絶縁膜を堆積する工程；（ホ）ゲート絶縁膜上に疎水性の感光性薄膜を堆積する工程；（ヘ）基板裏面より光を感光性薄膜に対して照射することにより第１主電極及び第２主電極のパターンを平行投影した第１及び第２の疎水性構造体のパターンを感光性薄膜により形成する工程；（ト）水又は水と親和性のある液体に分散された導電性材料を印刷することにより第１及び第２の疎水性構造体の間のゲート絶縁膜の上部にゲート電極を形成する工程とを具備する半導体装置の製造方法であることを要旨とする。
【００２４】
本発明の第４の特徴によれば、第１主電極とゲート電極間、或いは第２主電極とゲート電極間が平面パターン上オーバーラップすることがない構造が、自己整合的に実現出来る。このため、第１主電極とゲート電極間、或いは第２主電極とゲート電極間の平行平板コンデンサで近似される寄生容量を削減出来、高速動作可能な半導体装置を高い製造歩留まりで製造することが出来る。更に、ゲート長の短縮が容易となるので、変換コンダクタンスｇ_ｍが増大し、駆動能力が増大する。
【００２５】
本発明の第５の特徴は、（イ）光学的に透明な基板上にゲート電極を形成する工程；（イ）ゲート電極上にゲート絶縁膜を堆積する工程；（ロ）ゲート絶縁膜上に半導体薄膜を堆積する工程；（ハ）半導体薄膜上に疎水性の感光性薄膜を堆積する工程；（ニ）基板裏面より光を感光性薄膜に対して照射することによりゲート電極のパターンを平行投影した分離体を感光性薄膜により形成する工程；（ホ）水又は水と親和性のある液体に分散された導電性材料を印刷することにより分離体により分離された、第１主電極及び第２主電極のパターンを形成する工程とを具備する半導体装置の製造方法であることを要旨とする。
【００２６】
本発明の第５の特徴によれば、第１主電極とゲート電極間、或いは第２主電極とゲート電極間が平面パターン上オーバーラップすることがない構造が、自己整合的に実現出来る。このため、第１主電極とゲート電極間、或いは第２主電極とゲート電極間の平行平板コンデンサで近似される寄生容量を削減出来、高速動作可能な半導体装置を高い製造歩留まりで製造することが出来る。更に、ゲート長の短縮が容易となるので、変換コンダクタンスｇ_ｍが増大し、駆動能力が増大する。
【００２７】
【発明の実施の形態】
次に、図面を参照して、本発明の第１〜第７の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２８】
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る半導体装置は、光学的に透明な基板１１；この基板１１上に互いに離間して配置された第１主電極（ソース電極）１５ｓ及び第２主電極（ドレイン電極）１５ｄ；第１主電極（ソース電極）１５ｓ及び第２主電極（ドレイン電極）１５ｄの上部に配置された有機半導体薄膜１６；この有機半導体薄膜１６上に配置されたゲート絶縁膜１７；このゲート絶縁膜１７上に配置され、基板１１の垂直方向に第１主電極（ソース電極）１５ｓ及び第２主電極（ドレイン電極）１５ｄのパターンを平行投影した位置に重ならないように配置されたゲート電極２０とを具備するＴＦＴである。更に、図１に示すように、基板１１と有機半導体薄膜１６との間に配置された疎水性材料からなる分離体１４を有し、第１主電極（ソース電極）１５ｓ及び第２主電極（ドレイン電極）１５ｄは、分離体１４の両側に配置されている。又、互いに離間して配置された第１の疎水性構造体１９ａ及び第２の疎水性構造体１９ｂを更に有し、ゲート電極２０は、第１の疎水性構造体１９ａ及び第２の疎水性構造体１９ｂに挟まれて配置されている。
【００２９】
図１（ａ）に示すように、疎水性構造体１９ａ，１９ｂ、有機絶縁膜１７及び有機半導体薄膜１６を貫通して、ソース電極１５ｓ及びドレイン電極１５ｄに対するコンタクトホールが設けられている。このコンタクトホールを介して、アルミニウム（Ａｌ）若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属薄膜からなるソース表面配線２２ｓ及びドレイン表面配線２２ｄが、それぞれ、ソース電極１５ｓ及びドレイン電極１５ｄに接続されている。ソース表面配線２２ｓ及びドレイン表面配線２２ｄは、図示の範囲を超えて延長され、図示の範囲を超える位置に配置されたソースボンディングパッド及びドレインボンディングパッドに接続されている。図１（ｂ）において、ゲート電極２０の下側の広い部分は、ゲートボンディングパッドとして機能している。このゲートボンディングパッドは、例示に過ぎず、表面配線で接続するように、例えば、紙面の下の方に設けても良い。
【００３０】
更に、図１（ｂ）に示すような孤立パターンのゲート電極２０ではなく、上側方向、下側方向、若しくは上下両方向に、紙面の範囲を超えて延長されるゲート配線とし、このゲート配線を他の半導体素子に接続して半導体集積回路を構成しても良い。このように、半導体集積回路を構成する場合は、ソース表面配線２２ｓ及びドレイン表面配線２２ｄも、図示の範囲を超えて、他の半導体素子のデバイス領域まで延長され、他の半導体素子に接続される。図１（ｂ）は例示的な平面図であり、ゲート配線２０、ソース表面配線２２ｓ及びドレイン表面配線２２ｄは、屈折部、パターン幅変更部や分岐部等を有する複雑なトポロジーの配線パターンでも良いことは勿論である。
【００３１】
本発明の第１の実施形態に係る半導体装置によれば、第１主電極１５ｓとゲート電極２０間、或いは第２主電極１５ｄとゲート電極２０間が平面パターン上オーバーラップすることがない。このため、第１主電極１５ｓとゲート電極間２０、或いは第２主電極１５ｄとゲート電極２０間の平行平板コンデンサで近似される寄生容量Ｃ_GS，Ｃ_GDを削減出来、高速動作可能な半導体装置（ＴＦＴ）を提供することが出来る。
【００３２】
以下に、本発明の第１の実施形態に係る半導体装置（ＴＦＴ）の製造工程を説明する。
【００３３】
（イ）先ず、図２に示すように、ガラスやプラスチック等からなる基板１１上にポリイミドなど、疎水性材料１２を塗布する。疎水性材料１２の厚さは０．５〜１０μｍ程度にすれば良い。
【００３４】
（ロ）次に、疎水性材料１２の上にフォトレジスト１３を塗布し、フォトリソグラフィー工程により図３に示すようなフォトレジスト１３のマスクを形成する。このフォトレジスト１３のマスクを用いて、疎水性材料１２パターニングして、図４に示すように、３〜２０μｍ×１０〜１００μｍ程度の大きさの分離体１４を形成する。本発明の第１の実施形態では、例えば、分離体１４は、厚さ１μｍ、大きさ５μｍ×６０μｍ程度に選べば良い。分離体１４の形成方法としては、感光性ポリイミドをスピンコート法で塗布し、更に所望の位置にのみ光を照射してパターニングしても良い。
【００３５】
（ハ）次に、疎水性の分離体１４を跨ぐように導電性材料を印刷すると、分離体１４の配置された部分の導電性材料ははじかれ、図５に示すように、分離体１４のない部分にソース電極１５ｓ及びドレイン電極１５ｄが分離形成される。導電性材料としては、導電体高分子であるＰＥＤＯＴ（polyethylenedioxythiophene）、ＰＩＴＮ（polyisothianaphthene）などを用いれば良く、水又は水と親和性のある液体に分散して印刷することが可能である。印刷法としては、ＩＪＰ法、スクリーン印刷法などを用いれば良い。
【００３６】
（ニ）続いて、疎水性の分離体１４、ソース電極１５ｓ及びドレイン電極１５ｄの上に、図６に示すように、チャネル層となる有機半導体薄膜１６を堆積する。堆積方法としては、スピンコート法、ディップ法などで良い。有機半導体薄膜１６としては、例えば、Ｆ８Ｔ２（fluorene-bithiophene copolymer）などが使用可能である。有機半導体薄膜１６の膜厚としては０．０１〜１μｍ程度であれば良い。本発明の第１の実施形態では、膜厚０．０２μｍのＦ８Ｔ２を用いた。
【００３７】
（ホ）続いて、図７に示すように、チャネル層１６の上にゲート絶縁膜となる有機絶縁膜１７を堆積する。形成方法としては、スピンコート法、ディップ法などで良い。有機絶縁膜１７としては、ＰＶＰ（poly-vinylphenol）やアクリル樹脂などが使用可能である。有機絶縁膜１７の膜厚としては０．０１〜１μｍ程度であれば良い。本発明の第１の実施形態では、膜厚０．５μｍのＰＶＰを用いる。
【００３８】
（ヘ）更に、ゲート絶縁膜１７の上に、図８に示すように、疎水性の感光性薄膜１８を堆積する。堆積方法としては、スピンコート法、ディップ法などで良い。感光性薄膜１８の材料としては感光性ポリイミドなどがある。感光性薄膜１８の膜厚としては、０．１〜１μｍ程度であれば良い。本発明の第１の実施形態では０．３μｍの感光性ポリイミドを用いる。続いて、基板１１の裏面より感光性薄膜１８を感光させるための光ｈνを照射する。光ｈνの波長域で分離体１４とソース電極１５ｓ、ドレイン電極１５ｄの光の透過率が異なるため、図９に示すように、ソース電極１５ｓ及びドレイン電極１５ｄの像を平行投影するように、疎水性構造体１９ａ，１９ｂが、自己整合的に形成される。
【００３９】
（ト）疎水性構造体１９ａ，１９ｂの形成された部分及びその周辺に導電性材料を印刷すると、疎水性構造体１９ａ，１９ｂの配置された部分の導電性材料ははじかれる。このため、図１０に示すように、疎水性構造体１９ａ，１９ｂのない部分に、ゲート電極２０が自己整合的に形成される。導電性材料としては、導電体高分子であるＰＥＤＯＴ（polyethylenedioxythiophene）、ＰＩＴＮ（polyisothianaphthene）などを用いれば良く、水又は水と親和性のある液体に分散して印刷することが可能である。印刷法としては、ＩＪＰ法、スクリーン印刷法などを用いれば良い。
【００４０】
（チ）その後、疎水性構造体１９ａ，１９ｂ及び疎水性構造体１９ａ，１９ｂから露出した有機絶縁膜１７の上にフォトレジストを塗布する。そして、フォトリソグラフィー工程によりフォトレジストのエッチングマスクを形成する。そして、このエッチングマスクを用いて疎水性構造体１９ａ，１９ｂ、有機絶縁膜１７及び有機半導体薄膜１６の選択的なエッチングを行い、図１１に示すように、ソース電極１５ｓ及びドレイン電極１５ｄの上部にコンタクトホール２１ｓ，２１ｄを開口する。この後、スパッタリング法、真空蒸着法などでアルミニウム（Ａｌ）若しくはアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属薄膜を、疎水性構造体１９ａ，１９ｂ及び疎水性構造体１９ａ，１９ｂから露出した有機絶縁膜１７の上に堆積する。この金属薄膜を、フォトリソグラフィー工程によりパターニングすることで、図１に示すようなソース表面配線２２ｓ及びドレイン表面配線２２ｄを形成すれば、ＴＦＴが完成する。
【００４１】
第１の実施の形態に係るＴＦＴの製造方法によれば、ゲート電極２０とソース電極１５ｓ、更にはゲート電極２０とドレイン電極１５ｄとが基板１１の平面上で重ならないようにＴＦＴを形成することが出来る。しかも、ＣＶＤ法等の高価な製造装置を使わずに、印刷法で製造出来るので極めて、製品コストを安価にすることが可能である。
【００４２】
なお、現実には、回折等の影響で、ソース電極１５ｓ及びドレイン電極１５ｄの像が完全には平行投影されず、疎水性構造体１９ａ，１９ｂの像が縮小される場合がある。この場合には、ゲート電極２０とソース電極１５ｓとの間、或いはゲート電極２０とドレイン電極１５ｄとの間に（平面パターン上において）、光の波長オーダーのオーバーラップが発生する。しかし、この様な微少なオーバーラップが存在したとしても、従来技術に比せば、十分な寄生容量の削減効果が得られることは容易に理解出来るであろう。
【００４３】
図１２（ａ）は、本発明の第１の実施の形態の変形例（第１変形例）に係るＴＦＴの構造を示す断面図で図１とは異なり、第１主電極（ソース電極）１５ｓ及び第２主電極（ドレイン電極）１５ｄが、有機半導体薄膜１６と基板１１の間を走行し、ソース埋め込み配線層１５ｓ及びドレイン埋め込み配線層１５ｄとして機能している。ソース埋め込み配線層１５ｓ及びドレイン埋め込み配線層１５ｄは図示の範囲を超えて、他の半導体素子のデバイス領域まで延長され、他の半導体素子に接続される。図１２（ｂ）において、ゲート電極２０は下側方向に紙面の範囲を超える部分にまでに延長されるゲート配線である。このゲート配線２０は、紙面の範囲を超える部分において、他の半導体素子に接続される。ゲート配線２０，ソース埋め込み配線層１５ｓ及びドレイン埋め込み配線層１５ｄをそれぞれ、ゲートボンディングパッド，ソースボンディングパッド及びドレインボンディングパッドに接続しても良い。この場合は、例えば、紙面の範囲を超える部分に配置された有機絶縁膜１７及び有機半導体薄膜１６を貫通する窓部を用いてソースボンディングパッド及びドレインボンディングパッドが設けられる。或いは、有機絶縁膜１７及び有機半導体薄膜１６を貫通するコンタクトホールを介して接続される表面配線層により、ソースボンディングパッド及びドレインボンディングパッドを構成しても良い。図１２（ｂ）は例示的な平面図であり、ゲート配線２０、ソース埋め込み配線層１５ｓ及びドレイン埋め込み配線層１５ｄは複雑な屈折部や分岐部を有する配線パターンでも良いことは勿論である。
【００４４】
図１３（ａ）は、本発明の第１の実施の形態の変形例（第２変形例）に係るＴＦＴの構造を示す断面図で、第２主電極（ドレイン電極）１５ｄのみが有機半導体薄膜１６と基板１１の間を走行し、ドレイン埋め込み配線層１５ｄを構成している。第１主電極（ソース電極）１５ｓはコンタクトホールを介して、ゲート絶縁膜１７の上部に導出され、ソース表面配線２２ｓに接続されている。したがって、ドレイン埋め込み配線層１５ｄとソース表面配線２２ｓとは、２層配線構造を構成している。図１３（ｂ）は対応する例示的な平面図であり、図１２（ｂ）と同様に、ゲート電極（ゲート配線）２０ソース表面配線２２ｓ及びドレイン埋め込み配線層１５ｄは複雑な屈折部や分岐部を有する配線パターンでも良いことは勿論である。
【００４５】
（第２の実施の形態）
図１４に示すように本発明の第２の実施の形態に係る半導体装置は、光学的に透明な基板１１；この基板１１上に配置されたゲート電極３０；このゲート電極３０の上部に配置されたゲート絶縁膜１７；このゲート絶縁膜１７の上部に配置された有機半導体薄膜１６；この有機半導体薄膜１６上に配置され、基板１１の垂直方向にゲート電極３０のパターンを平行投影した位置に配置された疎水性材料からなる分離体３１；有機半導体薄膜１６上において、分離体３１の両側に配置された第１主電極（ソース電極）１５ｓ及び第２主電極（ドレイン電極）１５ｄとを具備するＴＦＴである。
【００４６】
本発明の第２の実施形態に係る半導体装置によれば、第１主電極１５ｓとゲート電極３０間、或いは第２主電極１５ｄとゲート電極３０間が平面パターン上オーバーラップすることがない。このため、第１主電極１５ｓとゲート電極間３０、或いは第２主電極１５ｄとゲート電極３０間の平行平板コンデンサで近似される寄生容量Ｃ_GS，Ｃ_GDを削減出来、高速動作可能な半導体装置（ＴＦＴ）を提供することが出来る。
【００４７】
以下に本発明の第２の実施の形態に係る半導体装置の製造法を説明する。
【００４８】
（イ）先ず、図１５に示すように、ガラスやプラスチック等からなる基板１１上にゲート電極３０を形成する。ゲート電極３０の材料としては、金属などを用いることが出来る。スパッタリング法、真空蒸着法などで薄膜を形成後、フォトリソグラフィー工程によりパターニングすることでゲート電極３０を得ることが出来る。ゲート電極３０の厚さとしては、０．１〜０．５μｍ程度とすれば良く、パターンの大きさは３〜２０μｍ×１０〜１００μｍ程度の大きさにすれば良い。本発明の第２の実施の形態ではスパッタリング法により膜厚０．３μｍのＭｏＷ合金を形成し、フォトリソグラフィー工程により５μｍ×６０μｍの大きさに形成する。
【００４９】
（ロ）続いて、図１６に示すように、ゲート電極３０を形成した基板１１の上に有機絶縁膜１７を堆積する。有機絶縁膜１７の堆積方法としては、スピンコート法、ディップ法などで良く、有機絶縁膜１７としては、ＰＶＰやアクリル樹脂などが使用可能である。有機絶縁膜１７の膜厚としては０．０１〜１μｍ程度であれば良く、本発明の第２の実施の形態では膜厚０．５μｍのＰＶＰを用いる。続いて、図１６に示すように、有機絶縁膜１７の上にチャネル層としての有機半導体薄膜１６を堆積する。有機半導体薄膜１６の堆積方法としては、スピンコート法、ディップ法などで良く、有機半導体薄膜１６として、Ｆ８Ｔ２などが使用可能である。有機半導体薄膜１６の膜厚としては０．０１〜１μｍ程度であれば良く、本発明の第２の実施の形態では膜厚０．０２μｍのＦ８Ｔ２を用いる。
【００５０】
（ハ）更に、図１７に示すように、有機半導体薄膜１６の上に疎水性の感光性薄膜１８を堆積する。感光性薄膜１８の堆積方法としては、スピンコート法、ディップ法などで良く、材料としては感光性ポリイミドなどが使用可能である。感光性薄膜１８の膜厚としては０．１〜１μｍ程度であれば良く、本発明の第２の実施の形態では０．３μｍの感光性のポジ型ポリイミドを用いる。続いて、図１７に示すように、基板１１の裏面より感光性薄膜１８を感光させるための光ｈνを照射する。光ｈνの波長域の光はゲート電極３０の配置された部分を透過しないため、ゲート電極３０の配置されない部分の上の感光性薄膜１８は感光され、除去される。一方、ゲート電極３０の配置された部分の上の感光性薄膜１８は残り、図１８に示すように、分離体３１となる。
【００５１】
（ニ）次に、分離体３１を跨ぐように導電性材料を印刷すると、分離体３１が疎水性であるため、分離体３１の配置された部分の導電性材料ははじかれてしまう。このため、図１４に示すように、分離体３１のない部分に分かれるように電極が形成され、ソース電極１５ｓ及びドレイン電極１５ｄが形成される。ソース電極１５ｓ及びドレイン電極１５ｄ用の導電性材料としては導電体高分子であるＰＥＤＯＴ、ＰＩＴＮなどを用いれば良く、水又は水と親和性のある液体に分散して印刷することが可能である。印刷法としては、ＩＪＰ法、スクリーン印刷法などを用いれば良い。
【００５２】
第２の実施の形態に係るＴＦＴの製造方法によれば、ゲート電極３０とソース電極１５ｓ及びゲート電極３０とドレイン電極１５ｄとが基板１１の平面上で重ならないようなＴＦＴを形成することが出来る。しかも、ＣＶＤ法等の高価な製造装置を使わずに、印刷法で製造出来るので極めて、製品コストを安価にすることが可能である。
【００５３】
特に、第２の実施の形態においては、ゲート電極３０の材料としてＭｏＷ合金（金属）を用いているので、基板１１の裏面より光ｈνを照射して、ゲート電極３０のパターンを平行投影する場合の遮光性が増大する。即ち、ゲート電極３０のパターンが極めて高精度に平行投影された分離体３１のパターンが得られる。この結果、ソース電極１５ｓ及びドレイン電極１５ｄのパターン形成の精度が向上し、ゲート電極３０とソース電極１５ｓ及びゲート電極３０とドレイン電極１５ｄとの重なりを、理想に近く十分小さく出来る。即ち、より微細且つ高精度なＴＦＴの製造が出来る。
【００５４】
（第３の実施形態）
図１９に示すように本発明の第３の実施の形態に係る半導体装置は、光学的に透明な基板１１；この基板１１上に配置されたゲート電極３６；このゲート電極３６の上部に配置されたゲート絶縁膜１７；このゲート絶縁膜１７の上部に配置された有機半導体薄膜１６；この有機半導体薄膜１６上に配置され、基板１１の垂直方向にゲート電極３６のパターンを平行投影した位置に配置された疎水性材料からなる分離体３７；有機半導体薄膜１６上において、分離体３７の両側に配置された第１主電極（ソース電極）１５ｓ及び第２主電極（ドレイン電極）１５ｄとを具備するＴＦＴである。図１９に示すように、基板１１上に配置された疎水性材料からなる分離体３７を有し、第１主電極（ソース電極）１５ｓ及び第２主電極（ドレイン電極）１５ｄは、分離体３７の両側に配置されている。又、互いに離間して配置された第１の疎水性構造体３５ａ及び第２の疎水性構造体３５ｂを更に有し、ゲート電極３６は、第１の疎水性構造体３５ａ及び第２の疎水性構造体３５ｂに挟まれて配置されている。
【００５５】
本発明の第３の実施形態に係る半導体装置によれば、第１主電極１５ｓとゲート電極３６間、或いは第２主電極１５ｄとゲート電極３６間が平面パターン上オーバーラップすることがない。このため、第１主電極１５ｓとゲート電極間３６、或いは第２主電極１５ｄとゲート電極３６間の平行平板コンデンサで近似される寄生容量Ｃ_GS，Ｃ_GDを削減出来、高速動作可能な半導体装置（ＴＦＴ）を提供することが出来る。
【００５６】
以下に本発明の第３の実施の形態に係る半導体装置の製造法を説明する。
【００５７】
（イ）先ず、図２０に示すように、ガラスやプラスチック等からなる基板１１上に疎水性構造体３５ａ，３５ｂを形成する。疎水性構造体３５ａ，３５ｂは、厚さが０．５〜１０μｍ程度のポリイミドなどの疎水性材料を用いれば良い。疎水性構造体３５ａ，３５ｂは、３〜２０μｍ×１０〜１００μｍ程度の大きさに３〜２０μｍの間隔で２つ配置するようにすれば良い。本発明の第３の実施の形態では厚さ１μｍ、大きさを２０μｍ×６０μｍのパターンが５μｍの間隔で配置するようにした。疎水性構造体３５ａ，３５ｂの形成方法としては、感光性ポリイミドをスピンコート法で塗布し、更に所望の位置にのみ光を照射してパターニングしても良い。又、非感光性ポリイミドをスピンコート法で塗布し、更にフォトリソグラフィー工程によりフォトレジストを用いてパターニングしても良い。
【００５８】
（ロ）疎水性構造体３５ａ，３５ｂの形成された部分及びその周辺に導電性材料を印刷すると、疎水性構造体３５ａ，３５ｂの配置された部分の導電性材料ははじかれ、図２１に示すように、疎水性構造体３５ａ，３５ｂのない部分に分かれるようにゲート電極３６が形成される。導電性材料としては導電体高分子であるＰＥＤＯＴ、ＰＩＴＮなどを用いれば良く、水又は水と親和性のある液体に分散して印刷することが可能である。印刷法としては、ＩＪＰ法、スクリーン印刷法などを用いれば良い。
【００５９】
（ハ）続いて、図２２に示すように、ゲート電極３６を形成した基板１１の上に有機絶縁膜１７を堆積する。有機絶縁膜１７の堆積方法としては、スピンコート法、ディップ法などで良く、有機絶縁膜１７としては、ＰＶＰやアクリル樹脂などが使用可能である。有機絶縁膜１７の膜厚としては０．０１〜１μｍ程度であれば良く、本発明の第３の実施の形態では膜厚０．５μｍのＰＶＰを用いる。
【００６０】
（ニ）続いて、図２３に示すように、有機絶縁膜１７の上にチャネル層となる有機半導体薄膜１６を堆積する。有機半導体薄膜１６の堆積方法としては、スピンコート法、ディップ法などで良い。有機半導体薄膜１６としてはＦ８Ｔ２などが使用可能である。有機半導体薄膜１６の膜厚としては０．０１〜１μｍ程度であれば良く、本発明の第３の実施の形態では膜厚０．０２μｍのＦ８Ｔ２を用いる。
【００６１】
（ホ）更に、図２４に示すように、チャネル層１６の上に疎水性の感光性薄膜１８を堆積する。感光性薄膜１８の堆積方法としては、スピンコート法、ディップ法などで良く、材料としては感光性ポリイミドなどが使用可能である。感光性薄膜１８の膜厚としては０．１〜１μｍ程度であれば良く、本発明の第３の実施の形態では０．３μｍの感光性のポリイミドを用いる。続いて、図２４に示すように、基板１１の裏面より感光性薄膜１８を感光させるための光ｈνを照射する。光ｈνの波長域で疎水性構造体３５ａ，３５ｂをなす材料とゲート電極３６をなす材料の光の透過率が異なるため、ゲート電極３６の上の部分にのみ残るように疎水性の分離体３７が形成される。
【００６２】
（ヘ）次に、分離体３７を跨ぐように導電性材料を印刷すると、分離体３７が疎水性であるため、分離体３７の配置された部分の導電性材料ははじかれる。このため、図１９に示すように、分離体３７のない部分に分かれるように、ソース電極１５ｓ及びドレイン電極１５ｄが形成される。ソース電極１５ｓ及びドレイン電極１５ｄを形成するための導電性材料としては導電体高分子であるＰＥＤＯＴ、ＰＩＴＮなどを用いれば良く、水又は水と親和性のある液体に分散して印刷することが可能である。印刷法としては、ＩＪＰ法、スクリーン印刷法などを用いれば良い。
【００６３】
第３の実施の形態に係るＴＦＴの製造方法によれば、ゲート電極３６とソース電極１５ｓ及びドレイン電極１５ｄとが基板１１の平面上で重ならないようなＴＦＴを形成することが出来る。しかも、ＣＶＤ法等の高価な製造装置を使わずに、印刷法で製造出来るので極めて、製品コストを安価にすることが可能である。
【００６４】
（第４の実施の形態）
図２６に示すように本発明の第４の実施の形態に係る半導体装置は、光学的に透明な基板１１；この基板１１上に互いに離間して配置された第１主電極（ソース電極）４１ｓ及び第２主電極（ドレイン電極）４１ｄ；第１主電極（ソース電極）４１ｓ、第２主電極（ドレイン電極）４１ｄ、及びその間の上部に配置された有機半導体薄膜１６；この有機半導体薄膜１６上に配置されたゲート絶縁膜１７；このゲート絶縁膜１７上に配置され、基板１１の垂直方向に第１主電極（ソース電極）４１ｓ及び第２主電極（ドレイン電極）４１ｄのパターンを平行投影した位置に重ならないように配置されたゲート電極４３とを具備するＴＦＴである。図２６に示すように、互いに離間して配置された第１の疎水性構造体４２ａ及び第２の疎水性構造体４２ｂを更に有し、ゲート電極４３は、第１の疎水性構造体４２ａ及び第２の疎水性構造体４２ｂに挟まれて配置されている。
【００６５】
本発明の第４の実施形態に係る半導体装置によれば、第１主電極４１ｓとゲート電極４３間、或いは第２主電極４１ｄとゲート電極４３間が平面パターン上オーバーラップすることがない。このため、第１主電極４１ｓとゲート電極間４３、或いは第２主電極４１ｄとゲート電極４３間の平行平板コンデンサで近似される寄生容量Ｃ_GS，Ｃ_GDを削減出来、高速動作可能な半導体装置（ＴＦＴ）を提供することが出来る。
【００６６】
以下に本発明の第４の実施の形態に係る半導体装置の製造法を説明する。
【００６７】
（イ）図２７に示すように、ガラスやプラスチック等からなる基板１１上にソース電極４１ｓ及びドレイン電極４１ｄを形成する。ソース電極４１ｓ及びドレイン電極４１ｄの材料としては、金属などを用いることが出来る。スパッタリング法、真空蒸着法などで薄膜を形成後、フォトリソグラフィー工程によりパターニングすることでソース電極４１ｓ及びドレイン電極４１ｄを得ることが出来る。ソース電極４１ｓ及びドレイン電極４１ｄの厚さとしては、０．１〜０．５μｍ程度とすれば良く、パターンの大きさは３〜２０μｍ×１０〜１００μｍ程度の大きさにすれば良い。本発明の第４の実施の形態ではスパッタリング法により膜厚０．３μｍのＭｏＷ合金を形成し、フォトリソグラフィー工程により５μｍ×６０μｍの大きさに形成する。
【００６８】
（ロ）続いて、図２８に示すように、ソース電極４１ｓ及びドレイン電極４１ｄを形成した基板１１の上に、チャネル層としての有機半導体薄膜１６を堆積する。有機半導体薄膜１６の堆積方法としては、スピンコート法、ディップ法などで良い。有機半導体薄膜１６としてはＦ８Ｔ２などがある。有機半導体薄膜１６の膜厚としては０．０１〜１μｍ程度であれば良く、本発明の第４の実施の形態では、膜厚０．０２μｍのＦ８Ｔ２を用いる。
【００６９】
（ハ）続いて、図２９に示すように、チャネル層１６の上に有機絶縁膜１７を堆積する。堆積方法としては、スピンコート法、ディップ法などで良く、有機絶縁膜１７としては、ＰＶＰやアクリル樹脂が使用可能である。有機絶縁膜１７の膜厚としては０．０１〜１μｍ程度であれば良く、本発明の第４の実施の形態では膜厚０．５μｍのＰＶＰを用いる。
【００７０】
（ニ）更に、有機絶縁膜１７の上に図３０に示すように、疎水性の感光性薄膜１８を堆積する。堆積方法としては、スピンコート法、ディップ法などで良く、材料としては感光性ポリイミドなどがある。感光性薄膜１８の膜厚としては０．１〜１μｍ程度であれば良く、本発明の第４の実施の形態では０．３μｍの感光性のポジ型ポリイミドを用いる。続いて、図３０に示すように、基板１１の裏面より感光性薄膜１８を感光させるための光ｈνを照射する。光ｈνの波長域の光はソース電極４１ｓ及びドレイン電極４１ｄの配置された部分を透過しないため、ソース電極４１ｓ及びドレイン電極４１ｄの配置されない部分の上の感光性薄膜１８は感光され、除去される。一方、ソース電極４１ｓ及びドレイン電極４１ｄの配置された部分の上の感光性薄膜１８は残り、図３１に示すように、疎水性構造体４２ａ，４２ｂとなる。
【００７１】
（ホ）次に、疎水性構造体４２ａ，４２ｂに挟まれる部分を含むように導電性材料を印刷すると、図２６に示すように、疎水性構造体４２ａ，４２ｂの配置された部分の導電性材料がはじかれてしまい、疎水性構造体４２ａ，４２ｂのない部分にゲート電極４３が形成される。ゲート電極４３用の導電性材料としては、導電体高分子であるＰＥＤＯＴ、ＰＩＴＮなどを用いれば良く、水又は水と親和性のある液体に分散して印刷することが可能である。印刷法としては、ＩＪＰ法、スクリーン印刷法などを用いれば良い。
【００７２】
第４の実施の形態に係るＴＦＴの製造方法によれば、ゲート電極４３とソース電極４１ｓ及びドレイン電極４１ｄとが基板１１の平面上で重ならないようなＴＦＴを形成することが出来る。しかも、ＣＶＤ法等の高価な製造装置を使わずに、印刷法で製造出来るので極めて、製品コストを安価にすることが可能である。
【００７３】
特に、第２の実施の形態においては、ソース電極４１ｓ及びドレイン電極４１ｄの材料としてＭｏＷ合金のような金属を用いているので、基板１１の裏面より光ｈνを照射して、ソース電極４１ｓ及びドレイン電極４１ｄのパターンを平行投影する場合の遮光性が増大している。即ち、ソース電極４１ｓ及びドレイン電極４１ｄのパターンが極めて高精度に平行投影された疎水性構造体４２ａ，４２ｂのパターンが実現出来るので、ゲート電極４３が、より高精度にパターニング出来る。この結果、ゲート電極４３とソース電極４１ｓ及びゲート電極４３とドレイン電極４１ｄとの重なりを、極めて高い精度で防止出来る。
（第５の実施形態）
本発明の第５の実施形態に係る半導体装置としてのアクティブマトリクス基板は、図３２（ａ）の断面図に示すように、ガラスやプラスチック等からなる基板１１上に、信号線５１及び画素電極５２が配置され、信号線５１及び画素電極５２の上に層間絶縁膜５３を堆積した構造を基礎としている。即ち、層間絶縁膜５３の上に、第１の実施形態と基本的に同様な方法で製造されるＴＦＴが形成されている。図３２（ｂ）は１画素分の構造を、例示的に示す。実際には、複数本のゲート配線（ゲート電極）２０が、複数本の信号線５１と互いに直交するように多層配線構造が形成されている。そして、マトリクス状にＴＦＴが配置され、アクティブマトリクス基板を構成している。
【００７４】
本発明の第５の実施形態に係るアクティブマトリクス基板においては、ＴＦＴの寄生容量Ｃ_GS，Ｃ_GDが小さいので、画素電極の変動による表示の劣化が抑制出来る。
【００７５】
以下に第５の実施形態に係るアクティブマトリクス基板の製造工程を説明する。
【００７６】
（イ）先ず、スパッタリング法により、ガラスやプラスチック等からなる基板１１上に膜厚０．３μｍのＭｏＷ合金膜を成膜し、更に、ＭｏＷ合金膜の上にフォトレジストを塗布する。そして、フォトリソグラフィー工程によりフォトレジストのエッチングマスクを形成する。そして、このエッチングマスクを用いてＭｏＷ合金膜の選択的なエッチングを行い、図３３に示すように、信号線５１を形成する。エッチングマスクに用いたフォトレジストを除去後、スパッタリング法により膜厚０．１μｍのＩＴＯ膜を成膜し、ＩＴＯ膜の上に新たなフォトレジストを塗布する。再びフォトリソグラフィー工程によりフォトレジストのエッチングマスクを形成する。そして、このエッチングマスクを用いてＩＴＯ膜の選択的なエッチングを行い、図３４に示すように、画素電極５２を形成する。信号線５１、画素電極５２の材料としては金属、ＩＴＯなどの導電性材料を用いれば良く、信号線５１と画素電極５２は同じ材料でも異なる材料でも良い。信号線５１と画素電極５２が同じ材料の場合は、スパッタリング工程、フォトリソグラフィー工程、エッチング工程を同時に行っても良い。又、スパッタリング法の代わりに、真空蒸着法などで薄膜を形成後、フォトリソグラフィー工程によりパターニングして、信号線５１、画素電極５２を得ても良い。
【００７７】
（ロ）エッチングマスクに用いたフォトレジストを除去後、信号線５１及び画素電極５２の上に層間絶縁膜５３を堆積する。層間絶縁膜５３としては酸化膜（ＳｉＯ_２膜）、アクリルなどの絶縁性材料を用いれば良く、スピンコート法、ディップ法などで形成することが出来る。更に、層間絶縁膜５３の上に新たなフォトレジストを塗布し、フォトリソグラフィー工程によりフォトレジストのエッチングマスクを形成する。そして、このエッチングマスクを用いて選択的なエッチングを行い、信号線５１及び画素電極５２の上部の層間絶縁膜５３ｂの一部に、図３５に示すように、開口部（コンタクトホール）６１ａ，６１ｂを形成する。
【００７８】
（ハ）エッチングマスクに用いたフォトレジストを除去後、第１の実施の形態と同様な方法で、図３６に示すように、分離体１４を形成する。更に、第１の実施の形態と同様に分離体１４を用いて、図３７に示すように、ソース電極１５ｓ及びドレイン電極１５ｄを印刷法により形成する。ソース電極１５ｓはコンタクトホール６１ｂを介して信号線５１と、ドレイン電極１５ｄはコンタクトホール６１ａを介して、画素電極５２と電気的に接続される。
【００７９】
（ニ）続いて、第１の実施の形態と同様な方法で分離体１４、ソース電極１５ｓ及びドレイン電極１５ｄの上に、図３８に示すように、チャネル層となる有機半導体薄膜１６を堆積する。更に、有機半導体薄膜１６の上に、図３９に示すように、ゲート絶縁膜となる有機絶縁膜１７を形成する。更に、第１の実施の形態と同様な方法で、有機絶縁膜１７の上に疎水性の感光性薄膜１８を形成する。続いて、図４０に示すように、基板１１の裏面より感光性薄膜１８を感光させるための光ｈνを照射する。
【００８０】
（ホ）分離体１４は光ｈνの波長域の光を透過するため、感光性薄膜１８は露光されるが、信号線５１、ソース電極１５ｓ、ドレイン電極１５ｄをなす材料は光ｈνの波長域の光を透過しないため、感光性薄膜１８は露光されない。このため、図４１に示すように、疎水性構造体１９ａ，１９ｂが自己整合的に、平行投影されて、パターニングされる。続いて基板１１の表面より信号線５１のうちソース電極１５ｓと重ならない部分にのみマスクを用いて露光することにより、図４２に示すように、ソース電極１５ｓ及びドレイン電極１５ｄの上の部分にのみ残るように疎水性構造体１９ａ，１９ｂが形成される。
【００８１】
（ヘ）更に、第１の実施の形態と同様な方法でゲート配線（ゲート電極）２０を形成する。この結果、図３２に示すように、複数本のゲート配線（ゲート電極）２０が、複数本の信号線５１と直交するような多層配線構造を構成することにより、アクティブマトリクス基板が完成する。
【００８２】
本発明の第５の実施形態に係るアクティブマトリクス基板の製造方法では、ＣＶＤ法等の高価な製造装置を使わずに、印刷法でチャネル層やゲート絶縁膜を形成したＴＦＴを用いるので、極めて、製品コストを安価にすることが可能である。
【００８３】
（第６の実施形態）
本発明の第６の実施形態に係る半導体装置としてのアクティブマトリクス基板は、図４３（ａ）の断面図に示すように、ガラスやプラスチック等からなる基板１１上に、信号線４１ｓ及び画素電極５２が配置した構造を基礎としている。信号線４１ｓは、第４の実施形態で説明したＴＦＴのソース電極に連続した配線層である。画素電極５２には、第４の実施形態で説明したＴＦＴのドレイン電極４１ｄが接続されている。即ち、第６の実施形態に係るアクティブマトリクス基板は、第４の実施形態と基本的に同様な方法で製造されるＴＦＴを用いている。図４３（ｂ）は１画素分の構造を、例示的に示す平面図である。実際には、複数本のゲート配線（ゲート電極）４３が、複数本の信号線４１ｓと互いに直交するように多層配線構造が形成される。そして、マトリクス状にＴＦＴが配置され、アクティブマトリクス基板を構成している。
【００８４】
本発明の第６の実施形態に係るアクティブマトリクス基板においては、ＴＦＴの寄生容量Ｃ_GS，Ｃ_GDが小さいので、画素電極の変動による表示の劣化が抑制出来る。
【００８５】
以下に第６の実施形態に係るアクティブマトリクス基板の製造工程を説明する。
【００８６】
（イ）先ず、スパッタリング法により、ガラスやプラスチック等からなる基板１１上に、膜厚０．３μｍのＭｏＷ合金膜を成膜し、この上にフォトレジストを塗布する。そして、フォトリソグラフィー工程によりフォトレジストをパターニングして、フォトレジストからなるエッチングマスクを形成する。このエッチングマスクを用いて、ＭｏＷ合金膜を選択的にエッチングし、図４４に示すように、信号線（ソース電極）４１ｓ、ドレイン電極４１ｄを形成する。エッチングマスクに用いたフォトレジストを除去後、スパッタリング法により膜厚０．１μｍのＩＴＯ膜を成膜する。このＩＴＯ膜の上に新たなフォトレジストを塗布する。そして、フォトリソグラフィー工程によりフォトレジストをパターニングして、新たなフォトレジストからなるエッチングマスクを形成する。このエッチングマスクを用いて、ＩＴＯ膜を選択的にエッチングし、図４５に示すように、ドレイン電極４１ｄと電気的に接続するように画素電極５２を形成する。信号線（ソース電極）４１ｓとドレイン電極４１ｄは同じ材料を用いれば良く、画素電極５２の材料は信号線（ソース電極）４１ｓと同じ材料でも異なる材料でも良い。スパッタリング法の他に、真空蒸着法などでＭｏＷ合金膜やＩＴＯ膜等の薄膜を形成しても良い
（ロ）エッチングマスクに用いたフォトレジストを除去後、第２の実施の形態と同様な方法で、ソース電極４１ｓ及びドレイン電極４１ｄ、画素電極５２の上に、図４６に示すように、チャネル層となる有機半導体薄膜１６を形成する。更に、図４７に示すように、有機半導体薄膜１６の上にゲート絶縁膜となる有機絶縁膜１７を形成する。更に、第２の実施の形態と同様な方法で、有機絶縁膜１７の上に疎水性の感光性薄膜１８を形成する。続いて、図４８に示すように、基板１１の裏面より感光性薄膜１８を感光させるための光ｈνを照射する。
【００８７】
（ハ）信号線（ソース電極）４１ｓとドレイン電極４１ｄの間の部分は、光ｈνが透過するので、感光性薄膜１８が露光される。この結果、図４９に示すように、自己整合的に、信号線（ソース電極）４１ｓとドレイン電極４１ｄのパターンが平行投影され、感光性薄膜１８からなる疎水性構造体４２ａ，４２ｂのパターンが形成される。続いて基板１１の表面より信号線（ソース電極）４１ｓのうちソース電極４１ｓと接続された部分をのぞいた領域にのみマスクを用いて露光することにより、ソース電極４１ｓ及びドレイン電極４１ｄの上の部分にのみ感光性薄膜１８が残るようにし、図５０に示すような疎水性構造体４２ａ，４２ｂのパターンが形成される。
【００８８】
（ニ）更に、第２の実施の形態と同様な方法で、疎水性構造体４２ａ，４２ｂのパターンを用いて、ゲート配線（ゲート電極）４３を形成する。ゲート配線（ゲート電極）４３は、複数本の信号線（ソース電極）４１ｓと直交するように、多層配線構造で形成される。そして、ＴＦＴがマトリクス状に配置されることにより、図４３に示すアクティブマトリクス基板が完成する。
【００８９】
本発明の第６の実施形態に係るアクティブマトリクス基板の製造方法では、ＣＶＤ法等の高価な製造装置を使わずに、印刷法でチャネル層やゲート絶縁膜を形成したＴＦＴを用いるので、極めて、製品コストを安価にすることが可能である。
【００９０】
（第７の実施形態）
本発明の第７の実施形態に係る半導体装置としてのアクティブマトリクス基板は、図５１に示すように、ガラスやプラスチック等からなる基板１１上に、ゲート配線３０及び画素電極５２が配置した構造を基礎としている。信号線１５ｓは、第２の実施形態で説明したＴＦＴのチャネル層となる有機半導体薄膜１６の上を走行している。画素電極５２には、第２の実施形態で説明したＴＦＴのドレイン電極１５ｄが、有機半導体薄膜１６及び有機絶縁膜１７を貫通するコンタクトホールを介して接続されている。即ち、第７の実施形態に係るアクティブマトリクス基板は、第２の実施形態と基本的に同様な方法で製造されるＴＦＴを用いている。図５１（ｂ）は１画素分の構造を、例示的に示す平面図である。実際には、複数本のゲート配線（ゲート電極）３０が、複数本の信号線１５ｓと互いに直交するように多層配線構造が形成され、マトリクス状にＴＦＴが配置され、アクティブマトリクス基板を構成している。
【００９１】
本発明の第７の実施形態に係るアクティブマトリクス基板においては、ＴＦＴの寄生容量Ｃ_GS，Ｃ_GDが小さいので、画素電極の変動による表示の劣化が抑制出来る。
【００９２】
以下に第７の実施形態に係るアクティブマトリクス基板の製造工程を説明する。
【００９３】
（イ）先ず、ガラスやプラスチック等からなる基板１１上に、スパッタリング法により膜厚０．３μｍのＭｏＷ合金膜を成膜する。更に、このＭｏＷ合金膜の上にフォトレジストを塗布する。そして、フォトリソグラフィー工程によりフォトレジストをパターニングして、フォトレジストからなるエッチングマスクを形成する。このエッチングマスクを用いて、ＭｏＷ合金膜を選択的にエッチングし、図５２に示すように、ゲート配線（ゲート電極）３０を形成する。エッチングマスクに用いたフォトレジストを除去後、スパッタリング法により膜厚０．１μｍのＩＴＯ膜を成膜する。このＩＴＯ膜の上に新たなフォトレジストを塗布する。そして、フォトリソグラフィー工程によりフォトレジストをパターニングして、新たなフォトレジストからなるエッチングマスクを形成する。このエッチングマスクを用いて、ＩＴＯ膜を選択的にエッチングし、図５３に示すように、画素電極５２を形成する。ゲート配線（ゲート電極）３０、画素電極５２の材料としては金属、ＩＴＯなどの導電性材料を用いれば良い。画素電極５２の材料はゲート線７１２と同じ材料でも異なる材料でも良い。スパッタリング法の他に、真空蒸着法などでＭｏＷ合金膜やＩＴＯ膜等の薄膜を形成しても良い。
【００９４】
（ロ）エッチングマスクに用いたフォトレジストを除去後、第２の実施の形態と同様な方法で、図５４に示すように、ゲート配線（ゲート電極）３０、画素電極５２の上にゲート絶縁膜となる有機絶縁膜１７を形成する。更に、第２の実施の形態と同様に、図５５に示すように、チャネル層となる有機半導体薄膜１６を形成する。更に、第２の実施の形態と同様に、有機半導体薄膜１６の上に疎水性の感光性薄膜１８を形成する。続いて、図５６に示すように、基板１１の裏面より感光性薄膜１８を感光させるための光ｈνを照射する。
【００９５】
（ハ）ゲート配線（ゲート電極）３０のない部分は光ｈνが透過するため、感光性薄膜１８が露光され、ゲート配線（ゲート電極）３０を平行投影した形状に、分離体３１が形成される。続いて基板１１の表面よりゲート配線（ゲート電極）３０のうち、デバイス領域以外の部分を選択的に（マスクを用いて）露光することにより、図５７に示すような平面形状で、分離体３１が形成される。
【００９６】
（ニ）更に、分離体３１及び分離体３１から露出した有機半導体薄膜１６の上にフォトレジストを塗布する。そして、フォトリソグラフィー工程によりフォトレジストをパターニングして、フォトレジストからなるエッチングマスクを形成する。このエッチングマスクを用いて、有機半導体薄膜１６及び有機絶縁膜１７を選択的にエッチングし、図５８に示すように、画素電極５２の上部にコンタクトホール７３を開口する。
【００９７】
（ホ）更に、第２の実施の形態と同様な方法で、ソース電極（信号線）１５ｓ及びドレイン電極１５ｄを形成する。ドレイン電極１５ｄは、コンタクトホール７３を介して、画素電極５２と電気的に接続される。そして、ゲート配線（ゲート電極）３０とソース電極（信号線）１５ｓとが、互いに直交するように多層配線構造が形成される。その結果、図５１に示すようにＴＦＴがマトリクス状に配置されたアクティブマトリクス基板が完成する。
【００９８】
本発明の第７の実施形態に係るアクティブマトリクス基板の製造方法では、ＣＶＤ法等の高価な製造装置を使わずに、印刷法でチャネル層やゲート絶縁膜を形成したＴＦＴを用いるので、極めて、製品コストを安価にすることが可能である。
【００９９】
（その他の実施の形態）
上記のように、本発明は第１〜第７の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１００】
例えば、第５〜第７の実施の形態の説明においては、ＩＴＯ膜の上にフォトレジストを塗布し、フォトリソグラフィー工程によりフォトレジストからなるエッチングマスクを形成し、このエッチングマスクを用いて、ＩＴＯ膜を選択的にエッチングする方法を説明した。しかし、ＩＴＯ膜のパターニングは、前もって開口部を有するフォトレジストを塗布しておいて、その上にＩＴＯ膜を堆積し、フォトレジストを除去することにより、ＩＴＯ膜をパターンニングするいわゆるリフトオフ法でも良いことは勿論である。
【０１０１】
又、第１〜第７の実施の形態において、ＴＦＴについて説明したが、本発明はＴＦＴ以外の半導体装置にも適用可能である。
【０１０２】
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１０３】
【発明の効果】
以上詳述したように、本発明によれば、第１主電極とゲート電極間、或いは第２主電極とゲート電極間の寄生容量を削減出来、高速動作可能な半導体装置を提供することが出来る。
【０１０４】
本発明によれば、第１主電極とゲート電極間、或いは第２主電極とゲート電極間が平面パターン上オーバーラップすることがない構造が、自己整合的に実現出来る。このため、高速動作可能な半導体装置を高い製造歩留まりで製造することが出来る。更に、ゲート長の短縮が容易となるので、変換コンダクタンスｇ_ｍが増大し、駆動能力が増大する。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の第１の実施の形態に係るＴＦＴの構造を示す断面図で、図１（ｂ）は対応する平面図である。
【図２】本発明の第１の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図３】本発明の第１の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図４】本発明の第１の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図５】図５（ａ）は、本発明の第１の実施の形態に係るＴＦＴの製造方法を示す断面図で、図５（ｂ）は対応する平面図である。
【図６】本発明の第１の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図７】本発明の第１の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図８】本発明の第１の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図９】図９（ａ）は、本発明の第１の実施の形態に係るＴＦＴの製造方法を示す断面図で、図９（ｂ）は対応する平面図である。
【図１０】図１０（ａ）は、本発明の第１の実施の形態に係るＴＦＴの製造方法を示す断面図で、図１０（ｂ）は対応する平面図である。
【図１１】図１１（ａ）は、本発明の第１の実施の形態に係るＴＦＴの製造方法を示す断面図で、図１１（ｂ）は対応する平面図である。
【図１２】図１２（ａ）は、本発明の第１の実施の形態の変形例に係るＴＦＴの構造を示す断面図で、図１２（ｂ）は対応する平面図である。
【図１３】図１３（ａ）は、本発明の第１の実施の形態の変形例に係るＴＦＴの構造を示す断面図で、図１３（ｂ）は対応する平面図である。
【図１４】図１４（ａ）は、本発明の第２の実施の形態に係るＴＦＴの構造を示す断面図で、図１４（ｂ）は対応する平面図である。
【図１５】本発明の第２の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図１６】本発明の第２の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図１７】本発明の第２の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図１８】図１８（ａ）は、本発明の第２の実施の形態に係るＴＦＴの製造方法を示す断面図で、図１８（ｂ）は対応する平面図である。
【図１９】図１９（ａ）は、本発明の第３の実施の形態に係るＴＦＴの構造を示す断面図で、図１９（ｂ）は対応する平面図である。
【図２０】図２０（ａ）は、本発明の第３の実施の形態に係るＴＦＴの製造方法を示す断面図で、図２０（ｂ）は対応する平面図である。
【図２１】図２１（ａ）は、本発明の第３の実施の形態に係るＴＦＴの製造方法を示す断面図で、図２１（ｂ）は対応する平面図である。
【図２２】本発明の第３の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図２３】本発明の第３の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図２４】本発明の第３の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図２５】図２５（ａ）は、本発明の第３の実施の形態に係るＴＦＴの製造方法を示す断面図で、図２５（ｂ）は対応する平面図である。
【図２６】図２６（ａ）は、本発明の第４の実施の形態に係るＴＦＴの構造を示す断面図で、図２６（ｂ）は対応する平面図である。
【図２７】図２７（ａ）は、本発明の第４の実施の形態に係るＴＦＴの製造方法を示す断面図で、図２７（ｂ）は対応する平面図である。
【図２８】本発明の第４の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図２９】本発明の第４の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図３０】本発明の第４の実施の形態に係るＴＦＴの製造方法を示す断面図である。
【図３１】図３１（ａ）は、本発明の第４の実施の形態に係るＴＦＴの製造方法を示す断面図で、図３１（ｂ）は対応する平面図である。
【図３２】図３２（ａ）は、本発明の第５の実施の形態に係るアクティブマトリクス基板の構造を示す断面図で、図３２（ｂ）は対応する平面図である。
【図３３】図３３（ａ）は、本発明の第５の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図３３（ｂ）は対応する平面図である。
【図３４】図３４（ａ）は、本発明の第５の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図３４（ｂ）は対応する平面図である。
【図３５】図３５（ａ）は、本発明の第５の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図３５（ｂ）は対応する平面図である。
【図３６】図３６（ａ）は、本発明の第５の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図３６（ｂ）は対応する平面図である。
【図３７】図３７（ａ）は、本発明の第５の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図３７（ｂ）は対応する平面図である。
【図３８】本発明の第５の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図である。
【図３９】本発明の第５の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図である。
【図４０】本発明の第５の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図である。
【図４１】図４１（ａ）は、本発明の第５の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図４１（ｂ）は対応する平面図である。
【図４２】図４２（ａ）は、本発明の第５の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図４２（ｂ）は対応する平面図である。
【図４３】図４３（ａ）は、本発明の第６の実施の形態に係るアクティブマトリクス基板の構造を示す断面図で、図４３（ｂ）は対応する平面図である。
【図４４】図４４（ａ）は、本発明の第６の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図４４（ｂ）は対応する平面図である。
【図４５】図４５（ａ）は、本発明の第６の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図４５（ｂ）は対応する平面図である。
【図４６】本発明の第６の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図である。
【図４７】本発明の第６の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図である。
【図４８】本発明の第６の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図である。
【図４９】図４９（ａ）は、本発明の第６の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図４９（ｂ）は対応する平面図である。
【図５０】図５０（ａ）は、本発明の第６の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図５０（ｂ）は対応する平面図である。
【図５１】図５１（ａ）は、本発明の第７の実施の形態に係るアクティブマトリクス基板の構造を示す断面図で、図５１（ｂ）は対応する平面図である。
【図５２】図５２（ａ）は、本発明の第７の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図５２（ｂ）は対応する平面図である。
【図５３】図５３（ａ）は、本発明の第７の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図５３（ｂ）は対応する平面図である。
【図５４】本発明の第７の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図である。
【図５５】本発明の第７の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図である。
【図５６】本発明の第７の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図である。
【図５７】図５７（ａ）は、本発明の第７の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図５７（ｂ）は対応する平面図である。
【図５８】図５８（ａ）は、本発明の第７の実施の形態に係るアクティブマトリクス基板の製造方法を示す断面図で、図５８（ｂ）は対応する平面図である。
【図５９】従来のＴＦＴの構造を示す断面図である。
【符号の説明】
１１基板
１２疎水性材料
１３，７４フォトレジスト
１４，３１、３７分離体
１５ｓ，４１ｓソース電極（信号線）
１５ｄ，４１ｄドレイン電極
１６チャネル層（有機半導体薄膜）
１７ゲート絶縁膜（有機絶縁膜）
１８感光性薄膜
１９ａ，１９ｂ，３５ａ，３５ｂ，４２ａ，４２ｂ疎水性構造体
２０，３０，３６，４３、８１ゲート電極（ゲート配線）
２１ｓ，２１ｄ，６１ａ，６１ｂ，７３コンタクトホール
５１信号線
５２画素電極

Claims

光学的に透明な基板と、
前記基板上に配置された疎水性材料からなる分離体と、
前記分離体を挟んで、前記基板上に互いに離間して配置され、前記基板及び前記分離体より光の透過率の低い第１主電極及び第２主電極と、
前記第１主電極、第２主電極及び分離体の上部に配置された有機半導体薄膜と、
前記有機半導体薄膜上に配置された有機絶縁膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に配置され、前記基板面に対して垂直な方向に前記第１及び第２主電極のパターンを前記光の透過率の差を利用して光の波長オーダーの精度で平行投影したパターンでそれぞれ外形が定義される感光性薄膜からなる第１及び第２の疎水性構造体のパターンと、
前記第１及び第２の疎水性構造体のパターンに挟まれる領域に線幅を制限されて配置された導電体高分子からなるゲート電極
とを具備することを特徴とする半導体装置。
光学的に透明な基板と、
前記基板上に互いに離間して配置され、前記基板より光の透過率の低い第１主電極及び第２主電極と、
前記第１及び第２主電極の上、及び前記第１及び第２主電極の間の前記基板の上に配置された有機半導体薄膜と、
前記有機半導体薄膜上に配置された有機絶縁膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に配置され、前記基板面に対して垂直な方向に前記第１及び第２主電極のパターンを前記光の透過率の差を利用してそれぞれ光の波長オーダーの精度で平行投影したパターンでそれぞれ外形が定義される感光性薄膜からなる第１及び第２の疎水性構造体のパターンと、
前記第１及び第２の疎水性構造体のパターンに挟まれる領域に線幅を制限されて配置された導電体高分子からなるゲート電極
とを具備することを特徴とする半導体装置。
光学的に透明な基板と、
前記基板上に配置され、前記基板より光の透過率の低いゲート電極と、
前記ゲート電極の上部に配置された有機絶縁膜からなるゲート絶縁膜と、
前記ゲート絶縁膜の上部に配置された有機半導体薄膜と、
前記有機半導体薄膜上に配置され、前記基板面に対して垂直な方向に前記ゲート電極のパターンを前記光の透過率の差を利用して光の波長オーダーの精度で平行投影したパターンで外形が定義される領域の位置に配置された感光性薄膜からなる疎水性の分離体と、
前記有機半導体薄膜上において、前記分離体の両側に領域を制限されて配置された導電体高分子からなる第１主電極及び第２主電極
とを具備することを特徴とする半導体装置。
光学的に透明な基板上に疎水性材料からなる分離体を形成する工程と、
水又は水と親和性のある液体に分散され、前記基板より光の透過率の低い導電性材料を印刷することにより前記分離体で分離された第１主電極及び第２主電極を形成する工程と、
前記分離体、第１主電極及び第２主電極のパターン上に有機半導体薄膜を堆積する工程と、
前記有機半導体薄膜上に有機絶縁膜からなるゲート絶縁膜を堆積する工程と、
前記ゲート絶縁膜上に疎水性の感光性薄膜を堆積する工程と、
前記基板裏面より光を前記感光性薄膜に対して照射することにより前記第１及び第２主電極のパターンを前記光の透過率の差を利用して光の波長オーダーの精度で平行投影したパターンで外形が定義される第１及び第２の疎水性構造体のパターンを前記感光性薄膜により形成する工程と、
水又は水と親和性のある液体に分散された導電性材料を印刷することにより、前記第１及び第２の疎水性構造体の間の前記ゲート絶縁膜上の領域に線幅を制限してゲート電極を形成する工程
とを具備することを特徴とする半導体装置の製造方法。
光学的に透明な基板上に該基板より光の透過率の低いゲート電極を形成する工程と、
前記ゲート電極上に有機絶縁膜からなるゲート絶縁膜を堆積する工程と、
前記ゲート絶縁膜上に有機半導体薄膜を堆積する工程と、
前記有機半導体薄膜上に疎水性の感光性薄膜を堆積する工程と、
基板裏面より光を前記感光性薄膜に対して照射することにより前記ゲート電極のパターンを前記光の透過率の差を利用して光の波長オーダーの精度で平行投影したパターンで外形が定義される分離体を前記感光性薄膜により形成する工程と、
水又は水と親和性のある液体に分散された導電性材料を印刷することにより前記分離体により分離された、第１主電極及び第２主電極のパターンを形成する工程
とを具備することを特徴とする半導体装置の製造方法。