JP2011100831A - 半導体装置及び半導体装置を用いた表示装置 - Google Patents
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Abstract
【課題】電極を精度良く形成できると共に、設計マージンを低減することが可能な構造の半導体装置を提供する。
【解決手段】薄膜トランジスタのゲート電極22と、このゲート電極22を覆って形成されたゲート絶縁膜23と、このゲート絶縁膜23上に形成され、薄膜トランジスタのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層24と、この有機半導体層24上に形成された構造体31と、ゲート絶縁膜23上から構造体31よりも外側の有機半導体層24上にわたって形成された、薄膜トランジスタのソースドレイン電極25,26と、このソースドレイン電極25,26と同じ材料により、構造体31の上に形成された、電極材料層32とを含む半導体装置を構成する。
【選択図】図1
【解決手段】薄膜トランジスタのゲート電極22と、このゲート電極22を覆って形成されたゲート絶縁膜23と、このゲート絶縁膜23上に形成され、薄膜トランジスタのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層24と、この有機半導体層24上に形成された構造体31と、ゲート絶縁膜23上から構造体31よりも外側の有機半導体層24上にわたって形成された、薄膜トランジスタのソースドレイン電極25,26と、このソースドレイン電極25,26と同じ材料により、構造体31の上に形成された、電極材料層32とを含む半導体装置を構成する。
【選択図】図1
Description
本発明は、有機トランジスタを含む半導体装置、及びこの半導体装置を用いた表示装置に係わる。
近年、チャネル層として有機半導体を利用した薄膜トランジスタ(thin film transistor:TFT)、いわゆる有機TFTが注目されている。
有機TFTは、有機半導体からなるチャネル層を低温で塗布成膜することが可能であるため、低コスト化に有利であると共に、プラスチック等の耐熱性のないフレキシブルな基板上への形成も可能である。
このような有機TFTにおいては、トップコンタクト・ボトムゲート構造とすることにより、ボトムコンタクト構造と比較して、熱等のストレスによる特性劣化が抑えられることが知られている。
有機TFTは、有機半導体からなるチャネル層を低温で塗布成膜することが可能であるため、低コスト化に有利であると共に、プラスチック等の耐熱性のないフレキシブルな基板上への形成も可能である。
このような有機TFTにおいては、トップコンタクト・ボトムゲート構造とすることにより、ボトムコンタクト構造と比較して、熱等のストレスによる特性劣化が抑えられることが知られている。
このようなトップコンタクト・ボトムゲート構造の有機TFTの製造においては、有機半導体パターン上に高精度にソース電極及びドレイン電極をパターン形成する方法が検討されている。
例えば、有機半導体層上に犠牲層及びレジストを電極部以外のパターンに形成した後に電極材料を全面的に堆積させ、犠牲層を溶解させることによりレジスト上の電極材料をリフトオフする方法が開示されている(特許文献1参照)。
この方法によれば、レジストのパターンにより、位置精度良く電極を形成することが可能になる。
この方法によれば、レジストのパターンにより、位置精度良く電極を形成することが可能になる。
しかしながら、前記特許文献1に記載された方法では、リフトオフ時に剥離した膜が再付着することにより、歩留まりを落とす原因になる。
また、アモルファスシリコンから成るTFT等で用いられているエッチストップ構造では、エッチストップ層上にソースドレイン電極の位置合わせが必要になる。そのため、設計マージンを大きくとらなければならない。
エッチストップ構造では、エッチストップ層の幅がチャネル長Lchとなるので、設計マージンが大きくなると、チャネル長が長くなる。特に、大型基板や伸縮の大きいプラスチック基板を用いた場合には、位置合わせは困難となり、設計マージンの設定が大きくなる。
エッチストップ構造では、エッチストップ層の幅がチャネル長Lchとなるので、設計マージンが大きくなると、チャネル長が長くなる。特に、大型基板や伸縮の大きいプラスチック基板を用いた場合には、位置合わせは困難となり、設計マージンの設定が大きくなる。
そして、例えば、有機TFTをディスプレイのバックプレーンに使用する場合においては、設計マージンが大きくなると、位置合わせマージンを考慮して、画素サイズを大きくする必要がある。そのため、画素数を多くすることが難しくなってしまう。
上述した問題の解決のために、本発明においては、電極を精度良く形成できると共に、設計マージンを低減することが可能な構造の半導体装置及びこの半導体装置を用いた表示装置を提供するものである。
本発明の半導体装置は、薄膜トランジスタを含む半導体装置である。そして、薄膜トランジスタのゲート電極と、このゲート電極を覆って形成されたゲート絶縁膜と、このゲート絶縁膜上に形成され、薄膜トランジスタのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層とを含む。また、有機半導体層上に形成された構造体と、ゲート絶縁膜上から構造体よりも外側の有機半導体層上にわたって形成された、薄膜トランジスタのソースドレイン電極と、このソースドレイン電極と同じ材料により、構造体の上に形成された、電極材料層とを含む。
本発明の表示装置は、半導体装置と、この半導体装置を含むバックプレーンと、画像が表示される表示パネルとを含み、半導体装置が上記本発明の半導体装置の構成である。
上述の本発明の半導体装置の構成によれば、有機半導体層上に形成された構造体と、ゲート絶縁膜上から構造体よりも外側の有機半導体層上にわたって形成された、薄膜トランジスタのソースドレイン電極と、構造体上に形成された電極材料層とを含んでいる。
これにより、構造体の外縁に位置整合して、もしくは位置整合した位置に近い位置に、ソースドレイン電極の内端を形成することが可能になる。そして、チャネル長が構造体のパターニング解像度と一致もしくはほぼ近くなり、チャネル長が位置合わせ精度の影響を受けないようにすることができる。
これにより、構造体の外縁に位置整合して、もしくは位置整合した位置に近い位置に、ソースドレイン電極の内端を形成することが可能になる。そして、チャネル長が構造体のパターニング解像度と一致もしくはほぼ近くなり、チャネル長が位置合わせ精度の影響を受けないようにすることができる。
上述の本発明の表示装置の構成によれば、半導体装置と、半導体装置を含むバックプレーンと、画像が表示される表示パネルとを含み、半導体装置が上記本発明の半導体装置の構成である。これにより、半導体装置のチャネル長が位置合わせ精度の影響を受けないようにすることができる。
上述の本発明の半導体装置によれば、チャネル長が位置合わせ精度の影響を受けないようにすることができるので、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後で、基板等の伸びがあっても、構造体と自己整合してソースドレイン電極を形成することが可能になる。
また、構造体を作製した後で、基板等の伸びがあっても、構造体と自己整合してソースドレイン電極を形成することが可能になる。
上述の本発明の表示装置によれば、半導体装置のチャネル長が位置合わせ精度の影響を受けないようにすることができるので、設計マージンを大きくとる必要がなくなる。また、構造体を作製した後で、基板等の伸びがあっても、構造体と自己整合してソースドレイン電極を形成することが可能になる。
従って、表示装置の半導体装置を所定のチャネル長で精度良く形成することが可能になり、表示装置の性能の向上や製造歩留まりの向上を図ることが可能になる。
また、設計マージンを低減して、画素サイズを小さくすることが可能になり、表示装置の多画素化を図ることが可能になる。
従って、表示装置の半導体装置を所定のチャネル長で精度良く形成することが可能になり、表示装置の性能の向上や製造歩留まりの向上を図ることが可能になる。
また、設計マージンを低減して、画素サイズを小さくすることが可能になり、表示装置の多画素化を図ることが可能になる。
以下、発明を実施するための最良の形態(以下、実施の形態とする)について説明する。
なお、説明は以下の順序で行う。
1.半導体装置の第1の実施の形態
2.半導体装置の第2の実施の形態
3.半導体装置の第3の実施の形態
4.半導体装置の第4の実施の形態
5.半導体装置の第5の実施の形態
6.半導体装置の第6の実施の形態
7.本発明の表示装置の実施の形態
なお、説明は以下の順序で行う。
1.半導体装置の第1の実施の形態
2.半導体装置の第2の実施の形態
3.半導体装置の第3の実施の形態
4.半導体装置の第4の実施の形態
5.半導体装置の第5の実施の形態
6.半導体装置の第6の実施の形態
7.本発明の表示装置の実施の形態
<1.半導体装置の第1の実施の形態>
本発明の半導体装置の第1の実施の形態の概略構成図(要部の断面図)を、図1に示す。
図1に示すように、この半導体装置は、有機半導体層24による有機TFT(有機薄膜トランジスタ)を有して構成されている。
本発明の半導体装置の第1の実施の形態の概略構成図(要部の断面図)を、図1に示す。
図1に示すように、この半導体装置は、有機半導体層24による有機TFT(有機薄膜トランジスタ)を有して構成されている。
基板21上に、有機TFTのゲート電極22が形成され、このゲート電極22を覆って、ゲート絶縁膜となる絶縁層23が形成されている。
このゲート絶縁膜となる絶縁層23に、有機TFTのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層24が形成されている。
この有機半導体24の左右の端部を覆って、それぞれソースドレイン電極25,26が形成されている。
このゲート絶縁膜となる絶縁層23に、有機TFTのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層24が形成されている。
この有機半導体24の左右の端部を覆って、それぞれソースドレイン電極25,26が形成されている。
ゲート電極22は、例えばCu等の金属材料によって、形成することができる。
ゲート絶縁膜となる絶縁層23は、例えば、塗布して硬化させることが可能な有機材料により形成することができる。
有機半導体層24は、例えばペンタセンやTriisopropylsilylethynyl(TIPS)ペンタセン等の有機半導体材料により形成することができる。
ソースドレイン電極25,26は、例えばAg,Au,Pt,Pd,Cu,Niや、導電性有機材料により形成することができる。導電性有機材料としては、例えば、ポリ(3,4−エチレンジオキシチオフェン/ポリ(4−スチレンスルホナート)[PEDOT/PSS]、ポリアニリン(PANI)等が使用可能である。
ゲート絶縁膜となる絶縁層23は、例えば、塗布して硬化させることが可能な有機材料により形成することができる。
有機半導体層24は、例えばペンタセンやTriisopropylsilylethynyl(TIPS)ペンタセン等の有機半導体材料により形成することができる。
ソースドレイン電極25,26は、例えばAg,Au,Pt,Pd,Cu,Niや、導電性有機材料により形成することができる。導電性有機材料としては、例えば、ポリ(3,4−エチレンジオキシチオフェン/ポリ(4−スチレンスルホナート)[PEDOT/PSS]、ポリアニリン(PANI)等が使用可能である。
本実施の形態においては、特に、2つのソースドレイン電極25,26の間の有機半導体層24上に、逆テーパー形状の構造体31が設けられている。
この構造体31の上には、ソースドレイン電極25,26の材料と同じ材料からなる電極材料層32が形成されている。
また、構造体31及びその上の電極材料層32の外縁と、ソースドレイン電極25,26の内端とが、位置整合して形成されており、これらがほぼ同じ平面位置に形成されている。
この逆テーパー形状の構造体31は、絶縁体により、例えばレジストにより、形成することができる。
この構造体31の上には、ソースドレイン電極25,26の材料と同じ材料からなる電極材料層32が形成されている。
また、構造体31及びその上の電極材料層32の外縁と、ソースドレイン電極25,26の内端とが、位置整合して形成されており、これらがほぼ同じ平面位置に形成されている。
この逆テーパー形状の構造体31は、絶縁体により、例えばレジストにより、形成することができる。
本実施の形態の半導体装置は、このような構造としたことにより、ソースドレイン電極25,26を精度良く形成することができると共に、設計のマージンを低減できる。
図1の半導体装置の平面図を図2に示す。また、比較対照として、従来のエッチストップ構造の半導体装置の断面図を図13Aに示し、平面図を図13Bに示す。
なお、図2及び図13Bの平面図において、各層の平面配置がわかりやすいように、断面図と同じハッチングを付しており、さらに絶縁層23に隠れたゲート電極22を破線で示している。
なお、図2及び図13Bの平面図において、各層の平面配置がわかりやすいように、断面図と同じハッチングを付しており、さらに絶縁層23に隠れたゲート電極22を破線で示している。
従来のエッチストップ構造の場合、図13Aに示すように、有機半導体層24の上にエッチストップ層である絶縁層27が形成され、この絶縁層27の左右の端部上にまでソースドレイン電極25,26が形成されている。
この構造の場合、図13Bに示すように、位置合わせ精度AAは、絶縁層27の外縁から、ソースドレイン電極25,26の内端までの距離になる。また、2つのソースドレイン電極25,26の内端間の距離は、パターニング解像度PRと一致する。
この構造では、チャネル長Lchが絶縁層27の幅と一致するので、チャネル長Lchは、パターニング解像度PRと位置合わせ精度AAの2倍との和になる。設計マージンが大きくなると、位置合わせ精度AAを広くとる必要が生じるため、チャネル長Lchが長くなってしまう。
この構造の場合、図13Bに示すように、位置合わせ精度AAは、絶縁層27の外縁から、ソースドレイン電極25,26の内端までの距離になる。また、2つのソースドレイン電極25,26の内端間の距離は、パターニング解像度PRと一致する。
この構造では、チャネル長Lchが絶縁層27の幅と一致するので、チャネル長Lchは、パターニング解像度PRと位置合わせ精度AAの2倍との和になる。設計マージンが大きくなると、位置合わせ精度AAを広くとる必要が生じるため、チャネル長Lchが長くなってしまう。
これに対して、本実施の形態の半導体装置では、図2に示すように、位置合わせ精度AAは、有機半導体層24の外縁から、構造体31の外縁までの距離となる。また、パターニング解像度PRは、構造体31の幅となる。この構造では、チャネル長Lchが2つのソースドレイン電極25,26間の距離と一致する。また、構造体31の外縁とソースドレイン電極25,26の内端とが上下に位置整合して形成されているので、構造体31の幅とソースドレイン電極25,26間の距離とが一致する。
従って、この構造では、チャネル長Lchが、構造体31の幅、即ちパターニング解像度PRと一致する。これにより、位置合わせ精度AAに関係なく、チャネル長Lchを設定することが可能になるため、設計マージンを大きく取る必要がなくなる。
従って、この構造では、チャネル長Lchが、構造体31の幅、即ちパターニング解像度PRと一致する。これにより、位置合わせ精度AAに関係なく、チャネル長Lchを設定することが可能になるため、設計マージンを大きく取る必要がなくなる。
本実施の形態の半導体装置は、例えば、以下に説明するようにして、製造することができる。
まず、基板21上にゲート電極22、ゲート絶縁膜の絶縁層23を順次形成する。
形成方法や材料については限定しない。
ゲート電極22の形成法としては、例えばスパッタ法により、Cuを30nm成膜し、フォトリソグラフィ技術とエッチングを使って、パターニングして、所定のパターンに形成する。
ゲート絶縁膜の絶縁層23としては、例えば、PVP(ポリビニルフェノール)と硬化剤(例えば、メラミン樹脂)との混合物を、スピンコート法等で塗布し、焼成して形成する。
まず、基板21上にゲート電極22、ゲート絶縁膜の絶縁層23を順次形成する。
形成方法や材料については限定しない。
ゲート電極22の形成法としては、例えばスパッタ法により、Cuを30nm成膜し、フォトリソグラフィ技術とエッチングを使って、パターニングして、所定のパターンに形成する。
ゲート絶縁膜の絶縁層23としては、例えば、PVP(ポリビニルフェノール)と硬化剤(例えば、メラミン樹脂)との混合物を、スピンコート法等で塗布し、焼成して形成する。
さらに、図3Aに示すように、絶縁層23上に、所定のパターンの有機半導体層24を形成する。
例えば、ペンタセンやTriisopropylsilylethynyl(TIPS)ペンタセン等を有機半導体層24として形成することができる。また、有機半導体層24の形成方法は、特に限定されるものではなく、スピンコート法、キャップコート法、ディップコート法等の塗布法や、真空蒸着法等、インクジェット法等の印刷法等を採用することができる。
有機半導体層24をパターニングする方法は、特に限定されるものではない。例えば、全面製膜後にエッチングによりパターニングする方法や、シャドウマスク等による部分製膜、疎水撥水表面をあらかじめ作製することにより半導体インクをはじかせてパターニングする方法等、公知のパターニング方法を用いることができる。
例えば、ペンタセンやTriisopropylsilylethynyl(TIPS)ペンタセン等を有機半導体層24として形成することができる。また、有機半導体層24の形成方法は、特に限定されるものではなく、スピンコート法、キャップコート法、ディップコート法等の塗布法や、真空蒸着法等、インクジェット法等の印刷法等を採用することができる。
有機半導体層24をパターニングする方法は、特に限定されるものではない。例えば、全面製膜後にエッチングによりパターニングする方法や、シャドウマスク等による部分製膜、疎水撥水表面をあらかじめ作製することにより半導体インクをはじかせてパターニングする方法等、公知のパターニング方法を用いることができる。
次に、図3Bに示すように、逆テーパー形状の構造体31を、有機半導体層24上に形成する。
例えば、逆テーパー形状を作製可能なフォトレジスト、例えばAZ5214(AZマテリアルズ社製)を使用して、フォトリソグラフィ技術により構造体31を形成する。
また、グラビアオフセット印刷、ドライレジストラミネーション等の転写印刷法により、テーパー形状に作製した構造物を転写して、逆テーパー形状の構造物31を作製することもできる。
例えば、逆テーパー形状を作製可能なフォトレジスト、例えばAZ5214(AZマテリアルズ社製)を使用して、フォトリソグラフィ技術により構造体31を形成する。
また、グラビアオフセット印刷、ドライレジストラミネーション等の転写印刷法により、テーパー形状に作製した構造物を転写して、逆テーパー形状の構造物31を作製することもできる。
次に、電極材料を構造物31上に製膜することにより、電極材料が構造物31により段切れされて、図3Cに示すように、有機半導体層24の端部上にわたってソースドレイン電極25,26が形成される。また、構造物31上に電極材料層32が残る。このとき、構造物31の外縁と、ソースドレイン電極25,26の内端とが、自己整合により位置整合して形成され、これらがほぼ同じ平面位置に形成される。
また、グラビアオフセットや反転オフセット印刷等の薄膜転写法によって電極材料を成膜しても、ソースドレイン電極25,26を段切れさせて作製することができる。
なお、構造物31以外の部分の配線のパターニングには、公知のパターニング方法を使用することができる。例えば、真空蒸着法等による製膜の場合は、シャドウマスクにより大まかなパターニングをすることができる。また、配線層を全面に製膜した後に、フォトリソグラフィ技術によりレジストパターン作製して、エッチングを行うことにより、配線パターンを作製することもできる。
また、グラビアオフセットや反転オフセット印刷等の薄膜転写法によって電極材料を成膜しても、ソースドレイン電極25,26を段切れさせて作製することができる。
なお、構造物31以外の部分の配線のパターニングには、公知のパターニング方法を使用することができる。例えば、真空蒸着法等による製膜の場合は、シャドウマスクにより大まかなパターニングをすることができる。また、配線層を全面に製膜した後に、フォトリソグラフィ技術によりレジストパターン作製して、エッチングを行うことにより、配線パターンを作製することもできる。
上述の本実施の形態の構成によれば、有機半導体層24上に逆テーパー形状の構造体31を形成して、この構造体31の外縁とソースドレイン電極25,26の内端とが位置整合して形成されている。これらが位置整合していることにより、チャネル長が構造体31のパターニング解像度と一致し、チャネル長が位置合わせ精度の影響を受けない。これにより、設計マージンを大きくとる必要がなくなる。
また、構造体31を作製した後には、基板21の伸び等があっても、構造体31と自己整合してソースドレイン電極25,26を形成することができる。
なお、電極材料層の形成方法によっては、ソースドレイン電極25,26の内端と、構造体31の外縁との位置整合の状態が変わって、ソースドレイン電極の内端が内側或いは外側に若干ずれることもある。
この場合には、チャネル長Lchと構造体31のパターニング解像度PRが異なることになるが、位置合わせ精度AAのチャネル長Lchへの影響がほとんど生じない。このため、上述の実施の形態の構成と同様に、設計マージンを大きく取らなくても、チャネル長Lchを精度良く形成することが可能である。
この場合には、チャネル長Lchと構造体31のパターニング解像度PRが異なることになるが、位置合わせ精度AAのチャネル長Lchへの影響がほとんど生じない。このため、上述の実施の形態の構成と同様に、設計マージンを大きく取らなくても、チャネル長Lchを精度良く形成することが可能である。
次に、本発明の半導体装置の第1の実施の形態の変形例の概略構成図(要部の平面図)を、図4に示す。
図4に示すように、この変形例では、電極材料層の幅を有機半導体層24の幅より広くしたことにより、外縁を鎖線で示す有機半導体層24が、構造体31及びソースドレイン電極25,26で全て覆われている。
この変形例の場合、チャネル長は第1の実施の形態と同じであるが、第1の実施の形態のチャネル幅がソースドレイン電極25,26の幅であるのに対して、チャネル幅が有機半導体層24の幅と一致する。
この変形例の構成は、構造体31及びソースドレイン電極25,26で有機半導体層24を全て覆っているので、有機半導体層24をダメージから保護することができる利点を有している。
図4に示すように、この変形例では、電極材料層の幅を有機半導体層24の幅より広くしたことにより、外縁を鎖線で示す有機半導体層24が、構造体31及びソースドレイン電極25,26で全て覆われている。
この変形例の場合、チャネル長は第1の実施の形態と同じであるが、第1の実施の形態のチャネル幅がソースドレイン電極25,26の幅であるのに対して、チャネル幅が有機半導体層24の幅と一致する。
この変形例の構成は、構造体31及びソースドレイン電極25,26で有機半導体層24を全て覆っているので、有機半導体層24をダメージから保護することができる利点を有している。
上述の実施の形態では、構造体31を側壁面が斜面である逆テーパー形状としていたが、本発明では構造体の形状を逆テーパー形状に限らず、他の形状としてもよい。
例えば、側壁面が斜面ではなく、基板面に垂直な面であっても良い。
例えば、側壁面が斜面であるが、基板側が広い、順テーパー形状であってもよい。
例えば、逆テーパー形状以外の、有機半導体層側の面よりも電極材料層側の面の方が大きい、オーバーハング形状としても良い。次に、半導体装置の第2の実施の形態として、この逆テーパー形状以外のオーバーハング形状の構造体を形成した場合を示す。
例えば、側壁面が斜面ではなく、基板面に垂直な面であっても良い。
例えば、側壁面が斜面であるが、基板側が広い、順テーパー形状であってもよい。
例えば、逆テーパー形状以外の、有機半導体層側の面よりも電極材料層側の面の方が大きい、オーバーハング形状としても良い。次に、半導体装置の第2の実施の形態として、この逆テーパー形状以外のオーバーハング形状の構造体を形成した場合を示す。
<2.半導体装置の第2の実施の形態>
本発明の半導体装置の第2の実施の形態の概略構成図(要部の断面図)を、図5に示す。
本実施の形態では、特に、下層の幅の狭い絶縁層33と、上層の幅の広い絶縁層34との積層により、オーバーハング形状の構造体を形成している。
その他の構成は、第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
本発明の半導体装置の第2の実施の形態の概略構成図(要部の断面図)を、図5に示す。
本実施の形態では、特に、下層の幅の狭い絶縁層33と、上層の幅の広い絶縁層34との積層により、オーバーハング形状の構造体を形成している。
その他の構成は、第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
下層の絶縁層33と上層の絶縁層34は、同じ絶縁材料であっても、異なる絶縁材料であっても、どちらでも構わない。
例えば、下層の絶縁層33にフォトレジストLOLを使用して、上層の絶縁層34にAZ1500ポジレジストを使用することができる。これらの材料は露光に対する特性が異なるので、特性の違いを利用して、異なる幅に形成することができる。
例えば、下層の絶縁層33にフォトレジストLOLを使用して、上層の絶縁層34にAZ1500ポジレジストを使用することができる。これらの材料は露光に対する特性が異なるので、特性の違いを利用して、異なる幅に形成することができる。
本実施の形態の場合、構造体を逆テーパー形状にする必要がないため、第1の実施の形態と比較して、より広い範囲の材料から構造体の材料を選択することが可能になる。
本実施の形態の構造体は、例えば、以下に説明するようにして、形成することができる。
図3Aに示した、有機半導体層24が形成された状態の基板に、下層の絶縁層33としてフォトレジストLOLを塗布する。
その後、下層の絶縁層33の上に、上層の絶縁層34としてAZ1500ポジレジストを塗布する。
続いて、露光現像を行う。これにより、下層の絶縁層33であるLOLレジストが上層の絶縁層34であるAZ1500よりわずかに内側まで溶解され、図5に示したように下層の絶縁層33が上層の絶縁層34の壁面よりも内側に壁面がある形状の構造体が形成される。
なお、この製造方法において、構造体の材料には、熱や光による架橋で溶媒に溶けなくなる永久レジスト等も使用することができる。
構造体を形成した後には、第1の実施の形態と同様に、電極材料を形成することにより、電極材料を構造体で段切れさせて、ソースドレイン電極25,26を構造体と位置整合させて形成することができる。
図3Aに示した、有機半導体層24が形成された状態の基板に、下層の絶縁層33としてフォトレジストLOLを塗布する。
その後、下層の絶縁層33の上に、上層の絶縁層34としてAZ1500ポジレジストを塗布する。
続いて、露光現像を行う。これにより、下層の絶縁層33であるLOLレジストが上層の絶縁層34であるAZ1500よりわずかに内側まで溶解され、図5に示したように下層の絶縁層33が上層の絶縁層34の壁面よりも内側に壁面がある形状の構造体が形成される。
なお、この製造方法において、構造体の材料には、熱や光による架橋で溶媒に溶けなくなる永久レジスト等も使用することができる。
構造体を形成した後には、第1の実施の形態と同様に、電極材料を形成することにより、電極材料を構造体で段切れさせて、ソースドレイン電極25,26を構造体と位置整合させて形成することができる。
また、第2の実施の形態の構造体は、他の製造方法で形成することもできる。
図3Aに示した、有機半導体層24が形成された状態の基板に、下層の絶縁層33として、フォトレジストLOLの代わりに、水もしくはフッ素系溶媒に可溶な絶縁膜(例えば,水溶媒のPVA)を全面に形成し、焼成する。
さらに、この絶縁膜の上に、上層の絶縁層34として、SU−8レジストを塗布して、露光現像を行う。
その後、絶縁膜を溶解させて、図5に示したように下層の絶縁層33が上層の絶縁層34の壁面よりも内側に壁面がある構造体を得る。この場合、作製された下層の絶縁層33は、半導体を守る保護膜として機能する。
このように製造した場合、水もしくはフッ素系溶媒は有機半導体層24を劣化させることはなく、構造体の下層が有機半導体層24を守る保護膜として機能する。
図3Aに示した、有機半導体層24が形成された状態の基板に、下層の絶縁層33として、フォトレジストLOLの代わりに、水もしくはフッ素系溶媒に可溶な絶縁膜(例えば,水溶媒のPVA)を全面に形成し、焼成する。
さらに、この絶縁膜の上に、上層の絶縁層34として、SU−8レジストを塗布して、露光現像を行う。
その後、絶縁膜を溶解させて、図5に示したように下層の絶縁層33が上層の絶縁層34の壁面よりも内側に壁面がある構造体を得る。この場合、作製された下層の絶縁層33は、半導体を守る保護膜として機能する。
このように製造した場合、水もしくはフッ素系溶媒は有機半導体層24を劣化させることはなく、構造体の下層が有機半導体層24を守る保護膜として機能する。
上述の本実施の形態の構成によれば、有機半導体層24上に2層の絶縁層33,34の積層によるオーバーハング形状の構造体を形成して、この構造体の外縁とソースドレイン電極25,26の内端とが位置整合して形成されている。
これにより、第1の実施の形態と同様に、チャネル長が構造体のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後には、基板21の伸び等があっても、構造体と自己整合してソースドレイン電極25,26を形成することができる。
これにより、第1の実施の形態と同様に、チャネル長が構造体のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後には、基板21の伸び等があっても、構造体と自己整合してソースドレイン電極25,26を形成することができる。
<3.半導体装置の第3の実施の形態>
本発明の半導体装置の第3の実施の形態の概略構成図(要部の断面図)を、図6に示す。
本実施の形態では、特に、第2の実施の形態の構造体の下層の幅の狭い絶縁層33の代わりに、下層の幅の狭い層を、金属又は半導体層35により形成している。この金属又は半導体層35上に、上層の幅の広い絶縁層34との積層により、オーバーハング形状の構造体を形成している。
その他の構成は、第2の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
本発明の半導体装置の第3の実施の形態の概略構成図(要部の断面図)を、図6に示す。
本実施の形態では、特に、第2の実施の形態の構造体の下層の幅の狭い絶縁層33の代わりに、下層の幅の狭い層を、金属又は半導体層35により形成している。この金属又は半導体層35上に、上層の幅の広い絶縁層34との積層により、オーバーハング形状の構造体を形成している。
その他の構成は、第2の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
金属又は半導体層35には、Al等の金属や、シリコン等の半導体を使用することができる。
本実施の形態の構造体は、例えば、以下に説明するようにして形成することができる。
図3Aに示した、有機半導体層24が形成された状態の基板に、金属層としてAl層を真空蒸着により製膜する。
さらに、Al層の上に、AZ1500ポジレジストを塗布して、露光現像を行うことにより、上層の絶縁層34を形成する。
続いて、エッチング液によりAl層をエッチングして、パターニングを行う。この際に、エッチング時間をコントロールしてサイドエッチングを行うことにより、図6に示したように下層のAl層が上層の絶縁層34の壁面よりも内側に壁面がある形状の構造体が形成される。
図3Aに示した、有機半導体層24が形成された状態の基板に、金属層としてAl層を真空蒸着により製膜する。
さらに、Al層の上に、AZ1500ポジレジストを塗布して、露光現像を行うことにより、上層の絶縁層34を形成する。
続いて、エッチング液によりAl層をエッチングして、パターニングを行う。この際に、エッチング時間をコントロールしてサイドエッチングを行うことにより、図6に示したように下層のAl層が上層の絶縁層34の壁面よりも内側に壁面がある形状の構造体が形成される。
上述の本実施の形態によれば、有機半導体層24上に2層35,34の積層によるオーバーハング形状の構造体を形成して、この構造体の外縁とソースドレイン電極25,26の内端とが位置整合して形成されている。
これにより、先の各実施の形態と同様に、チャネル長が構造体のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後には、基板21の伸び等があっても、構造体と自己整合してソースドレイン電極25,26を形成することができる。
これにより、先の各実施の形態と同様に、チャネル長が構造体のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後には、基板21の伸び等があっても、構造体と自己整合してソースドレイン電極25,26を形成することができる。
ここで、第3の実施の形態の変形例として、有機半導体層24と、金属又は半導体層35との間に、薄い絶縁膜を設けて、薄い絶縁膜と金属又は半導体層35との積層により、オーバーハング形状の構造体の下層を構成することも可能である。
この構成における、薄い絶縁膜の材料としては、例えば、水もしくはフッ素系溶媒に可溶な絶縁膜(例えば、水溶媒のPVA)を使用することができる。
この構造体は、例えば、以下に説明するようにして形成することもできる。
図3Aに示した、有機半導体層24が形成された状態の基板に、水もしくはフッ素系溶媒に可溶な絶縁膜(例えば、水溶媒のPVA)を全面に形成して、焼成する。
さらに、この絶縁膜の上に、真空蒸着により、金属層のAl層を製膜する。
続いて、このAl層の上に、SU−8レジストを塗布して、露光現像を行うことにより、上層の絶縁層34を形成する。
次に、エッチング液によりAl層をエッチングして、パターニングを行う。この際に、エッチング時間をコントロールしてサイドエッチングを行うことにより、Al層が上層の絶縁層34の壁面よりも内側に壁面がある形状となる。
その後、さらに水もしくはフッ素系溶媒により、Al層よりも外側にある絶縁膜を溶解させて、絶縁膜及びAl層が下層の幅の狭い層を構成する、オーバーハング形状の構造体を形成することができる。
この構成における、薄い絶縁膜の材料としては、例えば、水もしくはフッ素系溶媒に可溶な絶縁膜(例えば、水溶媒のPVA)を使用することができる。
この構造体は、例えば、以下に説明するようにして形成することもできる。
図3Aに示した、有機半導体層24が形成された状態の基板に、水もしくはフッ素系溶媒に可溶な絶縁膜(例えば、水溶媒のPVA)を全面に形成して、焼成する。
さらに、この絶縁膜の上に、真空蒸着により、金属層のAl層を製膜する。
続いて、このAl層の上に、SU−8レジストを塗布して、露光現像を行うことにより、上層の絶縁層34を形成する。
次に、エッチング液によりAl層をエッチングして、パターニングを行う。この際に、エッチング時間をコントロールしてサイドエッチングを行うことにより、Al層が上層の絶縁層34の壁面よりも内側に壁面がある形状となる。
その後、さらに水もしくはフッ素系溶媒により、Al層よりも外側にある絶縁膜を溶解させて、絶縁膜及びAl層が下層の幅の狭い層を構成する、オーバーハング形状の構造体を形成することができる。
<4.半導体装置の第4の実施の形態>
本発明の半導体装置の第4の実施の形態の概略構成図(要部の断面図)を、図7に示す。
本実施の形態では、特に、第3の実施の形態の構造体の下層の幅の狭い金属又は半導体層と、有機半導体層24との間に、さらに絶縁膜36を形成している。
そして、ソースドレイン電極25,26が、絶縁膜36の端部上にまでわたって形成されている。
その他の構成は、第3の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
本発明の半導体装置の第4の実施の形態の概略構成図(要部の断面図)を、図7に示す。
本実施の形態では、特に、第3の実施の形態の構造体の下層の幅の狭い金属又は半導体層と、有機半導体層24との間に、さらに絶縁膜36を形成している。
そして、ソースドレイン電極25,26が、絶縁膜36の端部上にまでわたって形成されている。
その他の構成は、第3の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
絶縁膜36の材料には、例えば、先に説明した第3の実施の形態の変形例でも挙げた、PVA(ポリビニルアルコール)等の水もしくはフッ素系溶媒に可溶な絶縁膜を、使用することができる。
本実施の形態の構造体は、例えば、以下に説明するようにして、形成することができる。
図3Aに示した、有機半導体層24が形成された状態の基板に、水もしくはフッ素系溶媒に可溶な絶縁膜(例えば、水溶媒のPVA)36を全面に形成して、焼成する。
さらに、この絶縁膜36の上に、金属層としてAl層を真空蒸着により製膜する。
続いて、Al層の上に、SU−8レジストを塗布して、露光現像を行うことにより、上層の絶縁層34を形成する。
次に、エッチング液によりAl層をエッチングして、パターニングを行う。この際に、エッチング時間をコントロールしてサイドエッチングを行うことにより、図7に示したように下層のAl層が上層の絶縁層34の壁面よりも内側に壁面がある形状の構造体が形成される。
さらに、最上層の絶縁層のパターンをマスクとして使用して、RIE(反応性イオンエッチング)により、最下層の絶縁膜をパターニングする。
その後、真空蒸着もしくはスパッタにより電極材料を製膜することにより、最下層の絶縁膜上にも斜め蒸着成分の電極材料が製膜されるので、ソースドレイン電極25,26が最下層の絶縁膜の端部上に重なっている構造となる。
図3Aに示した、有機半導体層24が形成された状態の基板に、水もしくはフッ素系溶媒に可溶な絶縁膜(例えば、水溶媒のPVA)36を全面に形成して、焼成する。
さらに、この絶縁膜36の上に、金属層としてAl層を真空蒸着により製膜する。
続いて、Al層の上に、SU−8レジストを塗布して、露光現像を行うことにより、上層の絶縁層34を形成する。
次に、エッチング液によりAl層をエッチングして、パターニングを行う。この際に、エッチング時間をコントロールしてサイドエッチングを行うことにより、図7に示したように下層のAl層が上層の絶縁層34の壁面よりも内側に壁面がある形状の構造体が形成される。
さらに、最上層の絶縁層のパターンをマスクとして使用して、RIE(反応性イオンエッチング)により、最下層の絶縁膜をパターニングする。
その後、真空蒸着もしくはスパッタにより電極材料を製膜することにより、最下層の絶縁膜上にも斜め蒸着成分の電極材料が製膜されるので、ソースドレイン電極25,26が最下層の絶縁膜の端部上に重なっている構造となる。
なお、本実施の形態の構造体を製造するには、他の製造方法も可能である。
例えば、最下層の絶縁膜をフッ素系溶媒に可溶な絶縁膜(例えば、(C6F10O)nなる化合物(溶質)とC8とを主成分とする、完全フッ素化物の混合物(溶媒))を用いて形成する。
例えば、最下層の絶縁膜をフッ素系溶媒に可溶な絶縁膜(例えば、(C6F10O)nなる化合物(溶質)とC8とを主成分とする、完全フッ素化物の混合物(溶媒))を用いて形成する。
上述の本実施の形態によれば、有機半導体層24上に2層35,34の積層によるオーバーハング形状の構造体を形成して、この構造体の外縁とソースドレイン電極25,26の内端とが位置整合して形成されている。
これにより、先の各実施の形態と同様に、チャネル長が構造体のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後には、基板21の伸び等があっても、構造体と自己整合してソースドレイン電極25,26を形成することができる。
これにより、先の各実施の形態と同様に、チャネル長が構造体のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体を作製した後には、基板21の伸び等があっても、構造体と自己整合してソースドレイン電極25,26を形成することができる。
さらに、本実施の形態では、有機半導体層24と構造体の下層の金属又は半導体層35との間に絶縁膜36が形成され、この絶縁膜36の端部上にまでわたってソースドレイン電極25,26が形成されている。これにより、図7に示すように、有機半導体層24の表面全体を絶縁膜36及びソースドレイン電極25,26で覆うことが可能になるので、有機半導体層24をダメージから保護することができる利点を有している。
なお、図7では一断面だけを示しているので、他の部分で有機半導体層24の表面が絶縁膜36及びソースドレイン電極25,26で覆われているか不明になっている。有機半導体層24の表面全体を覆うためには、絶縁膜36及びソースドレイン電極25,26を合わせた平面パターンを、有機半導体層24の平面パターンよりも広く形成すれば良い。
なお、図7では一断面だけを示しているので、他の部分で有機半導体層24の表面が絶縁膜36及びソースドレイン電極25,26で覆われているか不明になっている。有機半導体層24の表面全体を覆うためには、絶縁膜36及びソースドレイン電極25,26を合わせた平面パターンを、有機半導体層24の平面パターンよりも広く形成すれば良い。
<5.半導体装置の第5の実施の形態>
本発明の半導体装置の第5の実施の形態の概略構成図(要部の平面図)を、図8に示す。図8では図2の平面図と同様にハッチングを付している。
上述した先の各実施の形態では、構造体が、ゲート電極21の幅と同等もしくは若干小さい幅の平面パターンに形成されていた。
これに対して、本実施の形態では、構造体をゲート電極21の幅と比較して大幅に狭い幅の平面パターンに形成した場合である。
図8に示すように、構造体31を縦に細長いパターンとして、ゲート電極21の幅と比較して大幅に狭い幅の平面パターンに形成している。これにより、チャネル長Lchを短くすることができる。
また、図4に示した第1の実施の形態の変形例と同様に、ソースドレイン電極25,26及び電極材料層32を、有機半導体層24の幅よりも広い幅に形成している。これにより、構造体31及びソースドレイン電極25,26で有機半導体層24を覆っている。この場合、チャネル幅Wchは有機半導体層24の幅になる。
本発明の半導体装置の第5の実施の形態の概略構成図(要部の平面図)を、図8に示す。図8では図2の平面図と同様にハッチングを付している。
上述した先の各実施の形態では、構造体が、ゲート電極21の幅と同等もしくは若干小さい幅の平面パターンに形成されていた。
これに対して、本実施の形態では、構造体をゲート電極21の幅と比較して大幅に狭い幅の平面パターンに形成した場合である。
図8に示すように、構造体31を縦に細長いパターンとして、ゲート電極21の幅と比較して大幅に狭い幅の平面パターンに形成している。これにより、チャネル長Lchを短くすることができる。
また、図4に示した第1の実施の形態の変形例と同様に、ソースドレイン電極25,26及び電極材料層32を、有機半導体層24の幅よりも広い幅に形成している。これにより、構造体31及びソースドレイン電極25,26で有機半導体層24を覆っている。この場合、チャネル幅Wchは有機半導体層24の幅になる。
具体的には、例えば、有機半導体層24の平面パターンを100μm×30μmとして、構造体31の平面パターンを5μm×120μmとする。
上述の本実施の形態によれば、有機半導体層24上に構造体31を形成して、この構造体31の外縁とソースドレイン電極25,26の内端とが位置整合して形成されている。
これにより、先の各実施の形態と同様に、チャネル長が構造体31のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体31を作製した後には、基板21の伸び等があっても、構造体31と自己整合してソースドレイン電極25,26を形成することができる。
これにより、先の各実施の形態と同様に、チャネル長が構造体31のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体31を作製した後には、基板21の伸び等があっても、構造体31と自己整合してソースドレイン電極25,26を形成することができる。
さらに、本実施の形態では、構造体31及びソースドレイン電極25,26で有機半導体層24を全て覆っているので、有機半導体層24をダメージから保護することができる。
<6.半導体装置の第6の実施の形態>
本発明の半導体装置の第6の実施の形態の概略構成図(要部の平面図)を、図9に示す。図9では図2の平面図と同様にハッチングを付している。
本実施の形態では、第5の実施の形態と同様に、構造体をゲート電極21の幅と比較して大幅に狭い幅の平面パターンに形成した場合である。
図9に示すように、構造体31を縦に細長いパターンとして、ゲート電極21の幅と比較して大幅に狭い幅の平面パターンに形成している。これにより、チャネル長Lchを短くすることができる。
また、有機半導体層24とソースドレイン電極25,26及び電極材料層32とを、それぞれ広い幅の平面パターンで形成している。そして、構造体31の縦の長さを有機半導体層24の幅よりも少し長く形成して、ソースドレイン電極25,26及び電極材料層32を、有機半導体層24の幅よりも少し狭く形成している。この場合、チャネル幅Wchはソースドレイン電極25,26の幅になる。
本発明の半導体装置の第6の実施の形態の概略構成図(要部の平面図)を、図9に示す。図9では図2の平面図と同様にハッチングを付している。
本実施の形態では、第5の実施の形態と同様に、構造体をゲート電極21の幅と比較して大幅に狭い幅の平面パターンに形成した場合である。
図9に示すように、構造体31を縦に細長いパターンとして、ゲート電極21の幅と比較して大幅に狭い幅の平面パターンに形成している。これにより、チャネル長Lchを短くすることができる。
また、有機半導体層24とソースドレイン電極25,26及び電極材料層32とを、それぞれ広い幅の平面パターンで形成している。そして、構造体31の縦の長さを有機半導体層24の幅よりも少し長く形成して、ソースドレイン電極25,26及び電極材料層32を、有機半導体層24の幅よりも少し狭く形成している。この場合、チャネル幅Wchはソースドレイン電極25,26の幅になる。
具体的には、例えば、有機半導体層24の平面パターンを100μm×100μmの正方形として、構造体の平面パターンを5μm×110μmとして、ソースドレイン電極の幅を90μmとすることができる。このとき、チャネル幅Wchは90μmとなる。
上述の本実施の形態によれば、有機半導体層24上に構造体31を形成して、この構造体31の外縁とソースドレイン電極25,26の内端とが位置整合して形成されている。
これにより、先の各実施の形態と同様に、チャネル長が構造体31のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体31を作製した後には、基板21の伸び等があっても、構造体31と自己整合してソースドレイン電極25,26を形成することができる。
これにより、先の各実施の形態と同様に、チャネル長が構造体31のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体31を作製した後には、基板21の伸び等があっても、構造体31と自己整合してソースドレイン電極25,26を形成することができる。
さらに、本実施の形態では、チャネル幅Wchはソースドレイン電極25,26の幅になっており、有機半導体層24の幅よりも狭くなっている。
これにより、チャネルとなる部分が有機半導体層24の端縁にかからないので、寄生トランジスタが形成されにくくなる。
これにより、チャネルとなる部分が有機半導体層24の端縁にかからないので、寄生トランジスタが形成されにくくなる。
上述した第1〜第5の実施の形態及びその変形例の半導体装置を、画像を表示する表示装置(ディスプレイ)のバックプレーン用の半導体装置として用いることができる。
この場合、表示装置を例えば次のようにして製造することができる。
まず、各実施の形態及びその変形性で説明した作製方法により、有機TFTを有する半導体装置を作製する。
その後、例えば感光性を持つ層間絶縁膜材料を塗布して層間絶縁膜を形成する。
次に、フォトリソグラフィ技術によって、層間絶縁膜に電極・配線の接続用の貫通孔を形成する。
その後、貫通孔を埋めて全面に金属膜を成膜して、この金属膜をフォトリソフィ技術によりパターニングを行うことにより、上層の電極・配線層(例えば、ピクセル電極)を下層の電極・配線層に接続して形成することができる。
このようにして、表示装置のバックプレーンを製造することができる。
この場合、表示装置を例えば次のようにして製造することができる。
まず、各実施の形態及びその変形性で説明した作製方法により、有機TFTを有する半導体装置を作製する。
その後、例えば感光性を持つ層間絶縁膜材料を塗布して層間絶縁膜を形成する。
次に、フォトリソグラフィ技術によって、層間絶縁膜に電極・配線の接続用の貫通孔を形成する。
その後、貫通孔を埋めて全面に金属膜を成膜して、この金属膜をフォトリソフィ技術によりパターニングを行うことにより、上層の電極・配線層(例えば、ピクセル電極)を下層の電極・配線層に接続して形成することができる。
このようにして、表示装置のバックプレーンを製造することができる。
<7.本発明の表示装置の実施の形態>
本発明の表示装置の一実施の形態の回路構成図を、図10に示す。
図10に示す表示装置1は、例えば、液晶表示装置又は電気泳動型表示装置であり、駆動側の基板3上には、表示領域3aとその周辺領域3bとが設定されている。
表示領域3aには、複数の走査線5と複数の信号線7とが縦横に配線されており、それぞれの交差部に対応して1つの画素aが設けられた画素アレイ部として構成されている。また、表示領域3aには、走査線5と平行に共通配線9が配線されている。
一方、周辺領域3bには、走査線5を走査駆動する走査線駆動回路5bと、輝度情報に応じた映像信号(即ち、入力信号)を信号線7に供給する信号線駆動回路7bとが配置されている。
本発明の表示装置の一実施の形態の回路構成図を、図10に示す。
図10に示す表示装置1は、例えば、液晶表示装置又は電気泳動型表示装置であり、駆動側の基板3上には、表示領域3aとその周辺領域3bとが設定されている。
表示領域3aには、複数の走査線5と複数の信号線7とが縦横に配線されており、それぞれの交差部に対応して1つの画素aが設けられた画素アレイ部として構成されている。また、表示領域3aには、走査線5と平行に共通配線9が配線されている。
一方、周辺領域3bには、走査線5を走査駆動する走査線駆動回路5bと、輝度情報に応じた映像信号(即ち、入力信号)を信号線7に供給する信号線駆動回路7bとが配置されている。
各画素aには、例えばスイッチング素子としての薄膜トランジスタTr及び保持容量Csからなる画素回路が設けられ、さらに、この画素回路に接続された画素電極11が設けられている。
なお、画素電極11は、以降に平面図及び断面図を用いて詳細に説明するように、画素回路を覆う層間絶縁膜上に設けられていることとする。
なお、画素電極11は、以降に平面図及び断面図を用いて詳細に説明するように、画素回路を覆う層間絶縁膜上に設けられていることとする。
薄膜トランジスタTrは、本発明の半導体装置を適用した有機TFTからなる。
そして、薄膜トランジスタTrのゲートが走査線5に接続され、ソース/ドレインの一方が信号線7に接続され、ソース/ドレインの他方が保持容量Csと画素電極11とに接続されている。
また、容量素子Csのもう一方の電極は、共通配線9に接続されている。
なお、共通配線9は、ここでは図示を省略している、対向基板側の共通電極に接続されている。
そして、薄膜トランジスタTrのゲートが走査線5に接続され、ソース/ドレインの一方が信号線7に接続され、ソース/ドレインの他方が保持容量Csと画素電極11とに接続されている。
また、容量素子Csのもう一方の電極は、共通配線9に接続されている。
なお、共通配線9は、ここでは図示を省略している、対向基板側の共通電極に接続されている。
そして、薄膜トランジスタTrを介して信号線7から書き込まれた映像信号が保持容量Csに保持され、保持された信号量に応じた電圧が画素電極11に供給される構成となっている。
以上のような回路構成において、各画素aにおける画素回路は、走査線5に対して線対称にレイアウトされており、より詳細には走査線5と平行な方向線に対して線対称にレイアウトされている。
さらに、各画素aにおける画素回路は、信号線7に対して線対称にレイアウトされている。より詳細には走査線5と平行な方向線に対して線対称にレイアウトされている。
これにより、各画素aにおける画素電極11と画素回路との接続部分が、走査線5の延設方向に隣接する画素a−a間の中央で、かつ信号線7の延設方向に隣接する画素a−a間の中央に配置された状態となっている。
また、2本の走査線5間に挟まれた2つの画素a,aで、共通配線9を共有しており、通常よりも共通配線9の本数を半分に減らすことができる構成となっている。
なお、各画素回路のレイアウトは、画素a−a間の中央に画素電極11と画素回路との接続部分が配置されれば良く、走査線5及び信号線7に対して、画素a内に配置される電極等の部材の配置順が線対称であれば、サイズや位置が異なっていても良い。
さらに、各画素aにおける画素回路は、信号線7に対して線対称にレイアウトされている。より詳細には走査線5と平行な方向線に対して線対称にレイアウトされている。
これにより、各画素aにおける画素電極11と画素回路との接続部分が、走査線5の延設方向に隣接する画素a−a間の中央で、かつ信号線7の延設方向に隣接する画素a−a間の中央に配置された状態となっている。
また、2本の走査線5間に挟まれた2つの画素a,aで、共通配線9を共有しており、通常よりも共通配線9の本数を半分に減らすことができる構成となっている。
なお、各画素回路のレイアウトは、画素a−a間の中央に画素電極11と画素回路との接続部分が配置されれば良く、走査線5及び信号線7に対して、画素a内に配置される電極等の部材の配置順が線対称であれば、サイズや位置が異なっていても良い。
以上のような画素回路の構成は、あくまでも一例であり、必要に応じて画素回路内に容量素子を設けたり、さらに複数のトランジスタを設けて画素回路を構成したりしても良い。また、画素回路の変更に応じて、必要な駆動回路を周辺領域2bに追加しても良い。
続いて、本実施の形態の表示装置1の要部の平面図を図11に示し、図11のA−A´断面図及びB−B´における断面図を、それぞれ図12A及び図12Bに示す。
以下、これらの図に基づいて表示装置1の層構成を説明する。なお、ここでは一例として150dpiの画素を想定し、一画素aが170μm角程度としたレイアウトの層構成を説明する。
以下、これらの図に基づいて表示装置1の層構成を説明する。なお、ここでは一例として150dpiの画素を想定し、一画素aが170μm角程度としたレイアウトの層構成を説明する。
これらの図に示すように、駆動側の基板3上の第1層目には、走査線5と共通配線9とが平行に配線されている。これらの配線5,9は、2本の走査線5間に1本の共通配線9を配置した3本を1組として複数組が配線されている。
各走査線5からは、各画素a部分において、薄膜トランジスタTrのゲート電極5gが共通配線9側に向かって延設されている。
また、各共通配線9からは、各画素a部分において、容量素子Csの下部電極9cが両側の走査線5に向かう2方向に延設されている。つまり、1本の共通配線9からは、2本の走査線5間に挟まれた2つの画素aに向かって下部電極9cが延設されている。
さらに、走査線5及び共通配線9を覆う状態で、ゲート絶縁膜101(断面図のみに図示)が設けられている。
また、各共通配線9からは、各画素a部分において、容量素子Csの下部電極9cが両側の走査線5に向かう2方向に延設されている。つまり、1本の共通配線9からは、2本の走査線5間に挟まれた2つの画素aに向かって下部電極9cが延設されている。
さらに、走査線5及び共通配線9を覆う状態で、ゲート絶縁膜101(断面図のみに図示)が設けられている。
このゲート絶縁膜101上の第2層目には、信号線7、薄膜トランジスタTrのソースドレイン電極7sd、並びに、容量素子Csの上部電極7cが設けられている。
信号線7からは、各画素a部分において薄膜トランジスタTrの一方のソース/ドレイン7sdが延設されている。
また、他方のソースドレイン電極7sdと上部電極7cとは、各画素a部分において連続したパターンとして形成されている。
信号線7からは、各画素a部分において薄膜トランジスタTrの一方のソース/ドレイン7sdが延設されている。
また、他方のソースドレイン電極7sdと上部電極7cとは、各画素a部分において連続したパターンとして形成されている。
ここで、信号線7から延設されているソースドレイン電極7sdは、2本の信号線7の内側に向かって延設されている。
一方、上部電極7cとの連続パターンとなるソースドレイン電極7sdは、2本の信号線7で挟まれた位置において、共通配線9を共有する4つの画素a間の中央部に配線されている。この上部電極7c及びソースドレイン電極7sdの連続パターンが、以降に説明する画素電極11との接続部分となる。
一方、上部電極7cとの連続パターンとなるソースドレイン電極7sdは、2本の信号線7で挟まれた位置において、共通配線9を共有する4つの画素a間の中央部に配線されている。この上部電極7c及びソースドレイン電極7sdの連続パターンが、以降に説明する画素電極11との接続部分となる。
以上説明したように、本実施の形態においては、画素電極11との接続部分となる容量素子Csの上部電極7c及びソースドレイン電極7sdの連続パターンが、上述した4つの画素a間の中央部に配置された構成となっている。
また、各画素aにおいては、ソースドレイン電極7sd間において、ゲート電極5gに積層させる位置に、薄膜トランジスタTrの活性領域となる有機半導体層103が設けられている。ソースドレイン電極7sdは、有機半導体層103の左右端部の上にわたって形成されている。
さらに、有機半導体層103の上には、逆テーパー形状の構造体104が形成され、この構造体104の上に、ソースドレイン電極7sdと同じ材料からなる電極材料層106が形成されている。即ち、前述した本発明の半導体装置の第1の実施の形態の構成を採用している。
また、各画素aにおいては、ソースドレイン電極7sd間において、ゲート電極5gに積層させる位置に、薄膜トランジスタTrの活性領域となる有機半導体層103が設けられている。ソースドレイン電極7sdは、有機半導体層103の左右端部の上にわたって形成されている。
さらに、有機半導体層103の上には、逆テーパー形状の構造体104が形成され、この構造体104の上に、ソースドレイン電極7sdと同じ材料からなる電極材料層106が形成されている。即ち、前述した本発明の半導体装置の第1の実施の形態の構成を採用している。
そして、以上のような薄膜トランジスタTrを含む、画素回路を覆う状態で、層間絶縁膜105が設けられている。
この層間絶縁膜105は、画素回路と上部に設けられる画素電極との間に寄生容量が生じることのない程度に厚い膜で構成され、表面平坦であることが好ましい。
この層間絶縁膜105は、画素回路と上部に設けられる画素電極との間に寄生容量が生じることのない程度に厚い膜で構成され、表面平坦であることが好ましい。
ここで特に、この層間絶縁膜105には、4つの画素aにまたがる接続孔105aが複数設けられている。これらの各接続孔105aの底部には、隣接する複数の画素回路の一部分として、上述のように4つの画素a間の中央部に配置した4つの上部電極7cが露出した状態となっている。つまり、1つの接続孔105a内に、4つの画素aの各画素回路を構成する上部電極7cが露出されている。
これらの接続孔105aは、上部電極7cに対する接続が充分に取れる範囲であれば良く、画素開口を考慮した場合にはできるだけ小さい開口面積(開口形状)であることが好ましい。例えば、一画素aが170μm角程度と想定した本レイアウトであれば、各接続孔105aは110〜130μm程度の開口径で形成すれば良い。
これらの接続孔105aは、上部電極7cに対する接続が充分に取れる範囲であれば良く、画素開口を考慮した場合にはできるだけ小さい開口面積(開口形状)であることが好ましい。例えば、一画素aが170μm角程度と想定した本レイアウトであれば、各接続孔105aは110〜130μm程度の開口径で形成すれば良い。
そして、この層間絶縁膜105上の第3層目には、画素電極11が配列形成されている。各画素電極11は、層間絶縁膜105に設けた接続孔105aの底部において、画素回路を構成する各上部電極7cと1:1で直接接続されている。このため、1つの接続孔105a内において、4つの画素電極11の端部が各上部電極7c上に直接接続された状態となっている。
上部電極7cと共通配線9との間には、ゲート絶縁膜101が設けられているため、画素電極11と共通配線9との絶縁性は確保される。
上部電極7cと共通配線9との間には、ゲート絶縁膜101が設けられているため、画素電極11と共通配線9との絶縁性は確保される。
なお、この表示装置1を例えば液晶表示装置とする場合には、ここでの図示を省略した配向膜で画素電極11を覆う。
また、駆動側の基板3における画素電極11の形成面側には、ここでの図示を省略した対向基板が設けられている。この対向基板の画素電極11に向かう面上には、全画素に共通の共通電極が設けられている。
そして、この表示装置1を例えば液晶表示装置とする場合には、共通電極を覆う状態で配向膜が設けられ、二つの基板の画素電極11−共通電極間に、配向膜を介して液晶層(例えばポリマー分散型液晶)が挟持される。
一方、この表示装置1を例えば電気泳動型表示装置とする場合には、これらの画素電極11−共通電極間に、シリコーンイオン中に帯電したグラファイト微粒子と酸化チタン微粒子とを分散させたマイクロカプセルが挟持される。
そして、この表示装置1を例えば液晶表示装置とする場合には、共通電極を覆う状態で配向膜が設けられ、二つの基板の画素電極11−共通電極間に、配向膜を介して液晶層(例えばポリマー分散型液晶)が挟持される。
一方、この表示装置1を例えば電気泳動型表示装置とする場合には、これらの画素電極11−共通電極間に、シリコーンイオン中に帯電したグラファイト微粒子と酸化チタン微粒子とを分散させたマイクロカプセルが挟持される。
本実施の形態の表示装置は、例えば、以下に説明するようにして、製造することができる。
まず、駆動側の基板3を用意する。
この基板3としては、ポリエーテルスルホン(PES)からなるプラスチック基板を用いることができる。
プラスチック基板では、その他のプラスチックも使用することができる。例えば、ポリエチレンナフタレート(PEN)、ポリイミド(PI)、ポリカーボネート(PC)、ポリアクリレート(PAR)、ポリエーテルエーテルケトン(PEEK)、ポリフェニレンスルフィド(PPS)、ポリエチレンテレフタラート(PET)等である。
また、ガラスや金属フォイルを、基板3として使用することもできる。
まず、駆動側の基板3を用意する。
この基板3としては、ポリエーテルスルホン(PES)からなるプラスチック基板を用いることができる。
プラスチック基板では、その他のプラスチックも使用することができる。例えば、ポリエチレンナフタレート(PEN)、ポリイミド(PI)、ポリカーボネート(PC)、ポリアクリレート(PAR)、ポリエーテルエーテルケトン(PEEK)、ポリフェニレンスルフィド(PPS)、ポリエチレンテレフタラート(PET)等である。
また、ガラスや金属フォイルを、基板3として使用することもできる。
次に、この基板3上に、第1層目の配線として、走査線5及び走査線5から延設されたゲート電極5g、さらには共通配線9及び共通配線9から延設された容量素子Csの下部電極9cをパターン形成する。
例えば、ダイコート法により、基板3上に銀インクを塗布し、150℃で熱処理することで、銀からなる導電性膜を50nmの膜厚で成膜する。
次に、スクリーン印刷法により、レジストインクを導電性膜上にパターン形成する。
続いて、印刷したレジストパターンをマスクにして銀エッチング液を用いたウェットエッチングを行って、導電性膜をパターニングすることにより、上述した第1層目の配線をパターン形成する。
例えば、ダイコート法により、基板3上に銀インクを塗布し、150℃で熱処理することで、銀からなる導電性膜を50nmの膜厚で成膜する。
次に、スクリーン印刷法により、レジストインクを導電性膜上にパターン形成する。
続いて、印刷したレジストパターンをマスクにして銀エッチング液を用いたウェットエッチングを行って、導電性膜をパターニングすることにより、上述した第1層目の配線をパターン形成する。
なお、エッチングのマスクに用いるレジストパターンの形成方法としては、インクジェット法、フォトリソグラフィ法、レーザー描画法を用いてもよい。さらにはインクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを用いることもできる。ただし、以降に形成されるさらに上層の配線及び電極との間に良好な絶縁特性を確保するためには、ここで形成するゲート電極5g他の表面が平坦で、かつ膜厚が100nm以下とできるだけ薄いことが好ましい。
また、これらの第1層目の配線材料は、銀以外にも、金、白金、パラジウム、銅、ニッケル、アルミニウム等の金属や、導電性有機材料を用いることもできる。導電性有機材料としては、ポリ(3,4−エチレンジオキシチオフェン)/ポリ(4−スチレンスルホナート)[PEDOT/PSS]、ポリアニリン(PANI)等を用いることができる。
次に、第1層目の配線を覆う状態でゲート絶縁膜101を形成する。
例えば、ダイコート法により、架橋性高分子材料ポリビニルフェノール(PVP)を塗布し、150℃で熱処理することにより、ゲート絶縁膜101を形成する。
このゲート絶縁膜101は、トランジスタの低電圧動作のために1μm以下の膜厚で、かつ表面平坦に形成されることが望ましい。
例えば、ダイコート法により、架橋性高分子材料ポリビニルフェノール(PVP)を塗布し、150℃で熱処理することにより、ゲート絶縁膜101を形成する。
このゲート絶縁膜101は、トランジスタの低電圧動作のために1μm以下の膜厚で、かつ表面平坦に形成されることが望ましい。
このようなゲート絶縁膜101の形成方法としては、この他にもグラビアコート法、ロールコート法、キスコート法、ナイフコート法、ダイコート法、スリットコート法、ブレードコート法、スピンコート法、インクジェット法を用いることもできる。
また、ゲート絶縁膜101の材料としては、PVPの他にも、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、ポリビニルアルコール、エポキシ樹脂、ノボラック樹脂等を使用することができる。
また、ゲート絶縁膜101の材料としては、PVPの他にも、ポリイミド、ポリアミド、ポリエステル、ポリアクリレート、ポリビニルアルコール、エポキシ樹脂、ノボラック樹脂等を使用することができる。
次に、各画素aにおいて、ゲート電極5gに積層させる位置のゲート絶縁膜101上に、有機半導体層103を形成する。
さらに、有機半導体層103の中央部上に、絶縁体から成り、逆テーパー形状の構造体104を形成する。
さらに、電極材料層を形成した後、電極材料層をパターニングする。これにより、構造体104上の電極材料層106と、第2層目の配線として、信号線7、薄膜トランジスタTrのソースドレイン電極7sd、並びに、容量素子Csの上部電極7cを、パターン形成する。
これらの各部品(有機半導体層103、構造体104、電極材料層106、第2層目の配線)は、前述した半導体装置の第1の実施の形態の製造方法と同様にして、形成することができる。
さらに、有機半導体層103の中央部上に、絶縁体から成り、逆テーパー形状の構造体104を形成する。
さらに、電極材料層を形成した後、電極材料層をパターニングする。これにより、構造体104上の電極材料層106と、第2層目の配線として、信号線7、薄膜トランジスタTrのソースドレイン電極7sd、並びに、容量素子Csの上部電極7cを、パターン形成する。
これらの各部品(有機半導体層103、構造体104、電極材料層106、第2層目の配線)は、前述した半導体装置の第1の実施の形態の製造方法と同様にして、形成することができる。
その後、有機半導体層103、構造体104、電極材料層106、並びに、第2層目の配線を覆って、層間絶縁膜105を形成する。
例えば、スクリーン印刷法により予め接続孔105aが設けられた形状の層間絶縁膜105をパターン形成する。図11の平面図に示したように、150dpiの画素を想定して一画素aが170um角の場合であれば、先ず、150μm角の乳剤パターンを有するスクリーン版を用いてポリイミドからなる樹脂ペーストを印刷する。この際、乳剤パターンが、4つの画素a間の中央に配置された上部電極7c上を覆うようにする。
次に、樹脂ペーストを120℃で焼成する。
これにより、4つの画素aにまたがる接続孔105aを有する層間絶縁膜105を印刷形成し、接続孔105aの底部に4つの画素aの上部電極7cを露出させる。
例えば、スクリーン印刷法により予め接続孔105aが設けられた形状の層間絶縁膜105をパターン形成する。図11の平面図に示したように、150dpiの画素を想定して一画素aが170um角の場合であれば、先ず、150μm角の乳剤パターンを有するスクリーン版を用いてポリイミドからなる樹脂ペーストを印刷する。この際、乳剤パターンが、4つの画素a間の中央に配置された上部電極7c上を覆うようにする。
次に、樹脂ペーストを120℃で焼成する。
これにより、4つの画素aにまたがる接続孔105aを有する層間絶縁膜105を印刷形成し、接続孔105aの底部に4つの画素aの上部電極7cを露出させる。
なお、乳剤パターンが150μm角であれば、印刷された樹脂ペーストは焼成時に粘度が下がり基板3上でダレるため、110〜130μm角程度に狭められた開口径で接続孔105aがパターン形成される。
また、印刷の際に、640番、840番等の高精細メッシュを使用すれば、繰り返し印刷の信頼性を確保した上で乳剤パターンを小さくすることができる。このため、100μm角程度の開口径の接続孔を形成することができ、200dpi以上の高精細な表示装置の駆動基板(ディスプレイバックプレーン)の作製も可能である。
印刷に用いる樹脂ペーストとしては、上記のもの以外に、エポキシ樹脂、ポリエステル樹脂、フェノール樹脂、ウレタン樹脂、アクリル樹脂等を使用することができる。
ただし、ボトムゲート構造の薄膜トランジスタTrは、有機半導体層103の上に層間絶縁膜105が形成されるため、樹脂ペーストに含まれる溶媒や樹脂の加熱処理でトランジスタ特性が劣化することがない材料を選択することが好ましい。
なお、層間絶縁膜105の形成は、スクリーン印刷法に限定されることなく、インクジェット法、ディスペンサー法等の印刷方法で作製することができる。
また、印刷の際に、640番、840番等の高精細メッシュを使用すれば、繰り返し印刷の信頼性を確保した上で乳剤パターンを小さくすることができる。このため、100μm角程度の開口径の接続孔を形成することができ、200dpi以上の高精細な表示装置の駆動基板(ディスプレイバックプレーン)の作製も可能である。
印刷に用いる樹脂ペーストとしては、上記のもの以外に、エポキシ樹脂、ポリエステル樹脂、フェノール樹脂、ウレタン樹脂、アクリル樹脂等を使用することができる。
ただし、ボトムゲート構造の薄膜トランジスタTrは、有機半導体層103の上に層間絶縁膜105が形成されるため、樹脂ペーストに含まれる溶媒や樹脂の加熱処理でトランジスタ特性が劣化することがない材料を選択することが好ましい。
なお、層間絶縁膜105の形成は、スクリーン印刷法に限定されることなく、インクジェット法、ディスペンサー法等の印刷方法で作製することができる。
その後、接続孔105aの底部において各上部電極7cに対して独立して接続させた形状の画素電極11を、層間絶縁膜105上にパターン形成する。
例えば、導電性ペーストを用いたスクリーン印刷法により、画素電極11をパターン形成する。導電性ペーストとしては、例えば、銀ペースト(一例として藤倉化成社製XA−9024:商品名)を用い、印刷後に150℃で熱処理を行う。なお、ここでは、接続孔105a内において画素電極11がパターニングされるため、接続孔105aが画素電極11で塞がれることはない。このため、接続孔105a内に空気が残留することにより加熱硬化後に画素回路との接続不良(特開2001−274547号公報参照)が起こることを防止できる。
例えば、導電性ペーストを用いたスクリーン印刷法により、画素電極11をパターン形成する。導電性ペーストとしては、例えば、銀ペースト(一例として藤倉化成社製XA−9024:商品名)を用い、印刷後に150℃で熱処理を行う。なお、ここでは、接続孔105a内において画素電極11がパターニングされるため、接続孔105aが画素電極11で塞がれることはない。このため、接続孔105a内に空気が残留することにより加熱硬化後に画素回路との接続不良(特開2001−274547号公報参照)が起こることを防止できる。
画素電極11の形成に用いる導電性ペーストには、銀ペースト以外にも、金ペースト、白金ペースト、銅ペースト、ニッケルペースト、パラジウムペースト又はそれらの合金材料を用いても良い。
また、画素電極11の形成には、スクリーン印刷以外にも、インクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを適用しても良い。
また、画素電極11の材質は、形成方法によって、金属又はポリ(3,4−エチレンジオキシチオフェン)/ポリ(4−スチレンスルホナート)[PEDOT/PSS]、ポリアニリン(PANI)からなる導電性有機材料等を適宜選択することができる。
また、画素電極11の形成には、スクリーン印刷以外にも、インクジェット法、スクリーン印刷法、マイクロコンタクトプリンティング法、オフセット印刷法による直接パターンニングを適用しても良い。
また、画素電極11の材質は、形成方法によって、金属又はポリ(3,4−エチレンジオキシチオフェン)/ポリ(4−スチレンスルホナート)[PEDOT/PSS]、ポリアニリン(PANI)からなる導電性有機材料等を適宜選択することができる。
続いて、液晶表示装置であれば、画素電極11を覆う配向膜を形成して駆動基板を完成させる。さらに、共通電極上を配向膜で覆ってなる対向基板と、以上のようにして作製した駆動基板との間に液晶層を狭持させて表示装置を完成させる。
また、電気泳動型表示装置であれば、画素電極11が形成された駆動基板と、共通電極が設けられた対向基板との間にシリコーンイオン中に帯電したグラファイト微粒子と酸化チタン微粒子とを分散させたマイクロカプセルを挟持させて表示装置を完成させる。
上述の実施の形態の表示装置によれば、有機TFTからなる薄膜トランジスタTrを、前述した本発明の半導体装置の第1の実施の形態と同様の構成としたことにより、ソースドレイン電極7sdを、構造体104に対して位置整合して形成することができる。
これにより、薄膜トランジスタTrのチャネル長が構造体104のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体104を作製した後には、基板3の伸び等があっても、構造体104と自己整合してソースドレイン電極7sdを形成することができる。
従って、表示装置の薄膜トランジスタTrを所定のチャネル長で精度良く形成することが可能になり、表示装置の性能の向上や製造歩留まりの向上を図ることが可能になる。
また、設計マージンを低減して、画素サイズを小さくすることが可能になり、表示装置の多画素化を図ることが可能になる。
これにより、薄膜トランジスタTrのチャネル長が構造体104のパターニング解像度と一致し、設計マージンを大きくとる必要がなくなる。
また、構造体104を作製した後には、基板3の伸び等があっても、構造体104と自己整合してソースドレイン電極7sdを形成することができる。
従って、表示装置の薄膜トランジスタTrを所定のチャネル長で精度良く形成することが可能になり、表示装置の性能の向上や製造歩留まりの向上を図ることが可能になる。
また、設計マージンを低減して、画素サイズを小さくすることが可能になり、表示装置の多画素化を図ることが可能になる。
上述の表示装置の実施の形態では、有機TFTからなる薄膜トランジスタTrを、前述した本発明の半導体装置の第1の実施の形態と同様の構成としていた。
本発明の表示装置では、前述した本発明の半導体装置の第2〜第5の実施の形態や変形例と同様の構成としたり、本発明の半導体装置の範囲内の他の構成としたりして、表示装置を構成しても良い。
また、本発明の表示装置は、図10〜図12に示した実施の形態の構成に限らず、有機TFTからなる薄膜トランジスタTrを含む構成の表示装置であれば、他の構成としても良い。例えば、図10〜図12に示した表示装置の実施の形態では、アクティブマトリックスで駆動する表示装置の回路に、本発明の半導体装置を適用していたが、他の表示装置に適用することも可能である。
本発明の表示装置では、前述した本発明の半導体装置の第2〜第5の実施の形態や変形例と同様の構成としたり、本発明の半導体装置の範囲内の他の構成としたりして、表示装置を構成しても良い。
また、本発明の表示装置は、図10〜図12に示した実施の形態の構成に限らず、有機TFTからなる薄膜トランジスタTrを含む構成の表示装置であれば、他の構成としても良い。例えば、図10〜図12に示した表示装置の実施の形態では、アクティブマトリックスで駆動する表示装置の回路に、本発明の半導体装置を適用していたが、他の表示装置に適用することも可能である。
また、本発明の半導体装置は、表示装置の他にも、センサやRFIDタグ等の用途の集積回路に使用することが可能である。
3,21 基板、5 走査線、5g,22 ゲート電極、7 信号線、7sd,25,26 ソースドレイン電極、7c 上部電極、7sc 下部電極、9 共通配線、11 画素電極、23 絶縁層(ゲート絶縁膜)、24,103 有機半導体層、27 絶縁層、31,104 構造体、32 電極材料層、33 (幅の狭い)絶縁層、34 (幅の広い)絶縁層、35 金属又は半導体層、36 絶縁膜、101 ゲート絶縁膜、105 層間絶縁膜、Cs 容量素子、Tr 薄膜トランジスタ
Claims (10)
- 薄膜トランジスタを含む半導体装置であって、
前記薄膜トランジスタのゲート電極と、
前記ゲート電極を覆って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層と、
前記有機半導体層上に形成された構造体と、
前記ゲート絶縁膜上から、前記構造体よりも外側の前記有機半導体層上にわたって形成された、前記薄膜トランジスタのソースドレイン電極と、
前記ソースドレイン電極と同じ材料により、前記構造体の上に形成された、電極材料層とを含む
半導体装置。 - 前記構造体は、前記有機半導体層側の面よりも前記電極材料層側の面の方が大きい、オーバーハング形状に形成されている、請求項1に記載の半導体装置。
- 前記構造体は、側壁面が斜面である逆テーパー状のオーバーハング形状に形成されている、請求項2に記載の半導体装置。
- 前記構造体は、複数の層の積層により形成されており、最上層よりも下層が内側に壁面があるオーバーハング形状に形成されている、請求項2に記載の半導体装置。
- 前記構造体の前記複数の層がいずれも絶縁体によって形成されている請求項4に記載の半導体装置。
- 前記構造体の前記複数の層のうち、下層が金属又は半導体によって形成され、最上層が絶縁体によって形成されている請求項4に記載の半導体装置。
- 前記有機半導体層と、前記構造体の前記下層との間に、絶縁膜が形成されている請求項6に記載の半導体装置。
- 前記ソースドレイン電極が、前記絶縁膜の端部上にまでわたって形成されている請求項7に記載の半導体装置。
- 前記構造体及び前記ソースドレイン電極によって、前記有機半導体層の全体が覆われている、請求項1に記載の半導体装置。
- 薄膜トランジスタを含む半導体装置を有する表示装置であって、
前記薄膜トランジスタのゲート電極と、前記ゲート電極を覆って形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記薄膜トランジスタのソース領域、チャネル領域、ドレイン領域を構成する有機半導体層と、前記有機半導体層上に形成された構造体と、前記ゲート絶縁膜上から、前記構造体よりも外側の前記半導体層上にわたって形成された、前記薄膜トランジスタのソースドレイン電極と、前記ソースドレイン電極と同じ材料により、前記構造体の上に形成された、電極材料層とを含む半導体装置と、
前記半導体装置を含むバックプレーンと、
画像が表示される表示パネルとを含む
表示装置。
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