JP4622630B2

JP4622630B2 - 薄膜トランジスタの製造方法

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Publication number: JP4622630B2
Application number: JP2005101402A
Authority: JP
Inventors: 守石崎; 修喜納; 隆一中村; 透大久保; 亮平松原
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2005-03-31
Filing date: 2005-03-31
Publication date: 2011-02-02
Anticipated expiration: 2025-03-31
Also published as: JP2006286718A

Description

本発明は、薄膜トランジスタの製造方法に係り、特に論理回路等に使用される薄膜トランジスタの製造方法に関する。

半導体自体を基板としたトランジスタや集積回路などの技術を基礎として、ガラス基板上にアモルファスシリコンやポリシリコンなどを成膜した薄膜トランジスタ（ＴＦＴ）が製造され、画像表示素子やその駆動回路等に応用されている。このような薄膜トランジスタにおいては、アモルファスシリコン等を４００〜５００度程度の比較的低い成膜温度で成膜できることにより、基板として石英よりも融点の低い安価なガラスが使用されている。
また、電子ペーパーやＲＦＩＤタグなどに対応させるため、フレキシブル化、低コスト化、さらに軽量化などの観点から、電子回路を形成する薄膜トランジスタをフレキシブル基板上に形成する、有機半導体を用いたデバイスの開発が行われている。
この有機半導体を用いた薄膜トランジスタにおいては、成膜温度を室温から２００度程度に低減できることから、プラスチック基板を用いた薄膜トランジスタが製造可能になり、軽量かつフレキシブルな論理回路の製造が期待されている。

例えば、図８に示すように、プラスチックからなる基板１の上面に長方形状のゲート電極２が形成され、その上にゲート絶縁膜３を挟んでソース電極４およびドレイン電極５が形成され、さらにその上に有機半導体６が形成された薄膜トランジスタ４０が知られている。この薄膜トランジスタ４０は、プラスチック基板１の上面に順にゲート電極２、ゲート絶縁膜３、長方形状のソース電極４およびドレイン電極５を形成した後、ソース電極４とドレイン電極５を接続するように有機半導体６をディスペンサ等で塗布して形成されるものである。

一般に、有機半導体をデバイスの構成として用いる場合、液体でのプロセスが可能となるため、大面積化、印刷法の適用、さらにプラスチック基板の利用が可能となり、フレキシブル化、低コスト化及び軽量化の目的を達成できる利点がある（例えば、非特許文献１参照）。また、低コスト化やフレキシブル化を実現する上においては、半導体のみでなく、ゲート電極、ソース電極、ドレイン電極やゲート絶縁膜も印刷法などにより形成されることが望ましい。
また、印刷法を用いた電極の形成においては、導電性高分子や金属コロイド溶液などを用いた電極パターンの形成に関する開発も行われている（非特許文献２参照）。

ところで、上記の薄膜トランジスタ４０においては、対向するソース電極４とドレイン電極５の間にディスペンサ等で有機半導体６を塗布した場合、有機半導体６がソース電極４とドレイン電極５の間から流れ出すことにより、有機半導体６を過剰に消費してしまう虞があった。また、ソース電極４とドレイン電極５の間から流出した有機半導体６が、ゲート電極２の存在しない領域にまで拡散することによって、ソース電極４とドレイン電極５の間のリーク電流（ｏｆｆ電流）を増大させる虞もあった。
Ｓｃｉｅｎｃｅｖｏ１．２６５、１６８４（１９９４）ＴｈｉｎＳｏｌｉｄＦｉｌｍｓＶｏｌ．２７９、４３８（２００３）

本発明は、上記事情に鑑みてなされたものであって、半導体材料の過剰な消費を抑制でき、適量な半導体材料にて製造が可能であるとともに、ソース電極とドレイン電極の間のリーク電流を抑制することができる薄膜トランジスタの製造方法を提供することを目的とする。

本発明の薄膜トランジスタの製造方法は、絶縁基板上に形成されたゲート電極と、前記絶縁基板と前記ゲート電極を覆うように形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたソース電極とドレイン電極と半導体層とを有し、平面視的配置において、前記ソース電極が孤立島パターンに形成されており、前記ドレイン電極が前記ソース電極を取り囲むように配置されており、さらに前記ゲート電極が前記ソース電極と前記ドレイン電極との間隙を埋める位置に配置されてなり、前記ドレイン電極の膜厚が１μｍ以上である薄膜トランジスタを製造する方法であって、前記ソース電極および前記ドレイン電極を形成する工程が少なくともスクリーン印刷工程を含み、前記半導体層を形成する工程が少なくともディスペンサ工程またはインクジェット工程を含むことを特徴とする。
かかる方法によれば、リーク電流が少ない薄膜トランジスタを製造することができる。また、印刷方法を採用すれば必要な部分にのみ電極を形成することができるので、製造工程が大幅に削減され、大量に安価に製造することが可能となる。

本発明の薄膜トランジスタの製造方法は、前記膜厚が１μｍ以上のドレイン電極を隔壁として、ディスペンサ工程またはインクジェット工程で形成する半導体層のドレイン電極外への漏れ出しを防止しつつ半導体層をドレイン電極の内側に形成することを特徴とする。
かかる方法によっても、上記と同様の効果が得られる。

本発明の薄膜トランジスタの製造方法によれば、リーク電流が少ない薄膜トランジスタを製造することができる。また、印刷方法を採用すれば必要な部分にのみ電極を形成することができるので、製造工程が大幅に削減され、大量に安価に製造することが可能となる。

以下、本発明の実施の形態について図面を参照して説明するが、本発明はこれらに限定されるものではない。

（第１の実施形態）
図１（ａ）は第１の実施形態に係る薄膜トランジスタの平面図、図１（ｂ）は図１（ａ）のＡ−Ａ´の断面図、図２（ａ）〜（ｄ）は製造工程を示す断面図である。
第１の実施形態の薄膜トランジスタ１０は、絶縁基板１の上面にゲート電極２が形成され、絶縁基板１とゲート電極２がゲート絶縁膜３で覆われている。ゲート絶縁膜３の上面には、ソース電極４およびドレイン電極５が形成され、ソース電極４とドレイン電極５の間隙が半導体層６で覆われている。

絶縁基板１としては、一般的なプラスチック材料を用いることができ、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルスルフォン（ＰＥＳ）、ポリイミド（ＰＩ）、ポリエーテルイミド（ＰＥＩ）、ポリスチレン（ＰＳ）、ポリ塩化ビニル（ＰＶＣ）、ポリエチレン（ＰＥ）、ポリプロピレン（ＰＰ）、ナイロン等が好適に使用できる。ゲート電極２は、絶縁基板１の上面に、等幅リング状に形成されている。ゲート電極２としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ等の金属や、ＩＴＯ等の透明電極が使用できる。ゲート絶縁層３は、絶縁基板１およびゲート電極２を覆うように形成されている。ゲート絶縁層３としては、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＳｉＮ等の無機物や、ポリビニルフェノール、エポキシ、ポリイミド等の有機物を用いることができる。

ソース電極４は、ゲート絶縁膜３の上面に円形状に形成されている。ソース電極４の外径は、ゲート電極２の内径より若干大きく形成され、平面視的配置において、ソース電極４の外周部がゲート電極２の内周部に若干重なるように配置されている。ドレイン電極５は、ゲート絶縁膜３の上面であって、ソース電極４と離間してソース電極を囲うように等幅リング状に形成されている。ドレイン電極５の内径は、ゲート電極２の外径より若干小さく形成され、平面視的配置において、ドレイン電極５の内周部がゲート電極２の内周部に若干重なるように配置されている。ゲート電極２とソース電極４とドレイン電極５の中心位置は、ほぼ一致するように配置されている。ソース電極４およびドレイン電極５は、ＡｇペーストやＮｉペーストなどの導電性ペーストをスクリーン印刷および焼成によって形成される。ゲート絶縁膜３の上面のソース電極４とドレイン電極５によって挟まれた領域には、等幅リング状の間隙が形成される。

半導体層６としては、有機半導体を用いることができ、ポリチオフェン誘導体、ポリフェニレンビニレン誘導体、ポリチエニレンビニレン誘導体、ポリアリルアミン誘導体、ポリアセチレン誘導体、アセン誘導体、オリゴチオフェン誘導体等を好適に用いることができる。半導体層６は、ソース電極４の外壁とドレイン電極５によって形成された間隙にこれらの原料の塗布および焼成によって形成される。

（第２の実施形態）
図４（ａ）は第２の実施形態に係る薄膜トランジスタの平面図、図４（ｂ）は図４（ａ）のＡ−Ａ´の断面図、である。
第２の実施形態の薄膜トランジスタ２０は、第１の実施形態と略同一の構成を有しており、同様の工程にて形成されるが、半導体層６が形成される領域が異なる。すなわち、半導体層６は、ソース電極４の外壁とドレイン電極５の内壁との間に形成されるとともに、ソース電極４を覆うように形成されている。半導体層６を形成する際には、半導体材料をソース電極４の中心位置に塗布する。塗布された半導体材料はソース電極上において流動していき、ソース電極４とドレイン電極５によって形成された間隙に流入する。流入した半導体材料は、等幅リング状に形成されている間隙内でチャネルを形成する。

（第３の実施形態）
図５（ａ）は第３の実施形態に係る薄膜トランジスタの平面図、図５（ｂ）は図５（ａ）のＡ−Ａ´の断面図、図２（ａ）〜（ｄ）および図３（ａ）〜（ｄ）は製造工程を示す断面図である。
第３の実施形態の薄膜トランジスタ３０は、第１の実施形態の薄膜トランジスタに加えて、層間絶縁層７、ビアホール９、ソース配線８が形成されている。第３の実施形態の薄膜トランジスタ３０は、第１の実施形態の薄膜トランジスタのソース電極４、ドレイン電極５、半導体層６を覆うように、層間絶縁層７が形成されている。層間絶縁膜７としては、エポキシ、ポリイミド等の有機物を使用することができる。層間絶縁層７には、ソース電極４の上部の位置にビアホール９が形成されている。層間絶縁層７の上面には、ソース配線８が形成され、ビアホール９を介してソース電極４に接続されている。ソース配線８としてはＡｇペースト、Ｎｉペーストや、Ａｌ、ＩＴＯ等が好適に用いられる。

上記の第１〜第３の実施形態において、ドレイン電極５は閉ループに形成されており、その高さ（膜厚）は、１μｍ〜５０μｍであることが好ましい。さらに好ましくは、５μｍ〜２０μｍである。ドレイン電極５の高さ（膜厚）が１μｍ未満では、ディスペンサやインクジェットあるいはそれに類する方法によって塗布された半導体材料がドレイン電極５の上面を超えて外部に流出して過剰な材料の消費が起こる。また、ドレイン電極５の高さが５０μｍを超えると、１回の工程でソース電極４およびドレイン電極５を精度良く形成するのが困難になる。また、その上に層間絶縁膜７を形成するのが困難になる。

ソース電極４およびドレイン電極５を１回の工程で作製するには、ソース電極４およびドレイン電極５をスクリーン印刷で形成する方法が好適に用いられる。スクリーン印刷によれば、１μｍ〜５０μｍの膜厚のソース電極４およびドレイン電極５を形成することが可能である。特に、膜厚が５μｍ〜２０μｍの範囲になるように形成する場合には、通常のスクリーン版および通常のインクによって容易に作製できる。また、膜厚を５μｍ未満にするためには、スクリーン版の乳剤厚を薄くし、かつインクの濃度を薄めることが好ましい。また、膜厚が２０μｍを超えるようにするためには、スクリーン版の乳剤厚を厚くするか、またはインクの濃度を高めることが好ましい。

半導体材料でチャネル領域を形成するには、ディスペンサやインクジェットやそれに類する方法によって半導体材料を間隙の一部に塗布する。図６（ａ）に示すように、×印で示された位置に塗布された半導体材料は、間隙内において全領域に流動していき、均一な層を形成する。これにより、ソース電極４とドレイン電極５の間にチャネル領域が形成される。
ところが、ドレイン電極の高さが１μｍ未満の場合、図６（ｂ）に示すように半導体材料はドレイン電極５から溢れ出し、他の領域の電極（例えば、ドレイン電極５’）と連結してしまうので好ましくない。

また、ゲート電極２を閉ループに形成することにより、ソース電極４およびドレイン電極５の間の電流経路を完全に遮断でき、ｏｆｆ電流を低減できる。また、ソース電極４およびドレイン電極５を形成する版の形状としては、例えば、図７（ａ）、（ｂ）に示すように、四角形状や円形状の版を用いることができる。
尚、ソース電極４やドレイン電極５の角部の曲率や幅によってチャネル長が大きく変化すると、特性のばらつきが生じることがあり、好ましくない。そのため、ソース電極４とドレイン電極５の間隔（チャネル長）を一定に保つことが望ましく、ソース電極４およびドレイン電極５を形成する版としては円形状の版を用いることが好ましい。特に、ソース電極４が円形、ドレイン電極５が等幅リング形状であり、それらの中心が一致するようにソース電極およびドレイン電極を形成することにより、より高精度にチャネル長を均一にすることができる。

（実施例１）
本発明の薄膜トランジスタを製造する場合の実施例１について、図２と図３を用いて説明する。
基板１として、厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を準備し、Ａｌをスパッタ成膜、フォトリソおよびエッチングによって等幅リング状のゲート電極２を形成した（図２（ａ））。ゲート電極２の厚さは１００ｎｍ、内径は２００μｍ、外径は４００μｍとした。ポリビニルフェノール溶液をスピンコートし、焼成してゲート絶縁膜３を形成した。（図２（ｂ））。ゲート絶縁膜の膜厚は１μｍとした。ソース電極４およびドレイン電極５として、Ａｇペーストをスクリーン印刷によって形成した（図２（ｃ））。ソース電極４の厚さは１０μｍ、円の直径は２５０μｍとした。ドレイン電極５の厚さは１０μｍ、内径は３５０μｍ、外径は４５０μｍとして等幅リング状に形成した。このようにソース電極４とドレイン電極５を形成したことにより、ソース電極４とドレイン電極５の間には、幅が５０μｍの等幅リング状の間隙が形成されたことになる。

次に、等幅リング状の間隙に適量のポリチオフェン溶液をディスペンサによって塗布した。厚さ１０μｍのソース電極４およびドレイン電極５が堤防の役割を果たし、間隙のみに効率よく塗布された。その後、ポリチオフェン溶液を焼成することによって半導体層６とした（図２（ｄ））。層間絶縁膜７としてエポキシを塗布および焼成により形成した（図３（ａ））。層間絶縁膜７の厚さは１００μｍとした。ＵＶ−ＹＡＧレーザによって層間絶縁膜７に直径５０μｍのビアホール用の穴９Ａを形成し（図３（ｂ））、ドクターブレードによって穴９ＡにＡｇペーストを埋め込み、焼成を行ってビアホール９とした（図３（ｃ））。尚、試料の表面を軽く削って平らにした。最後に、ソース配線８としてＡｇペーストを印刷および焼成した（図３（ｄ））。このように作成した薄膜トランジスタにおいて、リーク電流（ｏｆｆ電流）を測定したところ、Ｖｄ＝−４０Ｖにおいて１０ｐＡであった。

（実施例２）
ポリチオフェン溶液の塗布をソース電極４の上面の中心位置に合わせて行った以外は、実施例１と同様の工程によって、薄膜トランジスタを作成した。
このように作成した薄膜トランジスタにおいて、リーク電流（ｏｆｆ電流）を測定したところ、Ｖｄ＝−４０Ｖにおいて１０ｐＡであった。

（実施例３〜７）
実施例２と同様の工程によって、薄膜トランジスタを作成した。ただし、ソース電極４とドレイン電極５の厚さを、１、５、２０、５０、６０μｍとした。
このように作成した薄膜トランジスタにおいて、リーク電流（ｏｆｆ電流）を測定したところ、表１に示すような結果になった。

（比較例１）
図８（ａ）および（ｂ）を用いて、比較例１について説明する。
絶縁基板１として、厚さが１２５μｍのポリエチレンナフタレート（ＰＥＮ）を準備し、Ａｌをスパッタ成膜、フォトリソおよびエッチングによって長方形状のゲート電極２を形成した。ゲート電極２の厚さは１００ｎｍ、縦長は１．１ｍｍ、横長は１００μｍとした。次に、ポリビニルフェノール溶液をスピンコートし、焼成してゲート絶縁膜３を形成した。ゲート絶縁膜３の膜厚は１μｍとした。次に、長方形のソース電極４とドレイン電極５（ただし、引き出し電極を有する）とをＡｇペーストをスクリーン印刷することによって形成した。尚、平面視的配置において、ソース電極４およびドレイン電極５の一部がゲート電極に重なるように形成されている。ソース電極４およびドレイン電極５の厚さは１０μｍとし、長辺は１ｍｍ、短辺は１００μｍとした。対向したソース電極４とドレイン電極５の間には、幅が５０μｍの間隙が形成された。

次に、上述の間隙に適量のポリチオフェン溶液をディスペンサによって塗布した。ポリチオフェン溶液は、ソース電極４およびドレイン電極５の間に流入し、ソース電極４とドレイン電極５の長辺の端部から流出した。その後、ポリチオフェン溶液を焼成することによって半導体層６とした。このように作成した薄膜トランジスタにおいて、リーク電流（ｏｆｆ電流）を測定したところ、Ｖｄ＝−４０Ｖにおいて１ｎＡであった。

（比較例２）
比較例として、ソース電極とドレイン電極をＣｒおよびＡｕの蒸着およびフォトリソ、エッチングにて０．５μｍの厚さに形成した以外は、実施例２と同様の工程で作成した薄膜トランジスタを作成した。ただし、半導体層溶液はドレイン外部に流出し、他の電極にも到達した。
このように作成した薄膜トランジスタにおいて、リーク電流（ｏｆｆ電流）を測定したところ、Ｖｄ＝−４０Ｖにおいて−Ｉｄ＝１０ｐＡであったが、他の電極を０Ｖに接続すると１ｎＡに増大した。

以上に示したように、半導体材料が塗布される領域の周囲がドレイン電極によって囲われているため、ソース電極上あるいはソース電極とドレイン電極の間に半導体材料を塗布した際に、ドレイン電極の外側に半導体材料が溢れ出していくことをドレイン電極によって防止できた。すなわち、ドレイン電極が堤防として作用することが分かった。また、ソース電極とドレイン電極の間のリーク電流を抑制することができた。

本発明の薄膜トランジスタの第１の実施形態を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’の断面図である。本発明の薄膜トランジスタの製造工程を示す図である。本発明の薄膜トランジスタの製造工程を示す図である。本発明の薄膜トランジスタの第２の実施形態を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’の断面図である。本発明の薄膜トランジスタの第３の実施形態を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’の断面図である。半導体材料の流動状態を示す図である。ソース電極およびドレイン電極の形状を示す図である。従来の薄膜トランジスタを示す図であり、（ａ）は平面図、（ｂ）は断面図である。

符号の説明

１・・・絶縁基板、２・・・ゲート電極、３・・・ゲート絶縁膜、４・・・ソース電極、５・・・ドレイン電極、５’・・・他の電極、６・・・半導体層、７・・・層間絶縁層、８・・・ソース配線、９・・・ビアホール、１０，２０，３０，４０・・・薄膜トランジスタ

Claims

絶縁基板上に形成されたゲート電極と、前記絶縁基板と前記ゲート電極を覆うように形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたソース電極とドレイン電極と半導体層とを有し、平面視的配置において、前記ソース電極が孤立島パターンに形成されており、前記ドレイン電極が前記ソース電極を取り囲むように配置されており、さらに前記ゲート電極が前記ソース電極と前記ドレイン電極との間隙を埋める位置に配置されてなり、前記ドレイン電極の膜厚が１μｍ以上である薄膜トランジスタを製造する方法であって、前記ソース電極および前記ドレイン電極を形成する工程が少なくともスクリーン印刷工程を含み、前記半導体層を形成する工程が少なくともディスペンサ工程またはインクジェット工程を含むことを特徴とする薄膜トランジスタの製造方法。
前記膜厚が１μｍ以上のドレイン電極を堤防として、ディスペンサ工程またはインクジェット工程で形成する半導体層のドレイン電極外への漏れ出しを防止しつつ半導体層をドレイン電極の内側に形成することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。