JP6243821B2 - トランジスタ、トランジスタアレイ、および、トランジスタの製造方法 - Google Patents
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Description
本発明は、トランジスタ、トランジスタアレイ、および、トランジスタの製造方法に関する。
薄膜トランジスタ（ＴＦＴ（thin film transistor））は、ディスプレイ、固体撮像素子、トランジスタ回路、ＲＦＩＤ（radio frequency identifier）などで利用されている。特に、塗布型の半導体を使ったＴＦＴは、プリンテッド工程と併用することで、大面積なＴＦＴを安価に作製できることが期待されている。
ＴＦＴの構造は、ゲート電極と、ソース電極およびドレイン電極との配置位置によって様々な方式がある。特に、ゲート電極と、ソース電極およびドレイン電極との両方が半導体層の下層に配置されるボトムゲート・ボトムコンタクト構造は、電極や絶縁膜の形成を先に基板上に行うことができるので、高温プロセスや溶液プロセスが半導体に及んで特性を劣化させることがなく、生産性の高い構造となっている。
従来のボトムゲート・ボトムコンタクト構造のＴＦＴは、以下のようなプロセスで作製される。
まず、平滑な基板上に、ゲート電極を形成する。ゲート電極は、銀・金・アルミニウム等の低抵抗金属を成膜し、さらに、フォトレジストを塗布・露光・現像してパターンを形成し、エッチングによって不要な金属を除去する、フォトリソグラフィによって、所望のパターンの電極として形成することができる。また、フォトレジストを使わずに、直接、レーザを不要部分に照射して、アブレーションにより不要な金属を除去して所望のパターンのゲート電極を形成することもできる。あるいは、特許文献１に記載されるように、銀ナノインクのような液状の導電材料を印刷により所望のパターンに形成し、熱処理などでゲート電極を形成することもできる。
まず、平滑な基板上に、ゲート電極を形成する。ゲート電極は、銀・金・アルミニウム等の低抵抗金属を成膜し、さらに、フォトレジストを塗布・露光・現像してパターンを形成し、エッチングによって不要な金属を除去する、フォトリソグラフィによって、所望のパターンの電極として形成することができる。また、フォトレジストを使わずに、直接、レーザを不要部分に照射して、アブレーションにより不要な金属を除去して所望のパターンのゲート電極を形成することもできる。あるいは、特許文献１に記載されるように、銀ナノインクのような液状の導電材料を印刷により所望のパターンに形成し、熱処理などでゲート電極を形成することもできる。
次に、ゲート電極が形成された基板上に絶縁膜を形成する。絶縁膜は、ＳｉＯｘやＡｌＯｘなどの無機材料の緻密な膜であり、スパッタリング、ＣＶＤ（化学気相成長）法、ＡＬＤ（原子層堆積）法といった気相成膜で形成することができる。あるいは、絶縁膜は、有機材料を塗布や印刷により基板上に付着させて、これを光や熱により硬化させて形成することもできる。
また、複数のＴＦＴによって回路を形成する場合には、ある素子のゲート電極を、他の素子のソース電極あるいはドレイン電極に接続させるために、絶縁膜にスルーホールが必要となる。スルーホールは、全面に形成された絶縁膜をフォトリソグラフィやレーザアブレーションによって形成することができる。あるいは、感光性の絶縁膜を形成し、露光によりパターニングすることも可能であり、露光された部分が溶解するネガ型、その逆のポジ型のどちらも利用することができる。
また、複数のＴＦＴによって回路を形成する場合には、ある素子のゲート電極を、他の素子のソース電極あるいはドレイン電極に接続させるために、絶縁膜にスルーホールが必要となる。スルーホールは、全面に形成された絶縁膜をフォトリソグラフィやレーザアブレーションによって形成することができる。あるいは、感光性の絶縁膜を形成し、露光によりパターニングすることも可能であり、露光された部分が溶解するネガ型、その逆のポジ型のどちらも利用することができる。
さらに、絶縁膜の上に、ソース電極とドレイン電極を形成する。形成方法はゲート電極と同様の方法で行うことができる。ソース電極あるいはドレイン電極と、ゲート電極とを接続して回路を作製する場合には、ソース電極とドレイン電極を形成する工程でゲート電極との接続配線を形成することで、工程数を低減でき、好ましい。
その後、形成した電極の上に半導体を形成、パターニングし、必要に応じて保護膜などを形成してＴＦＴが作製される。
その後、形成した電極の上に半導体を形成、パターニングし、必要に応じて保護膜などを形成してＴＦＴが作製される。
このように、従来のボトムゲート・ボトムコンタクト構造のＴＦＴの作製における電極の形成は、（１）ゲート電極の形成、（２）絶縁膜の形成、（３）ソース・ドレイン電極の形成の３ステップを行うことが一般的である。
また、特許文献２には、基板上に相互間に間隔を設けて配置され、各々台状平面を形成する一対の絶縁性の台座と、一方の台状平面上に設けられたソース電極と、他方の台状平面上に設けられたドレイン電極と、一対の台座の間の基板上に設けられたゲート電極と、ソース電極及びドレイン電極の上面に接触させて配置された有機半導体層とを備え、ゲート電極と有機半導体層の下面とはギャップ領域を介在させて上下方向に対向する構成を有するエアギャップ型の有機トランジスタが開示されている。
このエアギャップ型の有機トランジスタは、ゲート電極と有機半導体層の下面との間に介在するギャップ領域（空間）を絶縁層として利用する構造である。
このエアギャップ型の有機トランジスタは、ゲート電極と有機半導体層の下面との間に介在するギャップ領域（空間）を絶縁層として利用する構造である。
このエアギャップ型の有機トランジスタにおいては、ゲート電極と、ソース・ドレイン電極の形成を一度に行うことができる。
具体的には、まず、ソース・ドレイン電極の土台となる絶縁性の台座を形成する。台座は、フォトレジストのように、露光によるパターニングや、印刷によって形成することができる。
次に、ソース・ドレイン電極と、ゲート電極とを真空蒸着によって、一度に形成する。ソース・ドレイン電極は台座の上に形成されるため、ゲート電極は表面高さが低い構造となる。
その後、形成したソース・ドレイン電極の上に、予め形成した半導体層を載置してＴＦＴが作製される。
具体的には、まず、ソース・ドレイン電極の土台となる絶縁性の台座を形成する。台座は、フォトレジストのように、露光によるパターニングや、印刷によって形成することができる。
次に、ソース・ドレイン電極と、ゲート電極とを真空蒸着によって、一度に形成する。ソース・ドレイン電極は台座の上に形成されるため、ゲート電極は表面高さが低い構造となる。
その後、形成したソース・ドレイン電極の上に、予め形成した半導体層を載置してＴＦＴが作製される。
このように、特許文献２に記載のエアギャップ型のＴＦＴの作製における電極の形成は、（１）台座の形成、（２）電極の形成の２ステップを行うことが記載されている。
上述のとおり、従来のボトムゲート・ボトムコンタクト構造のＴＦＴやエアギャップ型の有機トランジスタは、電極を形成するために、３工程あるいは２工程必要となり、生産性の点からより簡易な製造方法が求められている。
また、従来のボトムゲート・ボトムコンタクト構造のＴＦＴは、ゲート電極と、ソース・ドレイン電極とを異なる工程で形成する。一方、特許文献２に記載されるエアギャップ型の有機トランジスタでは、ゲート電極と、ソース・ドレイン電極とが同じ工程で形成するものの、ソース・ドレイン電極は、異なる工程で形成された台座上に形成される。
このように、ゲート電極とソース・ドレイン電極との位置決めが、異なる工程で行われると、ゲート電極とソース・ドレイン電極との位置精度が十分ではないため、各電極に接続される配線、あるいは、絶縁膜に形成されるスルーホールとの位置精度も悪くなり、信頼性の問題が生じる。また、各工程での位置精度を向上すると、工程が複雑になり、歩留まりが悪化する。
このように、ゲート電極とソース・ドレイン電極との位置決めが、異なる工程で行われると、ゲート電極とソース・ドレイン電極との位置精度が十分ではないため、各電極に接続される配線、あるいは、絶縁膜に形成されるスルーホールとの位置精度も悪くなり、信頼性の問題が生じる。また、各工程での位置精度を向上すると、工程が複雑になり、歩留まりが悪化する。
本発明は、このような従来技術の問題点を解決することにあり、電極の位置精度を向上して信頼性を向上することができ、また、電極形成の際のプロセス数を低減し、歩留まりを良好にして生産性を向上できるトランジスタ、トランジスタアレイおよびトランジスタの製造方法を提供することを目的とする。
本発明者は、鋭意検討した結果、絶縁性を備える基板と、基板上に形成されるソース電極と、基板上に、ソース電極と離間して形成されるドレイン電極と、基板上のソース電極とドレイン電極との間に、ソース電極およびドレイン電極とそれぞれ離間して形成され、ソース電極およびドレイン電極よりも高さが低いゲート電極と、ソース電極の上面およびドレイン電極の上面に接するように配置される半導体層と、を有することにより、上記課題を解決できることを見出した。
すなわち、以下の構成により上記目的を達成することができることを見出した。
すなわち、以下の構成により上記目的を達成することができることを見出した。
（１） 絶縁性を備える基板と、
基板上に形成されるソース電極と、
基板上に、ソース電極と離間して形成されるドレイン電極と、
基板上のソース電極とドレイン電極との間に、ソース電極およびドレイン電極とそれぞれ離間して形成され、ソース電極およびドレイン電極よりも高さが低いゲート電極と、
ソース電極の上面およびドレイン電極の上面に接するように配置される半導体層と、を有するトランジスタ。
（２） 基板上に形成される、ソース電極に接続される配線層、ドレイン電極に接続される配線層、および、ゲート電極に接続される配線層の少なくとも１つを有する（１）に記載のトランジスタ。
（３） ゲート電極と半導体層との間の少なくとも一部が空間を形成されてなる（１）または（２）に記載のトランジスタ。
（４） ソース電極とゲート電極との対面する面はそれぞれ、複数の凹凸を形成されてなり、一方の面の凹部と他方の面の凸部とが対面するように配置されている（１）〜（３）のいずれかに記載のトランジスタ。
（５） ドレイン電極とゲート電極との対面する面はそれぞれ、複数の凹凸を形成されてなり、一方の面の凹部と他方の面の凸部とが対面するように配置されている（１）〜（４）のいずれかに記載のトランジスタ。
（６） 基板の面方向であって、ソース電極、ゲート電極、および、ドレイン電極の配列方向に直交する方向から見た際に、一方の面の凸部と、他方の面の凸部との一部が重複している（４）または（５）に記載のトランジスタ。
（７） 半導体層が有機材料からなるものである（１）〜（６）のいずれかに記載のトランジスタ。
（８） ソース電極とドレイン電極との離間距離は、１μｍ〜１０００μｍである（１）〜（７）のいずれかに記載のトランジスタ。
（９） ゲート電極の高さは、ソース電極およびドレイン電極の高さの０．１％〜５０％である（１）〜（８）のいずれかに記載のトランジスタ。
（１０） （１）〜（９）のいずれかに記載のトランジスタを２以上有し、
基板上に形成され、１つのトランジスタのソース電極またはドレイン電極と、他の１つのトランジスタのゲート電極とを接続する配線層を有するトランジスタアレイ。
（１１） 絶縁性を備える基板を準備する基板準備工程と、
基板上に、ソース電極、ゲート電極、および、ドレイン電極をこの順に配列して、形成する電極形成工程と、
電極形成工程の後に、ソース電極の上面およびドレイン電極の上面に接するように半導体層を積層する半導体層積層工程と、を有し、
電極形成工程において、ゲート電極の高さを、ソース電極およびドレイン電極の高さよりも低く形成するトランジスタの製造方法。
（１２） 電極形成工程において、ソース電極、ゲート電極、および、ドレイン電極を一度の印刷により形成する（１１）に記載のトランジスタの製造方法。
（１３） 電極形成工程において、ソース電極に接続される配線層、ドレイン電極に接続される配線層、および、ゲート電極に接続される配線層の少なくとも１つを形成する（１１）または（１２）に記載のトランジスタの製造方法。
（１４） 電極形成工程は、グラビア印刷、スクリーン印刷、および、インクジェットのいずれかにより、ソース電極、ゲート電極、および、ドレイン電極の形成を行う（１１）〜（１３）のいずれかに記載のトランジスタの製造方法。
基板上に形成されるソース電極と、
基板上に、ソース電極と離間して形成されるドレイン電極と、
基板上のソース電極とドレイン電極との間に、ソース電極およびドレイン電極とそれぞれ離間して形成され、ソース電極およびドレイン電極よりも高さが低いゲート電極と、
ソース電極の上面およびドレイン電極の上面に接するように配置される半導体層と、を有するトランジスタ。
（２） 基板上に形成される、ソース電極に接続される配線層、ドレイン電極に接続される配線層、および、ゲート電極に接続される配線層の少なくとも１つを有する（１）に記載のトランジスタ。
（３） ゲート電極と半導体層との間の少なくとも一部が空間を形成されてなる（１）または（２）に記載のトランジスタ。
（４） ソース電極とゲート電極との対面する面はそれぞれ、複数の凹凸を形成されてなり、一方の面の凹部と他方の面の凸部とが対面するように配置されている（１）〜（３）のいずれかに記載のトランジスタ。
（５） ドレイン電極とゲート電極との対面する面はそれぞれ、複数の凹凸を形成されてなり、一方の面の凹部と他方の面の凸部とが対面するように配置されている（１）〜（４）のいずれかに記載のトランジスタ。
（６） 基板の面方向であって、ソース電極、ゲート電極、および、ドレイン電極の配列方向に直交する方向から見た際に、一方の面の凸部と、他方の面の凸部との一部が重複している（４）または（５）に記載のトランジスタ。
（７） 半導体層が有機材料からなるものである（１）〜（６）のいずれかに記載のトランジスタ。
（８） ソース電極とドレイン電極との離間距離は、１μｍ〜１０００μｍである（１）〜（７）のいずれかに記載のトランジスタ。
（９） ゲート電極の高さは、ソース電極およびドレイン電極の高さの０．１％〜５０％である（１）〜（８）のいずれかに記載のトランジスタ。
（１０） （１）〜（９）のいずれかに記載のトランジスタを２以上有し、
基板上に形成され、１つのトランジスタのソース電極またはドレイン電極と、他の１つのトランジスタのゲート電極とを接続する配線層を有するトランジスタアレイ。
（１１） 絶縁性を備える基板を準備する基板準備工程と、
基板上に、ソース電極、ゲート電極、および、ドレイン電極をこの順に配列して、形成する電極形成工程と、
電極形成工程の後に、ソース電極の上面およびドレイン電極の上面に接するように半導体層を積層する半導体層積層工程と、を有し、
電極形成工程において、ゲート電極の高さを、ソース電極およびドレイン電極の高さよりも低く形成するトランジスタの製造方法。
（１２） 電極形成工程において、ソース電極、ゲート電極、および、ドレイン電極を一度の印刷により形成する（１１）に記載のトランジスタの製造方法。
（１３） 電極形成工程において、ソース電極に接続される配線層、ドレイン電極に接続される配線層、および、ゲート電極に接続される配線層の少なくとも１つを形成する（１１）または（１２）に記載のトランジスタの製造方法。
（１４） 電極形成工程は、グラビア印刷、スクリーン印刷、および、インクジェットのいずれかにより、ソース電極、ゲート電極、および、ドレイン電極の形成を行う（１１）〜（１３）のいずれかに記載のトランジスタの製造方法。
本発明によれば、電極の位置精度を向上して信頼性を向上することができると共に、電極形成の際のプロセス数を低減し、また、歩留まりを良好にして生産性を向上することができる。
以下、本発明について詳細に説明する。
以下に記載する構成要件の説明は、本発明の代表的な実施態様に基づいてなされることがあるが、本発明はそのような実施態様に限定されるものではない。
なお、本明細書において、「〜」を用いて表される数値範囲は、「〜」の前後に記載される数値を下限値および上限値として含む範囲を意味する。
以下に記載する構成要件の説明は、本発明の代表的な実施態様に基づいてなされることがあるが、本発明はそのような実施態様に限定されるものではない。
なお、本明細書において、「〜」を用いて表される数値範囲は、「〜」の前後に記載される数値を下限値および上限値として含む範囲を意味する。
［トランジスタ］
本発明のトランジスタは、絶縁性を備える基板上に、ソース電極と、ゲート電極と、ドレイン電極とがこの順に配列されて、ゲート電極の高さがソース電極およびドレイン電極よりも低く形成され、ソース電極の上面およびドレイン電極の上面に接するように配置される半導体層を有するトランジスタである。
なお、本発明のトランジスタは、電界効果トランジスタであり、いわゆる薄膜トランジスタ（ＴＦＴ（thin film transistor））として好適に適用可能である。
次に、本発明のトランジスタの構成について、図１を用いて説明する。
本発明のトランジスタは、絶縁性を備える基板上に、ソース電極と、ゲート電極と、ドレイン電極とがこの順に配列されて、ゲート電極の高さがソース電極およびドレイン電極よりも低く形成され、ソース電極の上面およびドレイン電極の上面に接するように配置される半導体層を有するトランジスタである。
なお、本発明のトランジスタは、電界効果トランジスタであり、いわゆる薄膜トランジスタ（ＴＦＴ（thin film transistor））として好適に適用可能である。
次に、本発明のトランジスタの構成について、図１を用いて説明する。
図１は、本発明のトランジスタの好適な実施態様の一例を示す模式的な断面図である。
図１に示すように、薄膜トランジスタ（ＴＦＴ）１０は、基板１２上と、ゲート電極１４と、ソース電極１６と、ドレイン電極１８と、半導体層２０とを有する。また、薄膜トランジスタ１０は、ゲート電極１４と、ソース電極１６およびドレイン電極１８とが、半導体層２０の下層（基板１２側）に形成される、いわゆるボトムゲート・ボトムコンタクト型の薄膜トランジスタである。
図１に示すように、薄膜トランジスタ（ＴＦＴ）１０は、基板１２上と、ゲート電極１４と、ソース電極１６と、ドレイン電極１８と、半導体層２０とを有する。また、薄膜トランジスタ１０は、ゲート電極１４と、ソース電極１６およびドレイン電極１８とが、半導体層２０の下層（基板１２側）に形成される、いわゆるボトムゲート・ボトムコンタクト型の薄膜トランジスタである。
基板１２は、各電極間、あるいは、電極と外部との絶縁を保つための絶縁性を備え、ゲート電極１４、ソース電極１６、ドレイン電極１８等を支持する板状の支持体である。また、ゲート電極１４、ソース電極１６およびドレイン電極１８は、基板１２の同一面上に形成される。
なお、本発明において、絶縁性を有する基板１２とは、トランジスタ１０に電圧を印加した際に、基板１２に流れる電流が、半導体層２０を流れる電流よりも３桁以上低い基板である。また、基板１２は、各電極間、あるいは、電極と外部との絶縁を保つことができればよく、全てが絶縁体でなくてもよい。
なお、本発明において、絶縁性を有する基板１２とは、トランジスタ１０に電圧を印加した際に、基板１２に流れる電流が、半導体層２０を流れる電流よりも３桁以上低い基板である。また、基板１２は、各電極間、あるいは、電極と外部との絶縁を保つことができればよく、全てが絶縁体でなくてもよい。
ソース電極１６およびドレイン電極１８は、高い導電性を有する部材であり、基板１２上に所定の距離離間して形成されている。また、ソース電極１６およびドレイン電極１８は略同じ高さである。
ゲート電極１４は、高い導電性を有する部材であり、基板１２上の、ソース電極１６とドレイン電極１８との間に形成されている。また、基板１２表面から、ゲート電極１４の上面までの高さは、ソース電極１６およびドレイン電極１８の上面までの高さよりも低い。言い換えると、ゲート電極１４の厚さはソース電極１６およびドレイン電極１８の厚さよりも薄い。
なお、ゲート電極１４、ソース電極１６およびドレイン電極１８の電極の高さとは、電極が形成される基板１２表面の粗さ曲線の平均線から電極上面の粗さ曲線の平均線までの高さとする。
ゲート電極１４は、高い導電性を有する部材であり、基板１２上の、ソース電極１６とドレイン電極１８との間に形成されている。また、基板１２表面から、ゲート電極１４の上面までの高さは、ソース電極１６およびドレイン電極１８の上面までの高さよりも低い。言い換えると、ゲート電極１４の厚さはソース電極１６およびドレイン電極１８の厚さよりも薄い。
なお、ゲート電極１４、ソース電極１６およびドレイン電極１８の電極の高さとは、電極が形成される基板１２表面の粗さ曲線の平均線から電極上面の粗さ曲線の平均線までの高さとする。
ここで、ソース電極１６とドレイン電極１８との距離、すなわち、チャネル長は、１μｍ〜１０００μｍが好ましく、２μｍ〜５００μｍがより好ましく、４μｍ〜２００μｍが特に好ましい。
ソース電極１６とドレイン電極１８との距離が近すぎると、接触抵抗の影響が大きくなり、素子としての移動度が低下したり、作製時に高い精度が要求されるため、生産性が低下してしまう。従って、移動度低下の防止、生産性の観点から１μｍ以上とするのが好ましい。一方、ソース電極１６とドレイン電極１８との距離が遠すぎると、電極間の電流が減り、素子特性が低下してしまう。従って、素子特性の観点から１０００μｍ以下とするのが好ましい。
ソース電極１６とドレイン電極１８との距離が近すぎると、接触抵抗の影響が大きくなり、素子としての移動度が低下したり、作製時に高い精度が要求されるため、生産性が低下してしまう。従って、移動度低下の防止、生産性の観点から１μｍ以上とするのが好ましい。一方、ソース電極１６とドレイン電極１８との距離が遠すぎると、電極間の電流が減り、素子特性が低下してしまう。従って、素子特性の観点から１０００μｍ以下とするのが好ましい。
また、ソース電極１６、ドレイン電極１８、および、チャネル部となる半導体層２０と、ゲート電極１４との距離は、１０ｎｍ〜１００００ｎｍが好ましく、１００ｎｍ〜５０００ｎｍがより好ましく、２００ｎｍ〜２０００ｎｍがさらに好ましい。
ソース電極１６、ドレイン電極１８あるいはチャネル部と、ゲート電極１４との距離が近すぎると、短絡や放電による素子不良の可能性が高まったり、作製時に高い精度が要求されるため、生産性が低下してしまう。従って、素子不良の防止、生産性の観点から１０ｎｍ以上とするのが好ましい。一方、ソース電極１６、ドレイン電極１８あるいはチャネル部と、ゲート電極１４との距離が遠すぎると、高いゲート電圧が必要となり、消費電力が高くなってしまう、従って、消費電力の低減の観点から１００００ｎｍ以下とするのが好ましい。
なお、以下の説明では、ゲート電極１４、ソース電極１６、ドレイン電極１８を区別する必要が無い場合には、単に『電極』ともいう。
ソース電極１６、ドレイン電極１８あるいはチャネル部と、ゲート電極１４との距離が近すぎると、短絡や放電による素子不良の可能性が高まったり、作製時に高い精度が要求されるため、生産性が低下してしまう。従って、素子不良の防止、生産性の観点から１０ｎｍ以上とするのが好ましい。一方、ソース電極１６、ドレイン電極１８あるいはチャネル部と、ゲート電極１４との距離が遠すぎると、高いゲート電圧が必要となり、消費電力が高くなってしまう、従って、消費電力の低減の観点から１００００ｎｍ以下とするのが好ましい。
なお、以下の説明では、ゲート電極１４、ソース電極１６、ドレイン電極１８を区別する必要が無い場合には、単に『電極』ともいう。
半導体層２０は、半導体からなる活性層である。図１に示すように、半導体層２０は、板状に形成されて、一方の端部をソース電極１６の上面に、他方の端部をドレイン電極１８の上面に載置されている。すなわち、半導体層２０は、ゲート電極１４よりも高さが高いソース電極１６およびドレイン電極１８の上に載置されているので、半導体層２０とゲート電極１４との間に空間を形成するように構成されている。この空間は、真空であってもよく、空気等のガスで満たされていてもよい。
このように構成される薄膜トランジスタ１０は、ゲート電極１４に電圧を印加して、半導体層２０に流れる電流を制御し、ソース電極１６とドレイン電極１８間の電流をスイッチングする機能を有する素子である。
このように構成される薄膜トランジスタ１０は、ゲート電極１４に電圧を印加して、半導体層２０に流れる電流を制御し、ソース電極１６とドレイン電極１８間の電流をスイッチングする機能を有する素子である。
前述のとおり、従来のボトムゲート・ボトムコンタクト構造のＴＦＴにおいて、電極の形成は、ゲート電極の形成、絶縁膜の形成、ソース電極・ドレイン電極の形成の３ステップが必要であり、また、エアギャップ型のＴＦＴにおいては、台座の形成、電極の形成の２ステップが必要であり、生産性の観点からより簡易な製造方法が求められていた。
また、これらの製造方法では、ゲート電極とソース電極・ドレイン電極との位置決めが、異なる工程で行われるため、ゲート電極とソース電極・ドレイン電極との位置精度が十分ではなく、各電極に接続される配線、あるいは、絶縁膜に形成されるスルーホールとの位置精度も悪くなり、信頼性の問題が生じたり、歩留まりが悪化するという問題があった。
また、これらの製造方法では、ゲート電極とソース電極・ドレイン電極との位置決めが、異なる工程で行われるため、ゲート電極とソース電極・ドレイン電極との位置精度が十分ではなく、各電極に接続される配線、あるいは、絶縁膜に形成されるスルーホールとの位置精度も悪くなり、信頼性の問題が生じたり、歩留まりが悪化するという問題があった。
これに対して、本発明においては、ゲート電極１４と、ソース電極１６およびドレイン電極１８とを基板１２の同一面上に、高さを異ならせて配置する。そのため、ゲート電極１４、ソース電極１６およびドレイン電極１８を一度の工程で同時に形成することが可能となり、生産性を向上することができる。
また、ゲート電極１４、ソース電極１６およびドレイン電極１８を一度の工程で同時に形成することができるので、各電極の位置精度を容易に高くすることができる。従って、各電極に接続される配線を確実に接続することができ、信頼性を高くすることができると共に、歩留まりを良好にして生産性を向上できる。
また、ゲート電極１４、ソース電極１６およびドレイン電極１８を一度の工程で同時に形成することができるので、各電極の位置精度を容易に高くすることができる。従って、各電極に接続される配線を確実に接続することができ、信頼性を高くすることができると共に、歩留まりを良好にして生産性を向上できる。
また、前述のとおり、エアギャップ型のＴＦＴでは、ゲート電極は基板上に形成され、ソース電極およびドレイン電極は台座上に形成される。そのため、基板と電極、ならびに、台座と電極の２種類の密着を両立させる必要がある。しかしながら、台座と基板とでは、表面粗さや表面エネルギが異なるため、一方の密着性を高めると、他方の密着性が悪化するおそれがある。
これに対して、本発明においては、基板と電極との密着性の観点のみで適切な条件を選択することができるので、基板と各電極との密着性を最適化することができる。
以上のような本発明の基板の同一面上に電極を形成する構成の効果は、特許文献２に記載のエアギャップ型のＴＦＴの構成から、当業者が容易に想起できるものではない。
これに対して、本発明においては、基板と電極との密着性の観点のみで適切な条件を選択することができるので、基板と各電極との密着性を最適化することができる。
以上のような本発明の基板の同一面上に電極を形成する構成の効果は、特許文献２に記載のエアギャップ型のＴＦＴの構成から、当業者が容易に想起できるものではない。
ここで、図１に示す例では、半導体層２０とゲート電極１４との間に空間を形成する構成としたが、本発明はこれに限定はされず、半導体層２０とゲート電極１４との間に絶縁層を形成する構成としてもよい。絶縁層としては、ＳｉＯ2、Ａｌ2Ｏ3等の従来公知の薄膜トランジスタで用いられる材料が各種利用可能である。
また、半導体層２０とゲート電極１４との間には、このような絶縁層と空間を有する構成であってもよい。
半導体層２０とゲート電極１４との間に、絶縁層と空間を有する構成とする場合には、ゲート電極１４側に絶縁層を形成し、半導体層２０側に空間を有する構成とするのが好ましい。これにより、ソース電極１６とドレイン電極１８との間を流れる電流が、半導体層２０と空間との界面を流れるので、絶縁層に起因する移動度の低下を好適に防止できる。また、ゲート電極１４と半導体層２０との間での耐電圧を高くすることができ、絶縁破壊が発生するのを好適に防止できる。
また、半導体層２０とゲート電極１４との間には、このような絶縁層と空間を有する構成であってもよい。
半導体層２０とゲート電極１４との間に、絶縁層と空間を有する構成とする場合には、ゲート電極１４側に絶縁層を形成し、半導体層２０側に空間を有する構成とするのが好ましい。これにより、ソース電極１６とドレイン電極１８との間を流れる電流が、半導体層２０と空間との界面を流れるので、絶縁層に起因する移動度の低下を好適に防止できる。また、ゲート電極１４と半導体層２０との間での耐電圧を高くすることができ、絶縁破壊が発生するのを好適に防止できる。
また、図１に示す例では、ゲート電極１４、ソース電極１６およびドレイン電極１８を基板１２の同一面上に形成する構成としたが、本発明はこれに限定はされず、さらに、これらの電極に接続される配線層を基板１２の同一面上に形成する構成としてもよい。
図２（Ａ）は、本発明のトランジスタの他の一例を示す上面図であり、図２（Ｂ）は、図２（Ａ）の薄膜トランジスタをａ方向から見た側面図である。なお、図２（Ａ）および図２（Ｂ）においては、半導体層２０の図示は省略する。
なお、図２（Ａ）および図２（Ｂ）に示す薄膜トランジスタ１０は、さらに、配線層２２、２４および２６を有する以外は、図１の薄膜トランジスタ１０と同様の構成を有するので、同じ部位には同じ符号を付し、以下の説明では異なる部位を主に行う。
図２（Ａ）は、本発明のトランジスタの他の一例を示す上面図であり、図２（Ｂ）は、図２（Ａ）の薄膜トランジスタをａ方向から見た側面図である。なお、図２（Ａ）および図２（Ｂ）においては、半導体層２０の図示は省略する。
なお、図２（Ａ）および図２（Ｂ）に示す薄膜トランジスタ１０は、さらに、配線層２２、２４および２６を有する以外は、図１の薄膜トランジスタ１０と同様の構成を有するので、同じ部位には同じ符号を付し、以下の説明では異なる部位を主に行う。
図２（Ａ）および図２（Ｂ）に示すように、薄膜トランジスタ１０は、基板１２と、ゲート電極１４と、ソース電極１６と、ドレイン電極１８と、半導体層２０（図示せず）と、３つの配線層２２、２４および２６とを有する。
配線層２２、２４および２６はそれぞれ、ゲート電極１４、ソース電極１６またはドレイン電極１８の１つの側面から基板１２の端辺まで延在する導電性の部材である。図示例においては、配線層２２、２４および２６は、ゲート電極１４と略同等の高さ（厚さ）を有する。
配線層２２、２４および２６はそれぞれ、ゲート電極１４、ソース電極１６またはドレイン電極１８の１つの側面から基板１２の端辺まで延在する導電性の部材である。図示例においては、配線層２２、２４および２６は、ゲート電極１４と略同等の高さ（厚さ）を有する。
このように、図２（Ａ）に示す薄膜トランジスタにおいては、配線層２２、２４および２６がそれぞれ、ゲート電極１４、ソース電極１６およびドレイン電極１８に直接、接続され、また、これらの電極が形成される基板１２の同一面上に形成される構成を有する。
このような構成により、ゲート電極１４、ソース電極１６およびドレイン電極１８と、これらの電極に接続される配線層２２、２４および２６とを一度の工程で同時に形成することができるので、さらに、工程を削減でき生産性をより向上することができる。
また、各電極と配線層２２、２４および２６とを一度の工程で同時に形成することができるので、電極と配線層との位置精度をより向上して、電極と配線層との接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
特に、フレキシブルディスプレイに用いられる場合などの、フレキシブル性を求められる場合には、電極と配線との断線が生じやすいが、本発明の薄膜トランジスタは、配線層を電極が形成される基板１２の同一面上に形成するので、フレキシブル性を付与した場合であっても、断線を好適に防止でき、信頼性をより高くすることができる。
このような構成により、ゲート電極１４、ソース電極１６およびドレイン電極１８と、これらの電極に接続される配線層２２、２４および２６とを一度の工程で同時に形成することができるので、さらに、工程を削減でき生産性をより向上することができる。
また、各電極と配線層２２、２４および２６とを一度の工程で同時に形成することができるので、電極と配線層との位置精度をより向上して、電極と配線層との接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
特に、フレキシブルディスプレイに用いられる場合などの、フレキシブル性を求められる場合には、電極と配線との断線が生じやすいが、本発明の薄膜トランジスタは、配線層を電極が形成される基板１２の同一面上に形成するので、フレキシブル性を付与した場合であっても、断線を好適に防止でき、信頼性をより高くすることができる。
なお、図２（Ａ）に示す例においては、配線層２２、２４および２６の高さは、ゲート電極１４と略同等としたが、これに限定はされず、配線層としての機能を十分に発現する高さを有していればよい。導電性、信頼性、生産性等の観点から配線層２２、２４および２６の高さは、ゲート電極１４の高さ以下とするのが好ましい。
また、図示例においては、ゲート電極１４、ソース電極１６およびドレイン電極１８それぞれに接続される３つの配線層２２、２４および２６を有する構成としたが、これに限定はされず、ゲート電極に接続される配線層、ソース電極に接続される配線層およびドレイン電極に接続される配線層の少なくとも１つを電極が形成される基板１２の同一面上に有する構成として、残りの電極にはボンディング等により配線を接続する構成としてもよい。
また、図示例においては、ゲート電極１４、ソース電極１６およびドレイン電極１８それぞれに接続される３つの配線層２２、２４および２６を有する構成としたが、これに限定はされず、ゲート電極に接続される配線層、ソース電極に接続される配線層およびドレイン電極に接続される配線層の少なくとも１つを電極が形成される基板１２の同一面上に有する構成として、残りの電極にはボンディング等により配線を接続する構成としてもよい。
また、同一基板上に複数の薄膜トランジスタを形成する場合には、異なる薄膜トランジスタの電極間を接続する配線層を、電極が形成される基板の同一面上に形成する構成としてもよい。
図３（Ａ）は、本発明のトランジスタアレイの一例を概念的に示す上面図であり、図３（Ｂ）は、図３（Ａ）の正面図である。なお、図３（Ａ）および図３（Ｂ）においては、半導体層２０の図示は省略する。
図３（Ａ）は、本発明のトランジスタアレイの一例を概念的に示す上面図であり、図３（Ｂ）は、図３（Ａ）の正面図である。なお、図３（Ａ）および図３（Ｂ）においては、半導体層２０の図示は省略する。
図３（Ａ）および図３（Ｂ）に示すＴＦＴアレイ３０は、２つの薄膜トランジスタ１０ａおよび１０ｂと、一方の薄膜トランジスタ１０ａのドレイン電極１８ａと、他方の薄膜トランジスタ１０ｂのゲート電極１４ｂとを接続する配線層３２とを有する。また、薄膜トランジスタ１０ａ、１０ｂおよび配線層３２は同一の基板１２上に形成されている。言い換えると、ＴＦＴアレイ３０は、薄膜トランジスタ１０ａの基板と、薄膜トランジスタ１０ｂの基板とを一体化し、薄膜トランジスタ１０ａのドレイン電極１８ａに接続される配線層と、薄膜トランジスタ１０ｂのゲート電極１４ｂに接続される配線層とを接続した構成を有する。
薄膜トランジスタ１０ａは、基板１２上に形成されるゲート電極１４ａ、ソース電極１６ａおよびドレイン電極１８ａと、半導体層２０（図示せず）と、ゲート電極１４ａに接続される配線層２２ａと、ソース電極１６ａに接続される配線層２４ａとを有する。また、薄膜トランジスタ１０ｂは、基板１２上に形成されるゲート電極１４ｂ、ソース電極１６ｂおよびドレイン電極１８ｂと、半導体層２０（図示せず）と、ソース電極１６ｂに接続される配線層２４ｂと、ドレイン電極１８ｂに接続される配線層２６ｂとを有する。
配線層３２は、薄膜トランジスタ１０ａのドレイン電極１８ａと、薄膜トランジスタ１０ｂのゲート電極１４ｂとを接続する、導電性の部材である。図示例においては、配線層３２は、ゲート電極１４ｂと略同等の高さ（厚さ）を有する。
配線層３２の形状は、他の配線層と短絡しないように形成されれば特に限定はない。図示例においては、配線層３２は、基板１２面に垂直な方向から見た際に略Ｃ形状に形成されており、一方の開口端面が、ドレイン電極１８ａの、配線層２２ａ、２４ａ等が配置されている側の面とは反対側の面に接続されており、他方の開口端面が、ゲート電極１４ｂの、配線層２４ｂ、２６ｂ等が配置されている側の面とは反対側の面に接続されている。
配線層３２の形状は、他の配線層と短絡しないように形成されれば特に限定はない。図示例においては、配線層３２は、基板１２面に垂直な方向から見た際に略Ｃ形状に形成されており、一方の開口端面が、ドレイン電極１８ａの、配線層２２ａ、２４ａ等が配置されている側の面とは反対側の面に接続されており、他方の開口端面が、ゲート電極１４ｂの、配線層２４ｂ、２６ｂ等が配置されている側の面とは反対側の面に接続されている。
このように、図３（Ａ）に示すＴＦＴアレイ３０においては、２つの薄膜トランジスタの各電極と、異なる薄膜トランジスタの電極間を接続する配線層３２とが基板１２の同一面上に形成される構成を有する。
このような構成により、２つの薄膜トランジスタの各ゲート電極１４、ソース電極１６およびドレイン電極１８を一度の工程で同時に形成することができ、また、異なる薄膜トランジスタの電極間を接続する配線層３２も一度の工程で同時に形成することができるので、工程を削減でき生産性をより向上することができる。
また、２つの薄膜トランジスタの各電極を一度の工程で同時に形成することができるので、２つの薄膜トランジスタ同士の位置精度を向上でき、また、これらの薄膜トランジスタの電極間を接続する配線層３２も一度の工程で同時に形成することができるので、電極と配線層との位置精度をより向上して、電極と配線層との接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
このような構成により、２つの薄膜トランジスタの各ゲート電極１４、ソース電極１６およびドレイン電極１８を一度の工程で同時に形成することができ、また、異なる薄膜トランジスタの電極間を接続する配線層３２も一度の工程で同時に形成することができるので、工程を削減でき生産性をより向上することができる。
また、２つの薄膜トランジスタの各電極を一度の工程で同時に形成することができるので、２つの薄膜トランジスタ同士の位置精度を向上でき、また、これらの薄膜トランジスタの電極間を接続する配線層３２も一度の工程で同時に形成することができるので、電極と配線層との位置精度をより向上して、電極と配線層との接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
なお、図３（Ａ）に示す例においては、２つの薄膜トランジスタを有する構成としたが、これに限定はされず、３以上の薄膜トランジスタを有してもよい。また、異なる薄膜トランジスタの電極間を接続する配線層を２以上有してもよい。
また、図１に示す例では、ゲート電極１４とソース電極１６の互いに対向する面、および、ゲート電極１４とドレイン電極１８の互いに対向する面は、平面としたが、これに限定はされない。
図４（Ａ）は、本発明の薄膜トランジスタの他の一例を概念的に示す上面図であり、図４（Ｂ）は、図４（Ａ）の正面図である。なお、図４（Ａ）および図４（Ｂ）においては、半導体層の図示は省略する。
図４（Ａ）は、本発明の薄膜トランジスタの他の一例を概念的に示す上面図であり、図４（Ｂ）は、図４（Ａ）の正面図である。なお、図４（Ａ）および図４（Ｂ）においては、半導体層の図示は省略する。
図４（Ａ）および図４（Ｂ）に示す薄膜トランジスタ４０は、基板１２と、ゲート電極４４と、ソース電極４６と、ドレイン電極４８と、半導体層２０（図示せず）と、を有する。
ソース電極４６およびドレイン電極４８は、高い導電性を有する部材であり、基板１２上に所定の距離離間して形成されている。また、ソース電極４６およびドレイン電極４８は略同じ高さである。
ゲート電極４４は、高い導電性を有する部材であり、基板１２上の、ソース電極４６とドレイン電極４８との間に形成されている。また、基板１２表面から、ゲート電極４４の上面までの高さは、ソース電極４６およびドレイン電極４８の上面までの高さよりも低い。
ソース電極４６およびドレイン電極４８は、高い導電性を有する部材であり、基板１２上に所定の距離離間して形成されている。また、ソース電極４６およびドレイン電極４８は略同じ高さである。
ゲート電極４４は、高い導電性を有する部材であり、基板１２上の、ソース電極４６とドレイン電極４８との間に形成されている。また、基板１２表面から、ゲート電極４４の上面までの高さは、ソース電極４６およびドレイン電極４８の上面までの高さよりも低い。
ここで、図４（Ａ）および図４（Ｂ）に示すように、ソース電極４６の、ゲート電極４４と対面する面、および、ドレイン電極４８の、ゲート電極４４と対面する面はそれぞれ、電極の配列方向に突出する凸部が複数、形成された凹凸面である。
また、ゲート電極４４の、ソース電極４６と対面する面およびドレイン電極４８と対面する面はそれぞれ、ソース電極４６の凹凸面、ドレイン電極４８の凹凸面の凸部に対応して凹部が複数、形成された凹凸面である。
また、ゲート電極４４の、ソース電極４６と対面する面およびドレイン電極４８と対面する面はそれぞれ、ソース電極４６の凹凸面、ドレイン電極４８の凹凸面の凸部に対応して凹部が複数、形成された凹凸面である。
また、図４（Ａ）に示す例では、好ましい態様として、ソース電極４６の凹凸面の凸部の先端、および、ドレイン電極４８の凹凸面の凸部の先端がそれぞれ、ゲート電極４４の凹凸面の凹部の内側に位置するように配置されている。言い換えると、各電極は、基板１２の面方向であって、ソース電極４６、ゲート電極４４、および、ドレイン電極４８の配列方向に直交する方向から見た際に、ソース電極４６またはドレイン電極４８の凹凸面の凸部と、ゲート電極の凹凸面の凸部の一部が重複するように配置される。
ここで、薄膜トランジスタは、ゲート電極に電圧をかけて電界で、ソース電極とドレイン電極との間の半導体層（活性層）に流れるキャリアを制御するものである。そのため、ゲート電極４４とソース電極４６との離間距離、および、ゲート電極４４とドレイン電極４８との離間距離が小さいほど、ソース電極４６とドレイン電極４８との間の十分な大きさの領域に電界を発生させることができ、スイッチング等の薄膜トランジスタとしての機能を確実に発現することができる点で好ましい。
そこで、図４（Ａ）のように、ゲート電極４４とソース電極４６の互いに対向する面、および、ゲート電極４４とドレイン電極４８の互いに対向する面を、複数の凹凸が形成された面とし、一方の面の凹部と他方の面の凸部とが対面するように配置することで、ゲート電極４４とソース電極４６との離間距離、および、ゲート電極４４とドレイン電極４８との離間距離を小さくしたのと同様の効果を得ることができる点で好ましい。
そこで、図４（Ａ）のように、ゲート電極４４とソース電極４６の互いに対向する面、および、ゲート電極４４とドレイン電極４８の互いに対向する面を、複数の凹凸が形成された面とし、一方の面の凹部と他方の面の凸部とが対面するように配置することで、ゲート電極４４とソース電極４６との離間距離、および、ゲート電極４４とドレイン電極４８との離間距離を小さくしたのと同様の効果を得ることができる点で好ましい。
次に、本発明のトランジスタの各構成要素について、材料、寸法等を説明する。
〔基板〕
本発明の薄膜トランジスタの基板の材料、形状、大きさ、構造等には特に限定はなく、所望の絶縁性を有するものであれば、目的に応じて適宜選択することができる。
基板の材料としては、ガラス、ＹＳＺ（Yttria−Stabilized Zirconia；イットリウム安定化ジルコニウム）等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。
中でも軽量である点、可撓性を有する点、光透過性を有する点等から樹脂あるいは樹脂複合材料からなる基板が好ましい。
具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、アルミニウム基板または表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
本発明の薄膜トランジスタの基板の材料、形状、大きさ、構造等には特に限定はなく、所望の絶縁性を有するものであれば、目的に応じて適宜選択することができる。
基板の材料としては、ガラス、ＹＳＺ（Yttria−Stabilized Zirconia；イットリウム安定化ジルコニウム）等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。
中でも軽量である点、可撓性を有する点、光透過性を有する点等から樹脂あるいは樹脂複合材料からなる基板が好ましい。
具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、アルミニウム基板または表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
なお、樹脂基板としては、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、および低吸湿性に優れていることが好ましい。樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。
また、前述のとおり、基板の備える絶縁性は、各電極間、あるいは、電極と外部との絶縁を保つことができるものであればよい。従って、上述の絶縁性を備える材料と金属基板等を積層した構成であってもよい。
また、前述のとおり、基板の備える絶縁性は、各電極間、あるいは、電極と外部との絶縁を保つことができるものであればよい。従って、上述の絶縁性を備える材料と金属基板等を積層した構成であってもよい。
基板の厚みは、５０μｍ以上５００μｍ以下であることが好ましい。基板の厚みが５０μｍ以上であると、基板自体の平坦性がより向上する。基板の厚みが５００μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。基板を構成する材料によって、十分な平坦性および可撓性を有する厚みは異なるため、基板材料に応じてその厚みを設定する必要があるが、概ねその範囲は５０μｍ以上５００μｍ以下の範囲となる。
〔ゲート電極、ソース電極、ドレイン電極〕
ゲート電極、ソース電極およびドレイン電極の形成材料は、いずれも高い導電性を有するものであれば特に制限なく、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｐｔ、Ｐｄ、Ｚｎ、Ｓｎ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、等の金属、Ａｌ−Ｎｄ、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物を用いることができる。なかでも、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｐｔ、Ｐｄ、Ｚｎ、Ｓｎ、Ｃｒを用いるのが好ましい。
ゲート電極、ソース電極およびドレイン電極の形成材料は、いずれも高い導電性を有するものであれば特に制限なく、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｐｔ、Ｐｄ、Ｚｎ、Ｓｎ、Ｃｒ、Ｍｏ、Ｔａ、Ｔｉ、等の金属、Ａｌ−Ｎｄ、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物を用いることができる。なかでも、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｐｔ、Ｐｄ、Ｚｎ、Ｓｎ、Ｃｒを用いるのが好ましい。
ゲート電極、ソース電極およびドレイン電極はいずれも、印刷、真空成膜、めっき、フォトリソグラフィ、レーザーパターニング等の方法により形成することができる。なかでも、印刷により形成するのが好ましい。
ここで、本発明における印刷とは、オフセット印刷、グラビア印刷、反転印刷、フレキソ印刷、活版印刷、スクリーン印刷など、種々の公知の印刷方法を含む。好ましくは、オフセット印刷、フレキソ印刷、反転印刷である。
印刷による形成の特徴は、基板上に一度の工程で電極のパターンを形成することができる点である。しかしながら、本発明はこれに限定はされず、印刷と他の方法とを組み合わせてもよい。例えば、めっきの核となるものを印刷により形成し、その後、めっきによりパターン化された電極を形成する方法や、全面にべたで印刷しておき、レーザ等で直接パターンを形成する方法であってもよい。
ここで、本発明における印刷とは、オフセット印刷、グラビア印刷、反転印刷、フレキソ印刷、活版印刷、スクリーン印刷など、種々の公知の印刷方法を含む。好ましくは、オフセット印刷、フレキソ印刷、反転印刷である。
印刷による形成の特徴は、基板上に一度の工程で電極のパターンを形成することができる点である。しかしながら、本発明はこれに限定はされず、印刷と他の方法とを組み合わせてもよい。例えば、めっきの核となるものを印刷により形成し、その後、めっきによりパターン化された電極を形成する方法や、全面にべたで印刷しておき、レーザ等で直接パターンを形成する方法であってもよい。
印刷による電極の形成は、上記材料の微粒子を溶媒に分散した塗料（液状粘性材料）を、印刷により基板上に所定のパターンで塗布し、硬化させることで、各電極を形成することができる。
溶媒としては、特に限定はなく、上記材料を印刷に用いる場合に利用されている公知の溶媒を各種利用可能である。
電極の印刷方法については、後に詳述する。
溶媒としては、特に限定はなく、上記材料を印刷に用いる場合に利用されている公知の溶媒を各種利用可能である。
電極の印刷方法については、後に詳述する。
ソース電極およびドレイン電極の高さは、成膜性、パターニング性および導電性等を考慮すると、その高さは、１０ｎｍ〜１０００ｎｍとすることが好ましく、５０ｎｍ〜２００ｎｍとすることがより好ましい。
また、ゲート電極の高さは、成膜性、パターニング性および導電性等を考慮すると、その厚みは、１０ｎｍ〜１０００ｎｍとすることが好ましく、５０ｎｍ〜２００ｎｍとすることがより好ましい。
なお、図１に示すように、本発明においては、ゲート電極の高さは、ソース電極およびドレイン電極の高さよりも低い。具体的には、ゲート電極の高さは、ソース電極およびドレイン電極の高さの０．１％〜５０％であるのが好ましく、１％〜２０％であるのがより好ましい。
ソース電極およびドレイン電極の高さとゲート電極の高さとの関係を上記範囲とすることにより、ゲート電極が半導体層に接触して素子として機能しなくなるのを好適に防止することができる。
ソース電極およびドレイン電極の高さとゲート電極の高さとの関係を上記範囲とすることにより、ゲート電極が半導体層に接触して素子として機能しなくなるのを好適に防止することができる。
また、ゲート電極、ソース電極およびドレイン電極は、それぞれ異なる材料からなるものであってもよいが、同じ材料からなるものであるのが好ましい。各電極の材料として同じ材料を用いることで、容易に、一度の印刷で各電極を形成することができる。
〔配線層〕
配線層の形成材料は、高い導電性を有するものであれば特に制限なく、上記の各電極の形成材料と同様の材料が利用可能である。なお、配線層の形成材料は、接続される電極と同じ材料であるのが好ましい。
また、配線層は、上記電極と同様に、印刷、真空成膜、めっき、フォトリソグラフィ、レーザーパターニング等により形成することができ、印刷により形成するのが好ましい。
配線層の形成材料は、高い導電性を有するものであれば特に制限なく、上記の各電極の形成材料と同様の材料が利用可能である。なお、配線層の形成材料は、接続される電極と同じ材料であるのが好ましい。
また、配線層は、上記電極と同様に、印刷、真空成膜、めっき、フォトリソグラフィ、レーザーパターニング等により形成することができ、印刷により形成するのが好ましい。
配線層の高さ（厚さ）は、成膜性、パターニング性および導電性等を考慮すると、１０ｎｍ〜１０００ｎｍとすることが好ましく、５０ｎｍ〜２００ｎｍとすることがより好ましい。
〔半導体層〕
半導体層の形成材料は、特に限定はなく、従来公知の薄膜トランジスタで活性層として用いられている半導体が各種利用可能である。
具体的には、ＩｎＧａＺｎＯ等の酸化物半導体、窒化物半導体、Ｓｉ、Ｇｅなどの無機半導体、ＧａＡｓ等の化合物半導体、カーボンナノチューブ、有機半導体等が利用可能である。
本発明においては、作製を容易にする観点から、印刷や塗布により形成可能であることが好ましく、有機半導体が好適に用いられる。
半導体層の形成材料は、特に限定はなく、従来公知の薄膜トランジスタで活性層として用いられている半導体が各種利用可能である。
具体的には、ＩｎＧａＺｎＯ等の酸化物半導体、窒化物半導体、Ｓｉ、Ｇｅなどの無機半導体、ＧａＡｓ等の化合物半導体、カーボンナノチューブ、有機半導体等が利用可能である。
本発明においては、作製を容易にする観点から、印刷や塗布により形成可能であることが好ましく、有機半導体が好適に用いられる。
有機半導体としては、テトラセンやペンタセンなどのアセン類、オリゴチオフェン誘導体、フタロシアニン類、ペリレン誘導体、ルブレン、Alq3、TTF-TCNQなどの低分子系有機半導体、ポリアセチレン系導電性高分子、ポリパラフェニレン及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子、ポリアニリン及びその誘導体等のイオン性導電性高分子等の高分子系半導体を用いることができる。
半導体層の形成方法には特に限定はないが、例えば、樹脂やガラス等からなる支持体上に、塗布、印刷等の公知の方法で、半導体層部材を形成し、この半導体層部材を支持体から剥離して、ソース電極およびドレイン電極の上面に載置することで半導体層を形成することができる。また、支持体上に半導体層部材を形成した後、半導体層部材を剥離することなく、半導体層部材側をソース電極およびドレイン電極側に向けて載置して形成してもよい。
半導体層の厚さは、成膜性、半導体特性等を考慮すると、その厚さは、１ｎｍ〜１０００ｎｍとすることが好ましく、１０ｎｍ〜２００ｎｍとすることがより好ましい。
［トランジスタの製造方法］
次に、本発明のトランジスタの製造方法について説明する。
本発明のトランジスタの製造方法は、
絶縁性を備える基板を準備する基板準備工程と、
基板上に、ソース電極、ゲート電極、および、ドレイン電極をこの順に配列して形成する電極形成工程と、
電極形成工程の後に、ソース電極の上面およびドレイン電極の上面に接するように半導体層を積層する半導体層積層工程と、を有し、
電極形成工程において、ゲート電極を、ソース電極およびドレイン電極よりも高さを低く形成する、トランジスタの製造方法である。
次に、本発明のトランジスタの製造方法について説明する。
本発明のトランジスタの製造方法は、
絶縁性を備える基板を準備する基板準備工程と、
基板上に、ソース電極、ゲート電極、および、ドレイン電極をこの順に配列して形成する電極形成工程と、
電極形成工程の後に、ソース電極の上面およびドレイン電極の上面に接するように半導体層を積層する半導体層積層工程と、を有し、
電極形成工程において、ゲート電極を、ソース電極およびドレイン電極よりも高さを低く形成する、トランジスタの製造方法である。
また、本発明のトランジスタの製造方法は、好ましい態様として、電極形成工程において、ソース電極、ゲート電極、ドレイン電極を一度の印刷により形成するものである。
さらに、本発明のトランジスタの製造方法は、好ましい態様として、電極形成工程において、ソース電極に接続される配線層、ドレイン電極に接続される配線層、および、ゲート電極に接続される配線層の少なくとも１つを印刷により形成するものである。
さらに、本発明のトランジスタの製造方法は、好ましい態様として、電極形成工程において、ソース電極に接続される配線層、ドレイン電極に接続される配線層、および、ゲート電極に接続される配線層の少なくとも１つを印刷により形成するものである。
本発明においては、電極形成工程において、ソース電極、ゲート電極、および、ドレイン電極を、基板の同一面上に形成することにより、各電極の位置精度を高くすることができる。従って、電極に接続される配線とを確実に接続することができ、信頼性を高くすることができると共に、歩留まりを良好にして生産性を向上できる。
また、好ましい態様として、電極形成工程において、ソース電極、ゲート電極、ドレイン電極を一度の印刷で形成するので、位置精度を向上すると共に、工程数を削減して生産性を向上することができる。
また、好ましい態様として、電極形成工程において、電極に接続される配線層を、電極が形成される基板の同一面上に形成するので、電極と配線層との位置精度をより向上して、電極と配線層との接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
また、電極と配線層とを一度の印刷で形成することで、位置精度を向上すると共に、さらに工程数を削減して生産性を向上することができる。
また、好ましい態様として、電極形成工程において、ソース電極、ゲート電極、ドレイン電極を一度の印刷で形成するので、位置精度を向上すると共に、工程数を削減して生産性を向上することができる。
また、好ましい態様として、電極形成工程において、電極に接続される配線層を、電極が形成される基板の同一面上に形成するので、電極と配線層との位置精度をより向上して、電極と配線層との接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
また、電極と配線層とを一度の印刷で形成することで、位置精度を向上すると共に、さらに工程数を削減して生産性を向上することができる。
次に、トランジスタの製造方法の各工程を図５（Ａ）〜図５（Ｃ）を用いて説明する。
図５（Ａ）〜図５（Ｃ）は、トランジスタの製造方法の好適な実施態様の一例を示す模式的な断面図である。
図５（Ａ）〜図５（Ｃ）は、トランジスタの製造方法の好適な実施態様の一例を示す模式的な断面図である。
〔基板準備工程〕
まず、図５（Ａ）に示すように、基板準備工程において、絶縁性を備える基板１２を準備する。
まず、図５（Ａ）に示すように、基板準備工程において、絶縁性を備える基板１２を準備する。
〔電極形成工程〕
次に、図５（Ｂ）に示すように、電極形成工程において、基板１２の一方の主面上に、電極の形成材料となる塗料を印刷により、所定のパターンで塗布し、硬化させて、ソース電極１６、ゲート電極１４およびドレイン電極１８をこの順に配列して形成する。印刷の際、ゲート電極１４の高さが、ソース電極１６およびドレイン電極１８の高さよりも低くなるように、塗料が印刷される。
塗料の硬化は、光硬化または熱硬化であるのが好ましく、光硬化の場合は、レーザ照射により硬化させるのが好ましい。
前述のとおり、電極形成工程において、ソース電極、ゲート電極およびドレイン電極を一度の印刷により形成するのが好ましい。また、各電極に接続される配線層を形成するのが好ましく、電極と配線層とを一度の印刷により形成するのがより好ましい。
次に、図５（Ｂ）に示すように、電極形成工程において、基板１２の一方の主面上に、電極の形成材料となる塗料を印刷により、所定のパターンで塗布し、硬化させて、ソース電極１６、ゲート電極１４およびドレイン電極１８をこの順に配列して形成する。印刷の際、ゲート電極１４の高さが、ソース電極１６およびドレイン電極１８の高さよりも低くなるように、塗料が印刷される。
塗料の硬化は、光硬化または熱硬化であるのが好ましく、光硬化の場合は、レーザ照射により硬化させるのが好ましい。
前述のとおり、電極形成工程において、ソース電極、ゲート電極およびドレイン電極を一度の印刷により形成するのが好ましい。また、各電極に接続される配線層を形成するのが好ましく、電極と配線層とを一度の印刷により形成するのがより好ましい。
電極形成工程において、電極を形成するための印刷方法には特に限定はなく、グラビア印刷、スクリーン印刷、インクジェット印刷、オフセット印刷、フレキソ印刷、活版印刷、反転印刷等の印刷方法が各種利用可能である。なかでも、ゲート電極と、ソース電極およびドレイン電極の高さを異ならせることが容易である、解像度、生産性、厚み精度等の観点で、グラビア印刷、スクリーン印刷、インクジェット印刷が好適に用いられる。
グラビア印刷の場合は、印刷版のセル（凹部）の深さを調整することで、各電極の高さを容易に調整できる。
インクジェット印刷の場合は、図６（Ａ）に示すように、基板１２上に各電極となる塗料ｑを、微小な液滴として所定量を連続的に吐出する。その際、ゲート電極１４となる塗料ｑの吐出量を、ソース電極１６およびドレイン電極１８となる塗料ｑの吐出量よりも少なくする。このようにインクジェット印刷の場合は、塗料ｑの吐出量を調整することで、各電極ごとに塗料ｑの量を調整して、図６（Ｂ）に示すように、ゲート電極１４の高さを、ソース電極１６およびドレイン電極１８の高さよりも低く形成する。
なお、図示例においては、液滴の吐出量（数）で塗料ｑの量を調整する構成としたが、液滴のサイズを変えて、塗料ｑの量を調整してもよい。
なお、図示例においては、液滴の吐出量（数）で塗料ｑの量を調整する構成としたが、液滴のサイズを変えて、塗料ｑの量を調整してもよい。
スクリーン印刷の場合は、印刷版の孔の大きさ、数を調整することで、各電極ごとに塗料ｑの量を調整して、ゲート電極１４の高さを、ソース電極１６およびドレイン電極１８の高さよりも低く形成する。
図７（Ａ）に示すように、ゲート電極１４となる塗料ｑを、複数の領域に分割して基板１２上に印刷し、図７（Ｂ）に示すように、この塗料ｑをにじませて平滑化することで、ゲート電極１４の高さを、ソース電極１６およびドレイン電極１８よりも低く形成することができる。
図７（Ａ）に示すように、ゲート電極１４となる塗料ｑを、複数の領域に分割して基板１２上に印刷し、図７（Ｂ）に示すように、この塗料ｑをにじませて平滑化することで、ゲート電極１４の高さを、ソース電極１６およびドレイン電極１８よりも低く形成することができる。
このようなスクリーン印刷に用いられる印刷版の一例を、図８に示す。
図８に示すスクリーン印刷版５０ａは、ソース電極１６となる塗料を通過させる孔部５４と、ドレイン電極１８となる塗料を通過させる孔部５６と、ゲート電極１４となる塗料を通過させる複数の孔部５２ａとを形成されてなる印刷版である。
図８に示すスクリーン印刷版５０ａは、ソース電極１６となる塗料を通過させる孔部５４と、ドレイン電極１８となる塗料を通過させる孔部５６と、ゲート電極１４となる塗料を通過させる複数の孔部５２ａとを形成されてなる印刷版である。
孔部５４は、形成するソース電極１６の、面方向の大きさ、形状と、略同等の大きさ、形状の貫通孔である。
同様に、孔部５６は、形成するドレイン電極１８の、面方向の大きさ、形状と、略同等の大きさ、形状の貫通孔である。
同様に、孔部５６は、形成するドレイン電極１８の、面方向の大きさ、形状と、略同等の大きさ、形状の貫通孔である。
複数の孔部５２ａは、形成するゲート電極１４に対応する領域に、複数、形成された貫通孔である。図示例においては、形成するゲート電極１４に対応する領域に、８つの矩形状の孔部５２ａが、電極の配列方向と直交する方向に配列して形成されている。
言い換えると、複数の孔部５２ａは、形成するゲート電極１４に対応する領域の貫通孔の一部を塞いで形成されたものである。
すなわち、複数の孔部５２ａの開口面積の合計は、ゲート電極１４の面方向の面積よりも小さい。このように、形成するゲート電極１４の面積よりも小さい開口面積となるように、孔部５２ａを形成することで、ゲート電極１４となる塗料の量を調整して、ゲート電極１４の高さを、ソース電極１６およびドレイン電極１８の高さよりも低く形成することができる。
言い換えると、複数の孔部５２ａは、形成するゲート電極１４に対応する領域の貫通孔の一部を塞いで形成されたものである。
すなわち、複数の孔部５２ａの開口面積の合計は、ゲート電極１４の面方向の面積よりも小さい。このように、形成するゲート電極１４の面積よりも小さい開口面積となるように、孔部５２ａを形成することで、ゲート電極１４となる塗料の量を調整して、ゲート電極１４の高さを、ソース電極１６およびドレイン電極１８の高さよりも低く形成することができる。
このように、スクリーン印刷では、ゲート電極１４となる塗料を、複数の領域に分割して基板１２上に印刷し、この塗料ｑをにじませて平滑化することで、ゲート電極１４の高さを低く形成する。
従って、孔部５２ａ同士の間隔ｄＷは、孔部５２ａと、孔部５４および孔部５６との間隔ｄＬよりも大きくする必要がある。間隔ｄＷ＞間隔ｄＬとすることで、基板１２上に塗料を印刷した後、塗料のにじみにより、ゲート電極１４となる塗料同士が一体化される一方、ゲート電極１４と、ソース電極１６またはドレイン電極１８とが接続されるのを防止できる。
従って、孔部５２ａ同士の間隔ｄＷは、孔部５２ａと、孔部５４および孔部５６との間隔ｄＬよりも大きくする必要がある。間隔ｄＷ＞間隔ｄＬとすることで、基板１２上に塗料を印刷した後、塗料のにじみにより、ゲート電極１４となる塗料同士が一体化される一方、ゲート電極１４と、ソース電極１６またはドレイン電極１８とが接続されるのを防止できる。
なお、図８に示すスクリーン印刷版５０ａでは、ゲート電極１４に対応する領域に、８つの矩形状の孔部５２ａが、電極の配列方向と直交する方向に配列されてなる構成としたが、これに限定はされず、孔部の形状および個数等は、形成するゲート電極１４の大きさ、高さ等に応じて適宜選択すればよい。
例えば、孔部が電極の配列方向に配列される構成としてもよい。
あるいは、図９（Ａ）に示すスクリーン印刷版５０ｂのように、ゲート電極１４に対応する領域に、円形状の貫通孔である孔部５２ｂが、複数、形成されてなる構成としてもよい。
また、図９（Ｂ）に示すスクリーン印刷版５０ｃのように、ゲート電極１４に対応する領域に、三角形状の貫通孔である孔部５２ｃを、交互に方向を反転させて、複数、形成されてなる構成としてもよい。
例えば、孔部が電極の配列方向に配列される構成としてもよい。
あるいは、図９（Ａ）に示すスクリーン印刷版５０ｂのように、ゲート電極１４に対応する領域に、円形状の貫通孔である孔部５２ｂが、複数、形成されてなる構成としてもよい。
また、図９（Ｂ）に示すスクリーン印刷版５０ｃのように、ゲート電極１４に対応する領域に、三角形状の貫通孔である孔部５２ｃを、交互に方向を反転させて、複数、形成されてなる構成としてもよい。
また、印刷により電極を形成する際の、電極の材料となる塗料の粘度は、上記の印刷方法に応じて、適宜決定すればよい。印刷時の塗布性、印刷後の形状の保持性、膜厚安定性等の観点から、塗料の粘度は、０．０１Ｐａ・ｓ〜１０００００Ｐａ・ｓが好ましく、０．１Ｐａ・ｓ〜１００００Ｐａ・ｓがより好ましく、１Ｐａ・ｓ〜１０００Ｐａ・ｓが特に好ましい。
なお、グラビア印刷の場合は、印刷版のセル（凹部）の形状を、形成する電極の形状と略同等とするので、セル内に充填されやすく、かつ、印刷後の塗料が形状を保持する粘度を有するのが好ましいため、１Ｐａ・ｓ〜１００Ｐａ・ｓであるのがより好ましい。
また、インクジェット印刷の場合は、微小な液滴として吐出可能で、また、基板に付着した塗料が平滑化するように、ある程度、粘性が低いのが好ましく、２Ｐａ・ｓ〜５０Ｐａ・ｓであるのがより好ましい。
また、スクリーン印刷の場合は、複数に分割して塗布した塗料が平滑化するように、ある程度、粘性が低いのが好ましく、１０Ｐａ・ｓ〜１０００Ｐａ・ｓであるのが好ましい。
また、インクジェット印刷の場合は、微小な液滴として吐出可能で、また、基板に付着した塗料が平滑化するように、ある程度、粘性が低いのが好ましく、２Ｐａ・ｓ〜５０Ｐａ・ｓであるのがより好ましい。
また、スクリーン印刷の場合は、複数に分割して塗布した塗料が平滑化するように、ある程度、粘性が低いのが好ましく、１０Ｐａ・ｓ〜１０００Ｐａ・ｓであるのが好ましい。
〔半導体層積層工程〕
半導体層積層工程は、電極形成工程の後、図５（Ｃ）に示すように、半導体層２０をソース電極１６およびドレイン電極１８の上面に載置して薄膜トランジスタ１０を作製する工程である。
前述のとおり、半導体層積層工程は、予め、支持体上に塗布等により半導体層部材を形成しておき、この半導体層部材を支持体から剥離して、あるいは、支持体と一体のまま、基板１２上に形成されたソース電極１６およびドレイン電極１８の上面に載置することで半導体層を形成する。
半導体層積層工程は、電極形成工程の後、図５（Ｃ）に示すように、半導体層２０をソース電極１６およびドレイン電極１８の上面に載置して薄膜トランジスタ１０を作製する工程である。
前述のとおり、半導体層積層工程は、予め、支持体上に塗布等により半導体層部材を形成しておき、この半導体層部材を支持体から剥離して、あるいは、支持体と一体のまま、基板１２上に形成されたソース電極１６およびドレイン電極１８の上面に載置することで半導体層を形成する。
以上、本発明のトランジスタ、トランジスタアレイ、および、トランジスタの製造方法について詳細に説明したが、本発明は上述の例に限定はされず、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのは、もちろんである。
以下に実施例に基づいて本発明をさらに詳細に説明する。以下の実施例に示す材料、使用量、割合、処理内容、処理手順等は、本発明の趣旨を逸脱しない限り適宜変更することができる。したがって、本発明の範囲は以下に示す実施例により限定的に解釈されるべきものではない。
〔実施例１〕
＜薄膜トランジスタの作製＞
実施例１として、厚さ０．７ｍｍ、大きさ５０ｍｍ×５０ｍｍの無アルカリガラス（コーニング社製 eagle）を基板として用い、基板の表面に、電極を形成し、半導体層を積層して、図２（Ａ）に示す構成の薄膜トランジスタ１０を作製した。
＜薄膜トランジスタの作製＞
実施例１として、厚さ０．７ｍｍ、大きさ５０ｍｍ×５０ｍｍの無アルカリガラス（コーニング社製 eagle）を基板として用い、基板の表面に、電極を形成し、半導体層を積層して、図２（Ａ）に示す構成の薄膜トランジスタ１０を作製した。
（電極形成工程）
上記無アルカリガラスの表面にスクリーン印刷により、ソース電極１６、ゲート電極１４、ドレイン電極１８、配線層２２、２４および２６を形成した。
各電極および配線層の材料としては、Ａｇナノインク（ハリマ化成株式会社製）を用いた。また、スクリーン印刷版としては、図８に示す形状で、ステンレス製で５００ｄｐｉの印刷版を用いた。
上記無アルカリガラスの表面にスクリーン印刷により、ソース電極１６、ゲート電極１４、ドレイン電極１８、配線層２２、２４および２６を形成した。
各電極および配線層の材料としては、Ａｇナノインク（ハリマ化成株式会社製）を用いた。また、スクリーン印刷版としては、図８に示す形状で、ステンレス製で５００ｄｐｉの印刷版を用いた。
ソース電極１６およびドレイン電極１８の大きさはそれぞれ、奥行き２００μｍ×幅１００μｍとし、高さは、１μｍとした。また、ソース電極１６とドレイン電極１８との間の距離は、２００μｍとした。
ゲート電極１４の大きさは、奥行き２００μｍ×幅１００μｍとし、高さは、０．５μｍとした。すなわち、ゲート電極１４と、ソース電極１６およびドレイン電極１８との間隙はそれぞれ、５０μｍとした。また、ゲート電極１４と半導体層２０との間の距離は０．５μｍとした。
なお、電極の大きさは、電極の配列方向が幅、配列方向に直交する方向が奥行きである。
ゲート電極１４の大きさは、奥行き２００μｍ×幅１００μｍとし、高さは、０．５μｍとした。すなわち、ゲート電極１４と、ソース電極１６およびドレイン電極１８との間隙はそれぞれ、５０μｍとした。また、ゲート電極１４と半導体層２０との間の距離は０．５μｍとした。
なお、電極の大きさは、電極の配列方向が幅、配列方向に直交する方向が奥行きである。
配線層２４および２６の高さは、０．５μｍとし、電極側の端面の幅は１００μｍ、基板端辺側での幅は３００μｍとした。また、配線層２４および２６の長さ、すなわち、電極の端面から基板端辺までの長さは、２０ｍｍとした。
配線層２２の高さは、０．５μｍとし、電極側の端面の幅は１００μｍ、基板端辺側での幅は３００μｍとした。また、配線層２２の長さは、２０ｍｍとした。
配線層２２の高さは、０．５μｍとし、電極側の端面の幅は１００μｍ、基板端辺側での幅は３００μｍとした。また、配線層２２の長さは、２０ｍｍとした。
（半導体層積層工程）
次に、Ｓｉ基板からなる支持体上に、半導体層２０の材料を塗布して、半導体層部材を形成し、この半導体層部材をソース電極１６およびドレイン電極１８の上面に載置して、薄膜トランジスタを作製した。
半導体層２０の材料として、ＴＩＰＳペンセタンを用いた。
半導体層２０の厚さは、５０ｎｍとし、大きさは、奥行き２００μｍ×幅５００μｍとした。
次に、Ｓｉ基板からなる支持体上に、半導体層２０の材料を塗布して、半導体層部材を形成し、この半導体層部材をソース電極１６およびドレイン電極１８の上面に載置して、薄膜トランジスタを作製した。
半導体層２０の材料として、ＴＩＰＳペンセタンを用いた。
半導体層２０の厚さは、５０ｎｍとし、大きさは、奥行き２００μｍ×幅５００μｍとした。
（評価）
作製した薄膜トランジスタ１０の半導体特性を、半導体特性評価装置（ケースレー社製）で評価した。
測定は、配線層２２、２４および２６の端部をそれぞれ、ワニ口クリップではさみ、半導体特性評価装置に接続してソース・ドレイン電流とゲート電圧の変化を測定して、以下の基準で評価を行った。
Ａ：ゲート電圧に対し、ソース・ドレイン電流が二桁以上変化する。
Ｂ：ゲート電圧に対し、ソース・ドレイン電流が一桁以上二桁未満変化する。
Ｃ：ゲート電圧に対し、ソース・ドレイン電流が一桁未満しか変化しない。
評価はＡであった。
なお、実施例１について、表面を刷毛ではいた後に、同様にして、半導体特性の評価を行ったところ、良好な半導体特性が得られた。
作製した薄膜トランジスタ１０の半導体特性を、半導体特性評価装置（ケースレー社製）で評価した。
測定は、配線層２２、２４および２６の端部をそれぞれ、ワニ口クリップではさみ、半導体特性評価装置に接続してソース・ドレイン電流とゲート電圧の変化を測定して、以下の基準で評価を行った。
Ａ：ゲート電圧に対し、ソース・ドレイン電流が二桁以上変化する。
Ｂ：ゲート電圧に対し、ソース・ドレイン電流が一桁以上二桁未満変化する。
Ｃ：ゲート電圧に対し、ソース・ドレイン電流が一桁未満しか変化しない。
評価はＡであった。
なお、実施例１について、表面を刷毛ではいた後に、同様にして、半導体特性の評価を行ったところ、良好な半導体特性が得られた。
〔実施例２〕
ソース電極１６およびドレイン電極１８の高さを０．７μｍとして、ゲート電極１４と半導体層２０との間の距離を０．２μｍとした以外は実施例１と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はＡであった。
ソース電極１６およびドレイン電極１８の高さを０．７μｍとして、ゲート電極１４と半導体層２０との間の距離を０．２μｍとした以外は実施例１と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はＡであった。
〔実施例３〕
ソース電極１６およびドレイン電極１８の高さを０．６μｍとして、ゲート電極１４と半導体層２０との間の距離を０．１μｍとした以外は実施例１と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はＡであった。
ソース電極１６およびドレイン電極１８の高さを０．６μｍとして、ゲート電極１４と半導体層２０との間の距離を０．１μｍとした以外は実施例１と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はＡであった。
〔実施例４〕
ソース電極１６およびドレイン電極１８の高さを０．６μｍとして、ゲート電極１４と半導体層２０との間の距離を０．１μｍとし、ソース電極１６とドレイン電極１８との間の距離を３００μｍとして、ゲート電極１４とソース電極１６との間の距離およびゲート電極１４とドレイン電極１８との間の距離を１００μｍとした以外は実施例１と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はＢであった。
ソース電極１６およびドレイン電極１８の高さを０．６μｍとして、ゲート電極１４と半導体層２０との間の距離を０．１μｍとし、ソース電極１６とドレイン電極１８との間の距離を３００μｍとして、ゲート電極１４とソース電極１６との間の距離およびゲート電極１４とドレイン電極１８との間の距離を１００μｍとした以外は実施例１と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はＢであった。
〔実施例５〕
ソース電極１６とドレイン電極１８との間の距離を３００μｍとして、ゲート電極１４とソース電極１６との間の距離およびゲート電極１４とドレイン電極１８との間の距離を１００μｍとした以外は実施例１と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はＡであった。
ソース電極１６とドレイン電極１８との間の距離を３００μｍとして、ゲート電極１４とソース電極１６との間の距離およびゲート電極１４とドレイン電極１８との間の距離を１００μｍとした以外は実施例１と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はＡであった。
〔比較例１〕
比較例１として、図１０に示す薄膜トランジスタ２２０を作製した。
薄膜トランジスタ２２０は、基板２２２と、基板２２２の表面に形成される、絶縁性の２つの台座２２６と、基板２２２表面の、２つの台座２２６の間に形成されるゲート電極２２４と、台座２２６の上にそれぞれ形成されるソース電極２２８およびドレイン電極２３０と、ソース電極２２８およびドレイン電極２３０の上面に載置される半導体層２３２とを有するものである。
比較例１として、図１０に示す薄膜トランジスタ２２０を作製した。
薄膜トランジスタ２２０は、基板２２２と、基板２２２の表面に形成される、絶縁性の２つの台座２２６と、基板２２２表面の、２つの台座２２６の間に形成されるゲート電極２２４と、台座２２６の上にそれぞれ形成されるソース電極２２８およびドレイン電極２３０と、ソース電極２２８およびドレイン電極２３０の上面に載置される半導体層２３２とを有するものである。
基板２２２は実施例１と同様とした。
まず、図１１（Ａ）に示すように、基板２２２上に、２つの台座２２６をフォトレジストで形成した。台座２２６の材料は、東京応化工業株式会社製 ＯＦＰＲ８００とし、大きさは、２００μｍ×１００μｍとし、高さは、０．５ｎｍとした。また、２つの台座２２６間の距離は、２００μｍとした。
まず、図１１（Ａ）に示すように、基板２２２上に、２つの台座２２６をフォトレジストで形成した。台座２２６の材料は、東京応化工業株式会社製 ＯＦＰＲ８００とし、大きさは、２００μｍ×１００μｍとし、高さは、０．５ｎｍとした。また、２つの台座２２６間の距離は、２００μｍとした。
次に、２つの台座２２６が形成された基板２２２の全面に、Ａｇを蒸着した後、フォトレジストを塗布してパターニングし、Ａｇをエッチングして、図１１（Ｂ）に示すような、ゲート電極２２４、ソース電極２２８、ドレイン電極２３０、および、配線層２３４ａ〜２３４ｃを形成した。
ゲート電極２２４の大きさは、２００μｍ×１００μｍとし、高さは、０．５μｍとした。また、ソース電極２２８およびドレイン電極２３０の高さは、０．５μｍとした。
配線層２３４ａ〜２３４ｃの高さは、０．５μｍとし、基板端辺側での幅は３００μｍとし、長さは、２０ｍｍとした。
配線層２３４ａ〜２３４ｃの高さは、０．５μｍとし、基板端辺側での幅は３００μｍとし、長さは、２０ｍｍとした。
次に、実施例１と同様にして半導体層部材をソース電極２２８およびドレイン電極２３０上面に載置して、薄膜トランジスタ２２０を作製し、半導体特性を評価した。
評価の結果、図１１（Ｃ）に示すように、ソース電極２２８およびドレイン電極２３０と、配線層２３４ｂ、２３４ｃとの間に段差があるため、接触不良が起こり、半導体特性は得られなかった。すなわち、評価はＣであった。
評価の結果、図１１（Ｃ）に示すように、ソース電極２２８およびドレイン電極２３０と、配線層２３４ｂ、２３４ｃとの間に段差があるため、接触不良が起こり、半導体特性は得られなかった。すなわち、評価はＣであった。
〔比較例２〕
配線層２３４ａ〜２３４ｃに代えて、ワイヤボンディングによって配線を形成した以外は、比較例１と同様にして薄膜トランジスタを作製し、半導体特性を評価した。
評価の結果、ワイヤボンディングした箇所で、半導体層が浮いてしまい、良好な半導体特性は得られなかった。すなわち、評価はＣであった。
また、表面で刷毛ではくと、ワイヤボンディングが切れてしまい、良好な半導体特性が得られなかった。
評価結果を表１に示す。
配線層２３４ａ〜２３４ｃに代えて、ワイヤボンディングによって配線を形成した以外は、比較例１と同様にして薄膜トランジスタを作製し、半導体特性を評価した。
評価の結果、ワイヤボンディングした箇所で、半導体層が浮いてしまい、良好な半導体特性は得られなかった。すなわち、評価はＣであった。
また、表面で刷毛ではくと、ワイヤボンディングが切れてしまい、良好な半導体特性が得られなかった。
評価結果を表１に示す。
表１に示すように、ゲート電極１４と、ソース電極１６およびドレイン電極１８を基板上に形成し、ゲート電極１４を低く形成する本発明の実施例１〜５は、比較例１，２に比較して良好な半導体特性が得られることがわかる。
以上より本発明の効果は明らかである。
以上より本発明の効果は明らかである。
１０、４０、２２０ 薄膜トランジスタ
１２、２２２ 基板
１４、４４、２２４ ゲート電極
１６、４６、２２８ ソース電極
１８、４８、２３０ ドレイン電極
２０、２３２ 半導体層
２２、２４、２６、３２、２３４ 配線層
３０ ＴＦＴアレイ
５０ 印刷版
５２、５４、５６ 孔部
２２６ 台座
１２、２２２ 基板
１４、４４、２２４ ゲート電極
１６、４６、２２８ ソース電極
１８、４８、２３０ ドレイン電極
２０、２３２ 半導体層
２２、２４、２６、３２、２３４ 配線層
３０ ＴＦＴアレイ
５０ 印刷版
５２、５４、５６ 孔部
２２６ 台座
Claims (14)
- 絶縁性を備える基板と、
前記基板上に前記基板に接して形成されるソース電極と、
前記基板上に前記基板に接して、前記ソース電極と離間して形成されるドレイン電極と、
前記基板上の前記ソース電極と前記ドレイン電極との間に、前記基板に接して、前記ソース電極および前記ドレイン電極とそれぞれ離間して形成され、前記ソース電極および前記ドレイン電極よりも厚みが薄いゲート電極と、
前記ソース電極の上面および前記ドレイン電極の上面に接するように配置される半導体層と、を有するトランジスタ。 - 前記基板上に形成される、前記ソース電極に接続される配線層、前記ドレイン電極に接続される配線層、および、前記ゲート電極に接続される配線層の少なくとも１つを有する請求項１に記載のトランジスタ。
- 前記ゲート電極と前記半導体層との間の少なくとも一部が空間を形成されてなる請求項１または２に記載のトランジスタ。
- 前記ソース電極と前記ゲート電極との対面する面はそれぞれ、複数の凹凸を形成されてなり、一方の面の凹部と他方の面の凸部とが対面するように配置されている請求項１〜３のいずれか１項に記載のトランジスタ。
- 前記ドレイン電極と前記ゲート電極との対面する面はそれぞれ、複数の凹凸を形成されてなり、一方の面の凹部と他方の面の凸部とが対面するように配置されている請求項１〜４のいずれか１項に記載のトランジスタ。
- 前記基板の面方向であって、前記ソース電極、前記ゲート電極、および、前記ドレイン電極の配列方向に直交する方向から見た際に、前記一方の面の凸部と、前記他方の面の凸部との一部が重複している請求項４または５に記載のトランジスタ。
- 前記半導体層が有機材料からなるものである請求項１〜６のいずれか１項に記載のトランジスタ。
- 前記ソース電極と前記ドレイン電極との離間距離は、１μｍ〜１０００μｍである請求項１〜７のいずれか１項に記載のトランジスタ。
- 前記ゲート電極の厚さは、前記ソース電極および前記ドレイン電極の厚さの０．１％〜５０％である請求項１〜８のいずれか１項に記載のトランジスタ。
- 請求項１〜９のいずれか１項に記載のトランジスタを２以上有し、
前記基板上に形成され、１つのトランジスタのソース電極またはドレイン電極と、他の１つのトランジスタのゲート電極とを接続する配線層を有するトランジスタアレイ。 - 絶縁性を備える基板を準備する基板準備工程と、
前記基板上に前記基板に接して、ソース電極、ゲート電極、および、ドレイン電極をこの順に配列して、形成する電極形成工程と、
前記電極形成工程の後に、前記ソース電極の上面および前記ドレイン電極の上面に接するように半導体層を積層する半導体層積層工程と、を有し、
前記電極形成工程において、前記ゲート電極の厚さを、前記ソース電極および前記ドレイン電極の厚さよりも薄く形成するトランジスタの製造方法。 - 前記電極形成工程において、前記ソース電極、前記ゲート電極、および、前記ドレイン電極を一度の印刷により形成する請求項１１に記載のトランジスタの製造方法。
- 前記電極形成工程において、前記ソース電極に接続される配線層、前記ドレイン電極に接続される配線層、および、前記ゲート電極に接続される配線層の少なくとも１つを前記基板上に形成する請求項１１または１２に記載のトランジスタの製造方法。
- 前記電極形成工程は、グラビア印刷、スクリーン印刷、および、インクジェットのいずれかにより、前記ソース電極、前記ゲート電極、および、前記ドレイン電極の形成を行う請求項１１〜１３のいずれか１項に記載のトランジスタの製造方法。
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