JP6243821B2 - トランジスタ、トランジスタアレイ、および、トランジスタの製造方法 - Google Patents
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まず、平滑な基板上に、ゲート電極を形成する。ゲート電極は、銀・金・アルミニウム等の低抵抗金属を成膜し、さらに、フォトレジストを塗布・露光・現像してパターンを形成し、エッチングによって不要な金属を除去する、フォトリソグラフィによって、所望のパターンの電極として形成することができる。また、フォトレジストを使わずに、直接、レーザを不要部分に照射して、アブレーションにより不要な金属を除去して所望のパターンのゲート電極を形成することもできる。あるいは、特許文献1に記載されるように、銀ナノインクのような液状の導電材料を印刷により所望のパターンに形成し、熱処理などでゲート電極を形成することもできる。
また、複数のTFTによって回路を形成する場合には、ある素子のゲート電極を、他の素子のソース電極あるいはドレイン電極に接続させるために、絶縁膜にスルーホールが必要となる。スルーホールは、全面に形成された絶縁膜をフォトリソグラフィやレーザアブレーションによって形成することができる。あるいは、感光性の絶縁膜を形成し、露光によりパターニングすることも可能であり、露光された部分が溶解するネガ型、その逆のポジ型のどちらも利用することができる。
その後、形成した電極の上に半導体を形成、パターニングし、必要に応じて保護膜などを形成してTFTが作製される。
このエアギャップ型の有機トランジスタは、ゲート電極と有機半導体層の下面との間に介在するギャップ領域(空間)を絶縁層として利用する構造である。
具体的には、まず、ソース・ドレイン電極の土台となる絶縁性の台座を形成する。台座は、フォトレジストのように、露光によるパターニングや、印刷によって形成することができる。
次に、ソース・ドレイン電極と、ゲート電極とを真空蒸着によって、一度に形成する。ソース・ドレイン電極は台座の上に形成されるため、ゲート電極は表面高さが低い構造となる。
その後、形成したソース・ドレイン電極の上に、予め形成した半導体層を載置してTFTが作製される。
このように、ゲート電極とソース・ドレイン電極との位置決めが、異なる工程で行われると、ゲート電極とソース・ドレイン電極との位置精度が十分ではないため、各電極に接続される配線、あるいは、絶縁膜に形成されるスルーホールとの位置精度も悪くなり、信頼性の問題が生じる。また、各工程での位置精度を向上すると、工程が複雑になり、歩留まりが悪化する。
すなわち、以下の構成により上記目的を達成することができることを見出した。
基板上に形成されるソース電極と、
基板上に、ソース電極と離間して形成されるドレイン電極と、
基板上のソース電極とドレイン電極との間に、ソース電極およびドレイン電極とそれぞれ離間して形成され、ソース電極およびドレイン電極よりも高さが低いゲート電極と、
ソース電極の上面およびドレイン電極の上面に接するように配置される半導体層と、を有するトランジスタ。
(2) 基板上に形成される、ソース電極に接続される配線層、ドレイン電極に接続される配線層、および、ゲート電極に接続される配線層の少なくとも1つを有する(1)に記載のトランジスタ。
(3) ゲート電極と半導体層との間の少なくとも一部が空間を形成されてなる(1)または(2)に記載のトランジスタ。
(4) ソース電極とゲート電極との対面する面はそれぞれ、複数の凹凸を形成されてなり、一方の面の凹部と他方の面の凸部とが対面するように配置されている(1)〜(3)のいずれかに記載のトランジスタ。
(5) ドレイン電極とゲート電極との対面する面はそれぞれ、複数の凹凸を形成されてなり、一方の面の凹部と他方の面の凸部とが対面するように配置されている(1)〜(4)のいずれかに記載のトランジスタ。
(6) 基板の面方向であって、ソース電極、ゲート電極、および、ドレイン電極の配列方向に直交する方向から見た際に、一方の面の凸部と、他方の面の凸部との一部が重複している(4)または(5)に記載のトランジスタ。
(7) 半導体層が有機材料からなるものである(1)〜(6)のいずれかに記載のトランジスタ。
(8) ソース電極とドレイン電極との離間距離は、1μm〜1000μmである(1)〜(7)のいずれかに記載のトランジスタ。
(9) ゲート電極の高さは、ソース電極およびドレイン電極の高さの0.1%〜50%である(1)〜(8)のいずれかに記載のトランジスタ。
(10) (1)〜(9)のいずれかに記載のトランジスタを2以上有し、
基板上に形成され、1つのトランジスタのソース電極またはドレイン電極と、他の1つのトランジスタのゲート電極とを接続する配線層を有するトランジスタアレイ。
(11) 絶縁性を備える基板を準備する基板準備工程と、
基板上に、ソース電極、ゲート電極、および、ドレイン電極をこの順に配列して、形成する電極形成工程と、
電極形成工程の後に、ソース電極の上面およびドレイン電極の上面に接するように半導体層を積層する半導体層積層工程と、を有し、
電極形成工程において、ゲート電極の高さを、ソース電極およびドレイン電極の高さよりも低く形成するトランジスタの製造方法。
(12) 電極形成工程において、ソース電極、ゲート電極、および、ドレイン電極を一度の印刷により形成する(11)に記載のトランジスタの製造方法。
(13) 電極形成工程において、ソース電極に接続される配線層、ドレイン電極に接続される配線層、および、ゲート電極に接続される配線層の少なくとも1つを形成する(11)または(12)に記載のトランジスタの製造方法。
(14) 電極形成工程は、グラビア印刷、スクリーン印刷、および、インクジェットのいずれかにより、ソース電極、ゲート電極、および、ドレイン電極の形成を行う(11)〜(13)のいずれかに記載のトランジスタの製造方法。
以下に記載する構成要件の説明は、本発明の代表的な実施態様に基づいてなされることがあるが、本発明はそのような実施態様に限定されるものではない。
なお、本明細書において、「〜」を用いて表される数値範囲は、「〜」の前後に記載される数値を下限値および上限値として含む範囲を意味する。
本発明のトランジスタは、絶縁性を備える基板上に、ソース電極と、ゲート電極と、ドレイン電極とがこの順に配列されて、ゲート電極の高さがソース電極およびドレイン電極よりも低く形成され、ソース電極の上面およびドレイン電極の上面に接するように配置される半導体層を有するトランジスタである。
なお、本発明のトランジスタは、電界効果トランジスタであり、いわゆる薄膜トランジスタ(TFT(thin film transistor))として好適に適用可能である。
次に、本発明のトランジスタの構成について、図1を用いて説明する。
図1に示すように、薄膜トランジスタ(TFT)10は、基板12上と、ゲート電極14と、ソース電極16と、ドレイン電極18と、半導体層20とを有する。また、薄膜トランジスタ10は、ゲート電極14と、ソース電極16およびドレイン電極18とが、半導体層20の下層(基板12側)に形成される、いわゆるボトムゲート・ボトムコンタクト型の薄膜トランジスタである。
なお、本発明において、絶縁性を有する基板12とは、トランジスタ10に電圧を印加した際に、基板12に流れる電流が、半導体層20を流れる電流よりも3桁以上低い基板である。また、基板12は、各電極間、あるいは、電極と外部との絶縁を保つことができればよく、全てが絶縁体でなくてもよい。
ゲート電極14は、高い導電性を有する部材であり、基板12上の、ソース電極16とドレイン電極18との間に形成されている。また、基板12表面から、ゲート電極14の上面までの高さは、ソース電極16およびドレイン電極18の上面までの高さよりも低い。言い換えると、ゲート電極14の厚さはソース電極16およびドレイン電極18の厚さよりも薄い。
なお、ゲート電極14、ソース電極16およびドレイン電極18の電極の高さとは、電極が形成される基板12表面の粗さ曲線の平均線から電極上面の粗さ曲線の平均線までの高さとする。
ソース電極16とドレイン電極18との距離が近すぎると、接触抵抗の影響が大きくなり、素子としての移動度が低下したり、作製時に高い精度が要求されるため、生産性が低下してしまう。従って、移動度低下の防止、生産性の観点から1μm以上とするのが好ましい。一方、ソース電極16とドレイン電極18との距離が遠すぎると、電極間の電流が減り、素子特性が低下してしまう。従って、素子特性の観点から1000μm以下とするのが好ましい。
ソース電極16、ドレイン電極18あるいはチャネル部と、ゲート電極14との距離が近すぎると、短絡や放電による素子不良の可能性が高まったり、作製時に高い精度が要求されるため、生産性が低下してしまう。従って、素子不良の防止、生産性の観点から10nm以上とするのが好ましい。一方、ソース電極16、ドレイン電極18あるいはチャネル部と、ゲート電極14との距離が遠すぎると、高いゲート電圧が必要となり、消費電力が高くなってしまう、従って、消費電力の低減の観点から10000nm以下とするのが好ましい。
なお、以下の説明では、ゲート電極14、ソース電極16、ドレイン電極18を区別する必要が無い場合には、単に『電極』ともいう。
このように構成される薄膜トランジスタ10は、ゲート電極14に電圧を印加して、半導体層20に流れる電流を制御し、ソース電極16とドレイン電極18間の電流をスイッチングする機能を有する素子である。
また、これらの製造方法では、ゲート電極とソース電極・ドレイン電極との位置決めが、異なる工程で行われるため、ゲート電極とソース電極・ドレイン電極との位置精度が十分ではなく、各電極に接続される配線、あるいは、絶縁膜に形成されるスルーホールとの位置精度も悪くなり、信頼性の問題が生じたり、歩留まりが悪化するという問題があった。
また、ゲート電極14、ソース電極16およびドレイン電極18を一度の工程で同時に形成することができるので、各電極の位置精度を容易に高くすることができる。従って、各電極に接続される配線を確実に接続することができ、信頼性を高くすることができると共に、歩留まりを良好にして生産性を向上できる。
これに対して、本発明においては、基板と電極との密着性の観点のみで適切な条件を選択することができるので、基板と各電極との密着性を最適化することができる。
以上のような本発明の基板の同一面上に電極を形成する構成の効果は、特許文献2に記載のエアギャップ型のTFTの構成から、当業者が容易に想起できるものではない。
また、半導体層20とゲート電極14との間には、このような絶縁層と空間を有する構成であってもよい。
半導体層20とゲート電極14との間に、絶縁層と空間を有する構成とする場合には、ゲート電極14側に絶縁層を形成し、半導体層20側に空間を有する構成とするのが好ましい。これにより、ソース電極16とドレイン電極18との間を流れる電流が、半導体層20と空間との界面を流れるので、絶縁層に起因する移動度の低下を好適に防止できる。また、ゲート電極14と半導体層20との間での耐電圧を高くすることができ、絶縁破壊が発生するのを好適に防止できる。
図2(A)は、本発明のトランジスタの他の一例を示す上面図であり、図2(B)は、図2(A)の薄膜トランジスタをa方向から見た側面図である。なお、図2(A)および図2(B)においては、半導体層20の図示は省略する。
なお、図2(A)および図2(B)に示す薄膜トランジスタ10は、さらに、配線層22、24および26を有する以外は、図1の薄膜トランジスタ10と同様の構成を有するので、同じ部位には同じ符号を付し、以下の説明では異なる部位を主に行う。
配線層22、24および26はそれぞれ、ゲート電極14、ソース電極16またはドレイン電極18の1つの側面から基板12の端辺まで延在する導電性の部材である。図示例においては、配線層22、24および26は、ゲート電極14と略同等の高さ(厚さ)を有する。
このような構成により、ゲート電極14、ソース電極16およびドレイン電極18と、これらの電極に接続される配線層22、24および26とを一度の工程で同時に形成することができるので、さらに、工程を削減でき生産性をより向上することができる。
また、各電極と配線層22、24および26とを一度の工程で同時に形成することができるので、電極と配線層との位置精度をより向上して、電極と配線層との接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
特に、フレキシブルディスプレイに用いられる場合などの、フレキシブル性を求められる場合には、電極と配線との断線が生じやすいが、本発明の薄膜トランジスタは、配線層を電極が形成される基板12の同一面上に形成するので、フレキシブル性を付与した場合であっても、断線を好適に防止でき、信頼性をより高くすることができる。
また、図示例においては、ゲート電極14、ソース電極16およびドレイン電極18それぞれに接続される3つの配線層22、24および26を有する構成としたが、これに限定はされず、ゲート電極に接続される配線層、ソース電極に接続される配線層およびドレイン電極に接続される配線層の少なくとも1つを電極が形成される基板12の同一面上に有する構成として、残りの電極にはボンディング等により配線を接続する構成としてもよい。
図3(A)は、本発明のトランジスタアレイの一例を概念的に示す上面図であり、図3(B)は、図3(A)の正面図である。なお、図3(A)および図3(B)においては、半導体層20の図示は省略する。
配線層32の形状は、他の配線層と短絡しないように形成されれば特に限定はない。図示例においては、配線層32は、基板12面に垂直な方向から見た際に略C形状に形成されており、一方の開口端面が、ドレイン電極18aの、配線層22a、24a等が配置されている側の面とは反対側の面に接続されており、他方の開口端面が、ゲート電極14bの、配線層24b、26b等が配置されている側の面とは反対側の面に接続されている。
このような構成により、2つの薄膜トランジスタの各ゲート電極14、ソース電極16およびドレイン電極18を一度の工程で同時に形成することができ、また、異なる薄膜トランジスタの電極間を接続する配線層32も一度の工程で同時に形成することができるので、工程を削減でき生産性をより向上することができる。
また、2つの薄膜トランジスタの各電極を一度の工程で同時に形成することができるので、2つの薄膜トランジスタ同士の位置精度を向上でき、また、これらの薄膜トランジスタの電極間を接続する配線層32も一度の工程で同時に形成することができるので、電極と配線層との位置精度をより向上して、電極と配線層との接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
図4(A)は、本発明の薄膜トランジスタの他の一例を概念的に示す上面図であり、図4(B)は、図4(A)の正面図である。なお、図4(A)および図4(B)においては、半導体層の図示は省略する。
ソース電極46およびドレイン電極48は、高い導電性を有する部材であり、基板12上に所定の距離離間して形成されている。また、ソース電極46およびドレイン電極48は略同じ高さである。
ゲート電極44は、高い導電性を有する部材であり、基板12上の、ソース電極46とドレイン電極48との間に形成されている。また、基板12表面から、ゲート電極44の上面までの高さは、ソース電極46およびドレイン電極48の上面までの高さよりも低い。
また、ゲート電極44の、ソース電極46と対面する面およびドレイン電極48と対面する面はそれぞれ、ソース電極46の凹凸面、ドレイン電極48の凹凸面の凸部に対応して凹部が複数、形成された凹凸面である。
そこで、図4(A)のように、ゲート電極44とソース電極46の互いに対向する面、および、ゲート電極44とドレイン電極48の互いに対向する面を、複数の凹凸が形成された面とし、一方の面の凹部と他方の面の凸部とが対面するように配置することで、ゲート電極44とソース電極46との離間距離、および、ゲート電極44とドレイン電極48との離間距離を小さくしたのと同様の効果を得ることができる点で好ましい。
本発明の薄膜トランジスタの基板の材料、形状、大きさ、構造等には特に限定はなく、所望の絶縁性を有するものであれば、目的に応じて適宜選択することができる。
基板の材料としては、ガラス、YSZ(Yttria−Stabilized Zirconia;イットリウム安定化ジルコニウム)等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。
中でも軽量である点、可撓性を有する点、光透過性を有する点等から樹脂あるいは樹脂複合材料からなる基板が好ましい。
具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも1回の接合界面を有する積層プラスチック基板、無機層と有機層(既述の合成樹脂)を交互に積層することで、少なくとも1回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、アルミニウム基板または表面に酸化処理(例えば陽極酸化処理)を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
また、前述のとおり、基板の備える絶縁性は、各電極間、あるいは、電極と外部との絶縁を保つことができるものであればよい。従って、上述の絶縁性を備える材料と金属基板等を積層した構成であってもよい。
ゲート電極、ソース電極およびドレイン電極の形成材料は、いずれも高い導電性を有するものであれば特に制限なく、Ag、Au、Al、Cu、Pt、Pd、Zn、Sn、Cr、Mo、Ta、Ti、等の金属、Al−Nd、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物を用いることができる。なかでも、Ag、Au、Al、Cu、Pt、Pd、Zn、Sn、Crを用いるのが好ましい。
ここで、本発明における印刷とは、オフセット印刷、グラビア印刷、反転印刷、フレキソ印刷、活版印刷、スクリーン印刷など、種々の公知の印刷方法を含む。好ましくは、オフセット印刷、フレキソ印刷、反転印刷である。
印刷による形成の特徴は、基板上に一度の工程で電極のパターンを形成することができる点である。しかしながら、本発明はこれに限定はされず、印刷と他の方法とを組み合わせてもよい。例えば、めっきの核となるものを印刷により形成し、その後、めっきによりパターン化された電極を形成する方法や、全面にべたで印刷しておき、レーザ等で直接パターンを形成する方法であってもよい。
溶媒としては、特に限定はなく、上記材料を印刷に用いる場合に利用されている公知の溶媒を各種利用可能である。
電極の印刷方法については、後に詳述する。
ソース電極およびドレイン電極の高さとゲート電極の高さとの関係を上記範囲とすることにより、ゲート電極が半導体層に接触して素子として機能しなくなるのを好適に防止することができる。
配線層の形成材料は、高い導電性を有するものであれば特に制限なく、上記の各電極の形成材料と同様の材料が利用可能である。なお、配線層の形成材料は、接続される電極と同じ材料であるのが好ましい。
また、配線層は、上記電極と同様に、印刷、真空成膜、めっき、フォトリソグラフィ、レーザーパターニング等により形成することができ、印刷により形成するのが好ましい。
半導体層の形成材料は、特に限定はなく、従来公知の薄膜トランジスタで活性層として用いられている半導体が各種利用可能である。
具体的には、InGaZnO等の酸化物半導体、窒化物半導体、Si、Geなどの無機半導体、GaAs等の化合物半導体、カーボンナノチューブ、有機半導体等が利用可能である。
本発明においては、作製を容易にする観点から、印刷や塗布により形成可能であることが好ましく、有機半導体が好適に用いられる。
次に、本発明のトランジスタの製造方法について説明する。
本発明のトランジスタの製造方法は、
絶縁性を備える基板を準備する基板準備工程と、
基板上に、ソース電極、ゲート電極、および、ドレイン電極をこの順に配列して形成する電極形成工程と、
電極形成工程の後に、ソース電極の上面およびドレイン電極の上面に接するように半導体層を積層する半導体層積層工程と、を有し、
電極形成工程において、ゲート電極を、ソース電極およびドレイン電極よりも高さを低く形成する、トランジスタの製造方法である。
さらに、本発明のトランジスタの製造方法は、好ましい態様として、電極形成工程において、ソース電極に接続される配線層、ドレイン電極に接続される配線層、および、ゲート電極に接続される配線層の少なくとも1つを印刷により形成するものである。
また、好ましい態様として、電極形成工程において、ソース電極、ゲート電極、ドレイン電極を一度の印刷で形成するので、位置精度を向上すると共に、工程数を削減して生産性を向上することができる。
また、好ましい態様として、電極形成工程において、電極に接続される配線層を、電極が形成される基板の同一面上に形成するので、電極と配線層との位置精度をより向上して、電極と配線層との接続をより確実にすることができ、信頼性を高くすることができる。また、これにより、歩留まりを良好にして生産性を向上できる。
また、電極と配線層とを一度の印刷で形成することで、位置精度を向上すると共に、さらに工程数を削減して生産性を向上することができる。
図5(A)〜図5(C)は、トランジスタの製造方法の好適な実施態様の一例を示す模式的な断面図である。
まず、図5(A)に示すように、基板準備工程において、絶縁性を備える基板12を準備する。
次に、図5(B)に示すように、電極形成工程において、基板12の一方の主面上に、電極の形成材料となる塗料を印刷により、所定のパターンで塗布し、硬化させて、ソース電極16、ゲート電極14およびドレイン電極18をこの順に配列して形成する。印刷の際、ゲート電極14の高さが、ソース電極16およびドレイン電極18の高さよりも低くなるように、塗料が印刷される。
塗料の硬化は、光硬化または熱硬化であるのが好ましく、光硬化の場合は、レーザ照射により硬化させるのが好ましい。
前述のとおり、電極形成工程において、ソース電極、ゲート電極およびドレイン電極を一度の印刷により形成するのが好ましい。また、各電極に接続される配線層を形成するのが好ましく、電極と配線層とを一度の印刷により形成するのがより好ましい。
なお、図示例においては、液滴の吐出量(数)で塗料qの量を調整する構成としたが、液滴のサイズを変えて、塗料qの量を調整してもよい。
図7(A)に示すように、ゲート電極14となる塗料qを、複数の領域に分割して基板12上に印刷し、図7(B)に示すように、この塗料qをにじませて平滑化することで、ゲート電極14の高さを、ソース電極16およびドレイン電極18よりも低く形成することができる。
図8に示すスクリーン印刷版50aは、ソース電極16となる塗料を通過させる孔部54と、ドレイン電極18となる塗料を通過させる孔部56と、ゲート電極14となる塗料を通過させる複数の孔部52aとを形成されてなる印刷版である。
同様に、孔部56は、形成するドレイン電極18の、面方向の大きさ、形状と、略同等の大きさ、形状の貫通孔である。
言い換えると、複数の孔部52aは、形成するゲート電極14に対応する領域の貫通孔の一部を塞いで形成されたものである。
すなわち、複数の孔部52aの開口面積の合計は、ゲート電極14の面方向の面積よりも小さい。このように、形成するゲート電極14の面積よりも小さい開口面積となるように、孔部52aを形成することで、ゲート電極14となる塗料の量を調整して、ゲート電極14の高さを、ソース電極16およびドレイン電極18の高さよりも低く形成することができる。
従って、孔部52a同士の間隔dWは、孔部52aと、孔部54および孔部56との間隔dLよりも大きくする必要がある。間隔dW>間隔dLとすることで、基板12上に塗料を印刷した後、塗料のにじみにより、ゲート電極14となる塗料同士が一体化される一方、ゲート電極14と、ソース電極16またはドレイン電極18とが接続されるのを防止できる。
例えば、孔部が電極の配列方向に配列される構成としてもよい。
あるいは、図9(A)に示すスクリーン印刷版50bのように、ゲート電極14に対応する領域に、円形状の貫通孔である孔部52bが、複数、形成されてなる構成としてもよい。
また、図9(B)に示すスクリーン印刷版50cのように、ゲート電極14に対応する領域に、三角形状の貫通孔である孔部52cを、交互に方向を反転させて、複数、形成されてなる構成としてもよい。
また、インクジェット印刷の場合は、微小な液滴として吐出可能で、また、基板に付着した塗料が平滑化するように、ある程度、粘性が低いのが好ましく、2Pa・s〜50Pa・sであるのがより好ましい。
また、スクリーン印刷の場合は、複数に分割して塗布した塗料が平滑化するように、ある程度、粘性が低いのが好ましく、10Pa・s〜1000Pa・sであるのが好ましい。
半導体層積層工程は、電極形成工程の後、図5(C)に示すように、半導体層20をソース電極16およびドレイン電極18の上面に載置して薄膜トランジスタ10を作製する工程である。
前述のとおり、半導体層積層工程は、予め、支持体上に塗布等により半導体層部材を形成しておき、この半導体層部材を支持体から剥離して、あるいは、支持体と一体のまま、基板12上に形成されたソース電極16およびドレイン電極18の上面に載置することで半導体層を形成する。
<薄膜トランジスタの作製>
実施例1として、厚さ0.7mm、大きさ50mm×50mmの無アルカリガラス(コーニング社製 eagle)を基板として用い、基板の表面に、電極を形成し、半導体層を積層して、図2(A)に示す構成の薄膜トランジスタ10を作製した。
上記無アルカリガラスの表面にスクリーン印刷により、ソース電極16、ゲート電極14、ドレイン電極18、配線層22、24および26を形成した。
各電極および配線層の材料としては、Agナノインク(ハリマ化成株式会社製)を用いた。また、スクリーン印刷版としては、図8に示す形状で、ステンレス製で500dpiの印刷版を用いた。
ゲート電極14の大きさは、奥行き200μm×幅100μmとし、高さは、0.5μmとした。すなわち、ゲート電極14と、ソース電極16およびドレイン電極18との間隙はそれぞれ、50μmとした。また、ゲート電極14と半導体層20との間の距離は0.5μmとした。
なお、電極の大きさは、電極の配列方向が幅、配列方向に直交する方向が奥行きである。
配線層22の高さは、0.5μmとし、電極側の端面の幅は100μm、基板端辺側での幅は300μmとした。また、配線層22の長さは、20mmとした。
次に、Si基板からなる支持体上に、半導体層20の材料を塗布して、半導体層部材を形成し、この半導体層部材をソース電極16およびドレイン電極18の上面に載置して、薄膜トランジスタを作製した。
半導体層20の材料として、TIPSペンセタンを用いた。
半導体層20の厚さは、50nmとし、大きさは、奥行き200μm×幅500μmとした。
作製した薄膜トランジスタ10の半導体特性を、半導体特性評価装置(ケースレー社製)で評価した。
測定は、配線層22、24および26の端部をそれぞれ、ワニ口クリップではさみ、半導体特性評価装置に接続してソース・ドレイン電流とゲート電圧の変化を測定して、以下の基準で評価を行った。
A:ゲート電圧に対し、ソース・ドレイン電流が二桁以上変化する。
B:ゲート電圧に対し、ソース・ドレイン電流が一桁以上二桁未満変化する。
C:ゲート電圧に対し、ソース・ドレイン電流が一桁未満しか変化しない。
評価はAであった。
なお、実施例1について、表面を刷毛ではいた後に、同様にして、半導体特性の評価を行ったところ、良好な半導体特性が得られた。
ソース電極16およびドレイン電極18の高さを0.7μmとして、ゲート電極14と半導体層20との間の距離を0.2μmとした以外は実施例1と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はAであった。
ソース電極16およびドレイン電極18の高さを0.6μmとして、ゲート電極14と半導体層20との間の距離を0.1μmとした以外は実施例1と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はAであった。
ソース電極16およびドレイン電極18の高さを0.6μmとして、ゲート電極14と半導体層20との間の距離を0.1μmとし、ソース電極16とドレイン電極18との間の距離を300μmとして、ゲート電極14とソース電極16との間の距離およびゲート電極14とドレイン電極18との間の距離を100μmとした以外は実施例1と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はBであった。
ソース電極16とドレイン電極18との間の距離を300μmとして、ゲート電極14とソース電極16との間の距離およびゲート電極14とドレイン電極18との間の距離を100μmとした以外は実施例1と同様にして薄膜トランジスタを作製し、半導体特性を評価した。評価はAであった。
比較例1として、図10に示す薄膜トランジスタ220を作製した。
薄膜トランジスタ220は、基板222と、基板222の表面に形成される、絶縁性の2つの台座226と、基板222表面の、2つの台座226の間に形成されるゲート電極224と、台座226の上にそれぞれ形成されるソース電極228およびドレイン電極230と、ソース電極228およびドレイン電極230の上面に載置される半導体層232とを有するものである。
まず、図11(A)に示すように、基板222上に、2つの台座226をフォトレジストで形成した。台座226の材料は、東京応化工業株式会社製 OFPR800とし、大きさは、200μm×100μmとし、高さは、0.5nmとした。また、2つの台座226間の距離は、200μmとした。
配線層234a〜234cの高さは、0.5μmとし、基板端辺側での幅は300μmとし、長さは、20mmとした。
評価の結果、図11(C)に示すように、ソース電極228およびドレイン電極230と、配線層234b、234cとの間に段差があるため、接触不良が起こり、半導体特性は得られなかった。すなわち、評価はCであった。
配線層234a〜234cに代えて、ワイヤボンディングによって配線を形成した以外は、比較例1と同様にして薄膜トランジスタを作製し、半導体特性を評価した。
評価の結果、ワイヤボンディングした箇所で、半導体層が浮いてしまい、良好な半導体特性は得られなかった。すなわち、評価はCであった。
また、表面で刷毛ではくと、ワイヤボンディングが切れてしまい、良好な半導体特性が得られなかった。
評価結果を表1に示す。
以上より本発明の効果は明らかである。
12、222 基板
14、44、224 ゲート電極
16、46、228 ソース電極
18、48、230 ドレイン電極
20、232 半導体層
22、24、26、32、234 配線層
30 TFTアレイ
50 印刷版
52、54、56 孔部
226 台座
Claims (14)
- 絶縁性を備える基板と、
前記基板上に前記基板に接して形成されるソース電極と、
前記基板上に前記基板に接して、前記ソース電極と離間して形成されるドレイン電極と、
前記基板上の前記ソース電極と前記ドレイン電極との間に、前記基板に接して、前記ソース電極および前記ドレイン電極とそれぞれ離間して形成され、前記ソース電極および前記ドレイン電極よりも厚みが薄いゲート電極と、
前記ソース電極の上面および前記ドレイン電極の上面に接するように配置される半導体層と、を有するトランジスタ。 - 前記基板上に形成される、前記ソース電極に接続される配線層、前記ドレイン電極に接続される配線層、および、前記ゲート電極に接続される配線層の少なくとも1つを有する請求項1に記載のトランジスタ。
- 前記ゲート電極と前記半導体層との間の少なくとも一部が空間を形成されてなる請求項1または2に記載のトランジスタ。
- 前記ソース電極と前記ゲート電極との対面する面はそれぞれ、複数の凹凸を形成されてなり、一方の面の凹部と他方の面の凸部とが対面するように配置されている請求項1〜3のいずれか1項に記載のトランジスタ。
- 前記ドレイン電極と前記ゲート電極との対面する面はそれぞれ、複数の凹凸を形成されてなり、一方の面の凹部と他方の面の凸部とが対面するように配置されている請求項1〜4のいずれか1項に記載のトランジスタ。
- 前記基板の面方向であって、前記ソース電極、前記ゲート電極、および、前記ドレイン電極の配列方向に直交する方向から見た際に、前記一方の面の凸部と、前記他方の面の凸部との一部が重複している請求項4または5に記載のトランジスタ。
- 前記半導体層が有機材料からなるものである請求項1〜6のいずれか1項に記載のトランジスタ。
- 前記ソース電極と前記ドレイン電極との離間距離は、1μm〜1000μmである請求項1〜7のいずれか1項に記載のトランジスタ。
- 前記ゲート電極の厚さは、前記ソース電極および前記ドレイン電極の厚さの0.1%〜50%である請求項1〜8のいずれか1項に記載のトランジスタ。
- 請求項1〜9のいずれか1項に記載のトランジスタを2以上有し、
前記基板上に形成され、1つのトランジスタのソース電極またはドレイン電極と、他の1つのトランジスタのゲート電極とを接続する配線層を有するトランジスタアレイ。 - 絶縁性を備える基板を準備する基板準備工程と、
前記基板上に前記基板に接して、ソース電極、ゲート電極、および、ドレイン電極をこの順に配列して、形成する電極形成工程と、
前記電極形成工程の後に、前記ソース電極の上面および前記ドレイン電極の上面に接するように半導体層を積層する半導体層積層工程と、を有し、
前記電極形成工程において、前記ゲート電極の厚さを、前記ソース電極および前記ドレイン電極の厚さよりも薄く形成するトランジスタの製造方法。 - 前記電極形成工程において、前記ソース電極、前記ゲート電極、および、前記ドレイン電極を一度の印刷により形成する請求項11に記載のトランジスタの製造方法。
- 前記電極形成工程において、前記ソース電極に接続される配線層、前記ドレイン電極に接続される配線層、および、前記ゲート電極に接続される配線層の少なくとも1つを前記基板上に形成する請求項11または12に記載のトランジスタの製造方法。
- 前記電極形成工程は、グラビア印刷、スクリーン印刷、および、インクジェットのいずれかにより、前記ソース電極、前記ゲート電極、および、前記ドレイン電極の形成を行う請求項11〜13のいずれか1項に記載のトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014194953A JP6243821B2 (ja) | 2014-09-25 | 2014-09-25 | トランジスタ、トランジスタアレイ、および、トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014194953A JP6243821B2 (ja) | 2014-09-25 | 2014-09-25 | トランジスタ、トランジスタアレイ、および、トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016066716A JP2016066716A (ja) | 2016-04-28 |
JP6243821B2 true JP6243821B2 (ja) | 2017-12-06 |
Family
ID=55805809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014194953A Expired - Fee Related JP6243821B2 (ja) | 2014-09-25 | 2014-09-25 | トランジスタ、トランジスタアレイ、および、トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6243821B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2020080109A1 (ja) * | 2018-10-18 | 2020-04-23 | 東レ株式会社 | 電界効果型トランジスタの製造方法および無線通信装置の製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6603141B2 (en) * | 2001-12-28 | 2003-08-05 | Motorola, Inc. | Organic semiconductor and method |
US6620657B2 (en) * | 2002-01-15 | 2003-09-16 | International Business Machines Corporation | Method of forming a planar polymer transistor using substrate bonding techniques |
JP2006294653A (ja) * | 2005-04-05 | 2006-10-26 | Canon Inc | 有機薄膜トランジスタおよびその製造方法 |
JP2007129007A (ja) * | 2005-11-02 | 2007-05-24 | Hitachi Ltd | 有機半導体膜を有する半導体装置の製造方法 |
WO2007108122A1 (ja) * | 2006-03-23 | 2007-09-27 | Fujitsu Limited | カーボンナノチューブデバイス及びその製造方法 |
JP5168888B2 (ja) * | 2006-11-20 | 2013-03-27 | 日本電気株式会社 | 半導体装置及びその製造方法 |
KR20100087077A (ko) * | 2007-10-31 | 2010-08-03 | 스미또모 가가꾸 가부시키가이샤 | 박막 능동 소자군, 박막 능동 소자 어레이, 유기 발광 장치, 표시 장치 및 박막 능동 소자군의 제조 방법 |
JP2009302441A (ja) * | 2008-06-17 | 2009-12-24 | Konica Minolta Holdings Inc | 有機tft |
JP5573015B2 (ja) * | 2009-06-19 | 2014-08-20 | 富士ゼロックス株式会社 | トランジスタの製造方法、トランジスタ及び回路基板 |
JP5725614B2 (ja) * | 2011-08-04 | 2015-05-27 | 国立大学法人大阪大学 | 有機トランジスタ及びその製造方法 |
-
2014
- 2014-09-25 JP JP2014194953A patent/JP6243821B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2016066716A (ja) | 2016-04-28 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
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