KR101404551B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Abstract

기판 위에 형성되어 있는 게이트 전극 및 데이터선, 상기 데이터선 및 상기 게이트 전극 위에 형성되어 있으며, 상기 게이트 전극을 노출하는 제1 접촉 구멍과 상기 데이터선을 노출하는 제2 접촉 구멍을 가지는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며, 상기 데이터선과 교차하고 있고, 상기 제1 접촉 구멍을 통하여 상기 게이트 전극과 연결되어 있는 게이트선, 상기 게이트 절연막 위에 형성되어 있으며 박막 트랜지스터의 채널부를 포함하는 반도체, 상기 반도체 위에 형성되어 있으며, 상기 제2 접촉 구멍을 통하여 상기 데이터선과 연결되어 있는 소스 전극, 상기 반도체 위에서 상기 채널부를 사이에 두고 상기 소스 전극 마주보고 있는 드레인 전극, 상기 게이트선, 상기 소스 전극, 상기 드레인 전극 및 상기 반도체의 채널부 위에 형성되어 있으며 상기 드레인 전극을 노출하는 제3 접촉 구멍을 가지는 보호막, 상기 보호막 위에 형성되어 있으며, 상기 제3 접촉 구멍을 통하여 상기 드레인 전극과 연결되어 있는 화소 전극을 포함한다.
박막 트랜지스터 표시판, 배선 배치, 개구율, 하프톤 노광,

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD OF THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극 외에도, 박막 트랜지스터에 주사 신호를 전달하는 주사 신호선(또는 게이트선)과 데이터 신호를 전달하는 데이터선 등을 포함한다.
일반적으로 데이터선은 게이트선에 비하여 위층에 배치되고, 이로 인해 인접한 화소 전극과의 사이에 기생 용량을 형성하여 화소 전극에 충전된 전압을 불안정하게 만든다.
한편, 박막 트랜지스터 표시판을 제조하기 위해서는 여러 번의 사진 식각 공정을 거치는데, 1회의 사진 식각 공정에는 수십 내지 수백 단계의 세부 공정이 포함되게 되어 사진 식각 공정의 수가 많으면 많을수록 공정 시간과 비용이 증가하게 된다. 따라서 사진 식각 공정의 수를 줄일 수 있는 다양한 방법들이 제안되고 있는데, 사진 식각 공정의 수를 줄일 경우 수반되는 문제점들이 있어서 사진 식각 공정의 수를 줄이는 것이 용이하지 않다.
본 발명이 해결하고자 하는 과제는 화소 전극과 데이터선 사이의 기생 용량을 줄이는 것이다.
본 발명이 해결하고자 하는 다른 과제는 사진 식각 공정의 수를 줄인 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형성되어 있는 게이트 전극, 상기 기판 위에 형성되어 있는 데이터선, 상기 데이터선 및 상기 게이트 전극 위에 형성되어 있으며, 상기 게이트 전극을 노출하는 제1 접촉 구멍과 상기 데이터선을 노출하는 제2 접촉 구멍을 가지는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며, 상기 데이터선과 교차하고 있고, 상기 제1 접촉 구멍을 통하여 상기 게이트 전극과 연결되어 있는 게이트선, 상기 게이트 절연막 위에 형성되어 있으며 박막 트랜지스터의 채널부를 포함하는 반도체, 상기 반도체 위에 형성되어 있으며, 상기 제2 접촉 구멍을 통하여 상기 데이터선과 연결되어 있는 소스 전극, 상기 반도체 위에서 상기 채널부를 사이에 두고 상기 소스 전극 마주보고 있는 드레인 전극, 상기 게이트선, 상기 소스 전극, 상기 드레인 전극 및 상기 반도체의 채널부 위에 형성되어 있으며 상기 드레인 전극을 노출하는 제3 접촉 구멍을 가지는 보호막, 상기 보호막 위에 형성되어 있으며, 상기 제3 접촉 구멍을 통하여 상기 드레인 전극과 연결되어 있는 화소 전극을 포함한다.
여기서, 상기 게이트 절연막과 상기 보호막 사이에 형성되어 있으며, 상기 데이터선과 교차하고 있으며 유지 전극을 가지는 유지 전극선을 더 포함할 수 있고, 상기 유지 전극은 상기 데이터선을 따라 길게 형성되어 상기 데이터선을 덮을 수 있으며, 상기 화소 전극은 상기 유지 전극과 적어도 일부가 중첩할 수 있다.
상기 화소 전극은 상기 데이터선과 적어도 일부가 중첩할 수 있다.
상기 게이트선은 확장부를 가지며, 상기 확장부가 상기 제1 접촉 구멍을 통하여 상기 게이트 전극과 접촉할 수 있고, 상기 데이터선은 확장부를 가지며, 상기 확장부가 상기 제2 접촉 구멍을 통하여 상기 소스 전극과 접촉할 수 있다.
상기 게이트선의 확장부와 상기 데이터선의 확장부는 상기 반도체의 채널부를 중심으로 하여 서로 맞은 편에 배치될 수 있다.
상기 화소 전극은 상기 채널부, 상기 소스 전극, 상기 게이트 전극을 벗어난 영역에 형성될 수 있다.
상기 드레인 전극은 상기 게이트선과 나란한 연장부를 가지며, 상기 연장부는 상기 화소 전극과 중첩할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트 전극 및 데이터선을 형성하는 단계, 상기 데이터선 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막에 상기 게이트 전극을 노출하는 제1 접촉 구멍과 상기 데이터선을 노출하는 제2 접촉 구멍을 형성하는 단계, 상기 게이트 절연막 위에 채널부를 포함하는 반도체를 형성하는 단계, 상기 게이트 절연막과 상기 반도체 위에 제2 접촉 구멍을 통하여 상기 데이터선과 연결되는 소스 전극, 상기 채널부를 사이에 두고 상기 소스 전극 마주보는 드레인 전극 및 상기 제1 접촉 구멍을 통하여 상기 게이트 전극과 연결되는 게이트선을 형성하는 단계, 상기 게이트선, 상기 소스 전극, 상기 드레인 전극 및 상기 반도체의 채널부 위에 상기 드레인 전극을 노출하는 제3 접촉 구멍을 가지는 보호막을 형성하는 단계, 상기 보호막 위에 상기 제3 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 게이트 절연막에 제1 접촉 구멍과 제2 접촉 구멍을 형성하는 단계와 상기 반도체를 형성하는 단계는 상기 게이트 절연막 위에 반도체층을 적층하는 단계, 상기 반도체층 위에 감광막을 도포하고, 하프톤 마스크를 사용하여 노광하고 현상하여, 상기 제1 접촉 구멍과 상기 제2 접촉 구멍이 형성될 부분의 상기 반도체층을 노출하고, 상기 반도체가 형성될 부분에 대응하는 제1 부분을 가지며, 나머지 부분과 대응하며 상기 제1 부분보다 얇은 제2 부분을 가지는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 식각 마스크로 하여 노출되어 있는 상기 반도체층과 그 아래의 상기 게이트 절연막을 식각함으로써 상기 제1 접촉 구멍과 상기 제2 접촉 구멍을 형성하는 단계, 상기 제1 감광막 패턴을 전면 식각하여 상기 제2 부분 아래의 상기 반도체층을 노출하는 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 식각 마스크로 하여 노출되어 있는 상기 반도체층을 식각하여 제거하는 단계를 포함할 수 있다.
상기 소스 전극, 상기 드레인 전극 및 상기 게이트선을 형성하는 단계에서 상기 데이터선을 따라 길게 형성되어 상기 데이터선을 덮는 유지 전극을 포함하는 유지 전극선을 형성할 수 있다.
상기 소스 전극, 상기 드레인 전극 및 상기 게이트선을 형성하는 단계와 상기 보호막을 형성하는 단계 사이에 상기 소스 전극과 상기 드레인 전극 사이에 노출되어 있는 상기 반도체의 상층을 식각하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 의하면, 유지 전극선을 데이터선의 위에 배치하여 데이터선 전압이 화소 전극에 영향을 미치는 것을 줄일 수 있다.
또한, 데이터선과 소스 전극 사이와 게이트선과 게이트 전극 사이를 연결함에 있어서 이들을 접촉구를 통해 직접 연결함으로써 이들의 연결을 위한 면적을 줄일 수 있다.
또, 데이터선과 소스 전극 사이와 게이트선과 게이트 전극 사이를 연결하기 위한 접촉구를 반도체층을 패터닝할 때 함께 형성함으로써 사진 식각 공정의 수가 증가하는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한 다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 1 내지 도 3을 참고로 상세하게 설명한다.
[실시예 1]
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선 및 II'-II"선을 따라 자른 단면도이고, 도 3은 도 1의 박막 트랜지스터 표시판의 박막 트랜지스터 부분을 확대한 도면이다.
투명한 유리 등으로 이루어진 절연 기판(110) 위에 섬형의 게이트 전극(124)이 형성되어 있고, 세로 방향으로 길게 뻗은 데이터선(171)이 형성되어 있다. 데이터선(171)은 복수의 확장부(174)를 가진다. 데이터선(171)은 화상 신호 전압을 전달한다. 게이트 전극(124)은 박막 트랜지스터의 채널부 아래에 위치하여 전압을 인가하는 부분과 게이트선(121)과 연결하기 위한 부분을 포함한다.
게이트 전극(124)과 데이터선(171) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 게이트 전극(124)을 노출하는 접촉 구멍(141)과 데이터선(171)의 확장부(174)를 노출하는 접촉 구멍(142)을 가진다.
게이트 절연막(140) 위에는 비정질 규소로 만들어진 진성 반도체(151, 154, 156)가 형성되어 있다. 진성 반도체(151, 154, 156)는 데이터선(171)을 따라 형성되어 있고 데이터선(171)보다 폭이 넓게 형성되어서 데이터선(171)을 덮는 데이터선부(151), 데이터선부(151)와 분리되어 있고 데이터선(171)과 게이트선(121)이 교차하는 부분에 형성되어 있는 교차부(156) 및 게이트 전극(124)과 중첩하는 위치에 형성되어 박막 트랜지스터를 구성하는 박막 트랜지스터부(154)를 포함한다.
진성 반도체(151, 154, 156) 위에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 이루어지는 저항성 접촉 부재(161, 163, 165)가 형성되어 있다. 저항성 접촉 부재(161, 163, 165)는 진성 반도체의 데이터선부(151) 위에 위치하는 저항성 접촉 부재의 데이터선부(161)와 박막 트랜지스터부(154) 위에서 분리되어 있는 소스 및 드레인부(163, 165)를 포함한다. 저항성 접촉 부재(161, 163, 165)는 진성 반도체의 교차부(156) 위에 형성되어 있는 부분(도시하지 않음)을 포함할 수 있다.
진성 반도체(151, 154, 156)와 저항성 접촉 부재(161, 163, 165)는 편의상 반도체로 통칭될 수 있고, 반도체라 하면 진성 반도체와 저항성 접촉층으로 이루어진 것 이외에 다결정 규소 반도체나 산화물 반도체 등을 의미할 수도 있다.
게이트 절연막(140)과 저항성 접촉 부재(161, 163, 165) 위에는 소스 전 극(173), 드레인 전극(175), 게이트선(121) 및 유지 전극선(131)이 형성되어 있다. 소스 전극(173)은 접촉 구멍(142)을 통하여 데이터선(171)의 확장부(174)와 연결되어 있고, 진성 반도체(154) 위에서 드레인 전극(175)과 마주보고 있다. 드레인 전극(175)은 소스 전극(173)과 마주보는 대향부와 인접한 두 게이트선(121)과 나란하게 뻗어 있는 연장부 및 대향부와 연장부에 모두 연결되어 있는 확장부를 포함한다. 게이트선(121)은 가로 방향으로 길게 뻗어 있고, 복수의 확장부(123)를 가지며 확장부(123)가 접촉 구멍(141)을 통하여 게이트 전극(124)과 연결되어 있다. 게이트선(121)은 주사 신호를 전달한다. 유지 전극선(131)은 전체적으로 가로 방향으로 길게 뻗어 있고, 유지 전극(133)을 포함한다. 유지 전극(133)은 데이터선(171)을 따라 길게 뻗어 있으며, 저항성 접촉층의 데이터선부(161)보다 폭이 넓어서 저항성 접촉층의 데이터선부(161)가 유지 전극(133)의 폭 안쪽에 놓인다. 유지 전극선(131)에는 공통 전압 등의 기설정된 고정 전압이나 변화가 일정한 전압이 인가된다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 진성 반도체(154) 및 저항성 접촉층(163, 165)과 함께 박막 트랜지스터(Thin Film Transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 진성 반도체(154)에 형성된다.
게이트 절연막(140), 게이트선(121), 유지 전극선(131), 소스 전극(173), 드레인 전극(175) 및 진성 반도체(154)의 채널부 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 질화 규소 또는 산화 규소 등의 무기 절연 물질이나 수지 등의 유기 절연 물질로 이루어질 수 있다. 보호막(180)은 드레인 전극(175)의 확장부를 노출하는 접촉 구멍(181)을 가진다.
보호막(180)의 위에는 ITO 또는 IZO 등의 투명한 도전 물질이나 은이나 알루미늄 등의 반사성이 우수한 도전 물질로 이루어진 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(181)을 통하여 드레인 전극(175)의 확장부와 연결되어 있다. 화소 전극(191)은 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 화소 전극(191)은 유지 전극(133) 및 드레인 전극의 연장부(176)와 중첩하며, 소스 전극(173), 진성 반도체의 박막 트랜지스터부(154) 및 게이트 전극(124)이 형성되어 있는 영역을 벗어나서 형성되어 있다. 화소 전극(191)은 데이터선(171)과도 부분적으로 중첩할 수 있다. 이는 데이터선(171)과 화소 전극(191) 사이에 주로 공통 전압을 인가받는 유지 전극(133)이 형성되어 있어서 데이터선(171)의 전압이 화소 전극(191)에 영향을 미치는 것을 차단하기 때문에 가능하다.
도시하지는 않았으나, 게이트선(121)의 끝부분이나 데이터선의 끝부분을 덮는 접촉 보조 부재를 화소 전극(191)과 동일한 물질로 보호막(180) 위에 형성할 수 있다. 접촉 보조 부재는 게이트선(121)의 끝부분 또는 데이터선(171)의 끝부분과 구동 집적 회로와 같은 외부 장치의 사이에서 접착성을 보완하고 이들을 보호한다.
이상과 같이, 유지 전극선(131)을 데이터선(171)과 화소 전극(191) 사이에 배치하면, 데이터선 전압이 화소 전극에 영향을 미치는 것을 줄일 수 있고, 화소 전극(191)과 유지 전극(133)의 중첩 면적을 적게 하더라도 충분한 유지 용량을 형 성할 수 있으므로 유지 전극(133)의 너비를 줄일 수 있어서 개구율을 향상할 수 있다.
또한 데이터선(171)과 소스 전극(173) 사이와 게이트선(121)과 게이트 전극(124) 사이를 연결함에 있어서, 게이트 절연막(140)에 형성되어 있는 접촉 구멍(141, 142)을 통해 이들을 직접 연결함으로써, 이들을 연결하기 위하여 소요되는 불투명 영역의 면적을 줄일 수 있다. 즉, 게이트 전극(124)과 연결하기 위한 게이트선의 확장부(123)와 소스 전극(173)과 연결하기 위한 데이터선의 확장부(174)를 진성 반도체(154)의 채널부를 중심으로 하여 좌우에 배치할 수 있어서 박막 트랜지스터와 접촉 구멍(141, 142, 181)이 형성되어 있어서 개구율에 기여하지 못하는 면적을 최소화할 수 있다. 따라서 개구율을 향상할 수 있다.
또 데이터선(171)과 소스 전극(173) 사이와 게이트선(121)과 게이트 전극(124) 사이를 ITO 등의 연결 부재를 사용하지 않고 직접 연결하면 접촉 저항도 줄일 수 있다.
그러면 이러한 구조의 박막 트랜지스터 표시판을 제조하는 방법에 대하여 설명한다.
도 4, 도 6, 도 8, 도 10, 도 12는 본 발명의 한 실시예에 따라 박막 트랜지스터 표시판을 제조하는 과정의 중간 단계에서의 배치도이고, 도 5는 도 4의 V-V'선 및 V'-V"선에 대한 단면도이고, 도 7은 도 6의 VII-VII'선 및 VII'-VII"선에 대한 단면도이고, 도 9는 도 8의 IX-IX'선 및 IX'-IX"선에 대한 단면도이고, 도 11은 도 10의 XI-XI'선 및 XI'-XI"선에 대한 단면도이고, 도 13은 도 12의 XII-XII'선 및 XII'-XII"선에 대한 단면도이다.
먼저, 도 4 및 도 5를 참고하면, 절연 기판(110) 위에 사진 식각 공정을 사용하여 확장부(174)를 포함하는 데이터선(171)과 게이트 전극(124)을 형성한다.
다음, 도 6 및 도 7을 참고하면, 데이터선(171)과 게이트 전극(124) 위에 게이트 절연막(140), 진성 반도체층 및 저항성 접촉층을 적층하고, 진성 반도체층 및 저항성 접촉층을 사진 식각하여 미완성 저항성 접촉 부재(161, 164)와 진성 반도체(151, 154, 156)를 형성한다.
다음, 도 8 및 도 9를 참고하면, 게이트 절연막(140)을 사진 식각하여 게이트 전극(124)을 노출하는 접촉 구멍(141)과 데이터선의 확장부(174)를 노출하는 접촉 구멍(142)을 형성한다.
도 10 및 도 11을 참고하면, 게이트 절연막(140)과 미완성 저항성 접촉 부재(161, 164) 위에 금속층을 증착하고 사진 식각하여 접촉 구멍(141)을 통하여 게이트 전극(124)과 연결되는 게이트선(121), 접촉 구멍(142)을 통하여 데이터선의 확장부(174)와 연결되는 소스 전극(173), 드레인 전극(174) 및 유지 전극선(131)을 형성한다. 이어서 노출되어 있는 미완성 저항성 접촉 부재(161, 164)를 식각하여 저항성 접촉 부재(161, 163, 165)를 완성한다.
다음, 도 12 및 도 13을 참고하면, 게이트 절연막(140), 게이트선(121), 유지 전극선(131), 소스 전극(173), 드레인 전극(175) 및 진성 반도체(154)의 채널부 위에 보호막(180)을 적층하고, 사진 식각하여 드레인 전극(175)을 노출하는 접촉 구멍(181)을 형성한다.
다음, 도 1 및 도 2를 참고하면, 보호막(180) 위에 투명 도전막 또는 반사성이 우수한 금속막을 적층하고 사진 식각하여 화소 전극(191)을 형성한다.
[실시예 2]
도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 15는 도 14의 XV-XV'선 및 XV'-XV"선에 대한 단면도이다.
도 14 및 도 15에 도시한 박막 트랜지스터 표시판의 층 구조는 도 1 및 도 2의 박막 트랜지스터 표시판의 층 구조와 유사하다.
즉, 투명한 유리 등으로 이루어진 절연 기판(110) 위에 섬형의 게이트 전극(124)이 형성되어 있고, 세로 방향으로 길게 뻗은 데이터선(171)이 형성되어 있다. 데이터선(171)은 복수의 확장부(174)를 가진다. 게이트 전극(124)과 데이터선(171) 위에는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140)은 게이트 전극(124)을 노출하는 접촉 구멍(141)과 데이터선(171)의 확장부(174)를 노출하는 접촉 구멍(142)을 가진다.
게이트 절연막(140) 위에는 비정질 규소로 만들어진 진성 반도체(154)가 형성되어 있다.
진성 반도체(154) 위에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 이루어지는 저항성 접촉 부재(163, 165)가 형성되어 있다.
게이트 절연막(140)과 저항성 접촉 부재(163, 165) 위에는 소스 전극(173), 드레인 전극(175), 게이트선(121) 및 유지 전극선(131)이 형성되어 있다. 소스 전극(173)은 접촉 구멍(142)을 통하여 데이터선(171)의 확장부(174)와 연결되어 있고, 진성 반도체(154) 위에서 드레인 전극(175)과 마주보고 있다. 게이트선(121)은 가로 방향으로 길게 뻗어 있고, 복수의 확장부(123)를 가지며 확장부(123)가 접촉 구멍(141)을 통하여 게이트 전극(124)과 연결되어 있다. 유지 전극선(131)은 전체적으로 가로 방향으로 길게 뻗어 있고, 유지 전극(133)을 포함한다. 유지 전극(133)은 데이터선(171)을 따라 길게 뻗어 있으며, 그 폭이 데이터선(171)보다 넓어서 데이터선(171)이 유지 전극(133)의 폭 안쪽에 놓인다. 유지 전극선(131)에는 공통 전압 등의 기설정된 고정 전압이나 변화가 일정한 전압이 인가된다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 진성 반도체(154) 및 저항성 접촉층(163, 165)과 함께 박막 트랜지스터(Thin Film Transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 진성 반도체(154)에 형성된다.
게이트 절연막(140), 게이트선(121), 유지 전극선(131), 소스 전극(173), 드레인 전극(175) 및 진성 반도체(154)의 채널부 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 질화 규소 또는 산화 규소 등의 무기 절연 물질이나 수지 등의 유기 절연 물질로 이루어질 수 있다. 보호막(180)은 드레인 전극(175)을 노출하는 접촉 구멍(181)을 가진다.
보호막(180)의 위에는 ITO 또는 IZO 등의 투명한 도전 물질이나 은이나 알루 미늄 등의 반사성이 우수한 도전 물질로 이루어진 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(181)을 통하여 드레인 전극(175)의 확장부와 연결되어 있다. 화소 전극(191)은 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 화소 전극(191)은 유지 전극(133)을 포함하는 유지 전극선(131)과 중첩하며, 소스 전극(173), 진성 반도체의 박막 트랜지스터부(154) 및 게이트 전극(124)이 형성되어 있는 영역을 벗어나서 형성되어 있다. 화소 전극(191)은 데이터선(171)과도 부분적으로 중첩할 수 있다.
도 14 및 도 15에 도시한 박막 트랜지스터 표시판이 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과 다른 차이점은 주로 진성 반도체(154), 저항성 접촉 부재(163, 165), 데이터선의 확장부(174), 게이트선의 확장부(123), 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)의 배치 모양에 있다. 특히, 데이터선의 확장부(174), 게이트선의 확장부(123), 게이트 전극(124) 및 소스 전극(173)이 진성 반도체(154)를 중심으로 하여 좌우에 밀집 배치되고, 드레인 전극(175)이 진성 반도체(154)로부터 위쪽으로 연장되어 화소 전극(191)과 연결되는 형태가 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과 구별되는 점이다. 이러한 배치 역시 박막 트랜지스터와 접촉 구멍(141, 142, 181)이 형성되어 있어서 개구율에 기여하지 못하는 면적을 줄여 개구율을 향상하기 위한 것이다.
제2 실시예는 그 제조 방법에서 제1 실시예와 더욱 명확한 차이가 있다.
도 16 및 도 17은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 과정의 중간 단계에서의 단면도이다.
먼저, 도 16을 참고하면, 절연 기판(110) 위에 사진 식각 공정을 사용하여 확장부(174)를 포함하는 데이터선(171)과 게이트 전극(124)을 형성하고, 데이터선(171)과 게이트 전극(124) 위에 게이트 절연막(140), 진성 반도체층(150) 및 저항성 접촉층(160)을 적층하고, 진성 반도체층(150) 및 저항성 접촉층(160) 위에 감광막을 도포한다. 이어서, 슬릿이나 반투명막 등을 이용하여 형성한 하프톤(Half Tone) 마스크를 이용하여 감광막을 노광하고, 현상하여 위치별로 두께가 다른 부분을 가지는 감광막 패턴(PR)을 형성한다. 감광막 패턴(PR)은 진성 반도체(154)와 미완성 저항성 접촉 부재(164)가 남아야 하는 부분(A)에 두꺼운 부분을 가지며, 접촉 구멍(141, 142)이 형성될 부분(C)에서는 저항성 접촉층(160)을 노출하며, 나머지 부분(B)에 배치된 얇은 부분을 가진다. 이어서, 감광막 패턴(PR)을 마스크로 하여 저항성 접촉층(160), 진성 반도체층(150) 및 게이트 절연막(140)을 식각하여 게이트 전극(124)과 데이터선의 확장부(174)를 각각 노출하는 접촉 구멍(141, 142)을 형성한다.
다음, 도 17을 참고하면, 감광막 패턴(PR)을 전면 식각하여 두께를 줄임으로써 B 부분의 얇은 감광막을 제거하고, 남은 감광막 패턴(PR)을 마스크로 하여 저항성 접촉층(160)과 진성 반도체층(150)을 식각하여 제거한다.
이와 같은 방법을 사용하면, 진성 반도체(154) 및 미완성 저항성 접촉 부재(164)의 형성과 접촉 구멍(141, 142)의 형성을 한 번의 사진 공정을 사용하여 수행할 수 있다.
이후, 도 15를 참고하면, 게이트 절연막(140)과 미완성 저항성 접촉 부 재(164)의 위에 금속층을 증착하고 사진 식각하여 접촉 구멍(141)을 통하여 게이트 전극(124)과 연결되는 게이트선(121), 접촉 구멍(142)을 통하여 데이터선의 확장부(174)와 연결되는 소스 전극(173), 드레인 전극(174) 및 유지 전극선(131)을 형성한다. 이어서 노출되어 있는 미완성 저항성 접촉 부재(164)를 식각하여 저항성 접촉 부재(161, 163, 165)를 완성한다. 게이트 절연막(140), 게이트선(121), 유지 전극선(131), 소스 전극(173), 드레인 전극(175) 및 진성 반도체(154)의 채널부 위에 보호막(180)을 적층하고, 사진 식각하여 드레인 전극(175)을 노출하는 접촉 구멍(181)을 형성한다. 다음, 보호막(180) 위에 투명 도전막 또는 반사성이 우수한 금속막을 적층하고 사진 식각하여 화소 전극(191)을 형성한다.
이상과 같은 과정을 거치면 제1 실시예에 비하여 사진 식각 공정의 횟수를 1회 줄일 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선 및 II'-II"선을 따라 자른 단면도이고,
도 3은 도 1의 박막 트랜지스터 표시판의 박막 트랜지스터 부분을 확대한 도면이고,
도 4, 도 6, 도 8, 도 10, 도 12는 본 발명의 한 실시예에 따라 박막 트랜지스터 표시판을 제조하는 과정의 중간 단계에서의 배치도이고,
도 5는 도 4의 V-V'선 및 V'-V"선에 대한 단면도이고,
도 7은 도 6의 VII-VII'선 및 VII'-VII"선에 대한 단면도이고,
도 9는 도 8의 IX- IX'선 및 IX'-IX"선에 대한 단면도이고,
도 11은 도 10의 XI-XI'선 및 XI'-XI"선에 대한 단면도이고,
도 13은 도 12의 XII-XII'선 및 XII'-XII"선에 대한 단면도이고,
도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 15는 도 14의 XV-XV'선 및 XV'-XV"선에 대한 단면도이고,
도 16 및 도 17은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 과정의 중간 단계에서의 단면도이다.

Claims (19)

  1. 기판,
    상기 기판 위에 형성되어 있는 게이트 전극,
    상기 기판 위에 형성되어 있는 데이터선,
    상기 데이터선 및 상기 게이트 전극 위에 형성되어 있으며, 상기 게이트 전극을 노출하는 제1 접촉 구멍과 상기 데이터선을 노출하는 제2 접촉 구멍을 가지는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며, 상기 데이터선과 교차하고 있고, 상기 제1 접촉 구멍을 통하여 상기 게이트 전극과 연결되어 있는 게이트선,
    상기 게이트 절연막 위에 형성되어 있으며 박막 트랜지스터의 채널부를 포함하는 반도체,
    상기 반도체 위에 형성되어 있으며, 상기 제2 접촉 구멍을 통하여 상기 데이터선과 연결되어 있는 소스 전극,
    상기 반도체 위에서 상기 채널부를 사이에 두고 상기 소스 전극 마주보고 있는 드레인 전극,
    상기 게이트선, 상기 소스 전극, 상기 드레인 전극 및 상기 반도체의 채널부 위에 형성되어 있으며 상기 드레인 전극을 노출하는 제3 접촉 구멍을 가지는 보호막,
    상기 보호막 위에 형성되어 있으며, 상기 제3 접촉 구멍을 통하여 상기 드레 인 전극과 연결되어 있는 화소 전극
    을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 게이트 절연막과 상기 보호막 사이에 형성되어 있으며, 상기 데이터선과 교차하고 있으며 유지 전극을 가지는 유지 전극선을 더 포함하는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 유지 전극은 상기 데이터선을 따라 길게 형성되어 상기 데이터선을 덮고 있는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 화소 전극은 상기 유지 전극과 적어도 일부가 중첩하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 화소 전극은 상기 데이터선과 적어도 일부가 중첩하는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 게이트선은 확장부를 가지며, 상기 확장부가 상기 제1 접촉 구멍을 통하여 상기 게이트 전극과 접촉하는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 데이터선은 확장부를 가지며, 상기 확장부가 상기 제2 접촉 구멍을 통하여 상기 소스 전극과 접촉하는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 게이트선의 확장부와 상기 데이터선의 확장부는 상기 반도체의 채널부를 중심으로 하여 서로 맞은 편에 배치되어 있는 박막 트랜지스터 표시판.
  9. 제1항에서,
    상기 화소 전극은 상기 채널부, 상기 소스 전극, 상기 게이트 전극을 벗어난 영역에 형성되어 있는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 드레인 전극은 상기 게이트선과 나란한 연장부를 가지며, 상기 연장부는 상기 화소 전극과 중첩하는 박막 트랜지스터 표시판.
  11. 제1항에서,
    상기 게이트선은 확장부를 가지며, 상기 확장부가 상기 제1 접촉 구멍을 통하여 상기 게이트 전극과 접촉하는 박막 트랜지스터 표시판.
  12. 제11항에서,
    상기 데이터선은 확장부를 가지며, 상기 확장부가 상기 제2 접촉 구멍을 통하여 상기 소스 전극과 접촉하는 박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 게이트선의 확장부와 상기 데이터선의 확장부는 상기 반도체의 채널부를 중심으로 하여 서로 맞은 편에 배치되어 있는 박막 트랜지스터 표시판.
  14. 기판 위에 게이트 전극 및 데이터선을 형성하는 단계,
    상기 데이터선 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막에 상기 게이트 전극을 노출하는 제1 접촉 구멍과 상기 데이터선을 노출하는 제2 접촉 구멍을 형성하는 단계,
    상기 게이트 절연막 위에 채널부를 포함하는 반도체를 형성하는 단계,
    상기 게이트 절연막과 상기 반도체 위에 제2 접촉 구멍을 통하여 상기 데이터선과 연결되는 소스 전극, 상기 채널부를 사이에 두고 상기 소스 전극 마주보는 드레인 전극 및 상기 제1 접촉 구멍을 통하여 상기 게이트 전극과 연결되는 게이트 선을 형성하는 단계,
    상기 게이트선, 상기 소스 전극, 상기 드레인 전극 및 상기 반도체의 채널부 위에 상기 드레인 전극을 노출하는 제3 접촉 구멍을 가지는 보호막을 형성하는 단계,
    상기 보호막 위에 상기 제3 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 게이트 절연막에 제1 접촉 구멍과 제2 접촉 구멍을 형성하는 단계와 상기 반도체를 형성하는 단계는
    상기 게이트 절연막 위에 반도체층을 적층하는 단계,
    상기 반도체층 위에 감광막을 도포하고, 하프톤 마스크를 사용하여 노광하고 현상하여, 상기 제1 접촉 구멍과 상기 제2 접촉 구멍이 형성될 부분의 상기 반도체층을 노출하고, 상기 반도체가 형성될 부분에 대응하는 제1 부분을 가지며, 나머지 부분과 대응하며 상기 제1 부분보다 얇은 제2 부분을 가지는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 식각 마스크로 하여 노출되어 있는 상기 반도체층과 그 아래의 상기 게이트 절연막을 식각함으로써 상기 제1 접촉 구멍과 상기 제2 접촉 구멍을 형성하는 단계,
    상기 제1 감광막 패턴을 전면 식각하여 상기 제2 부분 아래의 상기 반도체층을 노출하는 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 식각 마스크로 하여 노출되어 있는 상기 반도체층을 식각하여 제거하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트선을 형성하는 단계에서 상기 데이터선을 따라 길게 형성되어 상기 데이터선을 덮는 유지 전극을 포함하는 유지 전극선을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제16항에서,
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트선을 형성하는 단계와 상기 보호막을 형성하는 단계 사이에 상기 소스 전극과 상기 드레인 전극 사이에 노출되어 있는 상기 반도체의 상층을 식각하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제14항에서,
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트선을 형성하는 단계에서 상기 데이터선을 따라 길게 형성되어 상기 데이터선을 덮는 유지 전극을 포함하는 유지 전극선을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제14항에서,
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트선을 형성하는 단계와 상기 보호막을 형성하는 단계 사이에 상기 소스 전극과 상기 드레인 전극 사이에 노출되어 있는 상기 반도체의 상층을 식각하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101772639B1 (ko) 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101837102B1 (ko) 2009-10-30 2018-03-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011142265A1 (ja) * 2010-05-10 2011-11-17 シャープ株式会社 半導体装置、アクティブマトリクス基板、及び表示装置
CN103026398B (zh) * 2010-07-21 2014-07-09 夏普株式会社 基板及其制造方法、显示装置
KR102130110B1 (ko) * 2013-10-21 2020-07-06 삼성디스플레이 주식회사 표시 패널 및 이의 제조 방법
TWI571687B (zh) * 2014-05-16 2017-02-21 友達光電股份有限公司 顯示面板及其陣列基板
US20160033832A1 (en) * 2014-08-04 2016-02-04 Shenzhen China Star Optoelectronics Technology Co. Ltd. Tft-lcd array substrate and manufacturing method thereof
KR102352182B1 (ko) * 2015-01-23 2022-01-17 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
TWI561894B (en) * 2015-05-29 2016-12-11 Hon Hai Prec Ind Co Ltd Manufacturing method of making electronic connection structure, tft substrate, and insulation layer
KR101908383B1 (ko) 2018-04-25 2018-12-11 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030020847A1 (en) 2001-07-25 2003-01-30 Lg.Philips Lcd Co., Ltd. Array substrate for liquid crystal display device and fabricating method thereof
US6555876B2 (en) 2001-08-30 2003-04-29 Samsung Electronics Co., Ltd. Thin film transistor array substrate having laser illumination indicator

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451379B1 (ko) * 1998-06-19 2005-01-13 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
KR100900542B1 (ko) * 2002-11-14 2009-06-02 삼성전자주식회사 박막 트랜지스터 기판 및 그의 제조 방법
KR101219041B1 (ko) * 2005-07-07 2013-01-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP4921997B2 (ja) * 2006-02-07 2012-04-25 三星電子株式会社 薄膜トランジスタ表示パネル及びその製造方法
KR101348754B1 (ko) * 2007-05-03 2014-01-07 삼성디스플레이 주식회사 액정 표시 장치
KR101287968B1 (ko) * 2008-11-25 2013-07-19 엘지디스플레이 주식회사 전기영동 표시장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030020847A1 (en) 2001-07-25 2003-01-30 Lg.Philips Lcd Co., Ltd. Array substrate for liquid crystal display device and fabricating method thereof
US6555876B2 (en) 2001-08-30 2003-04-29 Samsung Electronics Co., Ltd. Thin film transistor array substrate having laser illumination indicator

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