KR101458897B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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Abstract

게이트 절연막 위에 채널부를 포함하는 반도체, 소스 전극을 포함하는 데이터선, 드레인 전극 및 화소 영역 정의 부재를 형성하고, 상기 데이터선, 상기 화소 영역 정의 부재 및 상기 반도체의 채널부 위에 보호막을 적층한다. 상기 보호막 위에 상기 드레인 전극과 대응하는 위치에 놓이는 제1 부분과 상기 제1 부분보다 두꺼운 제2 부분을 포함하며, 상기 화소 영역 정의 부재와 대응하는 위치의 상기 보호막을 노출하는 제1 감광막 패턴을 형성하고, 상기 제1 감광막 패턴을 마스크로 하여 노출되어 있는 상기 보호막을 식각하여 제거한 후, 상기 제1 감광막 패턴을 전면 식각하여 상기 제1 부분이 제거된 제2 감광막 패턴을 형성한다. 상기 보호막이 제거되어 노출된 상기 화소 영역 정의 부재를 식각하여 제거하고, 상기 제1 부분이 제거되어 노출된 보호막과 상기 화소 영역 정의 부재가 제거되어 노출된 반도체를 식각하여 제거한다. 이어, 화소 전극용 도전체막을 형성하고, 상기 제2 감광막 패턴을 제거함으로써 화소 전극을 형성한다.
박막 트랜지스터 표시판, 하프톤 노광, 리프트 오프

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD OF THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 박막 트랜지스터(thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(organic light emitting display) 등의 평판 표시 장치에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다. 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판은 박막 트랜지스터와 이에 연결되어 있는 화소 전극 외에도, 박막 트랜지스터에 주사 신호를 전달하는 주사 신호선(또는 게이트선)과 데이터 신호를 전달하는 데이터선 등을 포함한다.
박막 트랜지스터 표시판을 제조하기 위해서는 여러 번의 사진 식각 공정을 거치는데, 1회의 사진 식각 공정에는 수십 내지 수백 단계의 세부 공정이 포함되게 되어 사진 식각 공정의 수가 많으면 많을수록 공정 시간과 비용이 증가하게 된다. 따라서 사진 식각 공정의 수를 줄일 수 있는 다양한 방법들이 제안되고 있는데, 사진 식각 공정의 수를 줄일 경우 수반되는 문제점들이 있어서 사진 식각 공정의 수를 줄이는 것이 용이하지 않다.
본 발명이 해결하고자 하는 과제는 문제점을 수반하지 않고 사진 식각 공정의 수를 줄일 수 있는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 박막 트랜지스터의 채널부를 포함하는 반도체, 상기 반도체 위에 형성되어 있으며, 소스 전극을 포함하는 데이터선, 상기 반도체 위에 형성되어 있으며 상기 박막 트랜지스터의 채널부를 사이에 두고 상기 소스 전극과 마주하는 드레인 전극, 상기 데이터선과 상기 게이트선 덮고 있으며, 상기 드레인 전극의 일부와 상기 데이터선과 상기 게이트선에 의하여 둘러싸여 있는 화소 영역의 상기 게이트 절연막을 노출하는 제1 개구부를 가지는 보호막, 상기 개구부 내의 상기 게이트 절연막 위에 형성되어 있으며 상기 드레인 전극과 연결되어 있는 화소 전극을 포함한다.
상기 화소 전극의 평면 형상은 상기 제1 개구부의 평면 형상과 실질적으로 일치할 수 있고, 상기 반도체와 동일한 물질로 이루어진 제1층과 상기 데이터선과 동일한 물질로 이루어진 제2층을 포함하고, 상기 화소 전극의 가장자리를 따라 형성되어 있는 테두리 부재를 더 포함할 수 있으며, 상기 화소 전극의 가장자리가 상기 테두리 부재의 한쪽 측면과 윗면을 덮고 있을 수 있다.
상기 게이트선과 동일한 층으로 형성되어 있고, 상기 데이터선을 따라 뻗어 있는 복수의 유지 전극을 포함하는 유지 전극선을 더 포함할 수 있고, 상기 유지 전극의 폭은 상기 데이터선의 폭보다 넓고, 상기 데이터선은 상기 유지 전극의 폭 안쪽에 놓일 수 있다.
상기 보호막과 상기 게이트 절연막은 상기 게이트선의 한쪽 끝부분을 노출하는 제2 개구부를 가지며, 상기 보호막은 상기 데이터선의 한쪽 끝부분을 노출하는 제3 개구부를 가지며, 상기 제2 개구부를 통해 노출되어 있는 상기 게이트선의 한쪽 끝부분을 덮는 제1 접촉 보조 부재와 상기 제3 개구부를 통해 노출되어 있는 상기 데이터선의 한쪽 끝부분을 덮는 제2 접촉 보조 부재를 더 포함하고, 상기 제1 접촉 보조 부재의 평면 형상은 상기 제2 개구부의 평면 형상과 실질적으로 일치하고, 상기 제2 접촉 보조 부재의 평면 형상은 상기 제3 개구부의 평면 형상과 실질적으로 일치할 수 있다. 상기 제1 접촉 보조 부재는 상기 게이트선 끝부분 주변의 상기 기판과도 접촉하고, 상기 제2 접촉 보조 부재는 상기 데이터선 끝부분 주변의 상기 게이트 절연막과도 접촉할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 채널부를 포함하는 반도체, 소스 전극을 포함하는 데이터선, 드레인 전극 및 화소 영역 정의 부재를 형성하는 단계, 상기 데이터선, 상기 화소 영역 정의 부재 및 상기 반도체의 채널부 위에 보호막을 적층하는 단계, 상기 보호막 위에 상기 드레인 전극과 대응하는 위치에 놓이는 제1 부분과 상기 제1 부분보다 두꺼운 제2 부분을 포함하며, 상기 화소 영역 정의 부재와 대응하는 위치의 상기 보호막을 노출하는 제1 감광막 패턴을 형성하는 단계, 상기 제1 감광막 패턴을 마스크로 하여 노출되어 있는 상기 보호막을 식각하여 제거하는 단계, 상기 제1 감광막 패턴을 전면 식각하여 상기 제1 부분이 제거된 제2 감광막 패턴을 형성하는 단계, 상기 보호막이 제거되어 노출된 상기 화소 영역 정의 부재를 식각하여 제거하는 단계, 상기 제1 부분이 제거되어 노출된 보호막과 상기 화소 영역 정의 부재가 제거되어 노출된 반도체를 식각하여 제거하는 단계, 화소 전극용 도전체막을 형성하는 단계, 상기 제2 감광막 패턴을 제거함으로써 화소 전극을 형성하는 단계를 포함한다.
상기 제1 감광막 패턴은 상기 게이트선의 끝부분에 대응하는 위치의 상기 보호막을 노출하고, 상기 데이터선의 끝부분에 대응하는 위치에 놓이며 상기 제2 부분보다 두께가 얇은 제3 부분을 가지며, 상기 제1 감광막 패턴을 마스크로 하여 노출되어 있는 상기 보호막을 식각하여 제거하는 단계에서 상기 게이트선의 끝부분에 대응하는 위치의 상기 보호막이 제거되고, 상기 제1 감광막 패턴을 전면 식각하여 상기 제1 부분이 제거된 제2 감광막 패턴을 형성하는 단계에서 상기 제3 부분이 제거되고, 상기 제1 부분이 제거되어 노출된 보호막과 상기 화소 영역 정의 부재가 제거되어 노출된 반도체를 식각하여 제거하는 단계에서 상기 제3 부분이 제거되어 노출된 상기 보호막을 제거하여 상기 데이터선의 끝부분을 노출시킬 수 있다.
상기 제2 감광막 패턴을 제거함으로써 화소 전극을 형성하는 단계에서 상기 게이트선의 한쪽 끝부분을 덮는 제1 접촉 보조 부재와 상기 데이터선의 한쪽 끝부분을 덮는 제2 접촉 보조 부재를 함께 형성할 수 있다.
상기 채널부를 포함하는 반도체, 소스 전극을 포함하는 데이터선, 드레인 전극 및 화소 영역 정의 부재를 형성하는 단계는 상기 게이트 절연막 위에 비정질 규소층, 도핑된 비정질 규소층, 데이터 금속층을 연속 증착하는 단계, 상기 데이터 금속층 위에 상기 채널부와 대응하는 위치에 놓이는 제4 부분, 상기 제4 부분보다 두껍고 상기 데이터선, 상기 드레인 전극 및 상기 화소 영역 정의 부재와 대응하는 위치에 놓이는 제5 부분을 포함하는 제3 감광막 패턴을 형성하는 단계, 상기 제3 감광막 패턴을 마스크로 하여 노출되어 있는 상기 데이터 금속층, 상기 도핑된 비정질 규소층 및 상기 비정질 규소층을 식각하여 제거하는 단계, 상기 제3 감광막 패턴을 전면 식각하여 상기 제4 부분이 제거된 제4 감광막 패턴을 형성하는 단계, 상기 제4 감광막 패턴을 마스크로 하여 상기 제4 부분이 제거되어 노출된 상기 데이터 금속층과 상기 도핑된 비정질 규소층을 식각하여 제거하는 단계를 포함할 수 있다.
상기 제1 부분이 제거되어 노출된 보호막과 상기 화소 영역 정의 부재가 제거되어 노출된 반도체를 식각하여 제거하는 단계는 상기 반도체와 상기 보호막에 대한 식각 선택비가 1:1인 조건에서 수행하는 1차 식각 단계와 상기 반도체와 상기 보호막에 대한 식각 선택비가 1:5 이상인 조건에서 수행하는 2차 식각 단계를 포함할 수 있다.
상기 1차 식각에서는 상기 반도체를 400~600Å 두께로 남기고, 상기 2차 식각에서는 상기 보호막을 과도 식각하여 상기 제2 감광막 패턴 아래로 언더컷을 형성할 수 있다.
상기 게이트선을 형성하는 단계에서 상기 데이터선을 따라 뻗어 있는 복수의 유지 전극을 포함하는 유지 전극선을 함께 형성할 수 있다.
본 발명의 실시예에 의하면, 데이터 배선 형성시 화소 전극이 형성될 부분에도 금속층과 반도체층을 남겨 둠으로써 최종 구조에서 화소 전극을 게이트 절연막 위에 형성할 수 있다. 따라서 화소 영역의 단차를 줄여 빛샘을 줄일 수 있고, 게이트 절연막이 없을 경우에 발생하기 쉬운 층간 단락을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도 1 내지 도 3을 참고로 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II’선을 따라 자른 단면도이고, 도 3은 도 1의 박막 트랜지스터 표시판을 III-III’선 및 III’-III” 선을 따라 자른 단면도이다.
투명한 유리 등으로 이루어진 절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(121)과 유지 전극선(131)이 형성되어 있다. 각 게이트선(121)은 가로로 뻗어 있고 게이트 전극(124)과 끝부분(129)을 포함한다. 유지 전극선(131)은 가로로 뻗어 있고, 세로 방향으로 뻗어 있는 복수의 유지 전극(133)을 포함한다.
게이트선(121) 위에는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 비정질 규소로 만들어진 진성 반도체(154)가 형성되어 있다.
진성 반도체(151, 154, 156, 159) 위에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 이루어지는 저항성 접촉 부재(161, 163, 165, 166, 169)가 형성되어 있다. 진성 반도체(151, 154, 156, 159)와 저항성 접촉 부재(161, 163, 165, 166, 169)는 편의상 반도체로 통칭될 수 있고, 반도체라 하면 진성 반도체와 저항성 접촉층으로 이루어진 것 이외에 다결정 규소 반도체나 산화물 반도체 등을 의미할 수도 있다.
저항성 접촉 부재(161, 163, 165, 166, 169) 위에는 복수의 데이터선(171) 및 복수의 드레인 전극(175) 및 테두리 금속층(176)이 형성되어 있다.
데이터선(171)은 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압을 전달한다. 각 데이터선(171)은 소스 전극(173)을 포함하고, 드레인 전극(175)은 게이트 전극(124) 위에서 소스 전극(173)과 서로 마주한다.
테두리 금속층(176)은 게이트선(121)과 데이터선(171)에 의하여 둘러싸인 화소 영역 내의 대부분의 영역을 둘러싸는 모양으로 형성되어 있고, 드레인 전극(175)과 함께 폐곡선을 형성한다.
데이터선(171), 드레인 전극(175) 및 테두리 금속층(176)의 아래에는 저항성 접촉 부재(161, 163, 165, 166 169)와 진성 반도체(151, 154, 156, 159)가 항상 존재하며, 소스 전극(173)과 드레인 전극(175) 사이의 진성 반도체(154)의 채널부는 노출된다. 여기서 테두리 금속층(176)과 그 아래의 저항성 접촉 부재(166) 및 진성 반도체(156)는 생략될 수 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 진성 반도체(154)와 함께 박막 트랜지스터(Thin Film Transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 진성 반도체(154)의 채널부에 형성된다.
게이트 절연막(140), 데이터선(171), 드레인 전극(175) 및 진성 반도체(154)의 채널부 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 질화 규소 또는 산화 규소 등의 무기 절연 물질이나 수지 등의 유기 절연 물질로 이루어질 수 있다.
보호막(180)에는 드레인 전극(175)의 일부를 비롯해 게이트선(121)과 데이터 선(171)에 의하여 둘러싸인 화소 영역을 드러내는 제1 개구부와 데이터선(171)의 끝부분(179)을 드러내는 제3 개구부가 형성되어 있고, 보호막(180) 및 게이트 절연막(140)에는 게이트선(121)의 끝부분(129)을 드러내는 제2 개구부가 형성되어 있다. 제3 개구부는 데이터선(171)의 끝부분(179) 주변의 게이트 절연막(140)을 노출할 수 있고, 제2 개구부는 게이트선(121)의 끝부분(129) 주변의 기판(110)을 노출할 수 있다. 테두리 금속층(176)을 형성하는 경우에는 테두리 금속층(176)이 제1 개구부의 경계선을 따라 배치된다. 이는 제조 공정 중에 테두리 금속층(176)과 그 아래의 저항성 접촉 부재(166) 및 진성 반도체(156)가 보호막(180)의 식각 진행을 제한하여 제1 개구부의 경계선을 확정하는 역할을 하기 때문이다.
제1 개구부 내의 드레인 전극(175)과 게이트 절연막(140)의 위에 화소 전극(191)이 형성되어 있고, 제2 개구부 내의 게이트선(121)의 끝부분(129)과 그 주변의 기판(110) 위에 제1 접촉 보조 부재(81)가 형성되어 있으며, 제3 개구부 내의 데이터선(171)의 끝부분(179)과 그 주변의 게이트 절연막(140) 위에 제2 접촉 보조 부재(82)가 형성되어 있다. 화소 전극(191)의 평면 형상은 제1 개구부의 평면 형상과 실질적으로 일치하고, 제1 접촉 보조 부재(81)와 제2 접촉 보조 부재(82)의 평면 형상은 각각 제2 개구부 및 제3 개구부의 평면 형상과 일치한다. 이는 보호막(180)을 형성할 때 사용한 감광막 패턴을 이용하여 리프트 오프(lift off) 방법으로 화소 전극(191), 제1 접촉 보조 부재(81) 및 제2 접촉 보조 부재(82)를 형성하기 때문이다. 또한, 화소 전극(191)은 테두리 금속층(176)의 한쪽 측면과 윗면을 전부 또는 부분적으로 덮을 수 있다.
화소 전극(191)은 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
접촉 보조 부재(81, 82)는 게이트선(121)의 끝부분(129)과 데이터선(171)의 끝부분(179)을 각각 덮고 있다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝부분(129) 또는 데이터선(171)의 끝부분(179)과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호한다.
이러한 구조의 박막 트랜지스터는 화소 영역에서 게이트 절연막(140)이 제거되지 않고 남아 있어서, 보호막이 남겨진 부분과 그렇지 않은 부분 사이의 단차가 작다. 이를 통해, 화소 전극(191) 위에 형성되는 배향막(도시하지 않음)을 러빙할 때, 단차 주변에서 러빙 불량이 발생하는 것을 줄일 수 있고, 볼 스페이서를 사용하는 경우에 높은 부분에 놓인 스페이서와 낮은 부분에 놓인 스페이서의 높이 차이로 인해 셀갭이 불균일해지는 것을 줄일 수 있다. 또한, 유지 전극선(131)과 화소 전극(191)의 단락 발생율을 줄일 수 있다.
그러면 이러한 구조의 박막 트랜지스터 표시판을 제조하는 방법에 대하여 설명한다.
도 6 및 도 11은 본 발명의 한 실시예에 따라 박막 트랜지스터 표시판을 제조하는 과정의 중간 단계에서의 배치도이고, 도 4, 도 7, 도 9, 도 12, 도 14, 도 16 및 도 18은 본 발명의 한 실시예에 따라 박막 트랜지스터 표시판을 제조하는 과정의 중간 단계에서의 단면도로서 도 1의 II-II’선을 따라 자른 단면도에 해당하고, 도 5, 도 8, 도 10, 도 13, 도 15, 도 17 및 도 19는 본 발명의 한 실시예에 따라 박막 트랜지스터 표시판을 제조하는 과정의 중간 단계에서의 단면도로서 도 1 의 III-III’선 및 III’-III” 선을 따라 자른 단면도에 해당한다.
먼저, 도 4 및 도 5를 참고하면, 절연 기판(110) 위에 사진 식각 공정을 사용하여 게이트 전극(124)과 끝부분(129)을 포함하는 게이트선(121) 및 유지 전극(133)을 포함하는 유지 전극선(131)을 형성하고, 게이트선(121) 및 유지 전극선(131) 위에 게이트 절연막(140), 진성 반도체층(150), 저항성 접촉층(160) 및 데이터 금속층(170)을 적층한다. 이어서 데이터 금속층(170) 위에 감광막을 도포하고, 슬릿부나 반투과 영역을 가지는 하프톤(Half-Tone) 마스크를 사용하여 노광하고, 현상함으로써 반도체의 채널부가 될 부분(A)에 얇은 감광막이 놓이고, 데이터선(171)과 드레인 전극(175)에 대응하는 영역 및 테두리 금속층(176)에 의하여 둘러싸이는 영역과 대응하는 부분(B)에 두꺼운 감광막이 놓이며, 나머지 부분(C)에서는 데이터 금속층(170)을 노출하는 감광막 패턴(PR1)을 형성한다.
다음, 도 6 내지 도 8을 참고하면, 감광막 패턴(PR1)을 식각 마스크로 하여 노출된 데이터 금속층(170)과 그 아래의 저항성 접촉층(160) 및 진성 반도체층(150)을 식각하여 제거함으로써, 데이터선(171), 드레인 전극(175) 및 화소 영역 정의 부재(178)와 이들 아래의 저항성 접촉층(161, 163, 165, 168, 169) 및 진성 반도체층(151, 154, 158, 159)를 형성한다. 식각 방법으로는 데이터 금속층(170)의 식각은 습식 식각을 사용할 수 있고, 저항성 접촉층(160) 및 진성 반도체층(150)의 식각은 건식 식각을 사용할 수 있다. 이어서, 감광막 패턴(PR1)을 전면 식각하여 두께를 줄임으로써 채널부가 될 부분(A)의 데이터 금속층을 노출하고, 노출된 데이터 금속층과 그 아래의 저항성 접촉층을 식각하여 제거함으로써 소스 전 극(173)과 드레인 전극(175) 사이를 분리한 다음, 남아있는 감광막 패턴을 애싱(ashing)하여 제거한다. 감광막 패턴(PR1)의 전면 식각은 산소 플라스마를 이용한 애싱 방법을 사용할 수 있고, 데이터 금속층(170)의 식각은 습식 식각을 사용할 수 있으며, 저항성 접촉층(160)의 식각은 건식 식각을 사용할 수 있다.
다음, 도 9 및 도 10을 참고하면, 데이터선(171), 드레인 전극(175), 화소 영역 정의 부재(178) 및 채널부를 덮는 보호막(180)을 적층하고, 보호막(180) 위에 감광막을 도포한 후, 슬릿부나 반투과 영역을 가지는 하프톤(Half-Tone) 마스크를 사용하여 노광하고, 현상함으로써, 화소 영역 정의 부재(178)와 대응하는 부분(C) 및 게이트선의 끝부분(129) 주변과 대응하는 부분(D)의 보호막을 노출하고, 드레인 전극(175)의 일부와 대응하는 부분(A) 및 데이터선의 끝부분(179) 주변과 대응하는 부분(E)에 놓인 얇은 부분을 가지며, 데이터선(171)과 게이트선(121) 위를 비롯한 나머지 부분(B)에 놓인 두꺼운 부분을 가지는 감광막 패턴(PR2)을 형성한다. 이어서, 감광막 패턴(PR2)을 식각 마스크로 하여 노출되어 있는 보호막(180)을 식각하여 제거한다. 이 때, 게이트선의 끝부분(129) 주변의 게이트 절연막(140)도 일부 식각될 수 있다. 식각 방법으로는 건식 식각을 사용할 수 있다.
다음, 도 11 내지 도 13을 참고하면, 보호막(180)이 제거됨으로써 노출된 화소 영역 정의 부재(178)를 식각함으로써, 화소 영역 정의 부재(178) 아래의 저항성 접촉층(168)을 노출한다. 식각 방법으로는 습식 식각을 사용할 수 있다. 이 때, 감광막 패턴(PR2)이 화소 영역 정의 부재(178)의 가장자리를 일부 덮도록 하면 화소 영역 정의 부재(178)의 가장자리가 식각되지 않고 남게 되어 테두리 금속 층(176)이 형성된다.
다음, 도 14 및 도 15를 참고하면, 감광막 패턴(PR2)을 전면 식각하여 두께를 줄임으로써, 드레인 전극(175) 위 및 데이터선의 끝부분(179) 주변의 보호막(180)을 노출하는 감광막 패턴(PR2’)을 형성한다. 감광막 패턴(PR2)의 전면 식각은 산소 플라스마를 이용한 애싱 방법을 사용할 수 있다.
다음, 도 16 및 도 17을 참고하면, 감광막 패턴(PR2’)을 식각 마스크로 하여 노출된 보호막(180)과 저항성 접촉층(168) 및 진성 반도체층(158)을 식각하여 제거한다. 이 때, 게이트선의 끝부분(129) 주변의 노출되어 있는 게이트 절연막(140)도 식각하여 제거한다. 여기서, 식각은 두 단계로 나누어 진행할 수 있다. 먼저, 저항성 접촉층(168) 및 진성 반도체층(158)과 보호막(180)에 대한 식각 선택비가 1:1인 조건에서 1차 식각을 진행하고, 이어서 저항성 접촉층(168) 및 진성 반도체층(158)과 보호막(180)에 대한 식각 선택비가 1:5 이상인 조건에서 2차 식각을 진행할 수 있다. 즉, 1차 식각에서는 반도체(168, 158)와 보호막(180)을 거의 같은 속도로 식각하는 조건을 사용하고, 2차 식각에서는 보호막(180)을 식각하는 속도가 반도체(168, 158)을 식각하는 속도에 비하여 5배 이상 빠른 식각 조건을 사용할 수 있다. 이는 보호막(180)을 과도 식각하여 감광막 패턴(PR2’)아래로 언더컷을 형성하기 위함이다. 1차 식각은 진성 반도체층(158)의 일부 두께가 남는 정도로 진행한다. 이 때 남는 진성 반도체층(158)의 두께는 400~600Å이 적당하다. 특히, 500Å이 적당할 수 있다. 이는 2차 식각에서 보호막(180)을 과도 식각하여 언더컷을 형성할 때, 남아 있는 진성 반도체층(158)가 그 아래의 게이트 절연 막(140)이 식각되는 것을 방지하도록 하기 위함이다. 보호막(180)과 게이트 절연막(140)을 동일한 물질, 예를 들어 질화 규소 등으로 형성할 경우에는 게이트 절연막(140) 보호의 필요성이 크다. 한편, 테두리 금속층(176)과 그 아래의 저항성 접촉 부재(166) 및 진성 반도체(156)도 보호막(180)의 식각이 이들을 넘어서까지 진행되는 것을 방지함으로써, 화소 전극(191)이 형성될 영역을 확정하는 역할을 할 수 있다.
다음, 도 18 및 도 19를 참고하면, 전면에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전 물질 또는 반사 특성이 좋은 도전 물질 등 화소 전극용 도전층을 증착하고, 감광막 패턴(PR2’)을 벗겨냄으로써 감광막 패턴(PR2’)위에 증착된 화소 전극용 도전층을 제거한다. 이를 통해, 화소 전극(191)과 접촉 보조 부재(81, 82)가 형성된다.
이상과 같은 과정을 거치면 3회의 사진 식각 공정만으로 박막 트랜지스터 표시판을 제조할 수 있다. 또한 게이트 절연막(140)을 화소 전극(191) 아래에 남길 수 있어서 불량률을 낮출 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II’ 선을 따라 자른 단면도이고,
도 3은 도 1의 박막 트랜지스터 표시판을 III-III’선 및 III’-III” 선을 따라 자른 단면도이고,
도 6 및 도 11은 본 발명의 한 실시예에 따라 박막 트랜지스터 표시판을 제조하는 과정의 중간 단계에서의 배치도이고,
도 4, 도 7, 도 9, 도 12, 도 14, 도 16 및 도 18은 본 발명의 한 실시예에 따라 박막 트랜지스터 표시판을 제조하는 과정의 중간 단계에서의 단면도로서 도 1의 II-II’ 선을 따라 자른 단면도에 해당하고,
도 5, 도 8, 도 10, 도 13, 도 15, 도 17 및 도 19는 본 발명의 한 실시예에 따라 박막 트랜지스터 표시판을 제조하는 과정의 중간 단계에서의 단면도로서 도 1의 III-III’선 및 III’-III” 선을 따라 자른 단면도에 해당한다.

Claims (28)

  1. 기판,
    상기 기판 위에 형성되어 있으며 게이트 전극을 포함하는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연막,
    상기 게이트 절연막 위에 형성되어 있으며 박막 트랜지스터의 채널부를 포함하는 반도체,
    상기 반도체 위에 형성되어 있으며, 소스 전극을 포함하는 데이터선,
    상기 반도체 위에 형성되어 있으며 상기 박막 트랜지스터의 채널부를 사이에 두고 상기 소스 전극과 마주하는 드레인 전극,
    상기 데이터선과 상기 게이트선 덮고 있으며, 상기 데이터선과 상기 게이트선에 의하여 둘러싸여 있는 화소 영역의 상기 게이트 절연막과 상기 드레인 전극의 일부를 노출하는 제1 개구부를 가지는 보호막,
    상기 제1 개구부 내의 상기 게이트 절연막 위에 형성되어 있으며 상기 드레인 전극과 연결되어 있는 화소 전극, 및
    상기 반도체와 동일한 물질로 이루어진 제1층과 상기 데이터선과 동일한 물질로 이루어진 제2층을 포함하고, 상기 화소 전극의 가장자리를 따라 형성되어 있는 테두리 부재를 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 화소 전극의 평면 형상은 상기 제1 개구부의 평면 형상과 실질적으로 일치하는 박막 트랜지스터 표시판.
  3. 삭제
  4. 제2항에서,
    상기 화소 전극의 가장자리가 상기 테두리 부재의 한쪽 측면과 윗면을 덮고 있는 박막 트랜지스터 표시판.
  5. 제2항에서,
    상기 게이트선과 동일한 층으로 형성되어 있고, 상기 데이터선을 따라 뻗어 있는 복수의 유지 전극을 포함하는 유지 전극선을 더 포함하는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 유지 전극의 폭은 상기 데이터선의 폭보다 넓고, 상기 데이터선은 상기 유지 전극의 폭 안쪽에 놓이는 박막 트랜지스터 표시판.
  7. 제1항에서,
    상기 게이트선과 동일한 층으로 형성되어 있고, 상기 데이터선을 따라 뻗어 있는 복수의 유지 전극을 포함하는 유지 전극선을 더 포함하는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 유지 전극의 폭은 상기 데이터선의 폭보다 넓고, 상기 데이터선은 상기 유지 전극의 폭 안쪽에 놓이는 박막 트랜지스터 표시판.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제6항에서,
    상기 보호막과 상기 게이트 절연막은 상기 게이트선의 한쪽 끝부분을 노출하는 제2 개구부를 가지며, 상기 보호막은 상기 데이터선의 한쪽 끝부분을 노출하는 제3 개구부를 가지며,
    상기 제2 개구부를 통해 노출되어 있는 상기 게이트선의 한쪽 끝부분을 덮는 제1 접촉 보조 부재와
    상기 제3 개구부를 통해 노출되어 있는 상기 데이터선의 한쪽 끝부분을 덮는 제2 접촉 보조 부재
    를 더 포함하고, 상기 제1 접촉 보조 부재의 평면 형상은 상기 제2 개구부의 평면 형상과 실질적으로 일치하고, 상기 제2 접촉 보조 부재의 평면 형상은 상기 제3 개구부의 평면 형상과 실질적으로 일치하는 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 제1 접촉 보조 부재는 상기 게이트선 끝부분 주변의 상기 기판과도 접 촉하고, 상기 제2 접촉 보조 부재는 상기 데이터선 끝부분 주변의 상기 게이트 절연막과도 접촉하는 박막 트랜지스터 표시판.
  15. 삭제
  16. 삭제
  17. 제1항에서,
    상기 보호막과 상기 게이트 절연막은 상기 게이트선의 한쪽 끝부분을 노출하는 제2 개구부를 가지며, 상기 보호막은 상기 데이터선의 한쪽 끝부분을 노출하는 제3 개구부를 가지며,
    상기 제2 개구부를 통해 노출되어 있는 상기 게이트선의 한쪽 끝부분을 덮는 제1 접촉 보조 부재와
    상기 제3 개구부를 통해 노출되어 있는 상기 데이터선의 한쪽 끝부분을 덮는 제2 접촉 보조 부재
    를 더 포함하고, 상기 제1 접촉 보조 부재의 평면 형상은 상기 제2 개구부의 평면 형상과 실질적으로 일치하고, 상기 제2 접촉 보조 부재의 평면 형상은 상기 제3 개구부의 평면 형상과 실질적으로 일치하는 박막 트랜지스터 표시판.
  18. 제17항에서,
    상기 제1 접촉 보조 부재는 상기 게이트선 끝부분 주변의 상기 기판과도 접촉하고, 상기 제2 접촉 보조 부재는 상기 데이터선 끝부분 주변의 상기 게이트 절연막과도 접촉하는 박막 트랜지스터 표시판.
  19. 게이트 전극을 포함하는 게이트선을 형성하는 단계,
    상기 게이트선 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 채널부를 포함하는 반도체, 소스 전극을 포함하는 데이터선, 드레인 전극 및 화소 영역 정의 부재를 형성하는 단계,
    상기 데이터선, 상기 화소 영역 정의 부재 및 상기 반도체의 채널부 위에 보호막을 적층하는 단계,
    상기 보호막 위에 상기 드레인 전극과 대응하는 위치에 놓이는 제1 부분과 상기 제1 부분보다 두꺼운 제2 부분을 포함하며, 상기 화소 영역 정의 부재와 대응하는 위치의 상기 보호막을 노출하는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 하여 노출되어 있는 상기 보호막을 식각하여 제거하는 단계,
    상기 제1 감광막 패턴을 전면 식각하여 상기 제1 부분이 제거된 제2 감광막 패턴을 형성하는 단계,
    상기 보호막이 제거되어 노출된 상기 화소 영역 정의 부재를 식각하여 제거하는 단계,
    상기 제1 부분이 제거되어 노출된 보호막과 상기 화소 영역 정의 부재가 제거되어 노출된 반도체를 식각하여 제거하는 단계,
    화소 전극용 도전체막을 형성하는 단계,
    상기 제2 감광막 패턴을 제거함으로써 화소 전극을 형성하는 단계,
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제19항에서,
    상기 제1 감광막 패턴은 상기 게이트선의 끝부분에 대응하는 위치의 상기 보호막을 노출하고, 상기 데이터선의 끝부분에 대응하는 위치에 놓이며 상기 제2 부분보다 두께가 얇은 제3 부분을 가지며,
    상기 제1 감광막 패턴을 마스크로 하여 노출되어 있는 상기 보호막을 식각하여 제거하는 단계에서 상기 게이트선의 끝부분에 대응하는 위치의 상기 보호막이 제거되고,
    상기 제1 감광막 패턴을 전면 식각하여 상기 제1 부분이 제거된 제2 감광막 패턴을 형성하는 단계에서 상기 제3 부분이 제거되고,
    상기 제1 부분이 제거되어 노출된 보호막과 상기 화소 영역 정의 부재가 제 거되어 노출된 반도체를 식각하여 제거하는 단계에서 상기 제3 부분이 제거되어 노출된 상기 보호막을 제거하여 상기 데이터선의 끝부분을 노출시키는
    박막 트랜지스터 표시판의 제조 방법.
  21. 제20항에서,
    상기 제2 감광막 패턴을 제거함으로써 화소 전극을 형성하는 단계에서
    상기 게이트선의 한쪽 끝부분을 덮는 제1 접촉 보조 부재와 상기 데이터선의 한쪽 끝부분을 덮는 제2 접촉 보조 부재를 함께 형성하는 박막 트랜지스터 표시판의 제조 방법
  22. 제21항에서,
    상기 채널부를 포함하는 반도체, 소스 전극을 포함하는 데이터선, 드레인 전극 및 화소 영역 정의 부재를 형성하는 단계는
    상기 게이트 절연막 위에 비정질 규소층, 도핑된 비정질 규소층, 데이터 금속층을 연속 증착하는 단계,
    상기 데이터 금속층 위에 상기 채널부와 대응하는 위치에 놓이는 제4 부분, 상기 제4 부분보다 두껍고 상기 데이터선, 상기 드레인 전극 및 상기 화소 영역 정의 부재와 대응하는 위치에 놓이는 제5 부분을 포함하는 제3 감광막 패턴을 형성하는 단계,
    상기 제3 감광막 패턴을 마스크로 하여 노출되어 있는 상기 데이터 금속층, 상기 도핑된 비정질 규소층 및 상기 비정질 규소층을 식각하여 제거하는 단계,
    상기 제3 감광막 패턴을 전면 식각하여 상기 제4 부분이 제거된 제4 감광막 패턴을 형성하는 단계,
    상기 제4 감광막 패턴을 마스크로 하여 상기 제4 부분이 제거되어 노출된 상기 데이터 금속층과 상기 도핑된 비정질 규소층을 식각하여 제거하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  23. 제22항에서,
    상기 제1 부분이 제거되어 노출된 보호막과 상기 화소 영역 정의 부재가 제거되어 노출된 반도체를 식각하여 제거하는 단계는
    상기 반도체와 상기 보호막에 대한 식각 선택비가 1:1인 조건에서 수행하는 1차 식각 단계와
    상기 반도체와 상기 보호막에 대한 식각 선택비가 1:5 이상인 조건에서 수행하는 2차 식각 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  24. 제23항에서,
    상기 1차 식각에서는 상기 반도체를 400~600Å 두께로 남기고, 상기 2차 식각에서는 상기 보호막을 과도 식각하여 상기 제2 감광막 패턴 아래로 언더컷을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  25. 제19항에서,
    상기 게이트선을 형성하는 단계에서 상기 데이터선을 따라 뻗어 있는 복수의 유지 전극을 포함하는 유지 전극선을 함께 형성하는 박막 트랜지스터 표시판의 제조 방법.
  26. 제19항에서,
    상기 제1 부분이 제거되어 노출된 보호막과 상기 화소 영역 정의 부재가 제거되어 노출된 반도체를 식각하여 제거하는 단계는
    상기 반도체와 상기 보호막에 대한 식각 선택비가 1:1인 조건에서 수행하는 1차 식각 단계와
    상기 반도체와 상기 보호막에 대한 식각 선택비가 1:5 이상인 조건에서 수행하는 2차 식각 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  27. 제26항에서,
    상기 1차 식각에서는 상기 반도체를 400~600Å 두께로 남기고, 상기 2차 식각에서는 상기 보호막을 과도 식각하여 상기 제2 감광막 패턴 아래로 언더컷을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  28. 제19항에서,
    상기 채널부를 포함하는 반도체, 소스 전극을 포함하는 데이터선, 드레인 전 극 및 화소 영역 정의 부재를 형성하는 단계는
    상기 게이트 절연막 위에 비정질 규소층, 도핑된 비정질 규소층, 데이터 금속층을 연속 증착하는 단계,
    상기 데이터 금속층 위에 상기 채널부와 대응하는 위치에 놓이는 제4 부분, 상기 제4 부분보다 두껍고 상기 데이터선, 상기 드레인 전극 및 상기 화소 영역 정의 부재와 대응하는 위치에 놓이는 제5 부분을 포함하는 제3 감광막 패턴을 형성하는 단계,
    상기 제3 감광막 패턴을 마스크로 하여 노출되어 있는 상기 데이터 금속층, 상기 도핑된 비정질 규소층 및 상기 비정질 규소층을 식각하여 제거하는 단계,
    상기 제3 감광막 패턴을 전면 식각하여 상기 제4 부분이 제거된 제4 감광막 패턴을 형성하는 단계,
    상기 제4 감광막 패턴을 마스크로 하여 상기 제4 부분이 제거되어 노출된 상기 데이터 금속층과 상기 도핑된 비정질 규소층을 식각하여 제거하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
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