KR101813719B1 - 박막트랜지스터 어레이 기판의 제조 방법 - Google Patents
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Abstract
박막트랜지스터 어레이 기판의 제조방법이 개시된다.
본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 일방향으로 연장하는 게이트라인과 상기 게이트라인과 연결된 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부로 전면에 게이트 절연막과 순수 비정질 실리콘층과, 불순물 비정질 실리콘층과 제1 금속층을 순차적으로 형성하는 단계와, 상기 제1 금속층 위로 제1 및 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제1 및 제2 포토레지스트 패턴 외부로 노출된 상기 제1 금속층에 대해 제1차 습식 식각을 진행하여 데이터라인과 소스 드레인 패턴을 형성하는 단계와, 애싱을 실시하여 상기 데이터라인과 상기 소스 드레인 패턴 일부를 외부로 노출시키는 단계와, 상기 순수 비정질 실리콘층과 상기 불순물 비정질 실리콘층에 대해 드라이 에칭을 실시하여 상기 소스 드레인 패턴 하부로 동일한 형태 및 면적을 가지며 완전히 중첩하는 오믹 콘택패턴 및 액티브층을 형성하는 단계 및 불소 식각액을 이용해서 외부로 노출된 상기 소스 드레인 패턴을 제거하여 서로 이격된 소스 및 드레인 전극을 형성하고, 동시에 상기 소스 드레인 패턴 하부에 위치하는 오믹 콘택패턴을 제거하여 오믹 콘택층을 형성하고 그 하부에 위치한 액티브층을 외부로 노출시키는 단계를 포함한다.
본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 일방향으로 연장하는 게이트라인과 상기 게이트라인과 연결된 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부로 전면에 게이트 절연막과 순수 비정질 실리콘층과, 불순물 비정질 실리콘층과 제1 금속층을 순차적으로 형성하는 단계와, 상기 제1 금속층 위로 제1 및 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제1 및 제2 포토레지스트 패턴 외부로 노출된 상기 제1 금속층에 대해 제1차 습식 식각을 진행하여 데이터라인과 소스 드레인 패턴을 형성하는 단계와, 애싱을 실시하여 상기 데이터라인과 상기 소스 드레인 패턴 일부를 외부로 노출시키는 단계와, 상기 순수 비정질 실리콘층과 상기 불순물 비정질 실리콘층에 대해 드라이 에칭을 실시하여 상기 소스 드레인 패턴 하부로 동일한 형태 및 면적을 가지며 완전히 중첩하는 오믹 콘택패턴 및 액티브층을 형성하는 단계 및 불소 식각액을 이용해서 외부로 노출된 상기 소스 드레인 패턴을 제거하여 서로 이격된 소스 및 드레인 전극을 형성하고, 동시에 상기 소스 드레인 패턴 하부에 위치하는 오믹 콘택패턴을 제거하여 오믹 콘택층을 형성하고 그 하부에 위치한 액티브층을 외부로 노출시키는 단계를 포함한다.
Description
본원발명은 박막트랜지스터 어레이 기판의 제조방법에 관한 것으로, 공정을 단순화시킬 수 있는 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이 소자로 각광받고 있다.
이러한 액정표시장치 중에서도 각 화소(pixel) 별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
일반적으로, 액정표시장치는 박막트랜지스터 및 화소전극을 형성하는 어레이 기판 제조 공정과 컬러필터 및 공통전극을 형성하는 컬러필터 기판 제조 공정을 통해 각각 어레이 기판 및 컬러필터 기판을 형성하고, 이들 두 기판 사이에 액정을 개재하는 셀 공정을 거쳐 완성된다.
상기 어레이 기판의 제조방법은 다음과 같다.
기판 상에 제1 금속물질을 증착한 후, 제1 마스크 공정을 진행함으로써 일방향으로 연장된 게이트 배선과, 상기 게이트 배선에 접속된 게이트 전극이 형성된다.
상기 게이트 배선 및 게이트 전극이 형성된 기판 상에 게이트 절연막, 비정질 실리콘 물질층과 불순물 비정질 물질층 및 제2 금속물질층을 순차적으로 형성한다.
이어, 제2 금속물질층 위로 포토 레지스트를 도포하여 이를 패터닝하여 포토레지스트 패턴을 형성한다. 식각액을 이용한 제1 습식 식각 공정에서 상기 포토레지스트 패턴 외부로 노출된 제2 금속물질층을 식각하여 데이터 배선과 소스/드레인 패턴을 형성한다.
상기 데이터 배선과 소스/드레인 패턴이 형성된 기판에 드라이 에칭을 실시하여 상기 포토레지스트 패턴 외부로 노출된 불순물 비정질 실리콘층과 그 하부의 순수 비정질 실리콘층을 제거하여 스위칭 영역에서의 액티브층과, 그 상부로 연결된 상태의 오믹 콘택층을 형성한다.
애싱을 진행하여 포토레지스트 패턴을 제거하여 상기 소스/드레인 패턴의 일부를 노출시킨다.
상기 노출된 소스/드레인 패턴에 대해 식각액에 노출을 통한 제2 습식 식각을 진행하여 소스 및 드레인 전극을 형성한다.
상기 소스 및 드레인 전극이 형성됨으로써 새롭게 노출된 오믹콘택패턴에 드라이 에칭을 실시하여 제거함으로써 상기 소스 및 드레인 전극 하부로 서로 이격하는 형태의 오믹콘택층이 형성된다.
다음, 남아 있는 상기 포토레지스트 패턴을 스트립하여 제거하고, 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성한 후, 상기 보호층 상부로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접속하는 화소전극을 형성함으로써 어레이 기판을 완성한다.
이러한 구성을 갖는 어레이 기판의 경우, 소스 및 드레인 전극과 오믹 콘택층을 형성하기 위해 2번의 습식식각 공정 및 2번의 드라이 에칭 공정이 수행된다.
특히, 드라이 에칭 공정을 진행할 때 공정 장비 내에서 상/하부 전극 및 에칭 매카니즘으로 정전기가 발생하는데, 이러한 정전기로 인해 상기 기판 상에 형성된 게이트 전극과 소스/드레인 전극의 중첩부가 쇼트되는 불량이 발생하게 된다.
이러한 불량으로 인해 제품의 신뢰성이 저하되고, 2번의 습식식각 공정 및 2번의 드라이 에칭 공정으로 인해 제조 공정 시간이 증가하게 된다.
본 발명은 박막트랜지스터의 채널부 금속층과 불순물 비정질 실리콘층을 동시에 식각하여 제조 공정을 단순화시키고 제품의 신뢰성을 향상시킬 수 있는 박막트랜지스터 어레이 기판의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조 방법은 기판 상에 일방향으로 연장하는 게이트라인과 상기 게이트라인과 연결된 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상부로 전면에 게이트 절연막과 순수 비정질 실리콘층과, 불순물 비정질 실리콘층과 제1 금속층을 순차적으로 형성하는 단계와, 상기 제1 금속층 위로 제1 및 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제1 및 제2 포토레지스트 패턴 외부로 노출된 상기 제1 금속층에 대해 제1차 습식 식각을 진행하여 데이터라인과 소스 드레인 패턴을 형성하는 단계와, 애싱을 실시하여 상기 데이터라인과 상기 소스 드레인 패턴 일부를 외부로 노출시키는 단계와, 상기 순수 비정질 실리콘층과 상기 불순물 비정질 실리콘층에 대해 드라이 에칭을 실시하여 상기 소스 드레인 패턴 하부로 동일한 형태 및 면적을 가지며 완전히 중첩하는 오믹 콘택패턴 및 액티브층을 형성하는 단계 및 불소 식각액을 이용해서 외부로 노출된 상기 소스 드레인 패턴을 제거하여 서로 이격된 소스 및 드레인 전극을 형성하고, 동시에 상기 소스 드레인 패턴 하부에 위치하는 오믹 콘택패턴을 제거하여 오믹 콘택층을 형성하고 그 하부에 위치한 액티브층을 외부로 노출시키는 단계를 포함한다.
본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 제조 방법은 불소 화합물의 함유량을 증가시킨 식각액을 이용해서 박막트랜지스터의 채널부 금속층과 불순물 비정질 실리콘층을 동시에 식각하여 제조 공정을 단순화시킬 수 있다.
또한, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조 방법은 드라이 에칭의 횟수를 줄여 드라이 에칭 공정 상에서 발생하는 정전기에 의한 쇼트 불량을 최소화하여 제품의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 평면도를 개략적으로 나타낸 도면이다.
도 2는 도 1의 Ⅰ ~ Ⅰ'을 따라 절단한 단면을 나타낸 도면이다.
도 3a 내지 도 3i는 도 1의 박막트랜지스터 어레이 기판의 제조 공정을 순서대로 나타낸 도면이다.
도 2는 도 1의 Ⅰ ~ Ⅰ'을 따라 절단한 단면을 나타낸 도면이다.
도 3a 내지 도 3i는 도 1의 박막트랜지스터 어레이 기판의 제조 공정을 순서대로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 평면도를 개략적으로 나타낸 도면이고, 도 2는 도 1의 Ⅰ ~ Ⅰ'을 따라 절단한 단면을 나타낸 도면이다.
본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 절연 기판 상에 형성된 박막트랜지스터, 상기 박막트랜지스터를 덮는 보호막을 포함한다. 상기 박막트랜지스터는 게이트 전극, 소스 및 드레인 전극과 반도체층을 포함하여 이루어진다. 상기 게이트 전극은 박막트랜지스터의 제어단을 이루고, 소스 전극은 박막트랜지스터의 입력단을 이루며 드레인 전극은 박막트랜지스터의 출력단을 이루고, 반도체층은 박막트랜지스터의 채널 영역을 형성한다.
도 1 및 도 2를 참조하여, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판(100)에 대해 더욱 상세히 설명하면, 절연 기판(101)은 박막트랜지스터(TFT)를 지지하며, 예컨대, 투명한 유리 또는 플라스틱으로 이루어진다.
상기 절연 기판(101) 상에는 게이트라인(GL), 게이트 패드 하부 전극(130) 및 게이트 전극(102)이 형성되어 있다.
상기 게이트라인(GL)은 절연 기판(101) 상에 다수개가 구비된다. 각각의 게이트라인(GL)은 서로 이격되어 있으며, 예컨대 도 1의 가로 방향과 같은 제1 방향으로 평행하게 연장되어 있을 수 있다. 또는 도시하지 않았으나 세로 방향으로 평행하게 연장되어 있을 수도 있다.
각 게이트라인(GL)의 일측 끝단에는 폭이 확장되어 있는 게이트 패드 하부 전극(130a)이 형성되어 있다.
상기 게이트 전극(102)은 상기 게이트라인(GL)과 연결되어 있다.
하나의 게이트라인(GL)에는 다수의 게이트 전극(102)이 연결될 수 있다. 각 게이트 전극(102)은 게이트라인(GL)으로부터 확장되어 형성될 수 있다.
도시하지 않았으나, 게이트 전극(102)을 게이트라인(GL)과 분리하여 형성하고, 상기 게이트 전극(102) 및 게이트라인(GL)을 별도의 컨택홀을 통하여 전기적으로 연결시킬 수도 있다.
본 명세서에서 게이트 전극(102), 게이트라인(GL) 및 게이트 패드 하부 전극(130)은 설명의 편의상 때때로 '게이트 배선'으로 통합하여 호칭된다.
또한, 절연 기판(101) 상에는 상기 게이트 배선(102, GL, 130a)과 동일한 물질로 이루어진 유지 전극(도시하지 않음)이 형성될 수 있다.
상기 게이트 배선(102, GL, 130a)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide) 또는 이들의 합금 등으로 이루어진 단일막 또는 이들의 조합으로 이루어진 다중막일 수 있지만, 본 발명이 상기 예시에 제한되는 것은 아니다.
상기 게이트 배선(102, GL, 130a)은 상기 게이트 패드 하부 전극(130a)이 게이트 패드 상부 전극(130b)과 콘택하는 게이트 콘택부(H1) 형성 영역을 제외하고는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(103)에 의해 덮일 수 있다.
상기 게이트 절연막(103)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 상기 게이트 절연막(103)은 단일막뿐만 아니라 게이트 배선(102, GL, 130a)을 덮는 실리콘 질화막, 상기 실리콘 질화막 상부에 형성되는 실리콘 산화막 구조와 같이 다중층으로 형성할 수 있다.
상기 게이트 절연막(103) 상에는 수소화 비정질 규소 등으로 이루어진 액티브층(104a) 및 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 규소 등으로 이루어진 오믹 콘택층(104b)이 형성되어 있을 수 있다.
상기 액티브층(104a) 및 오믹 콘택층(104b)은 반도체층(104)을 구성한다.
상기 반도체층(104)은 채널 영역을 제외하고 후술하는 데이터 배선과 실질적으로 동일한 패턴으로 형성될 수 있다. 박막트랜지스터(TFT)의 채널 영역은 상기 게이트 전극(102)과 중첩되어 있는 액티브층(104a)에 의해 형성된다.
상기 반도체층(104) 상에는 데이터라인(DL), 데이터 패드 하부 전극(140a), 소스 전극(106) 및 드레인 전극(108)이 형성되어 있다.
상기 데이터라인(DL)은 다수개가 구비될 수 있고, 각각의 데이터라인(DL)은 서로 이격되어 있으며, 예컨대 도 1의 세로 방향과 같은 제2 방향으로 평행하게 연장되어 게이트라인(GL)과 교차할 수 있다.
각 데이터라인(DL)의 일측 끝단에는 폭이 확장되어 있는 데이터 패드 하부 전극(140a)가 형성되어 있다.
상기 소스 전극(106)은 데이터라인(DL)과 연결되어 있다. 하나의 데이터라인(DL)에는 다수개의 소스 전극(106)이 연결될 수 있다. 각각의 소스 전극(106)은 그와 이격되어 있는 드레인 전극(108)에 대향한다.
소스 전극(106)과 드레인 전극(108)의 이격 공간에서는 액티브층(104a)이 노출된다.
본 명세서에서는 데이터라인(DL), 데이터 패드 하부 전극(140a), 소스 전극(106) 및 드레인 전극(108)은 설명의 편의상 때때로 '데이터 배선'으로 통합하여 호칭된다.
데이터 배선(DL, 140a, 106, 108)은 이에 제한되는 것은 아니지만, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), ITO(Indium-Tin-Oxide), IZO(Indium-Zinc-Oxide) 또는 이들의 합금 등으로 이루어진 단일막 또는 이들의 조합으로 이루어진 다중막일 수 있다.
데이터 배선(DL, 140a, 106, 108) 상에는 보호층(105)이 형성된다.
상기 보호층(105)은 드레인 전극(108)과 화소전극(120)을 컨택하는 제1 컨택부(H1)와, 상기 데이터 패드 하부 전극(140a)이 데이터 패드 상부 전극(140b)과 컨택하는 제3 컨택부(H3)를 제외한 대부분의 데이터 배선(DL, 140a, 106, 108) 및 채널 영역의 노출된 액티브층(104a) 상에 위치한다.
상기 보호층(105)은 데이터 배선(DL, 140a, 106, 108), 액티브층(104a) 이나 게이트 배선(102, GL, 130a) 등과 같은 하부 구조물을 보호한다.
한편, 상기 게이트 패드 하부 전극(130a) 형성 영역에서는 게이트 절연막(103), 보호층(105)을 관통하는 제2 컨택부(H2)가 형성되고, 상기 데이터 패드 하부 전극(140a) 형성 영역에서는 보호층(105)을 관통하는 제3 컨택부(H3)가 형성된다.
상기 제2 컨택부(H2)를 통해 전기적으로 접속된 게이트 패드 하부 전극(130a) 및 게이트 패드 상부 전극(130b)은 게이트 패드(130)를 구성한다. 상기 제3 컨택부(H3)를 통해 전기적으로 접속된 데이터 패드 하부 전극(140a) 및 데이터 패드 상부 전극(140b)은 데이터 패드(140)를 구성한다.
상기 보호층(105)이 형성된 절연 기판(101) 상에는 ITO, IZO와 같은 투명한 도전 물질 또는 구리(Cu)나 은(Ag)과 같은 반사성 도전 물질로 이루어진 화소 전극(120)이 형성된다.
상기 화소전극(120)은 제1 컨택홀(H1)까지 확장되어 있으며 드레인 전극(108)과 전기적으로 연결된다.
또한, 상기 게이트 패드(130) 형성 영역에서는 상기 게이트 패드 하부 전극(130a)과 전기적으로 접속된 게이트 패드 상부 전극(130b)이 상기 화소전극(120)과 동시에 형성된다.
마찬가지로, 상기 데이터 패드(140) 형성 영역에서는 상기 데이터 패드 하부 전극(140a)과 전기적으로 접속된 데이터 패드 상부 전극(140b)이 상기 화소전극(120)과 동시에 형성된다.
도 3a 내지 도 3i는 도 1의 박막트랜지스터 어레이 기판의 제조 공정을 순서대로 나타낸 도면이다.
우선, 도 3a를 참조하여, 절연 기판(101) 상에 금속물질을 증착하여 제1 금속층(도시하지 않음)을 형성한 후, 포토레지스트의 도포, 마스크를 이용한 노광, 포토레지스트의 현상, 식각, 포토레지스트의 스트립(strip) 등의 공정을 포함하는 제1 마스크 공정을 진행하여 일 방향으로 연장하는 게이트라인(도 1의 GL)을 형성하고, 동시에 상기 게이트라인(도 1의 GL)과 연결된 게이트 전극(102)을 형성한다.
이때, 상기 제1 금속층(도시하지 않음)은 서로 다른 금속물질을 연속 증착하여 이중층 이상으로 형성하여 이중층 또는 다중층 구조의 게이트라인(도 1의 GL)과 게이트 전극(102)이 될 수 있다. 도면에서는 편의상 단일층 구조를 갖는 게이트라인(도 1의 GL) 및 게이트 전극(102)으로 나타냈다.
다음, 도 3b를 참조하여, 게이트라인(도 1의 GL)과 게이트 전극(102)이 형성된 절연 기판(101) 전면에 무기절연물질 예를 들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)를 증착하여 게이트 절연막(103)을 형성한다.
이후 연속하여 상기 게이트 절연막(103) 상에 순수 비정질 실리콘층(114a)과 불순물 비정질 실리콘층(114b)을 증착하고, 상기 불순물 비정질 실리콘층(114b) 상에 제2 금속층(107)을 형성한다.
이후, 상기 제2 금속층(107) 위로 포토레지스트를 도포하여 포토레지스트층(150)을 형성한다.
이때, 본 발명에서는 상기 포토레지스트층(150)은 빛을 받은 부분이 현상 시 제거되는 특성을 갖는 포지티브 타입(Positive type)을 사용하는 것을 예로서 설명한다.
하지만 이와 반대의 특성을 갖는 즉, 빛을 받은 부분이 현상 시 남게 되는 네가티브 타입(Negative type)인 경우도 이후 설명할 노광 마스크(200)에 있어 투과 영역(TA)과 차단영역(BA)의 위치를 바꾼 형태의 노광 마스크를 이용하면 동일한 결과를 얻을 수 있다.
다음, 상기 포토레지스트층(150)이 형성된 절연 기판(101)의 상부에 노광 마스크(200)를 위치시킨다. 상기 노광 마스크(200)는 빛을 투과하는 투과영역(TA)과, 빛을 차단하는 차단영역(BA) 및 빛 투과도가 상기 투과영역(TA) 보다는 작고 상기 차단 영역(BA) 보다는 큰 반투과영역(HTA)으로 구성된다.
상기 반투과영역(HTA)은 슬릿 형태로 구성되거나 또는 다중의 코팅막을 구비할 수 있다.
이때, 상기 노광 마스크(200)의 차단영역(BA)은 데이터라인(도 1의 DL)과, 소스 및 드레인 전극(106, 108)이 형성될 부분에 대응되고, 반투과 영역(HTA)은 소스 및 드레인 전극(108) 사이의 이격된 영역이 형성될 부분에 대응되며 투과영역(TA)은 나머지 영역에 대응된다.
다음, 도 3c에 도시된 바와 같이, 상기 노광 마스크(200)에 의해 노광된 포토레지스트층(도 3b의 150)에 대해 현상을 실시한다.
이때, 상기 현상 공정에 의해 제2 금속층(107) 위로 데이터라인(도 1의 DL)이 형성될 부분과 소스 및 드레인 전극(106, 108)이 형성될 부분에 대응되게 제1 두께의 제1 포토레지스트 패턴(200a)이 형성된다. 또한, 상기 소스 및 드레인 전극(106, 108) 사이의 이격 영역이 될 부분 즉 게이트 전극(102)이 형성된 부분에 대응되게 상기 제1 두께보다 얇은 제2 두께의 제2 포토레지스트 패턴(200b)이 형성된다.
그 이외의 영역에 대응해서는 상기 포토레지스트층(도 3b의 150)은 제거되어 상기 제2 금속층(107)을 노출시키게 된다.
다음, 도 3d에 도시된 바와 같이, 식각액을 이용한 습식 식각을 진행하여 노출된 제2 금속층(107)을 제거한다. 이때, 상기 제2 금속층(107)이 구리 또는 구리 합금으로 이루어진 경우, 그 식각율이 커 다른 금속물질로 이루어진 경우보다 빠른 식각이 이루어질 수 있다.
상기 제1 및 제2 포토레지스트 패턴(200a, 200b) 하부에는 소스 드레인 패턴(107a)이 형성된다.
도 3e에 도시된 바와 같이, 제1 및 제2 포토레지스트 패턴(200a, 200b)과 소스 드레인 패턴(107a)이 형성된 절연 기판(101)에 대해 애싱(ashing)을 실시한다.
상기 애싱(ashing) 공정은 상기 제2 포토레지스트 패턴(200b)의 제거와 더불어 상기 제1 포토레지스트 패턴(200a)의 폭을 줄이기 위함이다.
상기 애싱(ashing)에 의해 상기 제2 포토레지스트 패턴(200b)이 제거됨으로써 상기 소스 드레인 패턴(107a)의 일부가 노출되고, 동시에 상기 제1 포토레지스트 패턴(200a)은 그 두께와 폭이 줄어듦으로써 제3 포토레지스트 패턴(200c)을 이루게 된다.
이어 도 3f에 도시된 바와 같이, 일부가 노출된 소스 드레인 패턴(107a)이 형성된 절연 기판(101)에 연속하여 드라이 에칭을 실시하여 상기 제3 포토레지스트 패턴(200c) 외부로 노출된 불순물 비정질 실리콘층(도 3의 114b) 및 그 하부의 순수 비정질 실리콘층(도 3e의 114a)을 제거한다.
따라서, 박막트랜지스터(TFT)가 형성되는 영역에 있어서 상기 소스 드레인 패턴(107a) 하부로 이와 동일한 형태로 동일한 면적을 가지며 중첩되는 오믹 컨택층(104b)과 액티브층(104a)이 형성된다.
현 단계에서 순차 적층되어 형성된 상기 액티브층(104a) 및 오믹 컨택층(104b) 및 소스 드레인 패턴(107a)은 그 끝단이 일치하는 형태가 된다.
연속하여, 도 3g에 도시된 바와 같이, 상기 오믹 컨택층(104b)이 형성된 기판(101)에 대해 습식 식각을 진행함으로써 상기 제3 포토레지스트 패턴(200c) 외부로 노출된 소스 드레인 패턴(107a)을 제거함으로써 서로 이격하는 소스 전극(106) 및 드레인 전극(108)을 형성한다.
이때, 기존의 습식 식각에서 사용되던 식각액에 비해 불소(F)의 성분이 증가된 식각액을 사용하여 식각 공정을 진행한다. 구체적으로, 식각액의 주요성분 중 깨끗한 수성용액으로 무취, 부식성, 비가연성의 성질을 갖는 NH4F(Ammonium Fluoride)의 함유량이 대략 0.3가 되도록 한다.
이와 같이 불소(F)의 성분이 증가된 식각액을 이용해서 습식 식각을 하게 되면 이격된 소스 전극(106) 및 드레인 전극(108) 사이의 오믹 콘택층(104b)이 함께 제거된다.
불소(F) 성분이 증가된 식각액을 이용한 습식 식각 공정에서 상기 소스 드레인 패턴(107a)과 상기 소스 드레인 패턴(107a)의 하부에 위치한 오믹 콘택층(104b)이 함께 제거되어 상기 액티브층(104a)의 일부를 노출시키며 상기 소스 및 드레인 전극(106, 108) 하부에 서로 이격된 오믹 콘택층(104b)을 형성한다.
상기 오믹 콘택층(104b)과 그 하부의 액티브층(104a)은 반도체층(104)을 이루며, 상기 게이트 전극(102)과 게이트 절연막(103)과 반도체층(104)과 소스 및 드레인 전극(106, 108)은 박막트랜지스터(TFT)를 이룬다.
이어, 도 3h에 도시된 바와 같이, 상기 소스 전극(106) 및 드레인 전극(108)하부로 오믹 콘택층(104b)이 형성된 기판(101)에 대해 스트립(strip)을 진행하여 상기 제3 포토레지스트 패턴(도 3g의 200c)를 제거한다.
이후, 상기 소스 및 드레인 전극(106, 108)위로 무기 절연물질 예를 들면, 산화실리콘(Si02) 또는 질화실리콘(SiNx)를 증착하여 보호층(105)을 형성하고, 이를 마스크 공정을 진행하여 상기 드레인 전극(108)을 노출시키는 제1 콘택홀(H1)을 형성한다.
다음, 도 3i에 도시된 바와 같이, 상기 제1 콘택부(H1)을 갖는 보호층(105) 위로 투명 도전성 물질 예를 들면 인듐-틴-옥사이드 또는 인듐-징크-옥사이드를 전면에 증착하여 투명 도전성 물질층(도시하지 않음)을 형성한다.
이어, 마스크 공정을 진행하여 패터닝함으로써 상기 제1 콘택부(H1)를 통해 상기 드레인 전극(108)과 접촉하는 화소전극(120)을 형성함으로써 본 발명에 따른 박막트랜지스터 어레이 기판(100)을 완성할 수 있다.
이와 같이, 본 발명은 불소(F) 성분이 증가된 식각액을 이용한 습식 식각 공정에서 소스 드레인 패턴과 그 하부에 형성된 오믹 컨택층을 동시에 제거함으로써 제조 공정을 단순화시킬 수 있다.
또한, 본 발명은 드라이 에칭 공정수를 줄임에 따라 상기 드라이 에칭 공정시 발생하는 정전기에 의한 불량을 최소화하여 제품의 신뢰성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들을 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100:박막트랜지스터 어레이 기판 101:절연 기판
102:게이트 전극 103:게이트 절연막
104:반도체층 104a:액티브층
104b:오믹 콘택층 105:보호층
106:소스 전극 108:드레인 전극
120:화소전극
102:게이트 전극 103:게이트 절연막
104:반도체층 104a:액티브층
104b:오믹 콘택층 105:보호층
106:소스 전극 108:드레인 전극
120:화소전극
Claims (7)
- 기판 상에 일방향으로 연장하는 게이트라인과 상기 게이트라인과 연결된 게이트 전극을 형성하는 단계;
상기 게이트 전극 상부로 전면에 게이트 절연막과 순수 비정질 실리콘층과, 불순물 비정질 실리콘층과 제1 금속층을 순차적으로 형성하는 단계;
상기 제1 금속층 위로 제1 및 제2 포토레지스트 패턴을 형성하는 단계;
상기 제1 및 제2 포토레지스트 패턴 외부로 노출된 상기 제1 금속층에 대해 제1차 습식 식각을 진행하여 데이터라인과 소스 드레인 패턴을 형성하는 단계;
애싱을 실시하여 상기 데이터라인과 상기 소스 드레인 패턴 일부를 외부로 노출시키는 단계;
상기 순수 비정질 실리콘층과 상기 불순물 비정질 실리콘층에 대해 드라이 에칭을 실시하여 상기 소스 드레인 패턴 하부로 동일한 형태 및 면적을 가지며 완전히 중첩하는 오믹 콘택패턴 및 액티브층을 형성하는 단계; 및
외부로 노출된 상기 소스 드레인 패턴을 제거하여 서로 이격된 소스 및 드레인 전극을 형성하고, 동시에 상기 소스 드레인 패턴 하부에 위치하는 오믹 콘택패턴을 제거하여 오믹 콘택층을 형성하고 그 하부에 위치한 액티브층을 외부로 노출시키기 위해 불소 식각액을 이용해서 제2차 습식 식각을 실시하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법. - 제1 항에 있어서,
상기 소스 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법. - 제2 항에 있어서,
상기 보호층 위로 상기 노출된 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법. - 제1 항에 있어서,
상기 불소 식각액 중 NH4F(Ammonium Fluoride)의 함유량이 0.3인 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법. - 제1 항에 있어서,
상기 제1 금속층은 구리 또는 구리 합금으로 이루어지는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법. - 제1 항에 있어서,
상기 제1 및 제2 포토레지스트 패턴은 서로 상이한 두께를 갖는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법. - 제1 항에 있어서,
상기 애싱하는 단계는 상기 제2 포토레지스트 패턴을 제거하고 동시에 상기 제1 포토레지스트 패턴의 폭보다 작은 폭을 갖는 제3 포토레지스 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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