KR102216153B1 - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며 상기 게이트 전극과 대응하는 액티브층, 상기 액티브층 상에 위치하되 서로 이격된 오믹 콘택층, 상기 오믹 콘택층 상에 위치하는 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극의 각 측면에 위치하는 금속층, 상기 소스 전극 및 드레인 전극 상에 위치하는 보호막, 및 상기 보호막 상에 위치하며 상기 드레인 전극과 연결되는 화소 전극을 포함하며, 상기 오믹 콘택층이 서로 이격된 간격은 상기 소스 전극과 드레인 전극이 서로 이격된 간격보다 작은 것을 특징으로 한다.
Description
본 발명은 채널 길이를 저감하여 소비전력을 줄이고, 박막트랜지스터의 크기를 줄여 고해상도 모델에 적용 가능한 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
최근, 표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Diode; OLED) 등과 같은 여러 가지의 디스플레이가 실용화되고 있다. 이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 표시장치로 주목받고 있다.
액정표시장치는 박막트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식으로, 박막트랜지스터를 화소 전극에 연결하고 박막트랜지스터의 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다. 액정표시장치를 구동하기 위한 박막트랜지스터는 이동도(mobility), 누설전류(leakage current) 등과 같은 기본적인 박막트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 박막트랜지스터는 게이트 전극, 액티브층 및 소스/드레인 전극으로 구성되고, 박막트랜지스터의 액티브층은 비정질 실리콘 또는 다결정 실리콘으로 형성된다. 액티브층으로 주로 이용되는 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있다.
도 1a 내지 도 1j는 종래 박막트랜지스터 어레이 기판의 제조방법을 나타낸 도면으로, 하나의 화소영역에 대한 제조 공정별 단면도이다. 도 1a를 참조하면, 기판(10) 상에 제1 금속물질을 증착한 후 제1 마스크를 통해 게이트 전극(15)을 형성한다. 이어, 도 1b에 도시된 바와 같이, 게이트 전극(15)이 형성된 기판(10) 상에 게이트 절연막(20), 비정질 실리콘층(25), 불순물 비정질 실리콘층(27) 및 제2 금속물질층(30)을 연속적으로 형성한다. 다음, 도 1c에 도시된 바와 같이, 제2 금속물질층(30) 상에 포토레지스트층을 형성한 후 제2 마스크인 하프톤 마스크를 이용하여 포토레지스트층을 패터닝함으로써, 소스 전극과 드레인 전극이 형성될 영역에 대응하는 제1 두께부(T1)와, 소스 전극과 드레인 전극이 이격된 영역에 대응하는 제2 두께부(T2)를 포함하는 포토레지스트 패턴(PR)을 형성한다. 나머지 영역의 포토레지스트층은 제거된다. 이어, 포토레지스트 패턴(PR)을 마스크로 하여 노출된 제2 금속물질층(30)을 습식 식각하여 전극 패턴층(35)을 형성한다.
다음, 도 1d에 도시된 바와 같이, 포토레지스트 패턴(PR) 외에 노출된 불순물 비정질 실리콘층(27)과 비정질 실리콘층(25)을 건식 식각하여, 액티브층(40)과 오믹 패턴(42)을 형성한다. 이어, 도 1e에 도시된 바와 같이, 포토레지스트 패턴(PR)에 애싱을 수행하여 제1 두께부(T1)의 포토레지스트 패턴(PR)을 제거하고 제2 두께부(T2)의 포토레지스트 패턴(PR)의 두께를 줄인다. 다음, 도 1f에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 하여 노출된 제2 금속물질층(30)을 습식 식각하여 소스 전극(45a) 및 드레인 전극(45b)을 형성한다. 이어, 도 1g에 도시된 바와 같이, 포토레지스트 패턴(PR)을 마스크로 하여 노출된 오믹 패턴(42)을 건식 식각함으로써, 서로 이격된 오믹콘택층(43)을 형성한다. 다음, 도 1h에 도시된 바와 같이 포토레지스트 패턴(PR)을 스트립하여 제거하여 박막트랜지스터(TFT)를 제조한다.
이어, 도 1i에 도시된 바와 같이, 박막트랜지스터(TFT)을 보호하는 보호막(50)을 형성한다. 다음, 도 1j에 도시된 바와 같이, 제3 마스크를 이용하여 보호막(50)을 에칭하여 드레인 전극(45b)을 노출하는 콘택홀(55)을 형성한다. 콘택홀(55)이 형성된 기판(10) 상에 투명도전물질을 적층하고 제4 마스크를 이용하여 패터닝하여, 드레인 전극(45b)에 연결된 화소 전극(60)을 형성한다. 이로써, 4매의 마스크를 이용한 박막트랜지스터 어레이 기판이 제조된다.
그러나, 전술한 종래 박막트랜지스터 어레이 기판의 제조방법은 액티브층의 채널 길이(channel length)가 길기 때문에 박막트랜지스터의 축소가 어렵다. 이에 따라, 채널 길이가 긴 박막트랜지스터는 고해상도 모델에 적용하기 어려운 문제점이 있다.
본 발명은 채널 길이를 저감하여 소비전력을 줄이고, 박막트랜지스터의 크기를 줄여 고해상도 모델에 적용 가능한 박막트랜지스터 어레이 기판 및 그 제조방법을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며 상기 게이트 전극과 대응하는 액티브층, 상기 액티브층 상에 위치하되 서로 이격된 오믹 콘택층, 상기 오믹 콘택층 상에 위치하는 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극의 각 측면에 위치하는 금속층, 상기 소스 전극 및 드레인 전극 상에 위치하는 보호막, 및 상기 보호막 상에 위치하며 상기 드레인 전극과 연결되는 화소 전극을 포함하며, 상기 오믹 콘택층이 서로 이격된 간격은 상기 소스 전극과 드레인 전극이 서로 이격된 간격보다 작은 것을 특징으로 한다.
상기 소스 전극과 상기 드레인 전극이 서로 마주보는 측면에 상기 금속층이 위치하는 것을 특징으로 한다.
상기 소스 전극과 상기 드레인 전극이 서로 마주보는 측면을 제외한 나머지 측면들과, 상기 오믹 콘택층들이 서로 마주보는 측면을 제외한 나머지 측면들과, 상기 액티브층의 측면들은 서로 일치하고, 상기 측면들에 상기 금속층이 위치하는 것을 특징으로 한다.
상기 액티브층 중 상기 오믹 콘택층이 서로 이격된 간격에 대응되는 영역은 채널로 작용하는 것을 특징으로 한다.
또한, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 제1 마스크를 이용하여 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막, 순수 비정질 실리콘층, 불순물 비정질 실리콘층 및 제1 금속층을 형성하는 단계, 상기 제1 금속층 상에 1차 포토레지스트를 도포한 후 제2 마스크를 이용하여 노광 및 현상하여 제1 두께를 갖는 제1 포토레지스트 패턴과 제2 두께를 갖는 제2 포토레지스트 패턴을 포함하는 포토레지스트 패턴을 형성하는 단계, 상기 제1 금속층을 습식 식각하여 전극 패턴을 형성하는 단계, 상기 불순물 비정질 실리콘층과 상기 순수 비정질 실리콘층을 건식 식각하여 오믹 패턴과 액티브층을 형성하는 단계, 상기 포토레지스트 패턴을 애싱하여 제1 포토레지스트 패턴을 제거하고 제2 포토레지스트 패턴의 두께를 저감하는 단계, 상기 전극 패턴을 습식 식각하여 소스 전극과 드레인 전극을 형성하는 단계, 상기 기판 전면에 제2 금속층을 형성하는 단계, 상기 제2 금속층이 형성된 상기 기판 전면에 2차 포토레지스트를 도포한 후, 상기 포토레지스트 패턴 및 상기 제2 금속층을 마스크로 작용시켜 상기 2차 포토레지스트를 노광 및 현상함으로써 제3 포토레지스트 패턴을 형성하는 단계, 상기 제3 포토레지스트 패턴과 제2 포토레지스트 패턴을 마스크로 작용시켜 상기 제2 금속층과 상기 오믹 패턴을 건식 식각하여 오믹 콘택층을 형성하는 단계, 상기 제3 포토레지스트 패턴과 제2 포토레지스트 패턴을 스트립하는 단계, 상기 기판 상에 보호막을 형성하고 제3 마스크를 이용하여 상기 드레인 전극을 노출하는 콘택홀을 형성하는 단계, 및 상기 보호막 상에 투명도전물질을 증착하고 제4 마스크를 이용하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 마스크의 증가 없이 추가의 금속층과 포토레지스트층을 통해 액티브층의 채널 길이를 축소할 수 있다. 이에 따라, 소비전력을 줄이고, 박막트랜지스터의 크기를 줄여 고해상도 모델에 적용 가능한 이점이 있다.
도 1a 내지 도 1j는 종래 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도.
도 3은 도 2의 박막트랜지스터 어레이 기판에서 I-I'선을 따라 자른 단면도.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도.
도 5a 및 도 5b는 본 발명의 실시예에 따라 2차 포토레지스트까지 증착된 것을 나타낸 SEM 사진.
도 6은 본 발명의 실시예에 따라 제조된 박막트랜지스터 어레이 기판과 종래 기술에 따라 제조된 박막트랜지스터 어레이 기판을 비교한 도면.
도 2는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도.
도 3은 도 2의 박막트랜지스터 어레이 기판에서 I-I'선을 따라 자른 단면도.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도.
도 5a 및 도 5b는 본 발명의 실시예에 따라 2차 포토레지스트까지 증착된 것을 나타낸 SEM 사진.
도 6은 본 발명의 실시예에 따라 제조된 박막트랜지스터 어레이 기판과 종래 기술에 따라 제조된 박막트랜지스터 어레이 기판을 비교한 도면.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 평면도이고, 도 3은 도 2의 박막트랜지스터 어레이 기판에서 I-I'선을 따라 자른 단면도이다. 하기에서는 박막트랜지스터 어레이 기판의 예로 액정표시장치에 사용되는 박막트랜지스터 어레이 기판을 설명하기로 하고 그 중에서 하나의 화소 영역을 예로 도시하여 설명한다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판(100)은 기판(110) 상에 게이트 절연막(120)을 사이에 두고 교차하는 게이트 라인(GL) 및 데이터 라인(DL)과, 그 교차부마다 형성된 박막트랜지스터(TFT)를 구비한다. 그리고 게이트 라인(GL)과 데이터 라인(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 보호막(170)을 사이에 두고 박막트랜지스터(TFT)에 연결된 화소 전극(180)이 위치한다. 화소 전극(180)은 화소 영역에 대응하는 대략 사각형의 모양으로 이루어지나, 특별히 한정되지 않는다.
박막트랜지스터(TFT)는 게이트 라인(GL)의 게이트 신호에 응답하여 데이터 라인(DL)의 화소 신호가 화소 전극(180)에 충전되어 유지하도록 한다. 이를 위해, 박막트랜지스터(TFT)는 게이트 라인(GL)에서 분기한 게이트 전극(115), 데이터 라인(DL)에서 분기된 소스 전극(138a), 소스 전극(138a)과 이격한 드레인 전극(138b), 드레인 전극(138b)과 일부 중첩되여 연결된 화소 전극(180), 그리고 게이트 절연막(120) 위에서 게이트 전극(115)과 중첩하며 소스 전극(138a)과 드레인 전극(138a) 사이에 채널을 형성하는 액티브층(137)을 포함한다. 액티브층(137)과 소스 전극(138a) 사이에 그리고 액티브층(137)과 드레인 전극(138b) 사이에는 오믹 접촉을 위한 오믹 콘택층(132)이 위치한다. 오믹 콘택층(132)은 소스 전극(138a) 하부와 드레인 전극(138b) 하부에 각각 위치하여 서로 이격되어 있다.
본 발명에서는 상기 오믹 콘택층(132)이 서로 이격된 간격(D2)이 상기 소스 전극(138a)과 드레인 전극(138b)이 서로 이격된 간격(D1)보다 작은 것을 개시한다. 여기서, 오믹 콘택층(132)이 이격된 간격(D2)이 대응되는 액티브층(137)의 영역이 바로 액티브층(137)의 채널(channel)로 작용하게 된다.
또한, 소스 전극(138a)과 드레인 전극(138b)이 서로 마주보는 측면에 금속층(150)이 위치한다. 금속층(150)은 소스 전극(138a)과 드레인 전극(138b)이 서로 마주보는 영역에서 소스 전극(138a)과 드레인 전극(138b)의 측면들, 및 오믹 콘택층(132)의 상면에 위치한다. 또한, 소스 전극(138a)과 드레인 전극(138b)이 서로 마주보는 측면을 제외한 나머지 측면들과, 오믹 콘택층(132)들이 서로 마주보는 측면을 제외한 나머지 측면들과, 액티브층(137)의 측면들은 서로 일치하고, 이 측면들에 금속층(150)이 위치한다.
전술한 본 발명의 박막트랜지스터(TFT)의 구조는 액티브층(137)의 채널 길이를 줄이기 위한 제조방법에 기인한 구조적인 특징으로 보다 자세한 설명은 후술하기로 한다.
이하, 전술한 도 2 및 도 3에 도시된 박막트랜지스터 어레이 기판에 대해 후술하는 제조방법에서 보다 자세히 설명하기로 한다. 도 4a 내지 도 4l은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도이다.
먼저, 도 4a를 참조하면, 투명한 기판(210) 상에 제1 금속물질을 증착하여 제1 금속층(미도시)을 형성한 후, 포토레지스트(photoresist)를 이용한 포토레지스트법을 수행하여 제1 금속층을 패터닝함으로써 게이트 전극(215)을 형성한다. 보다 자세하게, 투명 기판(210) 상에 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu) 등과 같은 저저항의 제1 금속물질을 증착하여 제1 금속층을 형성한다. 그 다음 제1 금속층의 전면에 포토레지스트를 스핀 코팅(spin coating) 등의 용액 도포법을 이용하여 포토레지스트층(미도시)을 형성한다. 포토레지스트층 상에 제1 마스크를 배치한 후 UV(ultra violet, 자외선)를 조사하는 노광 공정을 수행한다. 노광된 포토레지스트층에 액상의 현상액을 도포하고 노광된 포토레지스트층을 제거하는 현상 공정을 수행하여 포토레지스트 패턴을 형성한다.
전술한 포토레지스트 재료는 포지티브형(positive type)과 네거티브(negative type)으로 나눌 수 있는데, 포지티브형은 UV가 조사된 부분이 현상액에 의해 제거되는 메커니즘을 가지고 네거티브형은 UV가 조사된 부분이 현상액에 의해 제거되지 않고 조사되지 않은 부분이 제거되는 메커니즘을 가진다. 본 발명에서는 포지티브형 포토레지스트를 예로 설명하나, 네거티브형 포토레지스트를 사용하여도 무방하다.
이후, 포토레지스트 패턴에 의해 노출된 제1 금속층을 식각액으로 식각하여 제거함으로써 게이트 전극(215)을 형성한다. 그리고 게이트 전극(215) 상에 남아 있는 포토레지스트 패턴을 스트립(strip)하여 제거함으로써 포토레지스트법을 이용한 게이트 전극(215)이 형성된다. 이때, 기판(210) 상에 형성된 게이트 전극(215)은 전술한 제1 금속물질을 이용하여 단층 또는 둘 이상의 다층으로 형성할 수도 있다. 본 발명의 도면에서는 일 예로 단층 구조를 가지는 게이트 전극(215)을 도시하였다.
다음, 도 4b를 참조하면, 게이트 전극(215)이 형성된 기판(210) 상에 게이트 절연막(220)을 형성한다. 게이트 절연막(220)은 게이트 전극(215)을 전기적으로 절연시키는 것으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 형성할 수 있다. 이어, 게이트 절연막(220) 상에 순수 비정질 실리콘(a-Si)과 불순물 비정질 실리콘(n+ a-Si)을 순차적으로 증착하여 순수 비정질 실리콘층(225)과 불순물 비정질 실리콘층(230)을 형성한다. 이어, 불순물 비정질 실리콘층(230) 상에 제2 금속물질을 증착하여 제2 금속층(235)을 형성한다. 여기서, 제2 금속층(235)은 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu) 등과 같은 저저항의 제2 금속물질로 형성되고, 이들의 단층 또는 둘 이상의 다층으로 형성할 수도 있다. 본 발명의 도면에서는 일 예로 단층 구조를 가지는 제2 금속층(235)을 도시하였다. 다음, 다음, 제2 금속층(235) 상에 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성한다. 이어, 제2 마스크를 이용하여 포토레지스트층을 패터닝한다.
도면에는 도시하지 않았지만, 보다 자세하게는, 포토레지스트층 상에 하프톤 마스크(half-tone mask)인 제2 마스크(HFM)를 배치한다. 제2 마스크(HFM)는 빛이 투과되는 투과영역, 빛이 차단되는 차단영역 및 빛의 투과되는 양이 조절되는 반투과영역이 구비된다. 이어, 제2 마스크(HFM) 상에서 기판(210)을 향해 UV를 조사하는 노광 공정을 수행한다. 이때, 제2 마스크(HFM)의 배치는 제2 마스크(HFM)의 차단영역이 액티브층, 소스 전극 및 드레인 전극이 형성될 부분에 대응되고, 반투과영역이 소스 전극과 드레인 전극 사이의 이격된 부분이 형성되는 부분에 대응되며, 투과영역이 나머지 영역에 대응되도록 배치한다. 따라서, 차단영역에 대응되는 액티브층, 소스 전극 및 드레인 전극이 형성될 부분은 UV가 조사되지 않고, 투과영역에 대응되는 나머지 부분은 UV가 조사되고, 반투과영역에 대응되는 소스 전극과 드레인 전극 사이의 이격된 부분이 형성되는 부분 UV의 양이 조절되어 조사된다.
다음, 도 4c를 참조하면, 노광된 포토레지스트층에 현상액을 도포하여 현상 공정을 수행함으로써, 포토레지스트 패턴(240)을 형성한다. 현상 공정에 의하면, 제2 금속층(235) 상에 소스 전극 및 드레인 전극이 형성될 부분에는 제1 두께의 제1 포토레지스트 패턴(244)이 형성되고, 소스 및 드레인 전극 사이의 이격된 부분이 형성될 부분에는 제1 두께보다 얇은 제2 두께의 제2 포토레지스트 패턴(242)이 형성된다. 그 외의 나머지 부분에는 포토레지스트층이 완전히 제거되어 제2 금속층(235)이 노출된다.
이어, 제1 포토레지스트 패턴(244)과 제2 포토레지스트 패턴(242) 외의 노출된 제2 금속층(235)에 식각액을 이용하여 습식 식각하여 제거함으로써, 소스 전극 및 드레인 전극이 형성될 전극 패턴(237)이 형성된다. 이때, 본 발명에서는 제2 금속층의 재료를 선정하는데 있어서 식각액에 의한 식각율이 큰 재료를 사용함으로써, 상부에 위치한 포토레지스트 패턴(240)에 대해 언더컷(under cut) 형상으로 식각되도록 한다. 예를 들어, 제2 금속층이 식각율이 큰 구리 또는 구리합금으로 이루어진 경우, 다른 금속물질로 이루어진 경우보다 빠른 식각이 이루어져, 전극 패턴(237)은 전극 패턴(237) 위에 위치한 포토레지스트 패턴(240)보다 더 작은 폭으로 형성된다.
다음, 도 4d를 참조하면, 전극 패턴(237)이 형성된 기판(210) 상에 건식 식각을 수행하여 액티브층(227) 및 오믹 패턴(232)을 형성한다. 보다 자세하게, 포토레지스트 패턴(240) 외에 노출된 불순물 비정질 실리콘층(230)과 순수 비정질 실리콘층(225)을 건식 식각하여 제거한다. 따라서, 전극 패턴(237)과 동일한 면적을 가지는 형태로 오믹 패턴(232)과 순수 비정질 실리콘의 액티브층(227)이 형성된다. 이때, 액티브층(227), 오믹 패턴(232) 및 전극 패턴(237)의 끝단이 일치하게 된다.
이어, 도 4e를 참조하면, 액티브층(227), 오믹 패턴(232) 및 전극 패턴(237)이 형성된 기판(210) 상에 애싱(ashing) 공정을 수행한다. 애싱은 2 두께를 가진 제2 포토레지스트 패턴(242)의 제거와 함께 제1 포토레지스트 패턴(244)의 두께를 줄이기 위해 수행된다. 따라서, 애싱 공정에 의해, 제2 두께의 제2 포토레지스트 패턴(242)이 제거되어 전극 패턴(237)의 일부가 노출된다. 이와 동시에 제1 포토레지스트 패턴(244)은 그 두께가 줄어들어 제3 두께의 제3 포토레지스트 패턴(246)을 이루게 된다. 이때, 제3 포토레지스트 패턴(246)은 애싱에 의해 두께가 줄어들었기 때문에 그 하부에 위치한 전극 패턴(237), 오믹 패턴(232) 및 액티브층(227)의 끝단보다 더 돌출된 상태를 유지한다. 따라서, 전극 패턴(237), 오믹 패턴(232) 및 액티브층(227)은 제3 포토레지스트 패턴(246)에 대해 언더컷 형상을 유지한다.
다음, 도 4f를 참조하면, 애싱된 제3 포토레지스트 패턴(246)이 형성된 기판(210) 상에 습식 식각을 수행하여, 소스 전극(238a) 및 드레인 전극(238b)을 형성한다. 보다 자세하게, 제3 포토레지스트 패턴(246)의 외부로 노출된 전극 패턴(237)을 습식 식각을 수행하여 제거함으로써, 서로 이격하는 소스 전극(238a)과 드레인 전극(238b)이 형성된다. 이때, 전극 패턴을 이루는 금속물질은 전술한 바와 같이, 식각율이 크기 때문에 다른 금속대비 상대적으로 매우 빠른 속도로 식각이 진행되어, 소스 전극(238a) 및 드레인 전극(238b)은 제3 포토레지스트 패턴(246)에 대해 언더컷 형상으로 형성된다.
이어, 도 4g를 참조하면, 소스 전극(238a) 및 드레인 전극(238b)이 형성된 기판(210) 상에 제3 금속물질을 전면 증착하여 제3 금속층(250)을 형성한다. 제3 금속물질은 추후 불순물 비정질 실리콘의 오믹 패턴(232)이 식각되는 건식 식각 공정에서 동시에 식각되는 금속재료로 이루어진다. 본 발명에서는 몰리브덴(Mo)을 예로 설명하나 이에 한정되지 않으며, 불순물 비정질 실리콘의 오믹 패턴(232)과 동시에 식각되는 금속재료면 사용가능하다. 제3 금속층(250)은 제3 포토레지스트 패턴(246), 소스 전극(238a)과 드레인 전극(238b)의 측면, 오믹 패턴(232)의 측면, 액티브층(227)의 측면 및 게이트 절연막(220) 상에 증착된다. 이때, 제3 금속층(250)은 제3 포토레지스트 패턴(246)에 대해 소스 전극(238a)과 드레인 전극(237b)이 언더컷 형상을 이루기 때문에, 제3 포토레지스트 패턴(246)과 소스 전극(238a)의 측면이 인접한 제3 포토레지스트 패턴(246)의 하면들과, 제3 포토레지스트 패턴(246)과 드레인 전극(238b)의 측면이 인접한 제3 포토레지스트 패턴(246)의 하면들에는 증착되지 않는다. 따라서, 제3 포토레지스트 패턴(246)의 윗면에 증착된 제3 금속층(250)은 소스 전극(238a)과 드레인 전극(238b)의 측면, 오믹 패턴(232)의 측면, 액티브층(227)의 측면 및 게이트 절연막(220) 상에 증착된 제3 금속층(250)과 단절된다.
이어, 도 4h와 4i를 참조하면, 제3 금속층(250)이 형성된 기판(210) 전면에 다시 한번 포토레지스트층(260)을 도포한다. 그리고, 마스크 없이 기판(210) 전면을 노광한다. 이때, 포토레지스트층(260)은 제3 금속층(250)이 마스크로 작용하게 되어 제3 금속층(250) 외의 노출된 영역에 UV가 조사된다. 이어, 포토레지스트층(260)을 현상함으로써, 제3 포토레지스트 패턴(246)의 하부와, 제3 포토레지스트 패턴(246)을 덮는 제3 금속층(250)의 하부에 형성된 제4 포토레지스트 패턴(262)을 형성한다. 보다 자세하게, 제4 포토레지스트 패턴(262)은 제3 포토레지스트 패턴(246)의 하부에 위치하되, 제3 포토레지스트 패턴(246)을 덮는 제3 금속층(250)의 끝단과 일치하게 형성된다.
다음, 도 4j를 참조하면, 제4 포토레지스트 패턴(262)이 형성된 기판(210)에 건식 식각 공정을 수행하여, 제4 금속층(265)과 오믹 콘택층(234)을 형성한다. 보다 자세하게, 기판(210)에 건식 식각 공정을 수행하면, 제4 포토레지스트 패턴(262)과 제3 포토레지스트 패턴(246)이 마스크로 작용하여 노출된 오믹 패턴(232)이 제거되어 오믹 콘택층(234)이 형성된다. 이와 동시에 제3 금속층(250)의 재료가 오믹 패턴(232)이 건식 식각 될때 함께 식각되는 재료로 형성되었기 때문에 노출된 제3 금속층(250) 또한 제거된다. 따라서, 소스 전극(238a)과 액티브층(227) 사이 및 드레인 전극(238b)과 액티브층(227) 사이에 각각 위치하는 오믹 콘택층(234)이 형성된다. 또한, 노출된 제3 금속층(250)이 제거되고 제4 포토레지스트 패턴(262)에 덮혀져 제거되지 않은 제4 금속층(265)이 형성된다.
특히, 본 발명에서는, 소스 전극(238a)과 드레인 전극(238b) 사이의 이격된 영역에서 제3 포토레지스트 패턴(246)보다 제4 포토레지스트 패턴(262) 사이의 간격이 좁기 때문에 오믹 패턴(232)이 미세하게 제거된다. 즉, 오믹 패턴(232)이 제거된 간격이 바로 액티브층(227)의 채널(channel)로 작용하게 되기 때문에, 채널의 길이가 매우 짧은 액티브층(227)을 형성할 수 있게 된다.
이어, 도 4k를 참조하면, 기판(210) 상에 존재하는 제3 포토레지스트 패턴(246)과 제4 포토레지스트 패턴(262)을 스트립하여 모두 제거함으로써, 게이트 전극(215), 액티브층(227), 오믹 콘택층(234), 소스 전극(238a), 드레인 전극(238b) 및 제4 금속층(265)이 형성된 박막트랜지스터(TFT)가 형성된다.
마지막으로, 도 4l을 참조하면, 박막트랜지스터(TFT)가 형성된 기판(210) 상에 보호막(270)을 형성한다. 보호막(270)은 박막트랜지스터(TFT)를 전기적으로 절연시킴과 동시에 외부로부터 보호하는 것으로, 무기절연물질인 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 형성할 수 있다. 또한, 보호막(270)은 전술한 무기절연물질 외에 포토아크릴, 폴리이미드 등의 유기절연물질로도 형성할 수 있다. 이어, 제3 마스크를 이용하여 보호막(270)을 식각함으로써, 드레인 전극(238b)을 노출시키는 콘택홀(275)을 형성한다.
다음, 콘택홀(275)과 보호막(270)이 형성된 기판(210) 상에 ITO, IZO 또는 ITZO 등의 투명도전물질을 증착하여 투명도전층을 형성하고 제3 마스크를 이용하여 투명도전층을 패터닝함으로써, 드레인 전극(238b)에 연결되는 화소 전극(280)을 형성한다. 따라서, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판(200)을 제조할 수 있다.
도 5a 및 도 5b는 본 발명의 실시예에 따라 2차 포토레지스트까지 증착된 것을 나타낸 SEM 사진이고, 도 6은 본 발명의 실시예에 따라 제조된 박막트랜지스터 어레이 기판과 종래 기술에 따라 제조된 박막트랜지스터 어레이 기판을 비교한 도면이다.
도 5a를 참조하면, 전술한 본 발명의 실시예에 따라 1차 포토레지스트(①)를 증착하고 2차 포토레지스트(②)를 증착된 것이 SEM 사진을 통해 나타난다. 도 5b를 참조하면, 1차 포토레지스트(1st PR)보다 2차 포토레지스트(2nd PR)가 더 돌출되게 형성된 것을 확인할 수 있다. 즉, 2차 포토레지스트로 형성된 제4 포토레지스트 패턴이 더 돌출됨에 따라, 제4 포토레지스트 패턴으로 패터닝되는 금속층의 간격이 좁아져 채널 길이가 더 좁게 형성된다.
한편, 도 6을 참조하면, 도 6의 (b)에 도시된 종래 기술에 따라 제조된 박막트랜지스터 어레이 기판은 L1만큼의 채널 길이를 가지게 된다. 반면, 도 6의 (a)에 도시된 본 발명의 실시예에 따라 제조된 박막트랜지스터 어레이 기판은 L1보다 짧은 L2만큼의 채널 길이를 가지게 된다. 본 발명은 제조방법에서 전술한 바와 같이, 제3 금속층을 증착한 후 제4 포토레지스트 패턴을 더 형성함으로써, 제3 포토레지스트 패턴의 이격된 간격보다 더 좁은 이격 간격을 가지는 제4 포토레지스트 패턴을 형성할 수 있다. 도 6에 나타나는 바와 같이, 제3 포토레지스트 패턴보다 제4 포토레지스트 패턴이 D만큼 더 돌출되어 형성되기 때문에 제4 포토레지스트 패턴 간의 이격된 간격이 더 좁아지게 형성됨을 확인할 수 있었다. 따라서, 제4 포토레지스트 패턴에 따라 식각된 오믹 콘택층으로 인해 액티브층의 채널 길이가 짧아질 수 있게 된다.
전술한 바와 같이, 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 마스크의 증가 없이 추가의 금속층과 포토레지스트층을 통해 액티브층의 채널 길이를 축소할 수 있다. 이에 따라, 소비전력을 줄이고, 박막트랜지스터의 크기를 줄여 고해상도 모델에 적용 가능한 이점이 있다.
전술한 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 액정표시장치 뿐만 아니라, 유기전계발광표시장치, 전기영동표시장치 등의 평판형 또는 플렉서블 표시장치에 모두 적용가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 박막트랜지스터 어레이 기판 110 : 기판
115 : 게이트 전극 120 : 게이트 절연막
137 : 액티브층 132 : 오믹콘택층
138a : 소스 전극 138b : 드레인 전극
150 : 금속층 170 : 보호막
180 : 화소 전극
115 : 게이트 전극 120 : 게이트 절연막
137 : 액티브층 132 : 오믹콘택층
138a : 소스 전극 138b : 드레인 전극
150 : 금속층 170 : 보호막
180 : 화소 전극
Claims (7)
- 기판;
상기 기판 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하며 상기 게이트 전극과 대응하는 액티브층;
상기 액티브층 상에 위치하되 서로 이격된 오믹 콘택층;
상기 오믹 콘택층 상에 위치하는 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극이 서로 마주보는 영역에서 상기 소스 전극 및 드레인 전극의 각 측면에 위치하는 금속층;
상기 소스 전극 및 드레인 전극 상에 위치하는 보호막; 및
상기 보호막 상에 위치하며 상기 드레인 전극과 연결되는 화소 전극;을 포함하며,
상기 오믹 콘택층이 서로 이격된 간격은 상기 소스 전극과 드레인 전극이 서로 이격된 간격보다 작고,
상기 소스 전극 및 드레인 전극이 서로 마주보는 영역에서 상기 오믹 콘택층의 상부면은 상기 소스 전극과 드레인 전극의 하부면과 중첩하지 않으며,
상기 금속층은 상기 소스 전극과 상기 드레인 전극이 서로 마주보는 측면을 제외한 나머지 측면들과, 상기 오믹 콘택층들이 서로 마주보는 측면을 제외한 나머지 측면들과, 상기 액티브층의 측면에 위치하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 삭제
- 제1 항에 있어서,
상기 소스 전극과 상기 드레인 전극이 서로 마주보는 측면을 제외한 나머지 측면들과, 상기 오믹 콘택층들이 서로 마주보는 측면을 제외한 나머지 측면들과, 상기 액티브층의 측면들은 서로 일치하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제1 항에 있어서,
상기 액티브층 중 상기 오믹 콘택층이 서로 이격된 간격에 대응되는 영역은 채널로 작용하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 기판 상에 제1 마스크를 이용하여 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막, 순수 비정질 실리콘층, 불순물 비정질 실리콘층 및 제1 금속층을 형성하는 단계;
상기 제1 금속층 상에 1차 포토레지스트를 도포한 후 제2 마스크를 이용하여 노광 및 현상하여 제1 두께를 갖는 제1 포토레지스트 패턴과 제2 두께를 갖는 제2 포토레지스트 패턴을 포함하는 포토레지스트 패턴을 형성하는 단계;
상기 제1 금속층을 습식 식각하여 전극 패턴을 형성하는 단계;
상기 불순물 비정질 실리콘층과 상기 순수 비정질 실리콘층을 건식식각하여 오믹 패턴과 액티브층을 형성하는 단계;
상기 포토레지스트 패턴을 애싱하여 제1 포토레지스트 패턴을 제거하고 제2 포토레지스트 패턴의 두께를 저감하여 제3 포토레지스트 패턴을 형성하는 단계;
상기 전극 패턴을 습식식각하여 소스 전극과 드레인 전극을 형성하는 단계;
상기 기판 전면에 제2 금속층을 형성하는 단계;
상기 제2 금속층이 형성된 상기 기판 전면에 2차 포토레지스트를 도포한 후, 상기 제3 포토레지스트 패턴 및 상기 제3 포토레지스트 패턴을 덮는 제2 금속층을 마스크로 작용시켜 상기 2차 포토레지스트를 노광 및 현상함으로써 제4 포토레지스트 패턴을 형성하는 단계;
상기 제3 포토레지스트 패턴과 제4 포토레지스트 패턴을 마스크로 작용시켜 상기 제2 금속층과 상기 오믹 패턴을 건식 식각하여 오믹 콘택층을 형성하는 단계;
상기 제3 포토레지스트 패턴과 제4 포토레지스트 패턴을 스트립하는 단계;
상기 기판 상에 보호막을 형성하고 제3 마스크를 이용하여 상기 드레인 전극을 노출하는 콘택홀을 형성하는 단계; 및
상기 보호막 상에 투명도전물질을 증착하고 제4 마스크를 이용하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계;를 포함하며,
상기 제4 포토레지스트 패턴은 상기 제3 포토레지스트 패턴의 하부에 위치하여 상기 제3 포토레지스트 패턴 하부의 제2 금속층을 덮고, 상기 제3 포토레지스트 패턴을 덮는 상기 제2 금속층의 끝단과 일치하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제5 항에 있어서, 상기 제4 포토레지스트 패턴은 상기 소스 전극 및 드레인 전극이 서로 마주보는 영역의 상기 소스 전극 및 드레인전극의 측면, 상기 소스 전극 및 드레인 전극이 서로 마주보지 않는 영역의 상기 소스 전극 및 드레인 전극의 측면과 상기 오믹 콘택층의 측면 및 액티브층의 측면에 위치하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제5 항에 있어서, 상기 소스 전극 및 드레인 전극이 서로 마주보는 영역에서, 상기 제2 금속층은 상기 소스 전극 및 드레인 전극의 각 측면에 위치하고,
상기 소스 전극 및 드레인 전극이 서로 마주보지 않는 영역에서, 상기 제2 금속층은 상기 소스 전극과 상기 드레인 전극의 각 측면, 상기 오믹 콘택층의 측면, 및 상기 액티브층의 측면에 모두 위치하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020140079236A KR102216153B1 (ko) | 2014-06-26 | 2014-06-26 | 박막트랜지스터 어레이 기판 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140079236A KR102216153B1 (ko) | 2014-06-26 | 2014-06-26 | 박막트랜지스터 어레이 기판 및 그 제조방법 |
Publications (2)
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|---|---|
| KR20160001819A KR20160001819A (ko) | 2016-01-07 |
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ID=55168579
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-
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