KR20070076149A - 박막트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 저저항 금속에 의한 채널 영역의 오염을 방지할 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 박막트랜지스터 기판의 제조방법은 기판 상에 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 금속 패턴을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 알루미늄 계열의 금속을 포함하는 적어도 한 층 구조의 소스 및 드레인 전극을 포함하는 소스/드레인 금속 패턴, 상기 소스 및 드레인 전극 사이의 채널을 이루는 반도체 패턴, 상기 알루미늄 계열의 금속의 노출된 표면을 덮도록 형성된 식각 방지막을 형성하는 단계와; 상기 드레인 전극과 접속되는 화소 전극을 포함하는 투명 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 및 도 1b는 종래 채널 영역의 저저항 금속 오염으로 인한 박막트랜지스터의 오프 전류 증가 현상을 설명하기 위한 도면들이다.
도 2는 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 3은 도 2에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 4는 도 3에 도시된 식각 방지막에 의한 박막트랜지스터의 오프 전류 증가 방지 현상을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명에 따른 박막트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명에 따른 박막트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 단면도들이다.
도 7a 내지 도 7e는 도 6a 및 도 6b에 도시된 제2 마스크 공정의 제1 실시 예를 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 도 6a 및 도 6b에 도시된 제2 마스크 공정의 제2 실시 예를 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 본 발명에 따른 박막트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 단면도들이다.
도 10a 및 도 10b는 본 발명에 따른 박막트랜지스터 기판의 제4 마스크 공정을 설명하기 위한 단면도들이다.
< 도면의 주요부분에 대한 설명>
101 : 기판 102 : 게이트 라인
104 : 데이터 라인 106 : 게이트 전극
108 : 소스 전극 110 : 드레인 전극
112 : 게이트 절연막 114 : 활성층
115 : 반도체 패턴 116 : 오믹접촉층
118 : 보호막 120,154,164 : 콘택홀
122 : 화소전극 140 : 식각 방지막
150 : 게이트 패드 160 : 데이터 패드
본 발명은 박막트랜지스터 기판 및 그 제조 방법에 관한 것으로, 특히 저저 항 금속에 의한 채널 영역의 오염을 방지할 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
통상, 액정 표시 장치(Liquid Crystal Display; LCD)는 액정 패널에 매트릭스 형태로 배열된 액정셀들 각각이 비디오 신호에 따라 광투과율을 조절하게 함으로써 화상을 표시하게 된다.
이러한 액정 표시 장치는 액정을 사이에 두고 서로 대향하는 박막 트랜지스터 기판 및 칼러 필터 기판을 구비한다.
칼라 필터 기판은 빛샘 방지를 위한 블랙 매트릭스와, 칼러 구현을 위한 칼러 필터, 화소전극과 수직전계를 이루는 공통전극과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함한다. 박막 트랜지스터 기판은 서로 교차되게 형성된 게이트라인 및 데이터라인과, 그들의 교차부에 형성된 박막트랜지스터(Thin Film Transistor : TFT)와, 박막트랜지스터와 접속된 화소전극과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함한다.
이러한 액정 표시 장치가 고해상도 및 대형화될수록 게이트 라인을 통해 공급되는 게이트 신호 및 데이터라인을 통해 공급되는 비디오 신호의 지연이 발생된다. 이 신호 지연을 방지하기 위하여 최근에는 저저항 금속으로 형성된 신호라인을 구비하는 액정 표시 장치가 제안되었다.
그러나, 저저항 금속으로 형성된 데이터 라인은 채널 영역의 활성층을 노출시키기 위한 오믹접촉층 패터닝시 이용되는 식각가스에 의해 과식각된다. 즉, 식각가스와 저저항 금속이 반응하여 반응 화합물이 생성된다. 이 반응 화합물은 오 믹 접촉층 패터닝시 발생되는 플라즈마에 의해 가속화되어 채널 영역으로 재증착되므로 채널 영역이 저저항 금속에 의해 오염된다. 즉, 도 1a에 도시된 바와 같이 채널 영역의 활성층은 오믹 접촉층 패터닝 전에 비해 오믹 접촉층 패터닝 후 저저항 금속에 의한 오염이 급격히 증가된다. 특히, 오믹 접촉층 패터닝시 오믹 접촉층의 식각량이 많을수록 저저항 금속의 식각량도 많아져 채널 영역의 오염도 증가하게 된다. 이에 따라, 도 1b에 도시된 바와 같이 오믹 접촉층의 식각량이 많을수록 박막트랜지스터의 오프 전류는 증가하게 되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 저저항 금속에 의한 채널 영역의 오염을 방지할 수 있는 박막트랜지스터 기판 및 그 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조방법은 기판 상에 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계와; 상기 게이트 금속 패턴을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 알루미늄 계열의 금속을 포함하는 적어도 한 층 구조의 소스 및 드레인 전극을 포함하는 소스/드레인 금속 패턴, 상기 소스 및 드레인 전극 사이의 채널을 이루는 반도체 패턴, 상기 알루미늄 계열의 금속의 노출된 표면을 덮도록 형성된 식각 방지막을 형성하는 단계와; 상기 드레인 전극과 접속되는 화소 전극을 포함하는 투명 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 절연막 상에 상기 소스/드레인 금속 패턴, 상기 반도체 패턴 및 상기 식각 방지막을 형성하는 단계의 제1 실시 예는 상기 게이트절연막 상에 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층 및 알루미늄 계열의 금속을 포함하는 적어도 단층의 소스/드레인 금속층을 적층하는 단계와; 상기 소스/드레인 금속층 위에 두께가 다른 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층 및 소스/드레인 금속층을 패터닝하는 단계와; 상기 포토레지스트 패턴을 에싱하여 상대적으로 얇은 포토레지스터 패턴을 제거하는 단계와; 상기 얇은 포토레지스트 패턴이 제거된 부분을 통해 노출된 상기 채널 영역의 상기 소스/드레인 금속층을 제거하여 상기 소스 및 드레인 전극의 측면을 노출시키는 단계와; 상기 노출된 소스 및 드레인 전극의 측면을 Ox 또는 SFx에 노출시켜 상기 식각 방지막을 형성하는 단계와; 상기 채널 영역의 불순물이 도핑된 비정질 실리콘층을 제거하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트 절연막 상에 상기 소스/드레인 금속 패턴, 상기 반도체 패턴 및 상기 식각 방지막을 형성하는 단계의 제2 실시 예는 상기 게이트절연막 상에 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층 및 알루미늄 계열의 금속을 포함하는 적어도 단층의 소스/드레인 금속층을 적층하는 단계와; 상기 소스/드레인 금속층 위에 두께가 다른 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패 턴을 이용하여 상기 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층 및 소스/드레인 금속층을 패터닝하는 단계와; 상기 포토레지스트 패턴을 에싱하여 상대적으로 얇은 포토레지스터 패턴을 제거하는 단계와; 상기 얇은 포토레지스트 패턴이 제거된 부분을 통해 노출된 상기 채널 영역의 상기 소스/드레인 금속층을 제거하여 상기 소스 및 드레인 전극의 측면을 노출시키는 단계와; 상기 포토레지스트 패턴을 제거하는 단계와; 상기 노출된 소스 및 드레인 전극의 측면을 Ox 또는 SFx에 노출시켜 상기 식각 방지막을 형성하는 단계와; 상기 채널 영역의 불순물이 도핑된 비정질 실리콘층을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 식각 방지막을 형성하는 단계는 상기 소스 및 드레인 전극을 이루는 알루미늄 계열의 금속과 상기 Ox 및 SFx 중 어느 하나와 결합하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 소스 및 드레인 전극은 크롬(Cr)계, 텅스텐(W)계, 몰리브덴(Mo)계 및 티타늄(Ti)계 중 어느 하나의 제1 소스/드레인 금속층과, 저저항 금속인 알루미늄(Al)계 금속의 제2 소스/드레인 금속층과, 몰리브덴(Mo)계 및 티타늄(Ti)계 중 어느 하나의 제3 소스/드레인 금속층이 순차적으로 적층되어 형성되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 게이트 라인과 접속된 게이트 전극과; 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과 접속되며 알루미늄 계열의 금속을 포함하는 적어도 한 층 구조의 소스 전극과; 상기 소스 전극과 채널을 사이에 두고 대향하며 상기 알루 미늄 계열의 금속을 포함하는 적어도 한 층 구조의 드레인 전극과; 상기 소스 및 드레인 전극 사이에 채널을 형성하는 반도체층과; 상기 소스 및 드레인 전극의 노출된 알루미늄 계열의 금속의 표면을 덮도록 형성된 식각 방지막을 구비하는 것을 특징으로 한다.
여기서, 상기 식각 방지막은 상기 제2 소스/드레인 금속층의 측면 상에 형성되는 것을 특징으로 한다.
또한, 상기 식각 방지막은 AlOx 및 AlFx 중 어느 하나로 형성되는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 2 내지 도 10b를 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 3은 도 2에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 2 및 도 3에 도시된 박막트랜지스터 기판은 하부 기판(101) 위에 게이트 절연막(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부와 인접한 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)과, 게이트 라인(102)과 접속된 게이트 패드(150) 와, 데이터 라인(104)과 접속된 데이터 패드(160)를 구비한다.
게이트 라인(102)은 게이트 패드(150)를 통해 공급되는 스캔 신호를 박막트랜지스터(130)의 게이트 전극(106)에 공급한다.
데이터 라인(104)은 게이트 라인(102)과 교차하여 화소 영역을 마련하며 데이터 패드(160)를 통해 공급되는 화소 신호를 박막트랜지스터(130)의 소스 전극(108)에 공급한다.
박막 트랜지스터(130)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 소스 전극(108)과 마주하며 화소 전극(108)과 접속된 드레인 전극(110), 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 중첩되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(116)을 구비한다. 그리고, 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴(138)은 공정상 데이터 라인(104)과 중첩되게 형성된다.
화소 전극(122)은 보호막(118)을 관통하는 제1 콘택홀(120)을 통해 노출된 드레인 전극(110)과 접속된다. 이러한 화소 전극(122)은 박막 트랜지스터(130)로부터 공급된 화소 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼 라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(122)을 경유하여 입사되는 광량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.
게이트 패드(150)는 게이트 드라이버(도시하지 않음)와 접속되어 그 게이트 드라이버로부터의 스캔 신호를 게이트 라인(102)에 공급한다. 이를 위해, 게이트 패드(150)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(152)과, 보호막(118) 및 게이트 절연막(112)을 관통하는 제2 콘택홀(154)을 통해 게이트 패드 하부 전극(152)과 접속된 게이트 패드 상부 전극(156)으로 구성된다.
데이터 패드(160)는 데이터 드라이버(도시하지 않음)와 접속되어 그 데이터 드라이버로부터의 화소 신호를 데이터 라인(104)에 공급한다. 이를 위해, 데이터 패드(160)는 데이터 라인(104)으로부터 연장된 데이터 패드 하부 전극(162)과, 보호막(118)을 관통하는 제3 콘택홀(164)을 통해 데이터 패드 하부 전극(162)과 접속된 데이터 패드 상부 전극(166)으로 구성된다. 데이터 패드 하부 전극(166)의 아래에는 오믹 접촉층(116) 및 활성층(114)을 포함하는 반도체 패턴(138)이 중첩되게 형성된다.
한편, 본 발명에 따른 박막트랜지스터 기판의 데이터 라인(104), 소스 전극(108), 드레인 전극(110) 및 데이터 패드 하부 전극(162)은 알루미늄을 포함하는 다층 구조로 형성된다. 예를 들어, 데이터 라인(104), 소스 전극(108), 드레인 전극(110) 및 데이터 패드 하부 전극(162)은 제1 내지 제3 소스/드레인 금속층(132,134,136)이 순차적으로 적층된 구조를 갖게 된다. 여기서, 제1 소스/드레인 금속층(132)은 오믹 접촉층과의 오믹 접촉이 잘 형성되고 활성층과의 접촉 저항을 줄일 수 있는 금속인 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 등으로 형성되며, 제2 소스/드레인 금속층(134)은 비디오 신호의 지연을 방지하기 위한 저저항 금속인 알루미늄(Al)계 금속으로 형성된다. 제3 소스/드레인 금속층(136)은 제2 소스/드레인 금속층(134)을 보호하는 보호 금속막인 몰리브덴(Mo), 티타늄(Ti) 등으로 형성된다.
특히, 도 2 및 도 3에 도시된 박막트랜지스터 기판은 오믹 접촉층(116)을 패터닝하여 채널에 해당하는 활성층(114)을 노출시키는 데 이용되는 식각가스로부터 제2 소스/드레인 금속층(134)을 보호하기 위하여 식각 방지막(140)을 더 구비한다. 이러한 식각 방지막(140)은 알루미늄계 금속으로 형성되는 제2 소스/드레인 금속층(134)의 측면이 오믹접촉층(116)을 패터닝하기 위한 염소(Cl)계열 식각가스에 의해 과식각되는 것을 방지한다. 식각 방지막(140)은 염소(Cl)계열의 식각가스에 강한 AlOx 또는 AlFx등과 같은 재질로 이루어지게 된다. AlOx로 형성되는 식각 방지막(140)은 염소(Cl) 계열의 식각 가스에 의하여 반응식 1과 같은 식각 메커니즘(Mechanism)을 가지지만 에너지 장벽이 높아 식각되지 않는다.
이와 같이, 본 발명에 따른 박막트랜지스터 기판은 제2 소스 드레인 금속층(134)의 측면에 식각방지막(140)이 형성된다. 이 식각 방지막(140)에 의해 오믹 접촉층(116) 패터닝시 제2 소스 드레인 금속층(134)이 과식각되는 것이 방지됨으로써 제2 소스/드레인 금속층(134)을 이루는 알루미늄계 금속에 의한 채널 영역과 대응되는 활성층(114)의 오염을 방지할 수 있다. 오염이 방지된 활성층(114)의 채널 영역에 의해 박막트랜지스터(130)의 오프 전류는 종래와 대비하여 도 4에 도시된 바와 같이 감소된다. 이 때, 박막 트랜지스터(130)의 오프 전류는 식각 방지막(140)의 두께가 두꺼울수록 낮다. 즉, 식각 방지막(140)을 형성하기 위한 산소(Ox) 처리 공정 시간 또는 불소(Fx) 처리 공정 시간이 길어질수록 박막트랜지스터(130)의 오프 전류가 감소된다.
도 5a 및 도 5b는 본 발명에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 5a 및 도 5b에 도시된 바와 같이 제1 마스크 공정으로 하부 기판(101) 상에 게이트 라인(102), 게이트 라인(102)과 접속된 게이트 전극(106) 및 게이트 패드 하부 전극(152)을 포함하는 게이트 금속 패턴이 형성된다.
구체적으로, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질이 단일층으로 이용되거나, 이들이 이중층 이상으로 적층된 구조로 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152)을 포함하는 게이트 금속 패턴이 형성된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이고, 도 6a 내지 도 6d는 제2 마스크 공정을 구체적으로 설명하기 위한 단면도들을 도시한 것이다.
게이트 금속 패턴이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성되고, 그 위에 제2 마스크 공정으로 다층 구조의 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 데이터 패드 하부 전극(162)을 포함하는 소스/드레인 금속 패턴과, 소스/드레인 금속 패턴을 따라 그 아래에 중첩된 오믹접촉층(116), 스토리지 캐패시터 영역에서 오믹접촉층(116) 및 드레인 전극(110)에 의해서 노출되는 활성층(114)을 포함하는 반도체 패턴(138)과 다층 구조의 소스/드레인 금속 패턴의 측면을 보호하는 식각 방지막(140)이 형성된다. 이러한 반도체 패턴(138)과 소스/드레인 금속 패턴은 회절 노광 마스크 또는 하프 톤(Half Tone)를 이용한 하나의 마스크 공정으로 형성된다. 여기서는 회절 노광 마스크를 이용한 경우를 예로 들어 설명하기로 한다.
도 7a를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112), 비정질 실리콘층(115), 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층(117), 제1 내지 제3 소스/드레인 금속층(132,134,136)이 순차적으로 형성된다. 예를 들면, 게이트 절연막(112), 비정질 실리콘층(115), 불순물 도핑된 비정질 실리콘층(117)은 PECVD 방법으로, 제1 내지 제3 소스/드레인 금속층(132,134,136)은 스퍼터링 방법으로 형성된다. 게이트 절연막(112)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 제1 소스/드레인 금속층(132)으로는 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 등이, 제2 소스/드레인 금속층(134)으로는 비디오 신호의 지연을 방지하기 위한 저저항 금속인 알루미늄(Al)계 금속이, 제3 소스/드레인 금속층(136)으로는 몰리브덴(Mo), 티타늄(Ti) 등이 이용된다. 그리고, 제3 소스/드레인 금속층(136) 위에 포토레지스트가 도포된 다음, 제2 마스크인 회절 노광 마스크를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 단차를 갖는 포토레지스트 패턴(220)이 형성된다.
구체적으로, 회절 노광 마스크는 투명한 석영 기판과, 그 위에 Cr, CrOx 등과 같은 금속층으로 형성된 차단층 및 회절 노광용 슬릿을 구비한다. 차단층은 반도체 패턴 및 제2 도전 패턴군이 형성되어질 영역에 위치하여 자외선을 차단함으로써 현상 후 도 7a에 도시된 바와 같이 제1 포토레지스트 패턴(220a)이 남게 한다. 회절 노광용 슬릿은 박막 트랜지스터의 채널이 형성될 영역에 위치하여 자외선을 회절시킴으로써 현상 후 도 7a에 도시된 바와 같이 제1 포토레지스트 패턴(220a) 보다 얇은 제2 포토레지스트 패턴(220b)이 남게 한다. 그리고, 석영 기판만 존재하는 화질 노광 마스크의 투과부는 자외선을 모두 투과시킴으로써 현상 후 도 6a에 도시된 바와 같이 포토레지스트가 제거되게 한다.
단차를 갖는 포토레지스트 패턴(220)을 이용한 식각 공정으로 제1 내지 제3 소스/드레인 금속층(132,134,136), 비정질 실리콘층(115), 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층(117)이 패터닝됨으로써 도 7b에 도시된 바와 같이 소스/드레인 금속 패턴과, 그 아래의 반도체 패턴(138)이 형성된다. 이 경우, 소스/드레인 금속 패턴 중 소스 전극(108)과 드레인 전극(110)은 서로 연결된 구조를 갖는다.
그런 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴(220)을 애싱하여 제1 포토레지스트 패턴(220a)은 도 7c에 도시된 바와 같이 얇아지게 하고, 제2 포토레지스트 패턴(220b)은 제거되게 한다. 이어서, 애싱된 제1 포토레지스트 패턴(220a)을 이용한 식각 공정으로 노출된 소스/드레인 금속 패턴이 제거됨으로써 소스 전극(108)과 드레인 전극(110)은 분리된다.
이 후, 도 7d에 도시된 바와 같이 소스/드레인 금속 패턴 각각의 제2 소스/드레인 금속층(134)의 노출된 표면을 Ox(예를 들어, O2) 또는 SFx(예를 들어, SF6) 플라즈마에 노출시킨다. 그러면, 이온 상태의 Ox 또는 Fx는 제2 소스/드레인 금속층(134)을 이루는 알루미늄(Al)과 반응하여 노출된 제2 소스/드레인 금속층(134)의 측면 상에는 AlOx 또는 AlFx로 이루어진 식각 방지막(140)이 형성된다. 이 식각 방지막(140)은 후속 공정인 오믹 접촉층(116)의 식각 공정시 이용되는 식각 가스에 의한 제2 소스/드레인 금속층(134)의 과식각을 방지한다.
식각 방지막(140)이 형성된 후 소스/드레인 금속 패턴 아래의 오믹 접촉층(116)이 염소 계열의 식각가스에 의해 식각됨으로써 도 7e에 도시된 바와 같이 박막 트랜지스터(130)의 채널 영역의 활성층(114)이 노출된다. 이 때, 소스/드레인 금속 패턴의 제2 소스/드레인 금속층(134)은 식각 방지막(140)에 의해 보호된다. 이 후, 소스/드레인 금속 패턴 위에 잔존하던 제1 포토레지스트 패턴(220a)이 스트립 공정으로 제거된다.
도 8a 내지 도 8c는 도 7에 도시된 제2 마스크 공정의 다른 실시예를 구체적으로 설명하기 위한 단면도들이다.
먼저, 도 7a에 도시된 단차진 포토레지스트 패턴(220)을 이용한 식각 공정에 의해 도 7b에 도시된 바와 같이 소스/드레인 금속 패턴과 반도체 패턴이 형성된다. 그런 다음 애싱되어 두께가 얇아진 제1 포토레지스트 패턴(220a)을 이용한 식각 공정으로 노출된 소스/드레인 금속 패턴이 제거됨으로써 소스 전극(108)과 드레인 전극(110)은 분리된다.
이 후, 소스/드레인 금속 패턴 위에 잔존하던 제1 포토레지스트 패턴(220a)이 도 8a에 도시된 바와 같이 스트립 공정으로 제거된다. 그런 다음, 도 8b에 도시된 바와 같이 소스/드레인 금속 패턴 각각의 제2 소스/드레인 금속층(134)의 노출된 측면을 Ox(예를 들어, O2) 또는 SFx(예를 들어, SF6) 플라즈마에 노출시킨다. 그러면, 이온 상태의 Ox 또는 Fx는 제2 소스/드레인 금속층(134)을 이루는 알루미늄(Al)과 반응하여 노출된 제2 소스/드레인 금속층(134)의 측면 상에는 AlOx 또는 AlFx로 이루어진 식각 방지막(140)이 형성된다. 이 식각 방지막(140)은 후속 공정인 오믹 접촉층(116)의 식각 공정시 이용되는 식각 가스에 의한 제2 소스/드레인 금속층(134)의 과식각을 방지한다.
식각 방지막(140)이 형성된 후 소스/드레인 금속 패턴 아래의 오믹 접촉층(116)이 염소 계열의 식각가스에 의해 식각됨으로써 도 8c에 도시된 바와 같이 박막 트랜지스터(130)의 채널 영역의 활성층(114)이 노출된다. 이 때, 소스/드레인 금속 패턴의 제2 소스/드레인 금속층(134)은 식각 방지막(140)에 의해 보호된다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 9a 및 도 9b에 도시된 바와 같이 제3 마스크 공정으로 소스/드레인 금속 패턴 및 반도체 패턴(138)이 형성된 하부 기판(101) 상에 제1 내지 제3 콘택홀(120,154,164)을 포함하는 보호막(118)이 형성된다.
구체적으로, 소스/드레인 금속 패턴이 형성된 게이트 절연막(112) 상에 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 보호막(118)이 형성된다. 보호막(118)으로는 게이트 절연막(112)과 같은 무기 절연 물질이 이용된다. 이와 달리, 보호막(118)으로는 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용되기도 한다. 이어서, 보호막(118)이 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 제1내지 제3 콘택홀(120,154,164)이 형성된다. 제1 콘택홀(120)은 보호막(118)을 관통하여 드레인 전극(110)을 노출시키고, 제2 콘택홀(154)은 보호막(118) 및 게이트 절연막(112)을 관통하여 게이트 패드 하부 전극(152)을 노출시키고, 제3 콘택홀(164)은 보호막(118)을 관통하여 데이터 패드 하부 전극(162)을 노출시킨다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
도 10a 및 도 10b에 도시된 바와 같이 제4 마스크 공정으로 보호막(118)이 형성된 하부 기판(101) 상에 화소 전극(122), 게이트 패드 상부 전극(156) 및 데이 터 패드 상부 전극(166)을 포함하는 투명 도전 패턴이 형성된다.
구체적으로, 보호막(118)을 덮도록 투명 도전막이 스퍼터링 등과 같은 증착 방법으로 전면 형성된다. 투명 도전막(192)으로는 ITO, TO, IZO, ITZO 등이 이용된다. 이어서, 투명 도전막(192)이 제4 마스크를 이용한 포토리소그래피공정과 식각공정으로 패터닝됨으로써 투명 도전 패턴, 즉 화소 전극(122), 게이트 패드 상부 전극(156), 데이터 패드 상부 전극(166)이 각각 형성된다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 기판 및 그 제조방법은 저저항 금속인 제2 소스 드레인 금속층의 측면에 식각방지막이 형성된다. 이 식각 방지막에 의해 채널 영역을 노출시키기 위한 오믹 접촉층 식각시 제2 소스 드레인 금속층이 과식각되는 것이 방지된다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판 및 그 제조방법은 제2 소스/드레인 금속층을 이루는 저저항 금속에 의한 채널 영역과 대응되는 활성층의 오염을 방지되므로 박막트랜지스터의 오프 전류의 증가가 방지된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (9)
- 기판 상에 게이트 전극을 포함하는 게이트 금속 패턴을 형성하는 단계와;상기 게이트 금속 패턴을 덮도록 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 알루미늄 계열의 금속을 포함하는 적어도 한 층 구조의 소스 및 드레인 전극을 포함하는 소스/드레인 금속 패턴, 상기 소스 및 드레인 전극 사이의 채널을 이루는 반도체 패턴, 상기 알루미늄 계열의 금속의 노출된 표면을 덮도록 형성된 식각 방지막을 형성하는 단계와;상기 드레인 전극과 접속되는 화소 전극을 포함하는 투명 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 1 항에 있어서,상기 게이트 절연막 상에 상기 소스/드레인 금속 패턴, 상기 반도체 패턴 및 상기 식각 방지막을 형성하는 단계는상기 게이트절연막 상에 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층 및 알루미늄 계열의 금속을 포함하는 적어도 단층의 소스/드레인 금속층을 적층하는 단계와;상기 소스/드레인 금속층 위에 두께가 다른 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 이용하여 상기 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층 및 소스/드레인 금속층을 패터닝하는 단계와;상기 포토레지스트 패턴을 에싱하여 상대적으로 얇은 포토레지스터 패턴을 제거하는 단계와;상기 얇은 포토레지스트 패턴이 제거된 부분을 통해 노출된 상기 채널 영역의 상기 소스/드레인 금속층을 제거하여 상기 소스 및 드레인 전극의 측면을 노출시키는 단계와;상기 노출된 소스 및 드레인 전극의 측면을 Ox 또는 SFx에 노출시켜 상기 식각 방지막을 형성하는 단계와;상기 채널 영역의 불순물이 도핑된 비정질 실리콘층을 제거하는 단계와;상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 1 항에 있어서,상기 게이트 절연막 상에 상기 소스/드레인 금속 패턴, 상기 반도체 패턴 및 상기 식각 방지막을 형성하는 단계는상기 게이트절연막 상에 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층 및 알루미늄 계열의 금속을 포함하는 적어도 단층의 소스/드레인 금속층을 적층하는 단계와;상기 소스/드레인 금속층 위에 두께가 다른 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 이용하여 상기 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층 및 소스/드레인 금속층을 패터닝하는 단계와;상기 포토레지스트 패턴을 에싱하여 상대적으로 얇은 포토레지스터 패턴을 제거하는 단계와;상기 얇은 포토레지스트 패턴이 제거된 부분을 통해 노출된 상기 채널 영역의 상기 소스/드레인 금속층을 제거하여 상기 소스 및 드레인 전극의 측면을 노출시키는 단계와;상기 포토레지스트 패턴을 제거하는 단계와;상기 노출된 소스 및 드레인 전극의 측면을 Ox 또는 SFx에 노출시켜 상기 식각 방지막을 형성하는 단계와;상기 채널 영역의 불순물이 도핑된 비정질 실리콘층을 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 식각 방지막을 형성하는 단계는상기 소스 및 드레인 전극을 이루는 알루미늄 계열의 금속과 상기 Ox 및 SFx 중 어느 하나와 결합하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 제 1 항 내지 제4 항 중 어느 한 항에 있어서,상기 소스 및 드레인 전극은 크롬(Cr)계, 텅스텐(W)계, 몰리브덴(Mo)계 및 티타늄(Ti)계 중 어느 하나의 제1 소스/드레인 금속층과, 저저항 금속인 알루미늄(Al)계 금속의 제2 소스/드레인 금속층과, 몰리브덴(Mo)계 및 티타늄(Ti)계 중 어느 하나의 제3 소스/드레인 금속층이 순차적으로 적층되어 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
- 게이트 라인과 접속된 게이트 전극과;상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과 접속되며 알루미늄 계열의 금속을 포함하는 적어도 한 층 구조의 소스 전극과;상기 소스 전극과 채널을 사이에 두고 대향하며 상기 알루미늄 계열의 금속을 포함하는 적어도 한 층 구조의 드레인 전극과;상기 소스 및 드레인 전극 사이에 채널을 형성하는 반도체층과;상기 소스 및 드레인 전극의 노출된 알루미늄 계열의 금속의 표면을 덮도록 형성된 식각 방지막을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 6 항에 있어서,상기 소스 및 드레인 전극은 크롬(Cr)계, 텅스텐(W)계, 몰리브덴(Mo)계 및 티타늄(Ti)계 중 어느 하나의 제1 소스/드레인 금속층과, 저저항 금속인 알루미늄(Al)계 금속의 제2 소스/드레인 금속층과, 몰리브덴(Mo)계 및 티타늄(Ti)계 중 어느 하나의 제3 소스/드레인 금속층이 순차적으로 적층되어 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 6 항 및 제 7 항 중 어느 한 항에 있어서,상기 식각 방지막은 상기 제2 소스/드레인 금속층의 측면 상에 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,상기 식각 방지막은 AlOx 및 AlFx 중 어느 하나로 형성되는 것을 특징으로 하는 박막트랜지스터 기판.
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| KR1020060005192A KR20070076149A (ko) | 2006-01-18 | 2006-01-18 | 박막트랜지스터 기판 및 그 제조 방법 |
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