KR20070111029A - 박막 트랜지스터 기판 및 그의 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그의 제조 방법 Download PDF

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KR20070111029A
KR20070111029A KR1020060043841A KR20060043841A KR20070111029A KR 20070111029 A KR20070111029 A KR 20070111029A KR 1020060043841 A KR1020060043841 A KR 1020060043841A KR 20060043841 A KR20060043841 A KR 20060043841A KR 20070111029 A KR20070111029 A KR 20070111029A
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박지용
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Abstract

본 발명은 스토리지 커패시터의 용량값 저하없이 개구율을 높일 수 있는 박막트랜지스터 기판 및 그 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터 기판은 기판 상에 형성되며 오목부분과 볼록 부분을 가지는 요철형태의 스토리지 하부 전극과; 상기 스토리지 하부 전극 상에 형성된 적어도 한층의 절연막과; 상기 절연막 상에 상기 스토리지 하부 전극과 중첩되도록 형성되어 스토리지 캐패시터를 이루는 스토리지 상부 전극을 구비하며, 상기 스토리지 하부 전극의 볼록 부분의 최고점과 오목부분의 최저점 사이의 두께는 상기 스토리지 하부 전극의 전체 두께의 약 50~100%인 것을 특징으로 한다.
스토리지 상부 전극, 스토리지 하부 전극

Description

박막 트랜지스터 기판 및 그의 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에서 선Ⅰ-Ⅰ'를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법을 나타낸 단면도들이다.
도 4a 내지 도 4d는 도 3a의 제1 도전 패턴군을 형성하는 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 나타내는 평면도이다.
도 6은 도 5에서 선Ⅱ-Ⅱ'를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
12,32: 게이트 전극 13 : 게이트 금속
23,53 : 반도체 패턴 18,48 : 게이트 절연막
25,60 : 스토리지 상부 전극 30,49 : 스토리지 하부 전극
26,28,56,58 : 소스/드레인 전극 42,72 :화소 전극
90,94 : 최저점 96,92 : 최고점
71 : 차단부 73 : 풀투과부
74 : 층간 절연막 75 : 부분투과부
79 : 제1 포토레지스트 패턴 77 : 제2 포토레지스트 패턴
본 발명은 박막트랜지스터 기판 및 그 제조방법에 관한 것으로, 특히 스토리지 커패시터의 용량값 저하없이 개구율을 높일 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 박막트랜지스터 기판과 칼라필터 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
액정 표시 장치는 서로 대향하여 합착된 박막트랜지스터 기판 및 칼라 필터 기판과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭 에 채워진 액정을 구비한다.
칼라필터 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 박막트랜지스터 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그 박막트랜지스터와 접속된 화소전극과, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 또한, 박막트랜지스터 기판은 화소전극에 충전된 화소전압 신호가 다음 화소 전압 신호가 충전될 때까지 안정적으로 유지되게 하는 스토리지 커패시터를 더 구비한다.
여기서, 스토리지 커패시터는 스토리지 하부 전극이 적어도 한 층의 절연막을 사이에 두고 스토리지 상부 전극이 중첩됨으로써 형성된다. 이때, 스토리지 커패시터는 고해상도의 액정 표시 장치에 적용 가능하도록 큰 용량값이 요구되고 있다. 그러나, 스토리지 커패시터의 용량 값을 키우기 위해 절연막의 두께를 줄이게 되면 스토리지 상/하부 전극의 쇼트 현상이 발생되는 문제점이 있다. 또한, 스토리지 커패시터의 용량 값을 키우기 위해 스토리지 상/하부 전극의 중첩 면적을 넓히게 되면 스토리지 상/하부 전극이 차지하는 면적만큼 개구율이 저하되는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 스토리지 커패시터의 용량값 저하없이 개구율을 높일 수 있는 박막트랜지스터 기판 및 그 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 박막 트랜지스터 기판은 기판 상에 형성되며 오목부분과 볼록 부분을 가지는 요철형태의 스토리지 하부 전극과; 상기 스토리지 하부 전극 상에 형성된 적어도 한층의 절연막과; 상기 절연막 상에 상기 스토리지 하부 전극과 중첩되도록 형성되어 스토리지 캐패시터를 이루는 스토리지 상부 전극을 구비하며, 상기 스토리지 하부 전극의 볼록 부분의 최고점과 오목부분의 최저점 사이의 두께는 상기 스토리지 하부 전극의 전체 두께의 약 50~100%인 것을 특징으로 한다.
여기서 상기 볼록 부분의 최고점과 오목부분의 최저점 사이의 경사면과 상기 기판의 상부면이 이루는 각은 약 30~90도인 것을 특징으로 한다.
한편, 상기 스토리지 상부 전극과 접속된 화소 전극과; 상기 화소 전극과 접속된 박막 트랜지스터를 추가로 구비하는 것을 특징으로 한다.
그리고 상기 박막트랜지스터는 아몰퍼스 실리콘형 박막트랜지스터이며, 상기 스토리지 하부 전극은 상기 아몰퍼스 실리콘형 박막트랜지스터의 게이트 전극과 동일 평면 상에 동일 재질로 형성되며, 상기 스토리지 상부 전극은 상기 아몰퍼스 실리콘형 박막트랜지스터의 소스 전극과 동일 평면 상에 동일 재질로 형성되는 것을 특징으로 한다.
여기서 상기 박막트랜지스터는 폴리 실리콘형 박막트랜지스터이며, 상기 스토리지 하부 전극은 상기 폴리 실리콘형 박막트랜지스터의 액티브층과 동일 평면 상에 동일 재질로 형성되며, 상기 스토리지 상부 전극은 상기 폴리 실리콘형 박막 트랜지스터의 게이트 전극과 동일 평면 상에 동일 재질로 형성되는 것을 특징한다.
또한, 상기 절연막 및 상기 스토리지 상부 전극 중 적어도 어느 하나는 상기 스토리지 하부 전극의 요철 형태를 따라 요철 형태로 형성되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 박막 트랜지스터 기판의 제조 방법은 기판 상에 오목부분과 볼록 부분을 가지는 요철형태의 스토리지 하부 전극 을 형성하는 단계와; 상기 스토리지 하부 전극 상에 적어도 한 층의 절연막을 형성하는 단계와; 상기 절연막 상에 상기 스토리지 하부 전극과 중첩되어 스토리지 캐패시터를 이루는 스토리지 상부 전극을 형성하는 단계를 포함하며, 상기 스토리지 하부 전극의 볼록 부분의 최고점과 오목부분의 최저점 사이의 두께는 상기 스토리지 하부 전극의 전체 두께의 약 50~100%인 것을 특징으로 한다.
여기서 상기 기판 상에 요철형태의 스토리지 하부 전극을 형성하는 단계는 상기 볼록 부분의 최고점과 오목부분의 최저점 사이의 경사면과 상기 기판의 상부면이 이루는 각이 약 30~90도가 되도록 상기 스토리지 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고 상기 기판 상에 아몰퍼스 실리콘형 박막트랜지스터를 형성하는 단계와; 상기 스토리지 상부 전극과 접속되며 상기 아몰퍼스 실리콘형 박막트랜지스터와 접속된 화소 전극을 형성하는 단계를 추가로 포함하며, 상기 스토리지 하부 전극은 상기 아몰퍼스 실리콘형 박막트랜지스터의 게이트 전극과 동일 평면 상에 동일 재질로 형성되며, 상기 스토리지 상부 전극은 상기 아몰퍼스 실리콘형 박막트랜 지스터의 소스 전극과 동일 평면 상에 동일 재질로 형성되는 것을 특징으로 한다.
또한, 상기 기판 상에 폴리 실리콘형 박막트랜지스터를 형성하는 단계와; 상기 스토리지 상부 전극과 접속되며 상기 폴리 실리콘형 박막트랜지스터와 접속된 화소 전극을 형성하는 단계를 추가로 포함하며, 상기 스토리지 하부 전극은 상기 폴리 실리콘형 박막트랜지스터의 액티브층과 동일 평면 상에 동일 재질로 형성되며, 상기 스토리지 상부 전극은 상기 폴리 실리콘형 박막트랜지스터의 게이트 전극과 동일 평면 상에 동일 재질로 형성되는 것을 특징으로 한다.
한편, 상기 절연막 및 상기 스토리지 상부 전극 중 적어도 어느 하나는 상기 스토리지 하부 전극의 요철 형태를 따라 요철 형태로 형성되는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 나타내는 평면도이고, 도 2는 도 1에서 선Ⅰ-Ⅰ'를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.
도 1 및 도 2에 도시된 박막트랜지스터 기판은 하부 기판(10) 위에 게이트 절연막(18)을 사이에 두고 교차하게 형성된 게이트 라인(14) 및 데이터 라인(24)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(42)과, 화소 전극(42)에 충전된 화소 전압 신호의 변동을 방지하기 위한 스토리지 커패시터(Cst)를 구비한다.
게이트 라인(14)은 게이트 드라이버로부터의 스캔 신호를 박막 트랜지스터(TFT)의 게이트 전극(12)에 공급한다. 데이터 라인(24)은 데이터 드라이버로부터의 박막 트랜지스터(TFT)의 소스 전극(26)에 비디오 신호를 공급한다. 게이트 라인(14) 및 데이터 라인(24)은 서로 교차되게 형성되어 화소 영역을 마련한다.
박막 트랜지스터(TFT)는 게이트 라인(14)의 스캔 신호에 응답하여 데이터 라인(24)의 비디오 신호를 화소 전극(42)에 공급한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(14)에 접속된 게이트 전극(12), 데이터 라인(24)과 접속된 소스 전극(26), 화소 전극(42)과 접속된 드레인 전극(28), 게이트 절연막(18)을 사이에 두고 게이트 전극(12)과 중첩되어 소스 전극(26)과 드레인 전극(28) 사이에 채널을 형성하는 반도체 패턴(23)의 활성층(20), 소스 전극(26) 및 드레인 전극(28)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(20) 위에 형성된 반도체 패턴(23)의 오믹 접촉층(22)을 구비한다.
화소 전극(42)은 박막 트랜지스터(TFT)의 드레인 전극(28)과 컨택홀(40) 및 스토리지 상부 전극(25)을 통해 연장된 접속되며, 기판(10) 전면에 도포되는 유기 보호막(38) 상에 형성된다. 이러한 화소 전극(42)은 투명 도전막으로 형성된다.
스토리지 커패시터(Cst)는 화소 전극(42)의 전압 변동을 억제하는 역할을 한다. 이러한 스토리지 커패시터(Cst)는 화소 전극(42)과 접속된 스토리지 상부 전극(25)이 게이트 절연막(18)을 사이에 두고 스토리지 하부 전극(30)과 중첩됨으로써 형성된다. 스토리지 상부 전극(25)은 드레인 전극(28)과 동일 재질로 드레인 전극(28)으로부터 신장되어 형성된다. 이러한 스토리지 상부 전극(25)은 화소 컨택홀(40)을 통해 드레인 전극(28)을 통해 화소 전극(42)과 접속된다. 스토리지 하부 전극(30)은 게이트 라인(14)과 나란하게 형성된 스토리지 라인(31)을 통해 스토리지 전압이 공급된다. 또한, 스토리지 하부 전극(30)은 게이트 전극(12) 및 게이트 라인(14) 형성시 동일 재질로 형성되며 볼록한 부분(92)과 오목한 부분(90)이 교번적으로 요철 형태로 형성된다. 이러한 요철 형태는 예를 들어 볼록한 부분의 최고점(92)과 오목한 부분의 최저점(90) 사이의 높이(B)는 전체 두께(A)의 50%~100%로 형성된다. 볼록한 부분의 최고점(92)과 오목한 부분의 최저점(90)이 이루는 경사면과 기판 사이의 각(θ)은 30˚~90˚이다. 이렇게 형성된 요철 형태의 스토리지 하부 전극(30) 상에 형성되는 게이트 절연막(18) 및 스토리지 상부 전극(25)도 스토리지 하부 전극(30)을 따라 요철 형태로 형성된다. 이에 따라, 요철 형태의 스토리지 상부 전극(25) 및 요철 형태의 스토리지 하부 전극(30)의 표면적이 넓어진다. 스토리지 상/하부 전극(25,30)의 표면적이 넓어짐에 따라서 두 전극(25,30) 간의 중첩 면적도 넓어져 스토리지 커패시터(Cst)의 용량 값이 상대적으로 증가하게 된다. 이때 스토리지 커패시터(Cst)의 용량 값을 종래와 동일하게 형성할 경우, 두 전극(25,30)간의 중첩 면적이 줄어드는 만큼 개구율이 향상된다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법을 나타낸 단면도들이다.
도 3a를 참조하면, 하부 기판(10) 상에 게이트 전극(12), 요철 형태의 스토리지 하부 전극(30) 및 게이트 라인(14)을 포함하는 제1 도전 패턴군이 형성된다.
이에 대한 구체적인 설명을 도 4a 내지 도 4d를 결부하여 상세히 설명하기로 한다.
도 4a에 도시된 바와 같이 하부 기판(10) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층(13)이 적층된다. 게이트 금속층(13)으로는 알루미늄(AL), 몰리브덴(MO), 크롬(Cr), 구리(Cu) 등으로 형성된다. 게이트 금속층(13) 상에 포토레지스트를 도포한 뒤 회절 노광 마스크 또는 반투과 마스크를 이용한 포토리소그래피 공정으로 포토레지스트를 패터닝함으로써 두께가 서로 다른 제1 및 제2 포토레지스트 패턴(77,79)이 형성된다. 회절 노광 마스크는 마스크 기판에 차단 패턴이 형성되어 자외선을 차단하는 차단부(71)와, 자외선을 투과하는 풀 투과부(73)와, 다수의 슬릿이 형성되어 자외선을 부분 투과하는 회절 투과부(75)로 구분된다. 회절 노광 마스크의 풀 투과부(73)를 통해 자외선이 투과되는 부분에서는 포토레지스트이 제거되고, 차단부(71)에 의해 자외선이 차단된 부분에서는 제1 포토레지스트 패턴(79)이 형성되며, 회절 노광부(75)를 통해 회절 노광된 부분에서는 제1 포토레지스트 패턴(79)보다 높이가 낮은 제2 포토레지스트 패턴(77)이 형성된다. 제1 및 제2 포토레지스트 패턴(77,79)이 교번적으로 형성됨으로써 요철 형태를 이룬다.
도 4b에 도시된 바와 같이 제1 및 제2 포토레지스트 패턴(77,79)을 마스크로 이용한 한 식각 공정에 의해 게이트 금속층(13)이 패터닝됨으로써 게이트 라인(14) 및 게이트 전극(12)과 스토리지 라인(31) 및 스토리지 하부 전극(30)이 형성된다.
도 4c에 도시된 바와 같이 제1 및 제2 포토레지스트 패턴(77,79)을 에싱함으로써 제1 및 제2 포토레지스트 패턴(77,79)의 두께가 얇아진다.
이에 따라, 제1 포토레지스트 패턴(79)은 두께가 감소되게 하고, 제2 포토레지스트 패턴(77)은 제거되므로 제2 포토레지스트 패턴과 중첩되었던 스토리지 하부 전극(30)이 노출된다. 이와 같이 두께가 얇아진 제1 포토레지스트 패턴을 이용하여 노출된 스토리지 하부 전극(30)의 일부를 식각함으로써 스토리지 하부 전극(30)의 볼록한 부분과 오목한 부분이 반복적으로 형성된다. 예를 들어 스토리지 하부 전극(30)의 볼록한 부분의 최고점(92)과 오목한 부분의 최저점(90) 사이의 높이(B)는 전체 두께(A)의 50%~100%로 형성된다. 이러한 스토리지 하부 전극(30)의 두께는 예를 들어 300Å~1㎛ 정도로 형성될 수 있다. 이후, 도 4d에 도시된 바와 같이 기판(10) 상에 남아 있는 제1 포토레지스트 패턴(79)은 스트립 공정으로 제거된다.
도 3b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(10) 상에 게이트 절연막(18)이 형성되고, 활성층(20) 및 오믹 접촉층(22)을 포함하는 반도체 패턴(23)이 형성된다.
구체적으로, 제1 도전 패턴군이 형성된 하부 기판(10) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposion)등의 증착 방법 통해 무기 절연 물질이 전면 증착됨으로써 게이트 절연막(18)이 형성된다. 게이트 절연막(18) 증착 방법으로 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층이 순차적으로 형성된다. 이이서, 포토리소그래피 공정 및 식각 공정으로 비정질 실리콘층 및 불순물이 도핑된 비정질 실리층이 패터닝됨으로써 활성층(20) 및 오믹 접촉층(22)을 포함하는 반도체 패턴(23)이 형성된다. 게이트 절연막(18)으로는 질화 실리콘(SiOx), 산화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다.
도 3c를 참조하면, 반도체 패턴(23)이 형성된 게이트 절연막(18) 상에 데이터 라인(24), 소스 전극(26), 드레인 전극(28), 스토리지 상부 전극(25)을 포함하는 제2 도전 패턴군이 형성된다.
구체적으로, 반도체 패턴(23)이 형성된 게이트 절연막(18) 위에 소스/드레인 금속층은 스퍼터링 등의 증착 방법으로 형성된다. 소스/드레인 금속층으로는 몰리브덴(Mo), 몰리브덴 텅스텐(MoW)으로 이용된다. 이 소스/드레인 금속층이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 데이터 라인(24), 소스 전극(26), 드레인 전극(28), 스토리지 상부 전극(25)을 포함하는 제2 도전 패턴군이 형성된다. 이어서, 소스 전극(26)과 드레인 전극(28)을 마스크로 하여 두 전극(26,28) 사이로 노출된 오믹 접촉층(22)을 제거하여 활성층(20)이 노출되게 한다.
도 3d를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(18) 상에 화소 컨택홀(40)을 포함하는 보호막(38)이 형성된다.
구체적으로, 제2 도전 패턴군이 형성된 게이트 절연막(18) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposion), 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 보호막이 형성된다. 그리고 보호막(38)이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 화소 컨택홀(40)이 형성된다. 여기서, 보호막(38)으로는 게이트 절연막(18)과 같은 무기 절연 물질이 이용되거나, 아크릴 등과 같은 유기 절연 물질이 이용된다.
도 3e를 참조하면, 보호막(38) 상에 화소 전극(42)을 포함하는 투명 도전 패턴이 형성된다.
구체적으로, 보호막(38) 상에 투명 도전층이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전층으로는 ITO(Indum Tin Oxide), TO(Tin Oxide), IZO(Indum Zinc Oxide), ITZO(Indum Tin Zinc Oxide)등이 이용된다. 화소 전극(42)은 화소 컨택홀(40)을 통해 스토리지 상부 전극(25)과 접속됨과 아울러 스토리지 상부 전극(25)으로부터 신장된 드레인 전극(28)과 접속된다.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 나타내는 평면도이고, 도 6은 도 5에서 선Ⅱ-Ⅱ'를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.
도 5 및 도 6를 참조하면, 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판은 도 1 및 도 2에 도시된 박막 트랜지스터 기판과 대비하여 아모퍼스-실리콘 박막 트랜지스터 대신에 폴리-실리콘 박막 트랜지스터를 구비하며, 폴리 실리콘 박막 트랜지스터에 따라서 스토리지 커패시터의 구조가 변하는 것을 제외하고는 동일한 구성 요소를 구비한다.
박막 트랜지스터는 게이트 라인과 접속된 게이트 전극, 데이터 라인에 포함된 소스 전극, 보호막을 관통하는 화소 콘택홀을 통해 화소 전극과 접속된 드레인 전극, 게이트 전극에 의해 소스 전극 및 드레인 전극 사이에 채널을 형성하는 액티브층를 구비한다.
액티브층(53)은 하부 기판(11) 위에 형성된다. 게이트 라인(34)과 접속된 게이트 전극(32)은 액티브층(53)의 채널 영역(50C)과 게이트 절연막(48)을 사이에 두고 중첩되게 형성된다. 소스 전극(56) 및 드레인 전극(58)은 게이트 전극(32)과 층간 절연막(74)을 사이에 두고 절연되게 형성된다. 그리고, 데이터 라인(54)에 접속된 소스 전극(56)과, 드레인 전극(58)은 층간 절연막(74) 및 게이트 절연막(48)을 관통하는 소스 콘택홀(64S) 및 드레인 콘택홀(62D) 각각을 통해 N형 또는 P형 불순물이 주입된 액티브층(53)의 소스 영역(56S) 및 드레인 영역(58D) 각각과 접속된다.
스토리지 커패시터(Cst)는 화소 전극(72)의 전압 변동을 억제하는 역할을 한다. 이러한 스토리지 커패시터(Cst)는 화소 전극(72)과 접속된 스토리지 상부 전극(60)이 게이트 절연막(48)을 사이에 두고 스토리지 하부 전극(49)과 중첩됨으로써 형성된다. 스토리지 상부 전극(60)은 게이트 라인(34)과 나란하게 형성된 스토리지 라인(61)을 통해 스토리지 전압이 공급된다. 또한, 스토리지 하부 전극(49)은 액티브층(53) 형성시 액티브층(53)과 동일 재질로 형성되고, 화소 전극(72)과 드레인 전극(58)을 통해 접속된다. 스토리지 하부 전극(49)은 볼록한 부분(96)과 오목한 부분(94)이 교번적으로 요철 형태로 형성된다. 이러한 요철 형태는 예를 들어 볼록한 부분의 최고점(96)과 오목한 부분의 최저점(94) 사이의 높이(B)는 전체 두께(A)의 50%~100%로 형성된다. 볼록한 부분의 최고점(92)과 오목한 부분의 최저점(90)이 이루는 경사면과 기판 상의 각(θ)은 30˚~90˚이다. 이렇게 형성된 요철 형태의 스토리지 하부 전극(49) 상에 형성되는 게이트 절연막(48), 스토리지 상부 전극(60)도 스토리지 하부 전극(49)을 따라 요철 형태로 형성된다. 이에 따라, 요철 형태의 스토리지 상부 전극(60) 및 요철 형태의 스토리지 하부 전극(49)의 표면적이 넓어진다. 스토리지 상/하부 전극(49,60)의 표면적이 넓어짐에 따라 서 두 전극(49,60) 간의 중첩 면적도 넓어져 스토리지 커패시터(Cst)의 용량 값이 상대적으로 증가하게 된다. 이때 스토리지 커패시터(Cst)의 용량 값을 종래와 동일하게 형성할 경우, 두 전극(49,60)간의 중첩 면적이 줄어드는 만큼 개구율이 향상된다. 한편, 스토리지 하부 전극(49)은 포토리소그래피 공정 및 식각 공정을 요철 형태로 형성되거나 레이저 결정화 장비를 통해 요철 형태로 형성된다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 기판 및 그 제조방법은 요철 형태의 스토리지 하부 전극 상에 게이트 절연막, 스토리지 상부 전극도 스토리지 하부 전극을 따라 요철 형태로 형성된다. 스토리지 상/하부 전극의 표면적이 넓어짐에 따라서 두 전극 간의 중첩 면적도 넓어져 스토리지 커패시터의 용량 값이 상대적으로 증가하게 된다. 이때 스토리지 커패시터의 용량 값을 종래와 동일하게 형성할 경우, 두 전극간의 중첩 면적이 줄어드는 만큼 개구율이 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

  1. 기판 상에 형성되며 오목부분과 볼록 부분을 가지는 요철형태의 스토리지 하부 전극과;
    상기 스토리지 하부 전극 상에 형성된 적어도 한층의 절연막과;
    상기 절연막 상에 상기 스토리지 하부 전극과 중첩되도록 형성되어 스토리지 캐패시터를 이루는 스토리지 상부 전극을 구비하며,
    상기 스토리지 하부 전극의 볼록 부분의 최고점과 오목부분의 최저점 사이의 두께는 상기 스토리지 하부 전극의 전체 두께의 약 50~100%인 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 볼록 부분의 최고점과 오목부분의 최저점 사이의 경사면과 상기 기판의 상부면이 이루는 각은 약 30~90도인 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 스토리지 상부 전극과 접속된 화소 전극과;
    상기 화소 전극과 접속된 박막 트랜지스터를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 박막트랜지스터는 아몰퍼스 실리콘형 박막트랜지스터이며,
    상기 스토리지 하부 전극은 상기 아몰퍼스 실리콘형 박막트랜지스터의 게이트 전극과 동일 평면 상에 동일 재질로 형성되며,
    상기 스토리지 상부 전극은 상기 아몰퍼스 실리콘형 박막트랜지스터의 소스 전극과 동일 평면 상에 동일 재질로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 3 항에 있어서,
    상기 박막트랜지스터는 폴리 실리콘형 박막트랜지스터이며,
    상기 스토리지 하부 전극은 상기 폴리 실리콘형 박막트랜지스터의 액티브층과 동일 평면 상에 동일 재질로 형성되며,
    상기 스토리지 상부 전극은 상기 폴리 실리콘형 박막트랜지스터의 게이트 전극과 동일 평면 상에 동일 재질로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 절연막 및 상기 스토리지 상부 전극 중 적어도 어느 하나는 상기 스토리지 하부 전극의 요철 형태를 따라 요철 형태로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 기판 상에 오목부분과 볼록 부분을 가지는 요철형태의 스토리지 하부 전극 을 형성하는 단계와;
    상기 스토리지 하부 전극 상에 적어도 한 층의 절연막을 형성하는 단계와;
    상기 절연막 상에 상기 스토리지 하부 전극과 중첩되어 스토리지 캐패시터를 이루는 스토리지 상부 전극을 형성하는 단계를 포함하며,
    상기 스토리지 하부 전극의 볼록 부분의 최고점과 오목부분의 최저점 사이의 두께는 상기 스토리지 하부 전극의 전체 두께의 약 50~100%인 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 기판 상에 요철형태의 스토리지 하부 전극을 형성하는 단계는
    상기 볼록 부분의 최고점과 오목부분의 최저점 사이의 경사면과 상기 기판의 상부면이 이루는 각이 약 30~90도가 되도록 상기 스토리지 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  9. 제 7 항에 있어서,
    상기 기판 상에 아몰퍼스 실리콘형 박막트랜지스터를 형성하는 단계와;
    상기 스토리지 상부 전극과 접속되며 상기 아몰퍼스 실리콘형 박막트랜지스터와 접속된 화소 전극을 형성하는 단계를 추가로 포함하며,
    상기 스토리지 하부 전극은 상기 아몰퍼스 실리콘형 박막트랜지스터의 게이트 전극과 동일 평면 상에 동일 재질로 형성되며,
    상기 스토리지 상부 전극은 상기 아몰퍼스 실리콘형 박막트랜지스터의 소스 전극과 동일 평면 상에 동일 재질로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  10. 제 7 항에 있어서,
    상기 기판 상에 폴리 실리콘형 박막트랜지스터를 형성하는 단계와;
    상기 스토리지 상부 전극과 접속되며 상기 폴리 실리콘형 박막트랜지스터와 접속된 화소 전극을 형성하는 단계를 추가로 포함하며,
    상기 스토리지 하부 전극은 상기 폴리 실리콘형 박막트랜지스터의 액티브층과 동일 평면 상에 동일 재질로 형성되며,
    상기 스토리지 상부 전극은 상기 폴리 실리콘형 박막트랜지스터의 게이트 전극과 동일 평면 상에 동일 재질로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  11. 제 7 항에 있어서,
    상기 절연막 및 상기 스토리지 상부 전극 중 적어도 어느 하나는 상기 스토리지 하부 전극의 요철 형태를 따라 요철 형태로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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