JP4527615B2 - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents

薄膜トランジスタアレイ基板及びその製造方法 Download PDF

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Description

本発明は薄膜トランジスタアレイ基板に関し、特に、保護膜なしに薄膜トランジスタを保護すると共に、製造コストを低減できる薄膜トランジスタアレイ基板及びその製造方法に関する。
液晶表示装置は電界を用いた液晶の光透過率の調節により画像を表示する。このような液晶表示装置は、上下部基板に対向配置された画素電極と共通電極との間に形成される電界により液晶を駆動する。
液晶表示装置は、互いに対向して貼り合わせた薄膜トランジスタアレイ基板(下部アレイ基板)とカラーフィルターアレイ基板(上部アレイ基板)、両基板間でセルギャップを一定に維持させるためのスペーサ、及びそのセルギャップに充填された液晶を備える。
薄膜トランジスタアレイ基板は、多数の信号配線と薄膜トランジスタ、及びこれらの上に液晶配向のために塗布された配向膜からなる。カラーフィルターアレイ基板は、カラー具現のためのカラーフィルターと光漏れ防止のためのブラックマトリクス、及びそれらの上に液晶配向のために塗布された配向膜からなる。
このような液晶表示装置における薄膜トランジスタアレイ基板は、半導体工程と共に多数のマスク工程を必要とするため、製造工程が複雑になって液晶パネル製造のコスト上昇の重要原因となっている。これを解決するために、薄膜トランジスタアレイ基板は、マスク工程数を減らす方向に発展している。これは、一つのマスク工程には薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程等のような多くの工程が含まれるからである。よって、最近は、通常の薄膜トランジスタアレイ基板の５マスク工程より一つを減らした４マスク工程が台頭されている。
図１は関連の４マスク工程を用いた薄膜トランジスタアレイ基板を示す平面図、図２は図１のII-II'線に沿う断面図である。
図１及び図２を参照すれば、関連の液晶表示パネルの薄膜トランジスタアレイ基板は、下部基板１上にゲート絶縁膜１２を挟んで互いに交差するように形成されたゲートライン２とデータライン４、その交差部毎に形成された薄膜トランジスタ３０、その交差構造で具備された画素領域に形成された画素電極２２、ゲートライン２とストレージ電極２８との重畳部に形成されたストレージキャパシタ４０、ゲートライン２と接続されたゲートパッド５０、及びデータライン４と接続されたデータパッド６０を備える。
ゲート信号を供給するゲートライン２とデータ信号を供給するデータライン４は、互いに交差するように形成されて画素領域５を定義する。
薄膜トランジスタ３０は、ゲートライン２のゲート信号に応答して、データライン４の画素信号が画素電極２２に充電されて保持されるようにする。このために、薄膜トランジスタ３０は、ゲートライン２に接続されたゲート電極６、データライン４に接続されたソース電極８及び画素電極２２に接続されたドレーン電極１０を備える。また、薄膜トランジスタ３０は、ゲート電極６とゲート絶縁膜１２を挟んで重畳されながら、ソース電極８とドレーン電極１０との間にチャンネルを形成する活性層１４をさらに備える。
そして、活性層１４は、データライン４、データパッド下部電極６２及びストレージ電極２８とも重畳されるように形成される。このような活性層１４上には、データライン４、ソース電極８、ドレーン電極１０、データパッド下部電極６２及びストレージ電極２８とオーミック接触のためのオーミック接触層１６がさらに形成される。
画素電極２２は、保護膜１８を貫通する第１コンタクトホール２０を介して、薄膜トランジスタ３０のドレーン電極１０と接続されて画素領域５に形成される。
これにより、薄膜トランジスタ３０を通して画素信号が供給された画素電極２２と、基準電圧が供給された共通電極(図示せず)との間には電界が形成される。この電界により、下部アレイ基板及び上部アレイ基板間の液晶分子が誘電異方性によって回転する。そして、液晶分子の回転程度によって画素領域５を透過する光透過率が変化することにより、階調を具現する。
ストレージキャパシタ４０は、ゲート絶縁膜１２に重畳されるゲートライン２、ストレージ電極２８と活性層１４及びこれらの間に介在されたオーミック接触層１６からなる。ここで、ストレージ電極２８は、保護膜１８に形成された第２コンタクトホール４２を介して画素電極２２と接続される。このようなストレージキャパシタ４０は、画素電極２２に充電された画素信号が次の画素信号の充電まで安定して維持されるようにする。
ゲートパッド５０は、ゲートドライバ(図示せず)と接続されてゲートライン２にゲート信号を供給する。このようなゲートパッド５０は、ゲートライン２から延長されるゲートパッド下部電極５２と、ゲート絶縁膜１２及び保護膜１８を貫通する第３コンタクトホール５６を介してゲートパッド下部電極５２と接続されたゲートパッド上部電極５４とからなる。
データパッド６０は、データドライバ(図示せず)と接続されてデータライン４にデータ信号を供給する。このようなデータパッド６０は、データライン４から延長されるデータパッド下部電極６２と、保護膜１８を貫通する第４コンタクトホール６６を介してデータパッド下部電極６２と接続されたデータパッド上部電極６４とからなる。
図３ａ乃至図３ｄを参照して、このような構成を持つ液晶表示パネルの薄膜トランジスタアレイ基板の製造方法を、４マスク工程を用いて詳細に説明する。
図３ａを参照すれば、第１マスク工程を用いて、下部基板１上にゲートライン２、ゲート電極６及びゲートパッド下部電極５２を含む第１導電パターン群を形成する。
詳細に説明すれば、下部基板１上にスパッタ法などの蒸着方法によってゲート金属層を形成する。続いて、第１マスクを用いたフォトリソグラフィ工程及びエッチング工程により、ゲート金属層がパターニングされることで、ゲートライン２、ゲート電極６及びゲートパッド下部電極５２を含む第１導電パターン群が形成される。ここで、ゲート金属層としてはアルミニウム系金属などが用いられる。
図３ｂを参照すれば、ゲートパターンの形成された下部基板１上にゲート絶縁膜１２が塗布される。そして、第２マスク工程を用いて、ゲート絶縁膜１２上に活性層１４及びオーミック接触層１６を含む半導体パターンと、データライン４、ソース電極８、ドレーン電極１０、データパッド下部電極６２及びストレージ電極２８を含む第２導電パターン群とが形成される。
詳細に説明すれば、第１導電パターン群の形成された下部基板１上に、ＰＥＣＶＤやスパッタ法などの蒸着方法により、ゲート絶縁膜１２、非晶質シリコン層、ｎ+非晶質シリコン層及びデータ金属層が順次形成される。ここで、ゲート絶縁膜１２の材料としては、酸化シリコン(ＳｉＯｘ)や窒化シリコン(ＳｉＮｘ)などのような無機絶縁物質が用いられる。データ金属としては、モリブデン(Ｍｏ)、チタン、タンタル、モリブデン合金(Ｍｏａｌｌｏｙ)などが用いられる。
続いて、データ金属層上に、第２マスクを用いたフォトリソグラフィ工程によりフォトレジストパターンを形成する。このとき、第２マスクとしては薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを用いることにより、チャンネル部のフォトレジストパターンが他の領域のフォトレジストパターンより低い高さを持つようにする。
続いて、フォトレジストパターンを用いたウエットエッチング工程により、データ金属層がパターニングされることで、データライン４、ソース電極８、ソース電極８と一体化したドレーン電極１０、及びストレージ電極２８を含む第２導電パターン群が形成される。
次に、同様のフォトレジストパターンを用いたドライエッチング工程により、ｎ+非晶質シリコン層と非晶質シリコン層とが同時にパターニングされることで、オーミック接触層１６と活性層１４が形成される。
そして、アッシング工程により、チャンネル部で相対的に高さの低いフォトレジストパターンが除去された後、ドライエッチング工程により、チャンネル部のデータ金属層及びオーミック接触層１６がエッチングされる。これにより、チャンネル部の活性層１４が露出されて、ソース電極８とドレーン電極１０が分離される。
続いて、ストリップ工程により、第２導電パターン群上に残存するフォトレジストパターンが除去される。
図３ｃを参照すれば、第２導電パターン群の形成されたゲート絶縁膜１２上に、第３マスク工程を用いて第１乃至第４コンタクトホール２０、４２、５６、６６を含む保護膜１８が形成される。
詳細に説明すれば、データパターンの形成されたゲート絶縁膜１２上に、ＰＥＣＶＤなどの蒸着方法により保護膜１８が全面形成される。続いて、保護膜１８が第３マスクを用いたフォトリソグラフィ工程及びエッチング工程によりパターニングされることで、第１乃至第４コンタクトホール２０、４２、５６、６６が形成される。第１コンタクトホール２０は保護膜１８を貫通してドレーン電極１０を露出させ、第２コンタクトホール４２は保護膜１８を貫通してストレージ電極２８を露出させ、第３コンタクトホール５６は保護膜１８及びゲート絶縁膜１２を貫通してゲートパッド下部電極５２を露出させ、第４コンタクトホール６６は保護膜１８を貫通してデータパッド下部電極６２を露出させる。ここで、データ金属としてモリブデン(Ｍｏ)のようにドライエッチング比の大きい金属が用いられる場合、第１、第２、第４コンタクトホール２０、４２、６６の各々はドレーン電極１０、ストレージ電極２８、データパッド下部電極６２まで貫通してこれらの側面を露出させる。
保護膜１８の材料としては、ゲート絶縁膜１２のような無機絶縁物質、誘電常数が小さいアクリル系有機化合物、ＢＣＢやＰＦＣＢなどのような有機絶縁物質が用いられる。
図３ｄを参照すれば、第４マスク工程を用いて、保護膜１８上に画素電極２２、ゲートパッド上部電極５４及びデータパッド上部電極６４を含む第３導電パターン群が形成される。
詳細に説明すれば、保護膜１８上にスパッタ法などの蒸着方法により透明導電膜が塗布される。続いて、第４マスクを用いたフォトリソグラフィ工程及びエッチング工程により透明導電膜がパターニングされることで、画素電極２２、ゲートパッド上部電極５４、データパッド上部電極６４を含む第３導電パターン群が形成される。画素電極２２は、第１コンタクトホール２０を介してドレーン電極１０と電気的に接続され、第２コンタクトホール４２を介してストレージ電極２８と電気的に接続される。ゲートパッド上部電極５４は、第３コンタクトホール５６を介してゲートパッド下部電極５２と電気的に接続される。データパッド上部電極６４は、第４コンタクトホール６６を介してデータパッド下部電極６２と電気的に接続される。
ここで、透明導電膜の材料としては、ＩＴＯ(Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ)、ＴＯ(Ｔｉｎ Ｏｘｉｄｅ)、ＩＴＺＯ(Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ)及びＩＺＯ(Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ)の何れか一つが用いられる。
関連の薄膜トランジスタアレイ基板は、薄膜トランジスタ３０を保護するために保護膜１８が形成される。この保護膜１８は、ＰＥＣＶＤ装置を用いて無機絶縁物質を蒸着したり、スピンコート装置やスピンレスコート装置を用いて有機絶縁物質をコーティングすることにより形成される。このように、保護膜１８を形成するには、ＰＥＣＶＤ装置、スピンコート装置またはスピンレスコート装置を必要とするため、製造コストが上昇するという問題点がある。
また、関連の薄膜トランジスタアレイ基板では、データライン４がオープンされる場合がよく発生する。この場合、データライン４をリペアするための別途の工程を必要とするという問題点がある。
また、関連の薄膜トランジスタアレイ基板では、保護膜１８を有機絶縁物質で形成する場合、相対的に厚膜の保護膜１８によりその上に形成される画素電極２２が断線される。特に、ドレーン電極１０と画素電極２２を接触させるためのコンタクトホール２０により露出された保護膜１８の側面で画素電極２２が断線される。これにより、ドレーン電極１０を通して画素電極２２に画素信号が供給されないため、点欠陥が発生するという問題点がある。
さらに、関連の薄膜トランジスタアレイ基板では、ストレージキャパシタ４０は、ゲート絶縁膜１２を挟んで重畳されたゲートライン２、ストレージ電極２８と活性層１４及びこれらの間に介在されたオーミック接触層１６からなる。このとき、ゲートライン２とストレージ電極２８を絶縁させるための相対的に厚いゲート絶縁膜１２、活性層１４及びオーミック接触層１６により、ストレージキャパシタ４０の容量値が低下するという問題点がある。相対的に低いストレージキャパシタ４０の容量値によりムラのような画質低下が発生する。
従って、本発明の目的は、保護膜なしに薄膜トランジスタを保護すると共に、製造コストを低減できる薄膜トランジスタアレイ基板及びその製造方法を提供することにある。
前記目的を達成するために、本発明の薄膜トランジスタアレイ基板は、ゲートラインに接続されたゲート電極と、前記ゲートラインと交差して画素領域を定義するデータラインに接続されたソース電極と、前記ソース電極間に介在されたチャンネルに対向するドレーン電極と、前記チャンネルの半導体層と、前記画素領域に位置し、前記ドレーン電極と接触するように実際に全ての画素電極が前記ドレーン電極に重畳される画素電極と、前記チャンネルに対応する前記半導体層上に形成され、前記チャンネルの半導体層を保護するためのチャンネル保護膜とを備える。
また、本発明の薄膜トランジスタアレイ基板は、対向電極及びこれらの間に介在されたチャンネルを備えたトランジスタと、チャンネル保護膜が、前記対向電極間には存在するが、実際に画素電極と前記対向電極の一つの全体重畳部分間には存在しないように、前記対向電極の一つの上に配置される画素電極とを含む。
本発明の薄膜トランジスタアレイ基板の製造方法は、基板上にゲート電極を形成する段階と、前記ゲート電極上にゲート絶縁膜を形成する段階と、ソース及びドレーン電極を形成し、前記ソース電極及びドレーン電極間のチャンネルに半導体層を形成し、前記半導体層上にチャンネル保護膜を形成して半導体層を保護する段階と、前記ゲート絶縁膜上に前記ドレーン電極を形成する段階と、実際に全ての画素電極がドレーン電極と接触するように、前記ドレーン電極に重畳される画素電極を形成する段階とを含む。
また、本発明の薄膜トランジスタアレイ基板の製造方法は、基板上に、ゲートライン、前記ゲートラインと接続されたゲート電極及び前記ゲートラインから伸張されたゲートパッド下部電極を含む第１導電パターン群を形成する段階と、前記第１導電パターン群を覆うようにゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に、前記ゲートラインと交差するデータライン、ソース電極に対向するドレーン電極、これらの間に介在されたチャンネル及び前記データラインから伸張されたデータパッド下部電極を含む第２導電パターン群、前記チャンネルの半導体パターン、前記チャンネルに対応するチャンネル保護膜を形成する段階と、前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極を露出させるコンタクトホールを形成する段階と、実際にドレーン電極に重畳された全ての画素電極が前記ドレーン電極と接触するように、前記ドレーン電極上に前記画素電極を形成し、実際にデータパッド下部電極に重畳された全てのデータパッド上部電極が前記データパッド下部電極と接触するように、前記データパッド下部電極上に前記データパッド上部電極を形成し、コンタクトホールを介して接続されたゲートパッド上部電極を含む第３導電パターン群を形成する段階とを含む。
本発明に係る薄膜トランジスタアレイ基板及びその製造方法は、薄膜トランジスタのチャンネルと対応する露出された活性層を、別途の保護膜なしにチャンネル保護膜を用いて保護する。これにより、関連の保護膜を形成するための蒸着装備又はコーティング装備が不要になって製造コストを低減でき、関連のドレーン電極を露出させるコンタクトホールの段差部で発生する画素電極のオープンを防止できる。
また、本発明に係る薄膜トランジスタアレイ基板及びその製造方法は、データライン、ソース電極及びドレーン電極上にそれらに沿って透明導電パターンを形成する。これにより、データラインのオープン不良時、リペア工程なしに画素信号を透明導電パターンを用いて各薄膜トランジスタに供給できると共に、データライン、ソース電極及びドレーン電極の腐食を防止できる。
さらに、本発明に係る薄膜トランジスタアレイ基板及びその製造方法は、ストレージキャパシタがゲート絶縁膜を挟んで互いに重畳されるゲートライン及び画素電極により形成される。よって、関連技術に比べてストレージキャパシタをなす両導電体の距離が近くなってストレージキャパシタの容量値が増大し、ムラのような画質不良を改善できる。
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図４は本発明に係る薄膜トランジスタアレイ基板を示す平面図、図５は図４のＶ-Ｖ'線に沿う断面図である。
図４及び図５を参照すれば、本発明に係る薄膜トランジスタアレイ基板は、下部基板１０１上にゲート絶縁膜１１２を挟んで互いに交差するように形成されたゲートライン１０２及びデータライン１０４と、その交差部毎に形成された薄膜トランジスタ１３０と、その交差構造で具備された画素領域に形成された画素電極１２２と、薄膜トランジスタ１３０を保護するためのチャンネル保護膜１２０とを備える。また、本発明に係る薄膜トランジスタアレイ基板は、ゲートライン１０２と画素電極１２２との重畳部に形成されたストレージキャパシタ１４０と、ゲートライン１０２と接続されたゲートパッド１５０と、データライン１０４と接続されたデータパッド１６０とをさらに含む。
ゲート信号を供給するゲートライン１０２及びデータ信号を供給するデータライン１０４は、交差構造で形成されて画素領域１０５を定義する。
薄膜トランジスタ１３０は、ゲートライン１０２のゲート信号に応答して、データライン１０４の画素信号が画素電極１２２に充電されて維持されるようにする。このために、薄膜トランジスタ１３０は、ゲートライン１０２に接続されたゲート電極１０６と、データライン１０４に接続されたソース電極１０８と、画素電極１２２に接続されたドレーン電極１１０とを備える。また、薄膜トランジスタ１３０は、ゲート絶縁膜１１２を挟んで前記ゲート電極１０６と重畳される活性層１１４を含み、前記ソース電極１０８及びドレーン電極１１０間のチャンネルを限定する。
そして、活性層１１４は、データライン１０４とデータパッド下部電極１６２とも重畳されるように形成される。このような活性層１１４上には、データライン１０４、ソース電極１０８、ドレーン電極１１０及びデータパッド下部電極１６２とオーミック接触のためのオーミック接触層１１６がさらに形成される。
チャンネル保護膜１２０は、ソース電極１０８及びドレーン電極１１０間にチャンネルを形成する活性層１１４上に酸化シリコン(ＳｉＯｘ)又は窒化シリコン(ＳｉＮｘ)で形成される。このようなチャンネル保護膜１２０は、ソース電極１０８、ドレーン電極１１０及び画素電極１２２の各々の形成に用いられるフォトレジストパターンの除去のためのストリップ工程と、全ての工程の前または/及び後に行う洗浄工程とにより、チャンネルを形成する活性層１１４の損傷を防止する。
画素電極１２２は、保護膜１１８を貫通するドレーンコンタクトホール１２０を介して、薄膜トランジスタ１３０のドレーン電極１１０と接続されて画素領域１０５に形成される。
ソース電極１０８、ドレーン電極１１０及びデータライン１０４上に、画素電極１２２と同一の物質で透明導電パターン１１８が形成される。データライン１０４上に形成される透明導電パターン１１８は、データライン１０４の断線時にデータ信号を各薄膜トランジスタ１３０のソース電極１０８に供給するリペアの役割をする。ソース及びドレーン電極１０８、１１０上に形成される透明導電パターン１１８は、モリブデン(Ｍｏ)などの腐食に弱い金属で形成されるソース及びドレーン電極１０８、１１０の腐食を防止する。このような透明導電パターン１１８は、隣接した透明導電パターン１１８または隣接した画素電極１２２とのショートを防止できる程度で離隔形成される。ソース電極１０８上に形成された透明導電パターン１１８とドレーン電極１１０上に形成される透明導電パターン１１８は、例えば約４〜５μｍ程度離隔され、データライン１０４上に形成された透明導電パターン１１８と画素電極１２２も、例えば約４〜５μｍ程度離隔される。
これにより、薄膜トランジスタ３０を通して画素信号が供給された画素電極１２２と、基準電圧が供給された共通電極(図示せず)との間には電界が形成される。この電界により、下部アレイ基板及び上部アレイ基板間の液晶分子が誘電異方性によって回転する。そして、液晶分子の回転程度によって画素領域１０５を透過する光透過率が変化することにより、階調を具現する。
ストレージキャパシタ１４０は、ゲートライン１０２と、ゲート絶縁膜１１２を挟んでゲートライン１０２と重畳されるストレージ電極１２８とからなる。このようなストレージキャパシタ１４０は、画素電極１２２に充電された画素信号が次の画素信号の充電まで安定して維持されるようにする。
ゲートパッド１５０は、ゲートドライバ(図示せず)と接続されてゲートライン１０２にゲート信号を供給する。このようなゲートパッド１５０は、ゲートライン１０２から延長されるゲートパッド下部電極１５２と、ゲート絶縁膜１１２を貫通するコンタクトホール１５４を介してゲートパッド下部電極１５２と接続されたゲートパッド上部電極１５６とからなる。
データパッド１６０は、データドライバ(図示せず)と接続されてデータライン１０４にデータ信号を供給する。このようなデータパッド１６０は、データライン１０４から延長されるデータパッド下部電極１６２と、データパッド下部電極１６２と直接接続されたデータパッド上部電極１６６とからなる。
図６ａ及び図６ｂは、本発明に係る薄膜トランジスタアレイ基板の第１導電パターン群の製造方法を示す平面図及び断面図である。
図６ａ及び図６ｂを参照すれば、第１マスク工程を用いて、下部基板１０１上にゲートライン１０２、ゲート電極１０６及びゲートパッド下部電極１５２を含むゲートパターンが形成される。
詳細に説明すれば、下部基板１０１上にスパッタ法などの蒸着方法によってゲート金属層を形成する。続いて、第１マスクを用いたフォトリソグラフィ工程及びエッチング工程により、ゲート金属層がパターニングされることで、ゲートライン１０２、ゲート電極１０６及びゲートパッド下部電極１５２を含むゲートパターンが形成される。ここで、ゲート金属層としては、アルミニウム(Ａｌ)、アルミニウム/ネオジム(Ａｌ/Ｎｄ)を含むアルミニウム系金属などが用いられる。
図７ａ及び図７ｂは、本発明に係る薄膜トランジスタアレイ基板の半導体パターン、第２導電パターン群及びチャンネル保護膜の製造方法を示す平面図及び断面図である。
図７ａ及び図７ｂを参照すれば、第１導電パターン群の形成された下部基板１０１上にゲート絶縁膜１１２が塗布される。そして、第２マスク工程を用いて、ゲート絶縁膜１１２上に、活性層１１４及びオーミック接触層１１６を含む半導体パターンと、データライン１０４、ソース電極１０８、ドレーン電極１１０及びデータパッド下部電極１６２を含む第２導電パターン群とが形成される。そして、ソース電極１０８及びドレーン電極１１０間のチャンネルを形成する活性層１１４上にチャンネル保護膜１２０が形成される。
図８ａ乃至図８ｆは、図７ａ及び図７ｂに示す半導体パターン、第２導電パターン群及びチャンネル保護膜の製造方法を詳細に説明するための断面図である。
詳細に説明すれば、図８ａに示すように、ゲート絶縁膜１１２上に、ＰＥＣＶＤやスパッタ法などの蒸着方法により第１半導体層１４７、第２半導体層１４９及びソース/ドレーン金属層１５１が順次形成される。ここで、第１半導体層１４７は不純物のドープしない非晶質シリコンが用いられ、第２半導体層１４９はＮ型又はＰ型の不純物のドープした非晶質シリコンが用いられる。ソース/ドレーン金属層１５１はモリブデン(Ｍｏ)や銅(Ｃｕ)などのような金属からなる。
次に、ソース/ドレーン金属層１５１上にフォトレジスト膜を形成後、図８ｂに示すように、部分露光第２マスク１７０が下部基板１０１上に整列される。第２マスク１７０は、透明材質のマスク基板１７２と、マスク基板１７２の遮断領域(Ｓ２)に形成された遮断部１７４と、マスク基板１７２の部分露光領域(Ｓ３)に形成された回折露光部１７６(又は半透過部)とを備える。ここで、マスク基板１７２が露出された領域は露光領域(Ｓ１)となる。このような第２マスク１７０を用いたフォトレジスト膜を露光後に現像することで、第２マスク１７０の遮断部１７４と回折露光部１７６に対応して、遮断領域(Ｓ２)と部分露光領域(Ｓ３)で段差を持つフォトレジストパターン１７８が形成される。即ち、部分露光領域(Ｓ３)に形成されたフォトレジストパターン１７８は、遮断領域(Ｓ２)で形成された第１高さ(ｈ１)を持つフォトレジストパターン１７８よりも低い第２高さ(ｈ２)を持つ。
このようなフォトレジストパターン１７８をマスクとして用いたウエットエッチング工程により、ソース/ドレーン金属層１５１がパターニングされることで、図８ｃに示すように、データライン１０４、データライン１０４と接続されたソース電極１０８及びドレーン電極１１０、データパッド下部電極１６２を含む第２導電パターン群が形成される。
そして、フォトレジストパターン１７８をマスクとして用いたドライエッチング工程により、第１半導体層１４７と第２半導体層１４９がパターニングされることで、図８ｄに示すように、オーミック接触層１１６と活性層１１４が第２導電パターン群に沿って形成される。続いて、酸素(Ｏ２)プラズマを用いたアッシング工程により、部分露光領域(Ｓ３)に第２高さを持つフォトレジストパターン１７８は除去され、遮断領域(Ｓ２)に第１高さ(ｈ１)を持つフォトレジストパターン１７８は高さが低くなる。このようなフォトレジストパターン１７８を用いたエッチング工程により、部分露光領域(Ｓ３)、即ち、薄膜トランジスタのチャンネル部に形成されたソース/ドレーン金属層１５１とオーミック接触層１１６が除去される。これにより、チャンネル部の活性層１１４が露出され、ソース電極１０８とドレーン電極１１０が分離される。
そして、図８ｅに示すように、フォトレジストパターン１７８をマスクとして、チャンネル部が露出された活性層１１４の表面をＯｘ(例えば、Ｏ２)又はＮx(例えば、Ｎ２)プラズマで露出させる。すると、イオン状態のＯｘ又はＮｘは活性層１１４に含まれたシリコン(Ｓｉ)と反応することにより、チャンネル部の活性層１１４上にＳｉＯ２及びＳｉＮｘの何れか一つからなるチャンネル保護膜１２０が形成される。このチャンネル保護膜１２０は、後続工程であるストリップ工程及び洗浄工程に各々用いられるストリップ液及び洗浄液によるチャンネル部の活性層１１４の損傷を防止する。
そして、図８ｆに示すように、第２導電パターン群上に残存するフォトレジストパターン１７８はストリップ工程により除去される。
図９ａ及び図９ｂは、第３マスク工程により形成されたコンタクトホールを示す平面図及び断面図である。
図９ａ及び図９ｂを参照すれば、第３マスク工程を用いて、ゲートパッド下部電極１５２を覆うように形成されたゲート絶縁膜１１２を露出させるコンタクトホール１５４が形成される。
詳細に説明すれば、ゲートパッド下部電極１５２を覆うように形成されたゲート絶縁膜１１２が、第３マスクを用いたフォトリソグラフィ工程及びエッチング工程によりパターニングされることで、ゲートパッド下部電極１５２を露出させるコンタクトホール１５４が形成される。
図１０ａ及び図１０ｂは、第４マスク工程により形成された第３導電パターン群を示す平面図及び断面図である。
図１０ａ及び図１０ｂを参照すれば、第４マスク工程を用いて、コンタクトホール１５４の形成された下部基板１０１上に、画素電極１２２、透明導電パターン１１８、ゲートパッド上部電極１５６及びデータパッド上部電極１６６を含む第３導電パターン群が形成される。
詳細に説明すれば、コンタクトホール１５４の形成された基板１０１上に、スパッタ法などの蒸着方法により透明導電膜が塗布される。ここで、透明導電膜の材料としては、ＩＴＯ(Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ)、ＴＯ(Ｔｉｎ Ｏｘｉｄｅ)、ＩＴＺＯ(Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ)及びＩＺＯ(Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ)の何れか一つが用いられる。続いて、フォトリソグラフィ工程及びエッチング工程により透明導電膜がパターニングされることで、画素電極１２２、透明導電パターン１１８、ゲートパッド上部電極１５６及びデータパッド上部電極１６６を含む第３導電パターン群が形成される。画素電極１２２はドレーン電極１１０と直接接続される。透明導電パターン１１８はデータライン１０４、ソース電極１０８及びドレーン電極１１０と直接接続されるようにそれらの上に形成される。ゲートパッド上部電極１５６はコンタクトホール１５４を介してゲートパッド下部電極１５２と電気的に接続される。データパッド上部電極１６６はデータパッド下部電極１６２と直接接続される。
上述したように、本発明に係る薄膜トランジスタアレイ基板及びその製造方法は、薄膜トランジスタのチャンネルと対応する露出された活性層を、別途の保護膜なしにチャンネル保護膜を用いて保護する。これにより、関連の保護膜を形成するための蒸着装備又はコーティング装備が不要になって製造コストを低減でき、関連のドレーン電極を露出させるコンタクトホールの段差部で発生する画素電極のオープンを防止できる。
また、本発明に係る薄膜トランジスタアレイ基板及びその製造方法は、データライン、ソース電極及びドレーン電極上にそれらに沿って透明導電パターンを形成する。これにより、データラインのオープン不良時、リペア工程なしに画素信号を透明導電パターンを用いて各薄膜トランジスタに供給できると共に、データライン、ソース電極及びドレーン電極の腐食を防止できる。
さらに、本発明に係る薄膜トランジスタアレイ基板及びその製造方法は、ストレージキャパシタがゲート絶縁膜を挟んで互いに重畳されるゲートライン及び画素電極により形成される。よって、関連技術に比べてストレージキャパシタをなす両導電体の距離が近くなってストレージキャパシタの容量値が増大し、ムラのような画質不良を改善できる。
以上で説明した内容により、当業者であれば、本発明の技術思想から逸脱しない範囲内で多様に変更・修正が可能であることが分かる。従って、本発明の技術範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められなければならない。
関連の液晶表示パネルの薄膜トランジスタアレイ基板を示す平面図である。 図１のII-II'線に沿う断面図である。 図２に示す薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。 図２に示す薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。 図２に示す薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。 図２に示す薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図である。 本発明に係る薄膜トランジスタアレイ基板を示す平面図である。 図４のＶ-Ｖ'線に沿う断面図である。 第１マスク工程により形成された第１導電パターン群を示す平面図である。 第１マスク工程により形成された第１導電パターン群を示す断面図である。 第２マスク工程により形成された半導体パターン、第２導電パターン群及びチャンネル保護膜を示す平面図である。 第２マスク工程により形成された半導体パターン、第２導電パターン群及びチャンネル保護膜を示す断面図である。 図７ａ及び図７ｂに示す半導体パターン、第２導電パターン群及びチャンネル保護膜の製造方法を詳細に説明するための断面図である。 図７ａ及び図７ｂに示す半導体パターン、第２導電パターン群及びチャンネル保護膜の製造方法を詳細に説明するための断面図である。 図７ａ及び図７ｂに示す半導体パターン、第２導電パターン群及びチャンネル保護膜の製造方法を詳細に説明するための断面図である。 図７ａ及び図７ｂに示す半導体パターン、第２導電パターン群及びチャンネル保護膜の製造方法を詳細に説明するための断面図である。 図７ａ及び図７ｂに示す半導体パターン、第２導電パターン群及びチャンネル保護膜の製造方法を詳細に説明するための断面図である。 図７ａ及び図７ｂに示す半導体パターン、第２導電パターン群及びチャンネル保護膜の製造方法を詳細に説明するための断面図である。 第３マスク工程により形成されたコンタクトホールを示す平面図である。 第３マスク工程により形成されたコンタクトホールを示す断面図である。 第４マスク工程により形成された第３導電パターン群を示す平面図である。 第４マスク工程により形成された第３導電パターン群を示す断面図である。
符号の説明
２、１０２ ゲートライン
４、１０４ データライン
６、１０６ ゲート電極
８、１０８ ソース電極
１０、１１０ ドレーン電極
１２、１１２ ゲート絶縁膜
１４、１１４ 活性層
１６、１１６ オーミック接触層
１８、１１８ 保護膜
２０、４２、５６、６６、１５４ コンタクトホール
２２、１２２ 画素電極
５０、１５０ ゲートパッド
５２、１５２ ゲートパッド下部電極
５４、１５６ ゲートパッド上部電極
６０、１６０ データパッド
６２、１６２ データパッド下部電極
６４、１６６ データパッド上部電極
１１８ 透明導電パターン
１２０ チャンネル保護膜

Claims (18)

  1. ゲートラインに接続されたゲート電極と、
    前記ゲート電極上及び前記ゲートライン上のゲート絶縁膜と、
    前記ゲート絶縁膜上の半導体層と、
    前記半導体層上のソース電極及びドレーン電極と、
    前記ソース電極と接続され、前記ゲートラインと交差して画素領域を定義するデータラインと、
    前記画素領域に位置し、前記ドレーン電極の側面全体及び上面全体を覆い、そして前記ドレーン電極の側面全体及び上面全体と直接接触している画素電極と、
    前記ソース電極及びドレーン電極間の半導体層上に形成され、前記半導体層のチャンネル部を保護するためのチャンネル保護膜と、
    を備え、
    前記チャンネル保護膜は、前記ソース電極及びドレーン電極間の半導体層の表面をＯｘ及びＮｘの少なくとも１つと反応させることにより形成されていることを特徴とする薄膜トランジスタアレイ基板。
  2. 前記チャンネル保護膜は、窒化シリコン又は酸化シリコンの少なくとも一つを含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
  3. 前記半導体層は、活性層と、前記活性層上に位置し、前記ソース電極及びドレーン電極間の前記活性層を露出させるオーミック接触層と、を含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
  4. 前記チャンネル保護膜は、前記オーミック接触層により露出された前記活性層上に形成されることを特徴とする請求項３に記載の薄膜トランジスタアレイ基板。
  5. 前記ソース電極の側面全体及び上面全体を覆い、前記画素電極と同じ物質で形成される透明導電パターンをさらに含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
  6. 前記ゲートライン及び画素電極と、これらの間に介在されたゲート絶縁膜との重複部分を含むストレージキャパシタをさらに含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
  7. 前記ゲートラインから伸張されたゲートパッドをさらに含み、前記ゲートパッドは、前記ゲートラインと接続されたゲートパッド下部電極と、前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極を露出させるコンタクトホールと、前記コンタクトホールを介して前記ゲートパッド下部電極と接続されたゲートパッド上部電極とを備えることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
  8. 前記データラインから伸張されたデータパッドをさらに含み、前記データパッドは、前記データラインと接続され、前記半導体層上に形成されるデータパッド下部電極と、前記データパッド下部電極の側面全体及び上面全体を覆い、前記データパッド下部電極と接触するデータパッド上部電極とを含むことを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
  9. 基板上にゲート電極を形成する段階と、
    前記ゲート電極上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に半導体層を形成し、前記半導体層上にソース電極及びドレーン電極を形成する段階と、
    前記ソース電極とドレーン電極との間の半導体層の表面をＯｘ及びＮｘの少なくとも一つと反応させることによりチャンネル保護膜を形成して前記半導体層のチャンネル部を保護する段階と、
    前記ドレーン電極の側面全体及び上面全体を覆い、前記ドレーン電極の側面全体及び上面全体と直接接触する画素電極を形成する段階と、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  10. 前記ソース電極及びドレーン電極、半導体層及びチャンネル保護膜を形成する段階は、
    前記ゲート絶縁膜上に第１及び第２半導体層、ソース/ドレーン金属層を順次形成する段階と、
    前記ソース/ドレーン金属層上に、部分露光マスクを用いて段差を持つフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンを用いて、前記第１及び第２半導体層、ソース/ドレーン金属層をパターニングして活性層、オーミック接触層、ソース電極及びドレーン電極を形成する段階と、
    前記フォトレジストパターンをアッシングする段階と、
    前記アッシングされたフォトレジストパターンを用いて、前記チャンネル部に対応するソース/ドレーン金属層及びオーミック接触層をパターニングして、活性層を露出させる段階と、
    前記露出された活性層の表面をＯｘ及びＮｘの少なくとも一つと反応させることにより、前記露出された活性層上にチャンネル保護膜を形成する段階と、
    前記アッシングされたフォトレジストパターンを除去する段階と、を含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
  11. 前記チャンネル保護膜を形成する段階は、前記活性層をなすシリコンと前記Ｏｘ及びＮｘの何れか一つとを反応させることにより、前記活性層上にチャンネル保護膜を形成する段階を含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
  12. 前記画素電極を形成する段階と同時に、前記ソース電極の側面全体及び上面全体を覆う透明導電パターンを形成する段階をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
  13. 前記ゲート電極に接続されたゲートライン、前記ゲートラインに重畳される画素電極及びこれらの間に介在されたゲート絶縁膜を含むストレージキャパシタを形成する段階をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
  14. 前記ゲート電極に接続されたゲートラインから伸張されたゲートパッド下部電極を形成する段階と、
    前記ゲートパッド下部電極を露出させるために、前記ゲート絶縁膜を貫通するコンタクトホールを形成する段階と、
    前記コンタクトホールを介して前記ゲートパッド下部電極に接続されたゲートパッド上部電極を形成する段階と、を含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
  15. 前記半導体層上に、前記ソース電極に接続されたデータラインから伸張されたデータパッド下部電極を形成する段階と、前記データパッド下部電極の側面全体及び上面全体を覆い、前記データパッド下部電極と接触する前記データパッド上部電極を形成する段階とをさらに含むことを特徴とする請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
  16. 基板上に、ゲートライン、前記ゲートラインと接続されたゲート電極及び前記ゲートラインから伸張されたゲートパッド下部電極を含む第１導電パターン群を形成する段階と、
    前記第１導電パターン群を覆うようにゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に半導体層を形成し、前記半導体層上に第２導電パターンを形成する段階であって、前記第２導電パターンは、前記ゲートラインと交差するデータライン、前記データラインに接続されるソース電極、前記ソース電極と対向するドレーン電極、及び前記データラインから伸長するデータパッド下部電極を含む、段階と、
    前記ソース電極及びドレーン電極間の前記半導体層の表面をＯｘ及びＮｘの少なくとも一つと反応させることによりチャンネル保護膜を形成する段階と、
    前記ゲート絶縁膜を貫通して前記ゲートパッド下部電極を露出させるコンタクトホールを形成する段階と、
    前記第２導電パターン上に、第３導電パターンを形成する段階とを含み、
    前記第３導電パターンは、
    前記ドレーン電極の側面全体及び上面全体を覆い、前記ドレーン電極の側面全体及び上面全体と直接接触する画素電極、前記データパッド下部電極の側面全体及び上面全体を覆うデータパッド上部電極、及び、前記コンタクトホールを介して、前記ゲートパッド下部電極へ接続するゲートパッド上部電極を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  17. 前記チャンネル保護膜を形成する段階は、前記半導体層のシリコンと、Ｏｘ又はＮｘの少なくとも一つとを結合させて、前記半導体層上にチャンネル保護膜を形成する段階を含むことを特徴とする請求項１６に記載の薄膜トランジスタアレイ基板の製造方法。
  18. 前記第３導電パターンは、前記ソース電極の側面全体及び上面全体を覆い、前記ソース電極の側面全体及び上面全体と直接接触する透明導電パターンを含むことを特徴とする請求項１６に記載の薄膜トランジスタアレイ基板の製造方法。
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