JPH08228011A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08228011A JPH08228011A JP31650695A JP31650695A JPH08228011A JP H08228011 A JPH08228011 A JP H08228011A JP 31650695 A JP31650695 A JP 31650695A JP 31650695 A JP31650695 A JP 31650695A JP H08228011 A JPH08228011 A JP H08228011A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 73
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 239000010408 film Substances 0.000 claims abstract description 226
- 239000010409 thin film Substances 0.000 claims abstract description 94
- 230000001681 protective effect Effects 0.000 claims abstract description 71
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 63
- 239000001301 oxygen Substances 0.000 claims abstract description 63
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000007789 gas Substances 0.000 claims description 60
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 59
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 27
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 16
- 239000011810 insulating material Substances 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 229910021424 microcrystalline silicon Inorganic materials 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 4
- 238000006243 chemical reaction Methods 0.000 description 34
- 239000011521 glass Substances 0.000 description 23
- 239000011159 matrix material Substances 0.000 description 21
- 239000010410 layer Substances 0.000 description 17
- 229910001362 Ta alloys Inorganic materials 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000012495 reaction gas Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000002411 adverse Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000009751 slip forming Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 4
- 125000004430 oxygen atom Chemical group O* 0.000 description 4
- QTWJRLJHJPIABL-UHFFFAOYSA-N 2-methylphenol;3-methylphenol;4-methylphenol Chemical compound CC1=CC=C(O)C=C1.CC1=CC=CC(O)=C1.CC1=CC=CC=C1O QTWJRLJHJPIABL-UHFFFAOYSA-N 0.000 description 3
- 239000012159 carrier gas Substances 0.000 description 3
- 229930003836 cresol Natural products 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 230000001771 impaired effect Effects 0.000 description 3
- 229920003986 novolac Polymers 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 239000001272 nitrous oxide Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000011342 resin composition Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/772—Field effect transistors
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Abstract
(57)【要約】
【課題】本発明は、素子間における特性のバラツキが小
さい半導体装置およびこのような半導体装置を歩留まり
良く得ることができる製造方法を提供することを目的と
する。 【解決手段】絶縁性材料からなる基板と、前記基板上に
形成されたゲート電極と、前記ゲート電極上にゲート絶
縁膜を介して形成された珪化物半導体からなる薄膜と、
前記薄膜上に形成され、対向する２つの主表面を有する
保護膜と、前記薄膜と電気的に接続するように形成され
たソース電極およびドレイン電極とを具備し、前記保護
膜の前記２つの主表面のうちの第１の主表面が前記薄膜
と接触しており、前記保護膜の第２の主表面近傍の領域
は酸素を含有することを特徴としている。
さい半導体装置およびこのような半導体装置を歩留まり
良く得ることができる製造方法を提供することを目的と
する。 【解決手段】絶縁性材料からなる基板と、前記基板上に
形成されたゲート電極と、前記ゲート電極上にゲート絶
縁膜を介して形成された珪化物半導体からなる薄膜と、
前記薄膜上に形成され、対向する２つの主表面を有する
保護膜と、前記薄膜と電気的に接続するように形成され
たソース電極およびドレイン電極とを具備し、前記保護
膜の前記２つの主表面のうちの第１の主表面が前記薄膜
と接触しており、前記保護膜の第２の主表面近傍の領域
は酸素を含有することを特徴としている。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型表示装置の画素スイッチあるいは駆動回路等に有
用な半導体装置およびその製造方法に関する。
クス型表示装置の画素スイッチあるいは駆動回路等に有
用な半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、活性層に非晶質シリコン（以下、
ａ−Ｓｉ：Ｈと略称する）、微結晶シリコン、多結晶シ
リコン（以下、ｐ−Ｓｉと略称する）等の珪化物半導体
が用いられた半導体装置は、絶縁基板上に比較的大面積
にわたり均一に形成できることから、アクティブマトリ
クス型表示装置の画素スイッチあるいは駆動回路等に利
用されている。
ａ−Ｓｉ：Ｈと略称する）、微結晶シリコン、多結晶シ
リコン（以下、ｐ−Ｓｉと略称する）等の珪化物半導体
が用いられた半導体装置は、絶縁基板上に比較的大面積
にわたり均一に形成できることから、アクティブマトリ
クス型表示装置の画素スイッチあるいは駆動回路等に利
用されている。
【０００３】図７は、アクティブマトリクス型表示装置
の画素スイッチとして用いられる一般的な薄膜トランジ
スタ（以下、ＴＦＴと略称する）の概略断面図であり、
この図を参照して簡単に説明する。
の画素スイッチとして用いられる一般的な薄膜トランジ
スタ（以下、ＴＦＴと略称する）の概略断面図であり、
この図を参照して簡単に説明する。
【０００４】ＴＦＴ５９は、ガラス基板や石英基板等の
透明絶縁基板１０と、透明絶縁基板１０上に形成された
ゲート電極１３と、ゲート電極１３を被覆するゲート絶
縁膜１１と、ゲート絶縁膜１１を介してゲート電極１３
上に形成されたａ−Ｓｉ：Ｈあるいはｐ−Ｓｉ等からな
る珪化物半導体薄膜２３と、珪化物半導体薄膜２３上に
形成されたチャネル保護膜３３と、珪化物半導体薄膜２
３に電気的に接続されたソース電極５５およびドレイン
電極５３と、珪化物半導体薄膜２３とソース電極５５お
よびドレイン電極５３との間に良好なオーミック接触を
得るために形成された低抵抗半導体膜４３，４５とから
主に構成されている。
透明絶縁基板１０と、透明絶縁基板１０上に形成された
ゲート電極１３と、ゲート電極１３を被覆するゲート絶
縁膜１１と、ゲート絶縁膜１１を介してゲート電極１３
上に形成されたａ−Ｓｉ：Ｈあるいはｐ−Ｓｉ等からな
る珪化物半導体薄膜２３と、珪化物半導体薄膜２３上に
形成されたチャネル保護膜３３と、珪化物半導体薄膜２
３に電気的に接続されたソース電極５５およびドレイン
電極５３と、珪化物半導体薄膜２３とソース電極５５お
よびドレイン電極５３との間に良好なオーミック接触を
得るために形成された低抵抗半導体膜４３，４５とから
主に構成されている。
【０００５】ゲート電極１３とソース電極５５との間に
形成されるゲート・ソース間容量（Ｃgs）や、ゲート電
極１３とドレイン電極５３との間に形成されるゲート・
ドレイン間容量（Ｃgd）等の寄生容量は、薄膜トランジ
スタ５９の動作に悪影響を及ぼすため、特にチャネル保
護膜３３をゲート電極１３に自己整合して形成すること
が知られている。すなわち、チャネル保護膜３３上にフ
ォトレジスト膜を形成し、ゲート電極１３をマスクとし
て透明絶縁基板１０側から裏面露光し、現像することに
より、所望のチャネル保護膜３３形成領域にのみフォト
レジスト膜を残し、このフォトレジスト膜をマスクとし
てパターニングしてチャネル保護膜３３を形成する。こ
れにより、チャネル保護膜３３は、ゲート電極１３に自
己整合されているため、ゲート電極１３とソース電極５
５あるいはドレイン電極５３とのオーバーラップ領域を
充分に小さくすることができ、これによりゲート・ソー
ス間容量（Ｃgs）やゲート・ドレイン間容量（Ｃgd）等
の寄生容量を低減することができる。
形成されるゲート・ソース間容量（Ｃgs）や、ゲート電
極１３とドレイン電極５３との間に形成されるゲート・
ドレイン間容量（Ｃgd）等の寄生容量は、薄膜トランジ
スタ５９の動作に悪影響を及ぼすため、特にチャネル保
護膜３３をゲート電極１３に自己整合して形成すること
が知られている。すなわち、チャネル保護膜３３上にフ
ォトレジスト膜を形成し、ゲート電極１３をマスクとし
て透明絶縁基板１０側から裏面露光し、現像することに
より、所望のチャネル保護膜３３形成領域にのみフォト
レジスト膜を残し、このフォトレジスト膜をマスクとし
てパターニングしてチャネル保護膜３３を形成する。こ
れにより、チャネル保護膜３３は、ゲート電極１３に自
己整合されているため、ゲート電極１３とソース電極５
５あるいはドレイン電極５３とのオーバーラップ領域を
充分に小さくすることができ、これによりゲート・ソー
ス間容量（Ｃgs）やゲート・ドレイン間容量（Ｃgd）等
の寄生容量を低減することができる。
【０００６】上記のＴＦＴ５９においては、チャネル保
護膜３３としては、窒化シリコン（ＳｉＮx ）膜等が一
般的に使用されている。これは、窒化シリコン膜が珪化
物半導体薄膜２３との界面に悪影響を及ぼすことがな
く、しかもパターニングが容易であるからである。
護膜３３としては、窒化シリコン（ＳｉＮx ）膜等が一
般的に使用されている。これは、窒化シリコン膜が珪化
物半導体薄膜２３との界面に悪影響を及ぼすことがな
く、しかもパターニングが容易であるからである。
【０００７】
【発明が解決しようとする課題】しかしながら、窒化シ
リコン膜からなるチャネル保護膜は、チャネル保護膜を
パターニングするためのフォトレジスト膜との密着性に
劣り、このため製造途中でレジスト膜が剥がれ、チャネ
ル保護膜３３が良好にパターンニングすることができな
い場合がある。このため、ＴＦＴ５９のゲート・ソース
間容量（Ｃgs）やゲート・ドレイン間容量（Ｃgd）に増
大を招いたり、また、各ＴＦＴ５９でゲート・ソース間
容量（Ｃgs）やゲート・ドレイン間容量（Ｃgd）にばら
つきが生じるという悪影響を及ぼす。
リコン膜からなるチャネル保護膜は、チャネル保護膜を
パターニングするためのフォトレジスト膜との密着性に
劣り、このため製造途中でレジスト膜が剥がれ、チャネ
ル保護膜３３が良好にパターンニングすることができな
い場合がある。このため、ＴＦＴ５９のゲート・ソース
間容量（Ｃgs）やゲート・ドレイン間容量（Ｃgd）に増
大を招いたり、また、各ＴＦＴ５９でゲート・ソース間
容量（Ｃgs）やゲート・ドレイン間容量（Ｃgd）にばら
つきが生じるという悪影響を及ぼす。
【０００８】本発明はかかる点に鑑みてなされたもので
あり、素子間における特性のバラツキが小さい半導体装
置およびこのような半導体装置を歩留まり良く得ること
ができる製造方法を提供することを目的とする。
あり、素子間における特性のバラツキが小さい半導体装
置およびこのような半導体装置を歩留まり良く得ること
ができる製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、絶縁性材料か
らなる基板と、前記基板上に形成されたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して形成された珪
化物半導体からなる薄膜と、前記薄膜上に形成され、対
向する２つの主表面を有する保護膜と、前記薄膜と電気
的に接続するように形成されたソース電極およびドレイ
ン電極とを具備し、前記保護膜の前記２つの主表面のう
ちの第１の主表面が前記薄膜と接触しており、前記保護
膜の第２の主表面近傍の領域は酸素を含有する半導体装
置を提供する。
らなる基板と、前記基板上に形成されたゲート電極と、
前記ゲート電極上にゲート絶縁膜を介して形成された珪
化物半導体からなる薄膜と、前記薄膜上に形成され、対
向する２つの主表面を有する保護膜と、前記薄膜と電気
的に接続するように形成されたソース電極およびドレイ
ン電極とを具備し、前記保護膜の前記２つの主表面のう
ちの第１の主表面が前記薄膜と接触しており、前記保護
膜の第２の主表面近傍の領域は酸素を含有する半導体装
置を提供する。
【００１０】本発明の装置において、保護膜の第１の主
表面近傍の領域は実質的に酸素を含有しないことが好ま
しく、保護膜は、窒化シリコン層および酸素含有窒化シ
リコン層を含み、前記窒化シリコン層が第１の主表面を
構成し、前記酸素含有窒化シリコン層が第２の主表面を
構成することが好ましい。
表面近傍の領域は実質的に酸素を含有しないことが好ま
しく、保護膜は、窒化シリコン層および酸素含有窒化シ
リコン層を含み、前記窒化シリコン層が第１の主表面を
構成し、前記酸素含有窒化シリコン層が第２の主表面を
構成することが好ましい。
【００１１】また、本発明の装置において、保護膜は、
窒化シリコン層で構成され、前記第２の主表面近傍の領
域が酸素で変成されていることが好ましい。また、本発
明の装置において、第２の主表面近傍の領域は、前記第
２の主表面から約３００オングストローム以下の深さの
領域であることが好ましい。
窒化シリコン層で構成され、前記第２の主表面近傍の領
域が酸素で変成されていることが好ましい。また、本発
明の装置において、第２の主表面近傍の領域は、前記第
２の主表面から約３００オングストローム以下の深さの
領域であることが好ましい。
【００１２】本発明は、絶縁性材料からなる基板上にゲ
ート電極を形成し、前記ゲート電極上にゲート絶縁膜を
介して珪化物半導体からなる薄膜を形成する工程と、対
向する２つの主表面を有しており、前記２つの主表面の
うちの第１の主表面が前記薄膜と接触し、第２の主表面
近傍の領域に酸素を含有する保護膜を前記薄膜上に形成
する工程と、前記薄膜と電気的に接続するようにソース
電極およびドレイン電極を形成する工程とを具備する半
導体装置の製造方法を提供する。
ート電極を形成し、前記ゲート電極上にゲート絶縁膜を
介して珪化物半導体からなる薄膜を形成する工程と、対
向する２つの主表面を有しており、前記２つの主表面の
うちの第１の主表面が前記薄膜と接触し、第２の主表面
近傍の領域に酸素を含有する保護膜を前記薄膜上に形成
する工程と、前記薄膜と電気的に接続するようにソース
電極およびドレイン電極を形成する工程とを具備する半
導体装置の製造方法を提供する。
【００１３】本発明の方法において、保護膜を薄膜上に
形成する工程は、前記薄膜上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に酸素を含有する第２の絶
縁膜を形成する工程と、前記第１および第２の絶縁膜を
パターニングする工程とを含むことが好ましい。あるい
は、保護膜を薄膜上に形成する工程は、前記薄膜上に絶
縁膜を形成する工程と、前記絶縁膜の表面に酸化処理を
施す工程と、前記絶縁膜をパターニングする工程とを含
むことが好ましい。なお、酸化処理は、前記絶縁膜を前
記薄膜上に形成した後に、前記絶縁膜を大気に晒すこと
なく実質的に連続して行われることが好ましい。また、
酸化処理においてＮ2 Ｏガスを用いることが好ましい。
形成する工程は、前記薄膜上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜上に酸素を含有する第２の絶
縁膜を形成する工程と、前記第１および第２の絶縁膜を
パターニングする工程とを含むことが好ましい。あるい
は、保護膜を薄膜上に形成する工程は、前記薄膜上に絶
縁膜を形成する工程と、前記絶縁膜の表面に酸化処理を
施す工程と、前記絶縁膜をパターニングする工程とを含
むことが好ましい。なお、酸化処理は、前記絶縁膜を前
記薄膜上に形成した後に、前記絶縁膜を大気に晒すこと
なく実質的に連続して行われることが好ましい。また、
酸化処理においてＮ2 Ｏガスを用いることが好ましい。
【００１４】
【発明の実施の形態】本発明によれば、保護膜の２つの
主表面のうちの一つの主表面（レジスト膜と接触する主
表面）近傍の領域が酸素を含有しているので、保護膜の
パターニングに際して使用されるポジ型レジストとして
クレゾール・ノボラック系レジンや、ネガ型レジスト等
の感光性樹脂組成物からなるレジスト膜と保護膜との間
の密着性が向上する。このため、保護膜のパターニング
を正常かつ均一に行うことができ、これにより、製造歩
留まりに優れ、また素子間でバラツクことなく所望の特
性を有する半導体装置を作製することができる。
主表面のうちの一つの主表面（レジスト膜と接触する主
表面）近傍の領域が酸素を含有しているので、保護膜の
パターニングに際して使用されるポジ型レジストとして
クレゾール・ノボラック系レジンや、ネガ型レジスト等
の感光性樹脂組成物からなるレジスト膜と保護膜との間
の密着性が向上する。このため、保護膜のパターニング
を正常かつ均一に行うことができ、これにより、製造歩
留まりに優れ、また素子間でバラツクことなく所望の特
性を有する半導体装置を作製することができる。
【００１５】本発明においては、主表面近傍の領域と
は、主表面から約１０オングストロームまでの領域をい
う。また、保護膜の一つの主表面近傍領域における酸素
濃度としては、レジスト膜との充分な密着性を得るため
に、５０ atomic ％以上であることが望ましい。保護膜
をＳｉＮx Ｏy で示される酸素含有窒化シリコン（シリ
コンオキシナイトライド）で構成する場合には、酸素の
化学的量論比ｙは１以上であることが望ましい。
は、主表面から約１０オングストロームまでの領域をい
う。また、保護膜の一つの主表面近傍領域における酸素
濃度としては、レジスト膜との充分な密着性を得るため
に、５０ atomic ％以上であることが望ましい。保護膜
をＳｉＮx Ｏy で示される酸素含有窒化シリコン（シリ
コンオキシナイトライド）で構成する場合には、酸素の
化学的量論比ｙは１以上であることが望ましい。
【００１６】レジスト膜との密着性だけを考慮するので
あれば、保護膜を酸化シリコン（ＳｉＯ2 ）等の酸化物
で構成してもよいが、酸化シリコン（ＳｉＯ2 ）で保護
膜を構成すると、酸化シリコン（ＳｉＯ2 ）の成膜工程
において、珪化物半導体薄膜との界面に酸素による界面
準位が形成され、これにより素子特性を劣化させるとい
う問題が生じる。
あれば、保護膜を酸化シリコン（ＳｉＯ2 ）等の酸化物
で構成してもよいが、酸化シリコン（ＳｉＯ2 ）で保護
膜を構成すると、酸化シリコン（ＳｉＯ2 ）の成膜工程
において、珪化物半導体薄膜との界面に酸素による界面
準位が形成され、これにより素子特性を劣化させるとい
う問題が生じる。
【００１７】このようなことから、保護膜としては、２
つの主表面のうちの第１の主表面が珪化物半導体薄膜と
接触し、第２の主表面近傍の領域に酸素が含有する構成
とする。なお、この明細書において、酸素を実質的に含
有しないとは、膜中の酸素濃度が約２×１０19atomic／
ｃｃ未満であることを意味する。
つの主表面のうちの第１の主表面が珪化物半導体薄膜と
接触し、第２の主表面近傍の領域に酸素が含有する構成
とする。なお、この明細書において、酸素を実質的に含
有しないとは、膜中の酸素濃度が約２×１０19atomic／
ｃｃ未満であることを意味する。
【００１８】このような保護膜は、酸素を実質的に含有
しない層と酸素を含有する層とを積層して形成する方
法、前記両層を連続して積層形成する方法、または酸素
を実質的に含有しない層を形成した後、その表面を酸素
で変成する方法等により形成することができる。なお、
表面を酸素で変成する場合に、Ｎ2 ＯガスまたはＯ2 ガ
ス雰囲気中で処理することが好ましい。また、処理方法
としては、直流、高周波、あるいはマイクロ波等のエネ
ルギーを用いてガスをプラズマ状態にする方法や、光エ
ネルギー等でガスをラジカル状態にする方法等が挙げら
れる。
しない層と酸素を含有する層とを積層して形成する方
法、前記両層を連続して積層形成する方法、または酸素
を実質的に含有しない層を形成した後、その表面を酸素
で変成する方法等により形成することができる。なお、
表面を酸素で変成する場合に、Ｎ2 ＯガスまたはＯ2 ガ
ス雰囲気中で処理することが好ましい。また、処理方法
としては、直流、高周波、あるいはマイクロ波等のエネ
ルギーを用いてガスをプラズマ状態にする方法や、光エ
ネルギー等でガスをラジカル状態にする方法等が挙げら
れる。
【００１９】保護膜の酸素を含有する領域（主表面近傍
の領域）としては、保護膜のパターニング性やオーバー
ハングによるソース電極およびドレイン電極の断線を考
慮すると、薄いことが望ましく、１０〜５００オングス
トローム、特に３０〜３００オングストロームであるこ
とが好ましい。
の領域）としては、保護膜のパターニング性やオーバー
ハングによるソース電極およびドレイン電極の断線を考
慮すると、薄いことが望ましく、１０〜５００オングス
トローム、特に３０〜３００オングストロームであるこ
とが好ましい。
【００２０】また、酸素を実質的に含有しない領域は、
そのエッチング加工性を考慮すると、窒化シリコン、特
に化学量論比でＳｉ：Ｎ＝１：ｘ（ｘ＝１．０〜２．
０）であるＳｉＮx が好ましい。また、アクティブマト
リクス型表示装置用アレイ基板等の作製においては、ゲ
ート絶縁膜とのエッチングレートの選択性を確保する必
要があること等から、ゲート絶縁膜は、窒化シリコンや
ＳｉＮx と異なる材料からなる絶縁膜、例えば酸化シリ
コン（ＳｉＯ2 ）を含む絶縁膜で構成すると良い。
そのエッチング加工性を考慮すると、窒化シリコン、特
に化学量論比でＳｉ：Ｎ＝１：ｘ（ｘ＝１．０〜２．
０）であるＳｉＮx が好ましい。また、アクティブマト
リクス型表示装置用アレイ基板等の作製においては、ゲ
ート絶縁膜とのエッチングレートの選択性を確保する必
要があること等から、ゲート絶縁膜は、窒化シリコンや
ＳｉＮx と異なる材料からなる絶縁膜、例えば酸化シリ
コン（ＳｉＯ2 ）を含む絶縁膜で構成すると良い。
【００２１】また、保護膜の酸素を実質的に含有しない
層として、窒化シリコンやＳｉＮxを用いる場合、酸素
を含有する層を酸素含有シリコンナイトライド（ＳｉＮ
x Ｏy ）で構成することにより、その成膜あるいは変成
において真空破壊することなく実質的に連続して層形成
することができ、生産性を低下させることなく製造する
ことができる。この場合、主表面近傍の領域を酸素で変
成する場合に、Ｎ2 Ｏガスプラズマを使用するときも、
同様に同一反応炉で連続して成膜することができるの
で、生産性を低下させることなく製造することができ
る。
層として、窒化シリコンやＳｉＮxを用いる場合、酸素
を含有する層を酸素含有シリコンナイトライド（ＳｉＮ
x Ｏy ）で構成することにより、その成膜あるいは変成
において真空破壊することなく実質的に連続して層形成
することができ、生産性を低下させることなく製造する
ことができる。この場合、主表面近傍の領域を酸素で変
成する場合に、Ｎ2 Ｏガスプラズマを使用するときも、
同様に同一反応炉で連続して成膜することができるの
で、生産性を低下させることなく製造することができ
る。
【００２２】以下、本発明の半導体装置の製造方法の実
施例について、アクティブマトリクス型表示装置用アレ
イ基板を例にとり、図面を参照して具体的に説明する。
図１は、本発明のアクティブマトリクス型表示装置用ア
レイ基板の一部を示す正面図であり、図２（Ａ）〜図２
（Ｆ）は、図１の IIF−IIF 線に沿う断面図であり、製
造プロセスを説明するための図である。
施例について、アクティブマトリクス型表示装置用アレ
イ基板を例にとり、図面を参照して具体的に説明する。
図１は、本発明のアクティブマトリクス型表示装置用ア
レイ基板の一部を示す正面図であり、図２（Ａ）〜図２
（Ｆ）は、図１の IIF−IIF 線に沿う断面図であり、製
造プロセスを説明するための図である。
【００２３】このアクティブマトリクス型表示装置用ア
レイ基板１０１は、透明なガラス基板１００上に複数本
のアルミニウム（Ａｌ）からなる信号線１５１と、この
信号線１５１と直交する複数本のＭｏ−Ｔａ合金膜から
なる走査線１０５とがマトリクス状に配置され、信号線
１５１と走査線１０５とによって囲まれる領域内にＩＴ
Ｏ（Indium Tin Oxide）からなる透明な画素電極１６１
が配置されている。信号線１５１と走査線１０５との交
差部分には、走査線１０５自体をゲート電極１０３（図
２（Ｆ）参照）とした逆スタガ構造のＴＦＴ１５９が配
置されている。
レイ基板１０１は、透明なガラス基板１００上に複数本
のアルミニウム（Ａｌ）からなる信号線１５１と、この
信号線１５１と直交する複数本のＭｏ−Ｔａ合金膜から
なる走査線１０５とがマトリクス状に配置され、信号線
１５１と走査線１０５とによって囲まれる領域内にＩＴ
Ｏ（Indium Tin Oxide）からなる透明な画素電極１６１
が配置されている。信号線１５１と走査線１０５との交
差部分には、走査線１０５自体をゲート電極１０３（図
２（Ｆ）参照）とした逆スタガ構造のＴＦＴ１５９が配
置されている。
【００２４】このＴＦＴ１５９は、図２（Ｆ）に示すよ
うに、ゲート電極１０３上に形成された酸窒化シリコン
（ＳｉＯＮ）膜からなる第１のゲート絶縁膜１１１と、
窒化シリコン（ＳｉＮx ）膜からなる第２のゲート絶縁
膜１１３と、第１のゲート絶縁膜１１１および第２のゲ
ート絶縁膜１１３上に配置されるａ−Ｓｉ：Ｈ薄膜から
なる半導体薄膜１２３と、半導体薄膜１２３上にゲート
電極１０３に自己整合された第１および第２のチャネル
保護膜１３３，１３７と、半導体薄膜１２３に低抵抗半
導体膜１４３，１４５を介して電気的に接続されるソー
ス電極１５５と、信号線１５１と一体化したドレイン電
極１５３とから主に構成されている。
うに、ゲート電極１０３上に形成された酸窒化シリコン
（ＳｉＯＮ）膜からなる第１のゲート絶縁膜１１１と、
窒化シリコン（ＳｉＮx ）膜からなる第２のゲート絶縁
膜１１３と、第１のゲート絶縁膜１１１および第２のゲ
ート絶縁膜１１３上に配置されるａ−Ｓｉ：Ｈ薄膜から
なる半導体薄膜１２３と、半導体薄膜１２３上にゲート
電極１０３に自己整合された第１および第２のチャネル
保護膜１３３，１３７と、半導体薄膜１２３に低抵抗半
導体膜１４３，１４５を介して電気的に接続されるソー
ス電極１５５と、信号線１５１と一体化したドレイン電
極１５３とから主に構成されている。
【００２５】第１のチャネル保護膜１３３は、厚さ３０
００オングストロームのＳｉＮx 膜であり、第２のチャ
ネル保護膜１３７は、厚さ１００オングストロームの酸
素含有シリコンナイトライド（ＳｉＮx Ｏy ）膜であ
る。この場合、第１のチャネル保護膜１３３が第１の主
表面を有しており、第２の保護膜１３７が第２の主表面
を有している。
００オングストロームのＳｉＮx 膜であり、第２のチャ
ネル保護膜１３７は、厚さ１００オングストロームの酸
素含有シリコンナイトライド（ＳｉＮx Ｏy ）膜であ
る。この場合、第１のチャネル保護膜１３３が第１の主
表面を有しており、第２の保護膜１３７が第２の主表面
を有している。
【００２６】また、このアクティブマトリクス型表示装
置用アレイ基板１０１は、透明なガラス基板１００上
に、走査線１０５と略平行して配置され、走査線１０５
と同一材料のＭｏ−Ｔａ合金からなる補助容量線１０７
を備えており、補助容量線１０７と、補助容量線１０７
並びに第１および第２ゲートの絶縁膜１１１，１１３を
介して配置される画素電極１６１との間で補助容量（Ｃ
ｓ）を形成している。
置用アレイ基板１０１は、透明なガラス基板１００上
に、走査線１０５と略平行して配置され、走査線１０５
と同一材料のＭｏ−Ｔａ合金からなる補助容量線１０７
を備えており、補助容量線１０７と、補助容量線１０７
並びに第１および第２ゲートの絶縁膜１１１，１１３を
介して配置される画素電極１６１との間で補助容量（Ｃ
ｓ）を形成している。
【００２７】次に、このアクティブマトリクス型表示装
置用アレイ基板１０１の製造方法について図２（Ａ）〜
図２（Ｆ）を参照して説明する。まず、図２（Ａ）に示
すように、ガラス基板１００の表面上にスパッタリング
によりＭｏ−Ｔａ合金膜を形成し、これを複数本のスト
ライプ状にパターンニングして一部をゲート電極１０３
となす走査線１０５（図１参照）並びに補助容量線１０
７を形成する。次いで、ＣＶＤ（Chemical Vapor Depos
ition ）による成膜を行う。
置用アレイ基板１０１の製造方法について図２（Ａ）〜
図２（Ｆ）を参照して説明する。まず、図２（Ａ）に示
すように、ガラス基板１００の表面上にスパッタリング
によりＭｏ−Ｔａ合金膜を形成し、これを複数本のスト
ライプ状にパターンニングして一部をゲート電極１０３
となす走査線１０５（図１参照）並びに補助容量線１０
７を形成する。次いで、ＣＶＤ（Chemical Vapor Depos
ition ）による成膜を行う。
【００２８】図３および図４は、この製造方法に使用す
る薄膜形成装置（ＣＶＤ装置）を示す図である。この薄
膜形成装置は、図３に示すように、ガス供給部２０１、
プロセスチャンバー２０２、電力供給部２０３、および
排気手段２０４から主に構成されている。ガス供給部２
０１は、弁Ｖ1 〜Ｖ6 を介してそれぞれＮＨ3 ガス、Ｎ
2 ガス、Ｈ2 ガス、ＳｉＨ4 ガス、およびＮ2 Ｏガスを
プロセスチャンバー２０２に供給できるようになってい
る。電力供給部２０３は、プロセスチャンバー２０２に
高周波電力等を供給できるように構成されており、排気
手段２０４は、弁Ｖ6 を介してプロセスチャンバー２０
２内で処理済みのガスを排気するものである。
る薄膜形成装置（ＣＶＤ装置）を示す図である。この薄
膜形成装置は、図３に示すように、ガス供給部２０１、
プロセスチャンバー２０２、電力供給部２０３、および
排気手段２０４から主に構成されている。ガス供給部２
０１は、弁Ｖ1 〜Ｖ6 を介してそれぞれＮＨ3 ガス、Ｎ
2 ガス、Ｈ2 ガス、ＳｉＨ4 ガス、およびＮ2 Ｏガスを
プロセスチャンバー２０２に供給できるようになってい
る。電力供給部２０３は、プロセスチャンバー２０２に
高周波電力等を供給できるように構成されており、排気
手段２０４は、弁Ｖ6 を介してプロセスチャンバー２０
２内で処理済みのガスを排気するものである。
【００２９】プロセスチャンバー２０２は、図４に示す
ように構成されている。図４中２１１は反応炉を示す。
反応炉２１１内には、サセプター２１２が載置されてい
る。サセプター２１２内には、ヒータ２１３が内蔵され
ており、サセプター２１２上に載置する被処理体２１４
を所定の温度に昇温できるようになっている。また、サ
セプター２１２上には、被処理体２１４を固定する固定
具２１５が設けられている。
ように構成されている。図４中２１１は反応炉を示す。
反応炉２１１内には、サセプター２１２が載置されてい
る。サセプター２１２内には、ヒータ２１３が内蔵され
ており、サセプター２１２上に載置する被処理体２１４
を所定の温度に昇温できるようになっている。また、サ
セプター２１２上には、被処理体２１４を固定する固定
具２１５が設けられている。
【００３０】被処理体２１４の上方には、ガス供給孔２
１６を有する電極２１７が配置されており、電極２１７
は電力供給部２０３と電気的に接続されている。反応炉
２１１の頂部には、ガス供給部２０１と連通するガス供
給管２１８が設けられており、ガス供給部２０１から供
給されたガスが、ガス供給管２１８を通り、ガス供給孔
２１６を介して反応炉２１１内に流れ、被処理体２１４
と接触する。処理後のガスは、反応炉２１１の側壁に設
けられた排気管２１９を介して排気手段２０４に通じ
る。
１６を有する電極２１７が配置されており、電極２１７
は電力供給部２０３と電気的に接続されている。反応炉
２１１の頂部には、ガス供給部２０１と連通するガス供
給管２１８が設けられており、ガス供給部２０１から供
給されたガスが、ガス供給管２１８を通り、ガス供給孔
２１６を介して反応炉２１１内に流れ、被処理体２１４
と接触する。処理後のガスは、反応炉２１１の側壁に設
けられた排気管２１９を介して排気手段２０４に通じ
る。
【００３１】上記構成を有する薄膜形成装置を用いて、
ゲート電極１０３および補助容量線１０７上に第１のゲ
ート絶縁膜１１１として厚さ３５００オングストローム
の酸窒化シリコン（ＳｉＯＮ）膜を形成する。このとき
の成膜は、シラン（ＳｉＨ4）ガスを流量２００ｓｃｃ
ｍで、亜酸化窒素（Ｎ2 Ｏ）ガスを流量１２００ｓｃｃ
ｍで、窒素（Ｎ2 ）ガスを流量４０００ｓｃｃｍで反応
炉２１１内に導入すると共に、反応炉内を圧力１．２Ｔ
ｏｒｒに維持し、１３００Ｗの高周波電力を供給して行
う。
ゲート電極１０３および補助容量線１０７上に第１のゲ
ート絶縁膜１１１として厚さ３５００オングストローム
の酸窒化シリコン（ＳｉＯＮ）膜を形成する。このとき
の成膜は、シラン（ＳｉＨ4）ガスを流量２００ｓｃｃ
ｍで、亜酸化窒素（Ｎ2 Ｏ）ガスを流量１２００ｓｃｃ
ｍで、窒素（Ｎ2 ）ガスを流量４０００ｓｃｃｍで反応
炉２１１内に導入すると共に、反応炉内を圧力１．２Ｔ
ｏｒｒに維持し、１３００Ｗの高周波電力を供給して行
う。
【００３２】次いで、ゲート電極１０３、走査線１０
５、補助容量線１０７、および第１のゲート絶縁膜１１
１が配設されたガラス基板１００を反応炉２１１のサセ
プター２１２上に載置し、反応ガスとしてＳｉＨ4 ガス
を流量２００ｓｃｃｍで、アンモニア（ＮＨ3 ）ガスを
流量１０００ｓｃｃｍで、Ｎ2 ガスを流量７０００ｓｃ
ｃｍで反応炉内に導入すると共に、反応炉内を１．２Ｔ
ｏｒｒに維持し、さらにガラス基板の温度をヒーター２
１３により加熱して３３０℃まで上昇させる。そして、
電力供給部２０３から１３００Ｗの高周波電力を供給
し、これによりＳｉＨ4 ガスおよびＮＨ3 ガスをプラズ
マ励起させてＳｉＮx を第２のゲート絶縁膜１１３とし
て厚さ５００オングストロームで形成する。
５、補助容量線１０７、および第１のゲート絶縁膜１１
１が配設されたガラス基板１００を反応炉２１１のサセ
プター２１２上に載置し、反応ガスとしてＳｉＨ4 ガス
を流量２００ｓｃｃｍで、アンモニア（ＮＨ3 ）ガスを
流量１０００ｓｃｃｍで、Ｎ2 ガスを流量７０００ｓｃ
ｃｍで反応炉内に導入すると共に、反応炉内を１．２Ｔ
ｏｒｒに維持し、さらにガラス基板の温度をヒーター２
１３により加熱して３３０℃まで上昇させる。そして、
電力供給部２０３から１３００Ｗの高周波電力を供給
し、これによりＳｉＨ4 ガスおよびＮＨ3 ガスをプラズ
マ励起させてＳｉＮx を第２のゲート絶縁膜１１３とし
て厚さ５００オングストロームで形成する。
【００３３】次いで、反応ガスを流量５００ｓｃｃｍの
ＳｉＨ4 ガス、流量２８００ｓｃｃｍの水素（Ｈ2 ）ガ
スに切り換えて反応炉内に導入すると共に反応炉内を
３．０Ｔｏｒｒに維持し、ガラス基板の温度を３３０℃
に制御し、さらに１５０Ｗの高周波電力を供給して、第
２のゲート絶縁膜１１３上に厚さ５００オングストロー
ムのａ−Ｓｉ：Ｈ薄膜１２１を形成する。
ＳｉＨ4 ガス、流量２８００ｓｃｃｍの水素（Ｈ2 ）ガ
スに切り換えて反応炉内に導入すると共に反応炉内を
３．０Ｔｏｒｒに維持し、ガラス基板の温度を３３０℃
に制御し、さらに１５０Ｗの高周波電力を供給して、第
２のゲート絶縁膜１１３上に厚さ５００オングストロー
ムのａ−Ｓｉ：Ｈ薄膜１２１を形成する。
【００３４】次いで、反応ガスとして流量３５０ｓｃｃ
ｍのＳｉＨ4 ガス、流量２８００ｓｃｃｍのＮＨ3 ガ
ス、キャリアガスとして流量３５００ｓｃｃｍのＮ2 ガ
スを反応炉内に導入すると共に反応炉内を３．５Ｔｏｒ
ｒに維持し、ガラス基板の温度を３３０℃に制御し、さ
らに１７００Ｗの高周波電力を供給して、厚さ３０００
オングストロームのＳｉＮx 膜１３１を形成する。
ｍのＳｉＨ4 ガス、流量２８００ｓｃｃｍのＮＨ3 ガ
ス、キャリアガスとして流量３５００ｓｃｃｍのＮ2 ガ
スを反応炉内に導入すると共に反応炉内を３．５Ｔｏｒ
ｒに維持し、ガラス基板の温度を３３０℃に制御し、さ
らに１７００Ｗの高周波電力を供給して、厚さ３０００
オングストロームのＳｉＮx 膜１３１を形成する。
【００３５】次いで、反応ガスとして流量５００ｓｃｃ
ｍのＳｉＨ4 ガス、流量２５００ｓｃｃｍのＮＨ3 ガ
ス、キャリアガスとして流量３５００ｓｃｃｍのＮ2 ガ
ス、さらに流量１２００ｓｃｃｍのＮ2 Ｏガスを反応炉
内に導入すると共に反応炉内を３．５Ｔｏｒｒに維持
し、ガラス基板の温度を３３０℃に制御し、さらに１４
００Ｗの高周波電力を供給して、厚さ１００オングスト
ロームのＳｉＮx Ｏy 膜１３５を形成する。
ｍのＳｉＨ4 ガス、流量２５００ｓｃｃｍのＮＨ3 ガ
ス、キャリアガスとして流量３５００ｓｃｃｍのＮ2 ガ
ス、さらに流量１２００ｓｃｃｍのＮ2 Ｏガスを反応炉
内に導入すると共に反応炉内を３．５Ｔｏｒｒに維持
し、ガラス基板の温度を３３０℃に制御し、さらに１４
００Ｗの高周波電力を供給して、厚さ１００オングスト
ロームのＳｉＮx Ｏy 膜１３５を形成する。
【００３６】このように形成されたＳｉＮx Ｏy 膜１３
５の酸素含有量をＸＰＳ（Ｘ線光電子分光）により測定
したところ、５０ atomic ％以上である５３ atomic ％
であった。また、ＳｉＮx Ｏy 膜１３５の表面から１０
０オングストロームまでは酸素原子が検出されたが、表
面から２００オングストロームを超えると実質的に酸素
原子は検出されなかった。
５の酸素含有量をＸＰＳ（Ｘ線光電子分光）により測定
したところ、５０ atomic ％以上である５３ atomic ％
であった。また、ＳｉＮx Ｏy 膜１３５の表面から１０
０オングストロームまでは酸素原子が検出されたが、表
面から２００オングストロームを超えると実質的に酸素
原子は検出されなかった。
【００３７】このようにして、図２（Ｂ）に示すよう
に、第１のゲート絶縁膜１１１としてシリコン酸化膜を
含むガラス基板１００上にＳｉＮx からなる第２のゲー
ト絶縁膜１１３、ａ−Ｓｉ：Ｈ薄膜１２１、ＳｉＮx 膜
１３１、およびＳｉＮx Ｏy 膜１３５の４層を連続して
形成した後、反応炉内を減圧し、排出手段２０４により
ガスを排出する。
に、第１のゲート絶縁膜１１１としてシリコン酸化膜を
含むガラス基板１００上にＳｉＮx からなる第２のゲー
ト絶縁膜１１３、ａ−Ｓｉ：Ｈ薄膜１２１、ＳｉＮx 膜
１３１、およびＳｉＮx Ｏy 膜１３５の４層を連続して
形成した後、反応炉内を減圧し、排出手段２０４により
ガスを排出する。
【００３８】その後、ＳｉＮx Ｏy 膜１３５上にクレゾ
ール・ノボラック系レジンを主体とするフォトレジスト
をスピンコーターを用いて塗布してレジスト膜を形成
し、ゲート電極１０３をマスクとしてガラス基板１００
の裏側から光を照射し、さらにガラス基板１００正面か
らマスクを介して光を照射することにより、レジスト膜
を感光させ、図２（Ｃ）に示すように、ゲート電極１０
３に対応する領域のレジスト膜１３９を残し、ＳｉＮx
１３１およびＳｉＮx Ｏy １３５をレジスト膜１３９を
マスクとしてパターニングし、第１のチャネル保護膜１
３３および第２のチャネル保護膜１３７を形成する。
ール・ノボラック系レジンを主体とするフォトレジスト
をスピンコーターを用いて塗布してレジスト膜を形成
し、ゲート電極１０３をマスクとしてガラス基板１００
の裏側から光を照射し、さらにガラス基板１００正面か
らマスクを介して光を照射することにより、レジスト膜
を感光させ、図２（Ｃ）に示すように、ゲート電極１０
３に対応する領域のレジスト膜１３９を残し、ＳｉＮx
１３１およびＳｉＮx Ｏy １３５をレジスト膜１３９を
マスクとしてパターニングし、第１のチャネル保護膜１
３３および第２のチャネル保護膜１３７を形成する。
【００３９】次いで、図２（Ｄ）に示すように、第１の
チャネル保護膜１３３および第２のチャネル保護膜１３
７上のレジスト膜１３９を剥離液により除去する。ま
た、ａ−Ｓｉ：Ｈ薄膜１２１表面を希フッ酸液中で洗浄
した後、ｎ+ ａ−Ｓｉ：Ｈ薄膜１４０を形成する。な
お、上記した洗浄に際し、第２のチャネル保護膜１３７
の膜厚によっては、第２のチャネル保護膜１３７全体が
除去されることがあるが、第２のチャネル保護膜１３７
は残存しても、除去されてもかまわない。しかしなが
ら、第２のチャネル保護膜１３７の誘電率は４程度であ
り、第１のチャネル保護膜１３３の誘電率が６程度であ
るのに対して小さい。このため、第１のチャネル保護膜
１３３および第２のチャネル保護膜１３７を介してソー
ス電極やドレイン電極とゲート電極との間で形成される
寄生容量をより軽減できるので、第２のチャネル保護膜
１３７は残存させる方が良い。
チャネル保護膜１３３および第２のチャネル保護膜１３
７上のレジスト膜１３９を剥離液により除去する。ま
た、ａ−Ｓｉ：Ｈ薄膜１２１表面を希フッ酸液中で洗浄
した後、ｎ+ ａ−Ｓｉ：Ｈ薄膜１４０を形成する。な
お、上記した洗浄に際し、第２のチャネル保護膜１３７
の膜厚によっては、第２のチャネル保護膜１３７全体が
除去されることがあるが、第２のチャネル保護膜１３７
は残存しても、除去されてもかまわない。しかしなが
ら、第２のチャネル保護膜１３７の誘電率は４程度であ
り、第１のチャネル保護膜１３３の誘電率が６程度であ
るのに対して小さい。このため、第１のチャネル保護膜
１３３および第２のチャネル保護膜１３７を介してソー
ス電極やドレイン電極とゲート電極との間で形成される
寄生容量をより軽減できるので、第２のチャネル保護膜
１３７は残存させる方が良い。
【００４０】その後、図２（Ｅ）に示すように、ｎ+ ａ
−Ｓｉ：Ｈ薄膜１４１が島状に残存するようにパターニ
ングして島状のｎ+ ａ−Ｓｉ：Ｈ薄膜１４１および半導
体薄膜１２３を形成し、さらにＩＴＯ膜を形成し、パタ
ーニングして画素電極１６１を形成する。
−Ｓｉ：Ｈ薄膜１４１が島状に残存するようにパターニ
ングして島状のｎ+ ａ−Ｓｉ：Ｈ薄膜１４１および半導
体薄膜１２３を形成し、さらにＩＴＯ膜を形成し、パタ
ーニングして画素電極１６１を形成する。
【００４１】最後に、図２（Ｆ）に示すように、この上
にアルミニウムを被着し、パターニングしてソース電極
１５５およびドレイン電極１５３をそれぞれ形成してア
クティブマトリクス型表示装置用アレイ基板１０１を作
製する。なお、ここでは、ソース電極１５５、ドレイン
電極１５３を形成する時に、島状のｎ+ ａ−Ｓｉ：Ｈ薄
膜１４１も同時にパターニングして低抵抗半導体膜１４
３，１４５とする。
にアルミニウムを被着し、パターニングしてソース電極
１５５およびドレイン電極１５３をそれぞれ形成してア
クティブマトリクス型表示装置用アレイ基板１０１を作
製する。なお、ここでは、ソース電極１５５、ドレイン
電極１５３を形成する時に、島状のｎ+ ａ−Ｓｉ：Ｈ薄
膜１４１も同時にパターニングして低抵抗半導体膜１４
３，１４５とする。
【００４２】上述したように、この実施例のアクティブ
マトリクス型表示装置用アレイ基板１０１のＴＦＴ１５
９によれば、第２のチャネル保護膜１３７が５３ atomi
c ％の酸素を含有するＳｉＮx Ｏy １３５に基づいて構
成されるので、レジスト膜と良好な密着性が確保でき、
これにより所望形状の第１のチャネル保護膜１３３およ
び第２のチャネル保護膜１３７を形成することができ
る。この結果、各ＴＦＴ１５９は寄生容量を充分に低減
させることができ、また各ＴＦＴ１５９間で素子特性に
バラツキが生じることもない。
マトリクス型表示装置用アレイ基板１０１のＴＦＴ１５
９によれば、第２のチャネル保護膜１３７が５３ atomi
c ％の酸素を含有するＳｉＮx Ｏy １３５に基づいて構
成されるので、レジスト膜と良好な密着性が確保でき、
これにより所望形状の第１のチャネル保護膜１３３およ
び第２のチャネル保護膜１３７を形成することができ
る。この結果、各ＴＦＴ１５９は寄生容量を充分に低減
させることができ、また各ＴＦＴ１５９間で素子特性に
バラツキが生じることもない。
【００４３】さらに、第２のチャネル保護膜１３７を構
成するＳｉＮx Ｏy １３５の膜厚が、特に１００オング
ストロームに設定されているため、そのパターニング性
を損なうこともない。しかも、半導体薄膜１２３と接す
る第１のチャネル保護膜１３３は、半導体薄膜１２３近
傍の酸素濃度が２×１０19atomic／ｃｃ以下の７×１０
18atomic／ｃｃであるため、半導体薄膜１２３に悪影響
を及ぼすことがなく、素子特性を劣化させることもな
い。
成するＳｉＮx Ｏy １３５の膜厚が、特に１００オング
ストロームに設定されているため、そのパターニング性
を損なうこともない。しかも、半導体薄膜１２３と接す
る第１のチャネル保護膜１３３は、半導体薄膜１２３近
傍の酸素濃度が２×１０19atomic／ｃｃ以下の７×１０
18atomic／ｃｃであるため、半導体薄膜１２３に悪影響
を及ぼすことがなく、素子特性を劣化させることもな
い。
【００４４】また、この実施例によれば、第１のチャネ
ル保護膜１３３および第２のチャネル保護膜１３７を構
成するＳｉＮx １３１およびＳｉＮx Ｏy １３５が同一
の反応炉内で連続して成膜されるため、生産性を大幅に
損なうこともない。
ル保護膜１３３および第２のチャネル保護膜１３７を構
成するＳｉＮx １３１およびＳｉＮx Ｏy １３５が同一
の反応炉内で連続して成膜されるため、生産性を大幅に
損なうこともない。
【００４５】次に、本発明の半導体薄膜の製造方法の他
の実施例について説明する。なお、上記実施例における
同一部分は同一符号で説明する。図５は、本発明のアク
ティブマトリクス型表示装置用アレイ基板の一部を示す
正面図であり、図６（Ａ）〜図６（Ｆ）は、図５の VIF
−VIF 線に沿う断面図であり、製造プロセスを説明する
ための図である。
の実施例について説明する。なお、上記実施例における
同一部分は同一符号で説明する。図５は、本発明のアク
ティブマトリクス型表示装置用アレイ基板の一部を示す
正面図であり、図６（Ａ）〜図６（Ｆ）は、図５の VIF
−VIF 線に沿う断面図であり、製造プロセスを説明する
ための図である。
【００４６】このアクティブマトリクス型表示装置用ア
レイ基板１０１は、透明なガラス基板１００上に複数本
のアルミニウムからなる信号線１５１と、この信号線１
５１と直交する複数本のＭｏ−Ｔａ合金膜からなる走査
線１０５とがマトリクス状に配置され、信号線１５１と
走査線１０５とによって囲まれる領域内にＩＴＯからな
る透明な画素電極１６１が配置されている。信号線１５
１と走査線１０５との交差部分には、走査線１０５自体
をゲート電極１０３（図６（Ｆ）参照）とした逆スタガ
構造のＴＦＴ１５９が配置されている。
レイ基板１０１は、透明なガラス基板１００上に複数本
のアルミニウムからなる信号線１５１と、この信号線１
５１と直交する複数本のＭｏ−Ｔａ合金膜からなる走査
線１０５とがマトリクス状に配置され、信号線１５１と
走査線１０５とによって囲まれる領域内にＩＴＯからな
る透明な画素電極１６１が配置されている。信号線１５
１と走査線１０５との交差部分には、走査線１０５自体
をゲート電極１０３（図６（Ｆ）参照）とした逆スタガ
構造のＴＦＴ１５９が配置されている。
【００４７】このＴＦＴ１５９は、図６（Ｆ）に示すよ
うに、ゲート電極１０３上に形成されたＳｉＯＮ膜から
なる第１のゲート絶縁膜１１１と、ＳｉＮx 膜からなる
第２のゲート絶縁膜１１３と、第１のゲート絶縁膜１１
１および第２のゲート絶縁膜１１３上に配置されるａ−
Ｓｉ：Ｈ薄膜からなる半導体薄膜１２３と、半導体薄膜
１２３上にゲート電極１０３に自己整合されたチャネル
保護膜１３３と、半導体薄膜１２３に低抵抗半導体膜１
４３，１４５を介して電気的に接続されるソース電極１
５５と、信号線１５１と一体化したドレイン電極１５３
とから主に構成されている。
うに、ゲート電極１０３上に形成されたＳｉＯＮ膜から
なる第１のゲート絶縁膜１１１と、ＳｉＮx 膜からなる
第２のゲート絶縁膜１１３と、第１のゲート絶縁膜１１
１および第２のゲート絶縁膜１１３上に配置されるａ−
Ｓｉ：Ｈ薄膜からなる半導体薄膜１２３と、半導体薄膜
１２３上にゲート電極１０３に自己整合されたチャネル
保護膜１３３と、半導体薄膜１２３に低抵抗半導体膜１
４３，１４５を介して電気的に接続されるソース電極１
５５と、信号線１５１と一体化したドレイン電極１５３
とから主に構成されている。
【００４８】チャネル保護膜１３３は、厚さ３０００オ
ングストロームのＳｉＮx 膜であり、その表層は酸素で
変成されてなる酸素変成領域１３６を備えている。この
酸素変成領域１３６は、チャネル保護膜１３３の最表層
から酸素濃度が徐々に低下し、約１００オングストロー
ムの深さまで実質的に酸素を含有している。
ングストロームのＳｉＮx 膜であり、その表層は酸素で
変成されてなる酸素変成領域１３６を備えている。この
酸素変成領域１３６は、チャネル保護膜１３３の最表層
から酸素濃度が徐々に低下し、約１００オングストロー
ムの深さまで実質的に酸素を含有している。
【００４９】また、このアクティブマトリクス型表示装
置用アレイ基板１０１は、透明なガラス基板１００上
に、走査線１０５と略平行して配置され、走査線１０５
と同一材料のＭｏ−Ｔａ合金からなる補助容量線１０７
を備えており、補助容量線１０７と、補助容量線１０７
並びに第１および第２ゲートの絶縁膜１１１，１１３を
介して配置される画素電極１６１との間で補助容量（Ｃ
ｓ）を形成している。
置用アレイ基板１０１は、透明なガラス基板１００上
に、走査線１０５と略平行して配置され、走査線１０５
と同一材料のＭｏ−Ｔａ合金からなる補助容量線１０７
を備えており、補助容量線１０７と、補助容量線１０７
並びに第１および第２ゲートの絶縁膜１１１，１１３を
介して配置される画素電極１６１との間で補助容量（Ｃ
ｓ）を形成している。
【００５０】次に、このアクティブマトリクス型表示装
置用アレイ基板１０１の製造方法について図６（Ａ）〜
図６（Ｆ）を参照して説明する。まず、図６（Ａ）に示
すように、ガラス基板１００の表面上にスパッタリング
によりＭｏ−Ｔａ合金膜を形成し、これを複数本のスト
ライプ状にパターンニングして一部をゲート電極１０３
となす走査線１０５（図１参照）並びに補助容量線１０
７を形成する。次いで、ＣＶＤによる成膜を行う。
置用アレイ基板１０１の製造方法について図６（Ａ）〜
図６（Ｆ）を参照して説明する。まず、図６（Ａ）に示
すように、ガラス基板１００の表面上にスパッタリング
によりＭｏ−Ｔａ合金膜を形成し、これを複数本のスト
ライプ状にパターンニングして一部をゲート電極１０３
となす走査線１０５（図１参照）並びに補助容量線１０
７を形成する。次いで、ＣＶＤによる成膜を行う。
【００５１】上記構成を有する薄膜形成装置を用いて、
ゲート電極１０３および補助容量線１０７上に第１のゲ
ート絶縁膜１１１として厚さ３５００オングストローム
の酸窒化シリコン（ＳｉＯＮ）膜を形成する。このとき
の成膜は、シラン（ＳｉＨ4）ガスを流量２００ｓｃｃ
ｍで、亜酸化窒素（Ｎ2 Ｏ）ガスを流量１２００ｓｃｃ
ｍで、窒素（Ｎ2 ）ガスを流量４０００ｓｃｃｍで反応
炉２１１内に導入すると共に、反応炉内を圧力１．２Ｔ
ｏｒｒに維持し、１３００Ｗの高周波電力を供給して行
う。
ゲート電極１０３および補助容量線１０７上に第１のゲ
ート絶縁膜１１１として厚さ３５００オングストローム
の酸窒化シリコン（ＳｉＯＮ）膜を形成する。このとき
の成膜は、シラン（ＳｉＨ4）ガスを流量２００ｓｃｃ
ｍで、亜酸化窒素（Ｎ2 Ｏ）ガスを流量１２００ｓｃｃ
ｍで、窒素（Ｎ2 ）ガスを流量４０００ｓｃｃｍで反応
炉２１１内に導入すると共に、反応炉内を圧力１．２Ｔ
ｏｒｒに維持し、１３００Ｗの高周波電力を供給して行
う。
【００５２】次いで、ゲート電極１０３、走査線１０
５、補助容量線１０７、および第１のゲート絶縁膜１１
１が配設されたガラス基板１００を反応炉２１１のサセ
プター２１２上に載置し、反応ガスとしてＳｉＨ4 ガス
を流量２００ｓｃｃｍで、ＮＨ3 ガスを流量１０００ｓ
ｃｃｍで、Ｎ2 ガスを流量７０００ｓｃｃｍで反応炉内
に導入すると共に、反応炉内を１．２Ｔｏｒｒに維持
し、さらにガラス基板の温度をヒーター２１３により加
熱して３３０℃まで上昇させる。そして、電力供給部２
０３から１３００Ｗの高周波電力を供給し、これにより
ＳｉＨ4 ガスおよびＮＨ3 ガスをプラズマ励起させてＳ
ｉＮx を第２のゲート絶縁膜１１３として厚さ５００オ
ングストロームで形成する。
５、補助容量線１０７、および第１のゲート絶縁膜１１
１が配設されたガラス基板１００を反応炉２１１のサセ
プター２１２上に載置し、反応ガスとしてＳｉＨ4 ガス
を流量２００ｓｃｃｍで、ＮＨ3 ガスを流量１０００ｓ
ｃｃｍで、Ｎ2 ガスを流量７０００ｓｃｃｍで反応炉内
に導入すると共に、反応炉内を１．２Ｔｏｒｒに維持
し、さらにガラス基板の温度をヒーター２１３により加
熱して３３０℃まで上昇させる。そして、電力供給部２
０３から１３００Ｗの高周波電力を供給し、これにより
ＳｉＨ4 ガスおよびＮＨ3 ガスをプラズマ励起させてＳ
ｉＮx を第２のゲート絶縁膜１１３として厚さ５００オ
ングストロームで形成する。
【００５３】次いで、反応ガスを流量５００ｓｃｃｍの
ＳｉＨ4 ガス、流量２８００ｓｃｃｍの水素（Ｈ2 ）ガ
スに切り換えて反応炉内に導入すると共に反応炉内を
３．０Ｔｏｒｒに維持し、ガラス基板の温度を３３０℃
に制御し、さらに１５０Ｗの高周波電力を供給して、第
２のゲート絶縁膜１１３上に厚さ５００オングストロー
ムのａ−Ｓｉ：Ｈ薄膜１２１を形成する。
ＳｉＨ4 ガス、流量２８００ｓｃｃｍの水素（Ｈ2 ）ガ
スに切り換えて反応炉内に導入すると共に反応炉内を
３．０Ｔｏｒｒに維持し、ガラス基板の温度を３３０℃
に制御し、さらに１５０Ｗの高周波電力を供給して、第
２のゲート絶縁膜１１３上に厚さ５００オングストロー
ムのａ−Ｓｉ：Ｈ薄膜１２１を形成する。
【００５４】次いで、反応ガスとして流量３５０ｓｃｃ
ｍのＳｉＨ4 ガス、流量２８００ｓｃｃｍのＮＨ3 ガ
ス、キャリアガスとして流量３５００ｓｃｃｍのＮ2 ガ
スを反応炉内に導入すると共に反応炉内を３．５Ｔｏｒ
ｒに維持し、ガラス基板の温度を３３０℃に制御し、さ
らに１７００Ｗの高周波電力を供給して、厚さ３０００
オングストロームのＳｉＮx 膜１３１を形成する。
ｍのＳｉＨ4 ガス、流量２８００ｓｃｃｍのＮＨ3 ガ
ス、キャリアガスとして流量３５００ｓｃｃｍのＮ2 ガ
スを反応炉内に導入すると共に反応炉内を３．５Ｔｏｒ
ｒに維持し、ガラス基板の温度を３３０℃に制御し、さ
らに１７００Ｗの高周波電力を供給して、厚さ３０００
オングストロームのＳｉＮx 膜１３１を形成する。
【００５５】次いで、ガラス基板と電極との間の距離を
２５ｍｍに設定し、反応ガスとして流量１０００ｓｃｃ
ｍのＮ2 Ｏガスを反応炉内に導入し、その状態で１０秒
間保持する。同時に、圧力を１．５Ｔｏｒｒに調整す
る。次いで、これに１３００Ｗの高周波電力を供給し
て、Ｎ2 Ｏプラズマを発生させてこのＮ2 Ｏプラズマに
よりＳｉＮx 膜１３１の表面を酸化してＳｉＮx Ｏy か
らなる酸素変成領域１３６を形成する。なお、チャネル
保護膜となるＳｉＮx 膜の酸化時間は５秒以上とし、反
応炉内は１．５Ｔｏｒｒに維持する。
２５ｍｍに設定し、反応ガスとして流量１０００ｓｃｃ
ｍのＮ2 Ｏガスを反応炉内に導入し、その状態で１０秒
間保持する。同時に、圧力を１．５Ｔｏｒｒに調整す
る。次いで、これに１３００Ｗの高周波電力を供給し
て、Ｎ2 Ｏプラズマを発生させてこのＮ2 Ｏプラズマに
よりＳｉＮx 膜１３１の表面を酸化してＳｉＮx Ｏy か
らなる酸素変成領域１３６を形成する。なお、チャネル
保護膜となるＳｉＮx 膜の酸化時間は５秒以上とし、反
応炉内は１．５Ｔｏｒｒに維持する。
【００５６】このように酸化されたＳｉＮx 膜１３１の
表層部分の酸素含有量をＸＰＳ（Ｘ線光電子分光）によ
り測定したところ、５０ atomic ％以上である５３ ato
mic％であった。また、ＳｉＮx 膜１３１の表面（主表
面）から１００オングストロームまでは酸素原子が検出
されたが、表面から２００オングストロームを超えると
実質的に酸素原子は検出されなかった。
表層部分の酸素含有量をＸＰＳ（Ｘ線光電子分光）によ
り測定したところ、５０ atomic ％以上である５３ ato
mic％であった。また、ＳｉＮx 膜１３１の表面（主表
面）から１００オングストロームまでは酸素原子が検出
されたが、表面から２００オングストロームを超えると
実質的に酸素原子は検出されなかった。
【００５７】このようにして、図６（Ｂ）に示すよう
に、第１のゲート絶縁膜１１１としてシリコン酸化膜を
含むガラス基板１００上にＳｉＮx からなる第２のゲー
ト絶縁膜１１３、ａ−Ｓｉ：Ｈ薄膜１２１、およびＳｉ
Ｎx 膜１３１の３層を連続して形成し、ＳｉＮx 膜１３
１の表層部分をＮ2 Ｏプラズマで酸化して酸素変成領域
１３６を形成した後、反応炉内を減圧し、排出手段２０
４によりガスを排出する。
に、第１のゲート絶縁膜１１１としてシリコン酸化膜を
含むガラス基板１００上にＳｉＮx からなる第２のゲー
ト絶縁膜１１３、ａ−Ｓｉ：Ｈ薄膜１２１、およびＳｉ
Ｎx 膜１３１の３層を連続して形成し、ＳｉＮx 膜１３
１の表層部分をＮ2 Ｏプラズマで酸化して酸素変成領域
１３６を形成した後、反応炉内を減圧し、排出手段２０
４によりガスを排出する。
【００５８】その後、酸素変成領域１３６上にクレゾー
ル・ノボラック系レジンを主体とするフォトレジストを
スピンコーターを用いて塗布してレジスト膜を形成し、
ゲート電極１０３をマスクとしてガラス基板１００の裏
側から光を照射し、さらにガラス基板１００正面からマ
スクを介して光を照射することにより、レジスト膜を感
光させ、図６（Ｃ）に示すように、ゲート電極１０３に
対応する領域のレジスト膜１３９を残し、ＳｉＮx １３
１をレジスト膜１３９をマスクとしてパターニングし、
チャネル保護膜１３３を形成する。
ル・ノボラック系レジンを主体とするフォトレジストを
スピンコーターを用いて塗布してレジスト膜を形成し、
ゲート電極１０３をマスクとしてガラス基板１００の裏
側から光を照射し、さらにガラス基板１００正面からマ
スクを介して光を照射することにより、レジスト膜を感
光させ、図６（Ｃ）に示すように、ゲート電極１０３に
対応する領域のレジスト膜１３９を残し、ＳｉＮx １３
１をレジスト膜１３９をマスクとしてパターニングし、
チャネル保護膜１３３を形成する。
【００５９】次いで、図６（Ｄ）に示すように、チャネ
ル保護膜１３３上のレジスト膜１３９を剥離液により除
去する。また、ａ−Ｓｉ：Ｈ薄膜１２１表面を希フッ酸
液中で洗浄した後、ｎ+ ａ−Ｓｉ：Ｈ薄膜１４０を形成
する。なお、上記した洗浄に際し、チャネル保護膜１３
３もエッチングされて、場合によっては酸素変成領域１
３６が除去されることがあるが、酸素変成領域１３６は
残存しても、除去されてもかまわない。
ル保護膜１３３上のレジスト膜１３９を剥離液により除
去する。また、ａ−Ｓｉ：Ｈ薄膜１２１表面を希フッ酸
液中で洗浄した後、ｎ+ ａ−Ｓｉ：Ｈ薄膜１４０を形成
する。なお、上記した洗浄に際し、チャネル保護膜１３
３もエッチングされて、場合によっては酸素変成領域１
３６が除去されることがあるが、酸素変成領域１３６は
残存しても、除去されてもかまわない。
【００６０】その後、図６（Ｅ）に示すように、ｎ+ ａ
−Ｓｉ：Ｈ薄膜１４１が島状に残存するようにパターニ
ングして島状のｎ+ ａ−Ｓｉ：Ｈ薄膜１４１および半導
体薄膜１２３を形成し、さらにＩＴＯ膜を形成し、パタ
ーニングして画素電極１６１を形成する。
−Ｓｉ：Ｈ薄膜１４１が島状に残存するようにパターニ
ングして島状のｎ+ ａ−Ｓｉ：Ｈ薄膜１４１および半導
体薄膜１２３を形成し、さらにＩＴＯ膜を形成し、パタ
ーニングして画素電極１６１を形成する。
【００６１】最後に、図６（Ｆ）に示すように、この上
にモリブデン、アルミニウム、モリブデンを順次被着
し、パターニングしてソース電極１５５およびドレイン
電極１５３をそれぞれ形成してアクティブマトリクス型
表示装置用アレイ基板１０１を作製する。なお、ここで
は、ソース電極１５５、ドレイン電極１５３を形成する
時に、島状のｎ+ ａ−Ｓｉ：Ｈ薄膜１４１も同時にパタ
ーニングして低抵抗半導体膜１４３，１４５とする。
にモリブデン、アルミニウム、モリブデンを順次被着
し、パターニングしてソース電極１５５およびドレイン
電極１５３をそれぞれ形成してアクティブマトリクス型
表示装置用アレイ基板１０１を作製する。なお、ここで
は、ソース電極１５５、ドレイン電極１５３を形成する
時に、島状のｎ+ ａ−Ｓｉ：Ｈ薄膜１４１も同時にパタ
ーニングして低抵抗半導体膜１４３，１４５とする。
【００６２】上述したように、この実施例のアクティブ
マトリクス型表示装置用アレイ基板１０１のＴＦＴ１５
９によれば、ＳｉＮx 膜１３１の表層部分が酸素変成領
域１３６を備えているため、レジスト膜と良好な密着性
が確保でき、これにより所望形状のチャネル保護膜１３
３を形成することができる。この結果、各ＴＦＴ１５９
は寄生容量を充分に低減させることができ、また各ＴＦ
Ｔ１５９間で素子特性にバラツキが生じることもない。
マトリクス型表示装置用アレイ基板１０１のＴＦＴ１５
９によれば、ＳｉＮx 膜１３１の表層部分が酸素変成領
域１３６を備えているため、レジスト膜と良好な密着性
が確保でき、これにより所望形状のチャネル保護膜１３
３を形成することができる。この結果、各ＴＦＴ１５９
は寄生容量を充分に低減させることができ、また各ＴＦ
Ｔ１５９間で素子特性にバラツキが生じることもない。
【００６３】また、この実施例のアクティブマトリクス
型表示装置用アレイ基板１０１では、ＳｉＮx １３１の
表層部分を酸素で変成することで酸素変成領域１３６を
形成している。このアレイ基板は、上記実施例のアクテ
ィブマトリクス型表示装置用アレイ基板１０１と同等で
あり、プロセス制御が容易である利点を有している。
型表示装置用アレイ基板１０１では、ＳｉＮx １３１の
表層部分を酸素で変成することで酸素変成領域１３６を
形成している。このアレイ基板は、上記実施例のアクテ
ィブマトリクス型表示装置用アレイ基板１０１と同等で
あり、プロセス制御が容易である利点を有している。
【００６４】さらに、酸素変成領域１３６が、特に１０
０オングストロームに設定されているため、そのパター
ニング性を損なうこともない。しかも、半導体薄膜１２
３と接する第１のチャネル保護膜１３３は、半導体薄膜
１２３近傍の酸素濃度が２×１０19atomic／ｃｃ以下の
７×１０18atomic／ｃｃであるため、半導体薄膜１２３
に悪影響を及ぼすことがなく、素子特性を劣化させるこ
ともない。
０オングストロームに設定されているため、そのパター
ニング性を損なうこともない。しかも、半導体薄膜１２
３と接する第１のチャネル保護膜１３３は、半導体薄膜
１２３近傍の酸素濃度が２×１０19atomic／ｃｃ以下の
７×１０18atomic／ｃｃであるため、半導体薄膜１２３
に悪影響を及ぼすことがなく、素子特性を劣化させるこ
ともない。
【００６５】また、この実施例によれば、酸素変成領域
１３６がチャネル保護膜１３３を構成するＳｉＮx １３
１と同一の反応炉内で連続して形成されるため、生産性
を大幅に損なうこともない。
１３６がチャネル保護膜１３３を構成するＳｉＮx １３
１と同一の反応炉内で連続して形成されるため、生産性
を大幅に損なうこともない。
【００６６】なお、この実施例においては、酸素変成領
域１３６を形成する場合にＮ2 Ｏガスを用いているが、
この他にＯ2 ガス等のガスを用いても良い。上記各実施
例で作製されたアレイ基板１０１を用い、常法にしたが
ってスペーサを用いて所定の間隔をおいてアレイ基板１
０１上方に対向基板を配置し、その基板間に液晶組成物
を注入し、基板端部を封止して液晶パネルを作製する。
この液晶パネルに駆動回路基板を電気的に接続すると共
に、必要に応じて液晶パネル外表面に偏光板を配置して
液晶表示装置を作製した。
域１３６を形成する場合にＮ2 Ｏガスを用いているが、
この他にＯ2 ガス等のガスを用いても良い。上記各実施
例で作製されたアレイ基板１０１を用い、常法にしたが
ってスペーサを用いて所定の間隔をおいてアレイ基板１
０１上方に対向基板を配置し、その基板間に液晶組成物
を注入し、基板端部を封止して液晶パネルを作製する。
この液晶パネルに駆動回路基板を電気的に接続すると共
に、必要に応じて液晶パネル外表面に偏光板を配置して
液晶表示装置を作製した。
【００６７】上述した各実施例においては、本発明の半
導体装置を各表示画素のスイッチング素子として用いた
例について説明したが、本発明の半導体装置を駆動回路
部に適用しても良い。また、半導体薄膜としてａ−Ｓ
ｉ：Ｈ薄膜を用いた場合について説明したが、半導体薄
膜としてｐ−Ｓｉ膜等の他の非単結晶シリコン薄膜を用
いても良い。
導体装置を各表示画素のスイッチング素子として用いた
例について説明したが、本発明の半導体装置を駆動回路
部に適用しても良い。また、半導体薄膜としてａ−Ｓ
ｉ：Ｈ薄膜を用いた場合について説明したが、半導体薄
膜としてｐ−Ｓｉ膜等の他の非単結晶シリコン薄膜を用
いても良い。
【００６８】また、上述した各実施例においては、半導
体薄膜１２３とソース電極１５３、ドレイン電極１５５
とのオーム接触を得るために、半導体薄膜１２３とソー
ス電極１５３、ドレイン電極１５５との間に低抵抗半導
体膜１４３，１４５を介在させる構成としたが、チャネ
ル保護膜１３３をマスクとして、リン（Ｐ）等の不純物
イオンをイオン注入し、これにより半導体薄膜１２３中
にソース・ドレイン領域を形成しても良い。
体薄膜１２３とソース電極１５３、ドレイン電極１５５
とのオーム接触を得るために、半導体薄膜１２３とソー
ス電極１５３、ドレイン電極１５５との間に低抵抗半導
体膜１４３，１４５を介在させる構成としたが、チャネ
ル保護膜１３３をマスクとして、リン（Ｐ）等の不純物
イオンをイオン注入し、これにより半導体薄膜１２３中
にソース・ドレイン領域を形成しても良い。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
チャネル保護膜の最表層がパターニングの際に酸素を含
有しているので、チャネル保護膜のパターニングに際し
て使用されるレジスト膜との間の密着性が向上し、正確
にチャネル保護膜のパターニングを行うことができ、こ
れにより素子間においてバラツキなく所望の特性を有す
る半導体装置を歩留まり良く得ることができる。
チャネル保護膜の最表層がパターニングの際に酸素を含
有しているので、チャネル保護膜のパターニングに際し
て使用されるレジスト膜との間の密着性が向上し、正確
にチャネル保護膜のパターニングを行うことができ、こ
れにより素子間においてバラツキなく所望の特性を有す
る半導体装置を歩留まり良く得ることができる。
【図１】本発明の半導体装置の一部を示す正面図。
【図２】（Ａ）〜（Ｆ）は図２に示す半導体装置の製造
プロセスを説明するための断面図。
プロセスを説明するための断面図。
【図３】本発明の半導体装置の製造方法に使用する薄膜
形成装置の概略図。
形成装置の概略図。
【図４】図３に示す装置の一部を示す説明図。
【図５】本発明の半導体装置の一部を示す正面図。
【図６】（Ａ）〜（Ｆ）は図５に示す半導体装置の製造
プロセスを説明するための断面図。
プロセスを説明するための断面図。
【図７】従来の半導体装置の一部を示す断面図。
１００…ガラス基板、１０１…表示装置用アレイ基板、
１０３…ゲート電極、１０５…走査線、１０７…補助容
量線、１１１…第１のゲート絶縁膜、１１３…第２のゲ
ート絶縁膜、１２１…ａ−Ｓｉ：Ｈ薄膜、１２３…半導
体薄膜、１３１…ＳｉＮx 膜、１３３…第１のチャネル
保護膜、１３５…ＳｉＮx Ｏy 膜、１３６…酸素変成領
域、１３７…第２のチャネル保護膜、１３９…レジスト
膜、１４０，１４１…ｎ+ ａ−Ｓｉ：Ｈ薄膜、１４３，
１４５…低抵抗半導体膜、１５１…信号線、１５３…ド
レイン電極、１５５…ソース電極、１５９…ＴＦＴ、１
６１…画素電極、２０１…ガス供給部、２０２…プロセ
スチャンバー、２０３…電力供給部、２０４…排気手
段、２１１…反応炉、２１２…サセプター、２１３…ヒ
ータ、２１４…被処理体、２１６…ガス供給孔、２１７
…電極、２１８…ガス供給管、２１９…排気管。
１０３…ゲート電極、１０５…走査線、１０７…補助容
量線、１１１…第１のゲート絶縁膜、１１３…第２のゲ
ート絶縁膜、１２１…ａ−Ｓｉ：Ｈ薄膜、１２３…半導
体薄膜、１３１…ＳｉＮx 膜、１３３…第１のチャネル
保護膜、１３５…ＳｉＮx Ｏy 膜、１３６…酸素変成領
域、１３７…第２のチャネル保護膜、１３９…レジスト
膜、１４０，１４１…ｎ+ ａ−Ｓｉ：Ｈ薄膜、１４３，
１４５…低抵抗半導体膜、１５１…信号線、１５３…ド
レイン電極、１５５…ソース電極、１５９…ＴＦＴ、１
６１…画素電極、２０１…ガス供給部、２０２…プロセ
スチャンバー、２０３…電力供給部、２０４…排気手
段、２１１…反応炉、２１２…サセプター、２１３…ヒ
ータ、２１４…被処理体、２１６…ガス供給孔、２１７
…電極、２１８…ガス供給管、２１９…排気管。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土肥 孝好 兵庫県姫路市余部区上余部50番地 株式会 社東芝姫路工場内
Claims (18)
- 【請求項１】絶縁性材料からなる基板と、 前記基板上に形成されたゲート電極と、 前記ゲート電極上にゲート絶縁膜を介して形成された珪
化物半導体からなる薄膜と、 前記薄膜上に形成され、対向する２つの主表面を有する
保護膜と、 前記薄膜と電気的に接続するように形成されたソース電
極およびドレイン電極とを具備し、 前記保護膜の前記２つの主表面のうちの第１の主表面が
前記薄膜と接触しており、前記保護膜の第２の主表面近
傍の領域は酸素を含有することを特徴とする半導体装
置。 - 【請求項２】 前記保護膜の第１の主表面近傍の領域は
実質的に酸素を含有しない請求項１記載の半導体装置。 - 【請求項３】 前記保護膜は、窒化シリコン層および酸
素含有窒化シリコン層を含み、前記窒化シリコン層が第
１の主表面を構成し、前記酸素含有窒化シリコン層が第
２の主表面を構成する請求項１記載の半導体装置。 - 【請求項４】 前記保護膜は、窒化シリコンで構成さ
れ、前記第２の主表面近傍の領域が酸素で変成されてい
る請求項１記載の半導体装置。 - 【請求項５】 前記第２の主表面近傍の領域は、前記第
２の主表面から約３００オングストローム以下の深さの
領域である請求項１記載の半導体装置。 - 【請求項６】絶縁性材料からなる基板上に珪化物半導体
からなる薄膜を形成する工程と、 対向する２つの主表面を有しており、前記２つの主表面
のうちの第１の主表面が前記薄膜と接触し、第２の主表
面近傍の領域に酸素を含有する保護膜を形成する工程
と、 前記保護膜を所望の形状にパターニングする工程と、を
具備することを特徴とする半導体装置の製造方法。 - 【請求項７】絶縁性材料からなる基板上にゲート電極を
形成し、前記ゲート電極上にゲート絶縁膜を介して珪化
物半導体からなる薄膜を形成する工程と、 対向する２つの主表面を有しており、前記２つの主表面
のうちの第１の主表面が前記薄膜と接触し、第２の主表
面近傍の領域に酸素を含有する保護膜を前記薄膜上に形
成する工程と、 前記薄膜と電気的に接続するようにソース電極およびド
レイン電極を形成する工程と、を具備することを特徴と
する半導体装置の製造方法。 - 【請求項８】 保護膜を薄膜上に形成する工程は、前記
薄膜上に第１の絶縁膜を形成する工程と、前記第１の絶
縁膜上に酸素を含有する第２の絶縁膜を形成する工程
と、前記第１および第２の絶縁膜をパターニングする工
程とを含む請求項７記載の方法。 - 【請求項９】 保護膜を薄膜上に形成する工程は、前記
薄膜上に絶縁膜を形成する工程と、前記絶縁膜の表面に
酸化処理を施す工程と、前記絶縁膜をパターニングする
工程とを含む請求項７記載の方法。 - 【請求項１０】 前記酸化処理は、前記絶縁膜を前記薄
膜上に形成した後に、前記絶縁膜を大気に晒すことなく
実質的に連続して行われる請求項９記載の方法。 - 【請求項１１】 前記第１の主表面近傍の領域は実質的
に酸素を含有しない請求項７記載の方法。 - 【請求項１２】 前記第２の主表面近傍の領域は、前記
第２の主表面から約３００オングストローム以下の深さ
の領域である請求項７記載の方法。 - 【請求項１３】 絶縁性材料からなる基板上にゲート電
極を形成し、前記ゲート電極上にゲート絶縁膜を介して
珪化物半導体からなる薄膜を形成する工程と、 前記薄膜上に絶縁膜を形成する工程と、 前記絶縁膜にＮ2 Ｏガスを用いた酸化処理を施して、対
向する２つの主表面を有しており、前記２つの主表面の
うちの第１の主表面が前記薄膜と接触し、第２の主表面
近傍の領域に酸素を含有する保護膜を形成する工程と、 前記薄膜と電気的に接続するようにソース電極およびド
レイン電極を形成する工程と、を具備することを特徴と
する半導体装置の製造方法。 - 【請求項１４】 前記珪化物半導体が、非晶質シリコ
ン、微結晶シリコン、および多結晶シリコンからなる群
より選ばれたものである請求項１３記載の方法。 - 【請求項１５】 前記絶縁膜を前記ゲート電極に自己整
合させてパターニングする工程をさらに具備する請求項
１３記載の方法。 - 【請求項１６】 前記酸化処理は、前記絶縁膜を前記薄
膜上に形成した後に、前記絶縁膜を大気に晒すことなく
実質的に連続して行われる請求項１３記載の方法。 - 【請求項１７】 前記第１の主表面近傍の領域は実質的
に酸素を含有しない請求項１３記載の方法。 - 【請求項１８】 前記第２の主表面近傍の領域は、前記
第２の主表面から約３００オングストローム以下の深さ
の領域である請求項１３記載の方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31650695A JPH08228011A (ja) | 1994-12-14 | 1995-12-05 | 半導体装置およびその製造方法 |
| TW084113425A TW362274B (en) | 1994-12-14 | 1995-12-15 | Semiconductor apparatus and manufacturing method thereof used for the pixel switches or driving circuit of a kind of active matrix type display apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-310113 | 1994-12-14 | ||
| JP31011394 | 1994-12-14 | ||
| JP31650695A JPH08228011A (ja) | 1994-12-14 | 1995-12-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08228011A true JPH08228011A (ja) | 1996-09-03 |
Family
ID=18001340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31650695A Pending JPH08228011A (ja) | 1994-12-14 | 1995-12-05 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5888855A (ja) |
| JP (1) | JPH08228011A (ja) |
| KR (1) | KR100234345B1 (ja) |
| TW (1) | TW362274B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7629208B2 (en) | 2006-05-10 | 2009-12-08 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| US7709844B2 (en) | 1998-07-16 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device equipped with semiconductor circuits composed of semiconductor elements and processes for production thereof |
| US7829397B2 (en) | 2008-10-22 | 2010-11-09 | Au Optronics Corporation | Bottom-gate thin film transistor and method of fabricating the same |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3176527B2 (ja) * | 1995-03-30 | 2001-06-18 | シャープ株式会社 | 半導体装置の製造方法 |
| US6903007B1 (en) * | 1995-06-07 | 2005-06-07 | Advanced Micro Devices, Inc. | Process for forming bottom anti-reflection coating for semiconductor fabrication photolithography which inhibits photoresist footing |
| TW418432B (en) * | 1996-12-18 | 2001-01-11 | Nippon Electric Co | Manufacturing method of thin film transistor array |
| US6140668A (en) * | 1998-04-28 | 2000-10-31 | Xerox Corporation | Silicon structures having an absorption layer |
| KR100344777B1 (ko) * | 2000-02-28 | 2002-07-20 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터를 포함하는 소자 제조방법 |
| JP4118484B2 (ja) | 2000-03-06 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2001257350A (ja) | 2000-03-08 | 2001-09-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4118485B2 (ja) * | 2000-03-13 | 2008-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4700160B2 (ja) | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4683688B2 (ja) | 2000-03-16 | 2011-05-18 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4393662B2 (ja) | 2000-03-17 | 2010-01-06 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| JP4785229B2 (ja) | 2000-05-09 | 2011-10-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100726132B1 (ko) * | 2000-10-31 | 2007-06-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| US7071037B2 (en) * | 2001-03-06 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US6861104B2 (en) * | 2002-05-22 | 2005-03-01 | United Microelectronics Corp. | Method of enhancing adhesion strength of BSG film to silicon nitride film |
| TWI231996B (en) | 2003-03-28 | 2005-05-01 | Au Optronics Corp | Dual gate layout for thin film transistor |
| KR101126396B1 (ko) * | 2004-06-25 | 2012-03-28 | 엘지디스플레이 주식회사 | 박막트랜지스터 어레이 기판 및 그 제조방법 |
| KR101050300B1 (ko) * | 2004-07-30 | 2011-07-19 | 엘지디스플레이 주식회사 | 액정 표시 장치용 어레이 기판 및 그 제조 방법 |
| TW200746022A (en) * | 2006-04-19 | 2007-12-16 | Ignis Innovation Inc | Stable driving scheme for active matrix displays |
| JP5500907B2 (ja) * | 2009-08-21 | 2014-05-21 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| CN102738243B (zh) * | 2012-06-06 | 2016-07-06 | 北京京东方光电科技有限公司 | 晶体管、阵列基板及其制造方法、液晶面板和显示装置 |
| CN105974579B (zh) * | 2016-07-18 | 2018-03-02 | 西安交通大学 | 基于离轴抛物面镜大口径平行光束的角度改变装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045066A (ja) * | 1983-08-22 | 1985-03-11 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPS63137479A (ja) * | 1986-11-29 | 1988-06-09 | Sharp Corp | 薄膜トランジスタ |
| JPH01173650A (ja) * | 1987-12-26 | 1989-07-10 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
| JPH01184928A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | 薄膜形成方法 |
| JPH01227127A (ja) * | 1988-03-07 | 1989-09-11 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ |
| JP2797584B2 (ja) * | 1990-01-11 | 1998-09-17 | 松下電器産業株式会社 | アクティブマトリクスアレー及びその製造方法と表示装置の製造方法 |
| JPH05275702A (ja) * | 1992-03-30 | 1993-10-22 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| US5258333A (en) * | 1992-08-18 | 1993-11-02 | Intel Corporation | Composite dielectric for a semiconductor device and method of fabrication |
| JPH06132536A (ja) * | 1992-10-14 | 1994-05-13 | Sharp Corp | 薄膜トランジスタ |
-
1995
- 1995-12-05 JP JP31650695A patent/JPH08228011A/ja active Pending
- 1995-12-14 US US08/572,334 patent/US5888855A/en not_active Expired - Fee Related
- 1995-12-14 KR KR1019950052356A patent/KR100234345B1/ko not_active IP Right Cessation
- 1995-12-15 TW TW084113425A patent/TW362274B/zh not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7709844B2 (en) | 1998-07-16 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device equipped with semiconductor circuits composed of semiconductor elements and processes for production thereof |
| US7629208B2 (en) | 2006-05-10 | 2009-12-08 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| US8222643B2 (en) | 2006-05-10 | 2012-07-17 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| US8482008B2 (en) | 2006-05-10 | 2013-07-09 | Sony Corporation | Method of manufacturing thin film transistor, thin film transistor, and display unit |
| US7829397B2 (en) | 2008-10-22 | 2010-11-09 | Au Optronics Corporation | Bottom-gate thin film transistor and method of fabricating the same |
| US8084771B2 (en) | 2008-10-22 | 2011-12-27 | Au Optronics Corporation | Bottom-gate thin film transistor and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026981A (ko) | 1996-07-22 |
| TW362274B (en) | 1999-06-21 |
| KR100234345B1 (ko) | 1999-12-15 |
| US5888855A (en) | 1999-03-30 |
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