JPH05275702A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH05275702A JPH05275702A JP7410192A JP7410192A JPH05275702A JP H05275702 A JPH05275702 A JP H05275702A JP 7410192 A JP7410192 A JP 7410192A JP 7410192 A JP7410192 A JP 7410192A JP H05275702 A JPH05275702 A JP H05275702A
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Abstract
(57)【要約】
【目的】 本発明によれば、応力が低減でき、高抵抗で
ピンホールの少なくシリコンを母材とする絶縁膜を形成
することができ、半導体素子への応力低減及び層間絶縁
膜のピンホールによる層間短絡の防止を図るものであ
る。 【構成】 絶縁膜を構成する元素のうち、少なくとも１
種類の元素の前記絶縁膜中における濃度分布が、膜厚方
向に濃度勾配を有するように、絶縁膜に該絶縁膜を構成
する元素から成るイオンを注入して形成させる絶縁膜の
製造方法である。
ピンホールの少なくシリコンを母材とする絶縁膜を形成
することができ、半導体素子への応力低減及び層間絶縁
膜のピンホールによる層間短絡の防止を図るものであ
る。 【構成】 絶縁膜を構成する元素のうち、少なくとも１
種類の元素の前記絶縁膜中における濃度分布が、膜厚方
向に濃度勾配を有するように、絶縁膜に該絶縁膜を構成
する元素から成るイオンを注入して形成させる絶縁膜の
製造方法である。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスの製造方
法に関し、特に非晶質絶縁膜の製造方法に関するもので
ある。
法に関し、特に非晶質絶縁膜の製造方法に関するもので
ある。
【０００２】
【従来の技術】従来の絶縁膜の形成方法としては、ＣＶ
Ｄ法やプラズマＣＶＤ法がある。
Ｄ法やプラズマＣＶＤ法がある。
【０００３】一方のＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法は、形成させようとす
る薄膜材料を構成する元素から成る１種または複数の化
合物・単体のガスを基板上に供給し、気相または基板表
面での化学反応により、所望の薄膜を形成させる方法で
ある。
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法は、形成させようとす
る薄膜材料を構成する元素から成る１種または複数の化
合物・単体のガスを基板上に供給し、気相または基板表
面での化学反応により、所望の薄膜を形成させる方法で
ある。
【０００４】他方のプラズマＣＶＤ（Ｐｌａｓｍａ Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法は、原料気体をプラズマ状態にして、化学的に非常に
活性である励起分子・原子、イオン、ラジカルなどを作
り出し、化学反応を促進させ、基板上に薄膜を作成する
方法である。
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法は、原料気体をプラズマ状態にして、化学的に非常に
活性である励起分子・原子、イオン、ラジカルなどを作
り出し、化学反応を促進させ、基板上に薄膜を作成する
方法である。
【０００５】ところが、上述のＣＶＤ法及びプラズマＣ
ＶＤ法を用いた従来の製造方法で成膜した絶縁膜には以
下のような欠点がある。
ＶＤ法を用いた従来の製造方法で成膜した絶縁膜には以
下のような欠点がある。
【０００６】１．内部応力が大きいため、膜そのものに
クラックや膜剥がれが生じる。
クラックや膜剥がれが生じる。
【０００７】２．絶縁膜を素子の保護絶縁膜として用い
た際には、膜の内部応力が大きいため、保護される素子
に応力がかかり、素子の特性劣化を生じる。
た際には、膜の内部応力が大きいため、保護される素子
に応力がかかり、素子の特性劣化を生じる。
【０００８】３．保護絶縁膜に多数のピンホールが存在
するため、層間短絡が発生する。
するため、層間短絡が発生する。
【０００９】４．特に、プラズマＣＶＤ装置で低温成膜
した絶縁膜は膜中に水素を含有するため、高温アニール
により膜収縮が生じる。
した絶縁膜は膜中に水素を含有するため、高温アニール
により膜収縮が生じる。
【００１０】ところで、従来より半導体に不純物をドー
ピングするイオン注入技術があるが、この技術は半導体
製造工程で頻繁に用いられており、半導体製造工程には
必要不可欠な技術である。
ピングするイオン注入技術があるが、この技術は半導体
製造工程で頻繁に用いられており、半導体製造工程には
必要不可欠な技術である。
【００１１】この半導体に不純物をドーピングする目的
のイオン注入技術に関しては、多数の報告が成されてい
る。
のイオン注入技術に関しては、多数の報告が成されてい
る。
【００１２】例えば、単結晶Ｓｉ基板に酸素のイオン注
入をして埋め込み酸化膜を形成すること（Izumi,K.,Dok
en,M.and Ariyosi,H:Electoron.Lett.,14:593,1978）な
どが報告されている。
入をして埋め込み酸化膜を形成すること（Izumi,K.,Dok
en,M.and Ariyosi,H:Electoron.Lett.,14:593,1978）な
どが報告されている。
【００１３】このイオン注入技術を前述のＣＶＤ法及び
プラズマＣＶＤ法を用いて成膜した絶縁膜に応用した場
合、絶縁膜中に濃度勾配を形成し応力が低くて高抵抗の
絶縁膜は得られていないため、その絶縁膜は、薄膜トラ
ンジスタのエッチングストッパー膜や保護膜には適用さ
れていない。
プラズマＣＶＤ法を用いて成膜した絶縁膜に応用した場
合、絶縁膜中に濃度勾配を形成し応力が低くて高抵抗の
絶縁膜は得られていないため、その絶縁膜は、薄膜トラ
ンジスタのエッチングストッパー膜や保護膜には適用さ
れていない。
【００１４】
【発明が解決しようとする課題】本発明は上述の欠点に
鑑みてなされたものであり、成膜された絶縁膜に複合イ
オンを注入することにより、内部応力が低減された非晶
質絶縁膜を提供するものである。
鑑みてなされたものであり、成膜された絶縁膜に複合イ
オンを注入することにより、内部応力が低減された非晶
質絶縁膜を提供するものである。
【００１５】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁性基板上の絶縁膜の上に、不純物をドーピン
グした多結晶シリコンから成るソース電極並びにドレイ
ン電極、シリコン酸化膜から成るゲート絶縁膜、不純物
をドーピングした多結晶シリコンから成るゲート電極を
備えた薄膜トランジスタにおいて、前記絶縁基板上の絶
縁膜を構成する元素のうち、少なくとも１種類の元素の
前記非晶質絶縁膜中における濃度分布が、膜厚方向に濃
度勾配を有するものである。
タは、絶縁性基板上の絶縁膜の上に、不純物をドーピン
グした多結晶シリコンから成るソース電極並びにドレイ
ン電極、シリコン酸化膜から成るゲート絶縁膜、不純物
をドーピングした多結晶シリコンから成るゲート電極を
備えた薄膜トランジスタにおいて、前記絶縁基板上の絶
縁膜を構成する元素のうち、少なくとも１種類の元素の
前記非晶質絶縁膜中における濃度分布が、膜厚方向に濃
度勾配を有するものである。
【００１６】また、前記絶縁膜はシリコンを母材とする
材料から成るものである。
材料から成るものである。
【００１７】更に、前記絶縁膜中の濃度勾配は、該絶縁
膜を構成するシリコン以外の元素から成るイオンを該絶
縁膜に注入して形成されるものである。
膜を構成するシリコン以外の元素から成るイオンを該絶
縁膜に注入して形成されるものである。
【００１８】さらにまた、前記注入イオンが、同一の元
素又は異種の元素から成る複合イオンで構成されている
ものである。
素又は異種の元素から成る複合イオンで構成されている
ものである。
【００１９】加うるに、絶縁性基板上の絶縁膜の上に、
不純物をドーピングした多結晶シリコンから成るソース
電極並びにドレイン電極、シリコン酸化膜から成るゲー
ト絶縁膜、不純物をドーピングした多結晶シリコンから
成るゲート電極、及び前記各電極上に絶縁膜を形成して
成る薄膜トランジスタにおいて、前記注入イオンが、同
一の元素又は異種の元素から成る複合イオンで構成され
ているものである。
不純物をドーピングした多結晶シリコンから成るソース
電極並びにドレイン電極、シリコン酸化膜から成るゲー
ト絶縁膜、不純物をドーピングした多結晶シリコンから
成るゲート電極、及び前記各電極上に絶縁膜を形成して
成る薄膜トランジスタにおいて、前記注入イオンが、同
一の元素又は異種の元素から成る複合イオンで構成され
ているものである。
【００２０】さらに加うるに、前記薄膜トランジスタに
おいて、前記絶縁基板上の絶縁膜を構成する元素のう
ち、少なくとも１種類の元素の前記非晶質絶縁膜中にお
ける濃度分布が、膜厚方向に濃度勾配を有するものであ
る。
おいて、前記絶縁基板上の絶縁膜を構成する元素のう
ち、少なくとも１種類の元素の前記非晶質絶縁膜中にお
ける濃度分布が、膜厚方向に濃度勾配を有するものであ
る。
【００２１】
【作用】本発明によれば、非晶質絶縁膜に、膜厚方向に
濃度勾配を持たせるようにイオンを注入することによ
り、非晶質絶縁膜の内部応力を低減させることができ
る。
濃度勾配を持たせるようにイオンを注入することによ
り、非晶質絶縁膜の内部応力を低減させることができ
る。
【００２２】
【実施例】本発明の実施例を図に従って説明する。
【００２３】以下に本発明の実施例を図１乃至図５に示
す。 ＜実施例１＞図１及び図２に、本発明の薄膜トランジス
タ（以下、ＴＦＴと称する）を絶縁基板のエッチングス
トッパー膜に適用した実施例を示す。
す。 ＜実施例１＞図１及び図２に、本発明の薄膜トランジス
タ（以下、ＴＦＴと称する）を絶縁基板のエッチングス
トッパー膜に適用した実施例を示す。
【００２４】図１に示す如く、透明な絶縁性基板１上
に、ＣＶＤ装置を用いてシリコンを母材とする絶縁膜２
を成膜する。
に、ＣＶＤ装置を用いてシリコンを母材とする絶縁膜２
を成膜する。
【００２５】この絶縁膜２に、この絶縁膜を構成するシ
リコン以外の元素をイオン化し、そのイオンビーム３を
照射してイオン注入する。
リコン以外の元素をイオン化し、そのイオンビーム３を
照射してイオン注入する。
【００２６】ここで、絶縁膜の組成に応じた注入イオン
の種類について説明する。
の種類について説明する。
【００２７】ＣＶＤ装置で成膜された絶縁膜２が窒化シ
リコン膜あるいは水素化窒化シリコン膜の場合は、イオ
ンビーム３は窒素イオンから成る。また、同様に成膜し
た酸化シリコン膜の場合には、イオンビーム３は酸素イ
オンから成る。さらに同様に酸化窒化シリコン膜の場合
には、酸素イオン、窒素イオンのそれぞれ単体である
か、あるいは酸素イオンと窒素イオンとの複合イオンか
ら成るイオンビーム３を照射してイオンを注入する。
リコン膜あるいは水素化窒化シリコン膜の場合は、イオ
ンビーム３は窒素イオンから成る。また、同様に成膜し
た酸化シリコン膜の場合には、イオンビーム３は酸素イ
オンから成る。さらに同様に酸化窒化シリコン膜の場合
には、酸素イオン、窒素イオンのそれぞれ単体である
か、あるいは酸素イオンと窒素イオンとの複合イオンか
ら成るイオンビーム３を照射してイオンを注入する。
【００２８】これらのイオンを注入することにより、非
晶質絶縁膜中の元素の濃度勾配を持たせることになり、
均一な元素の濃度を有する非晶質絶縁膜に比べて、膜の
内部応力を低減することができる。
晶質絶縁膜中の元素の濃度勾配を持たせることになり、
均一な元素の濃度を有する非晶質絶縁膜に比べて、膜の
内部応力を低減することができる。
【００２９】また、上述の如く成膜した絶縁膜層を絶縁
性基板上に設けることにより、薄膜トランジスタ等の半
導体デバイスの製造工程における耐エッチング性の向上
及び絶縁性の向上が図れる。
性基板上に設けることにより、薄膜トランジスタ等の半
導体デバイスの製造工程における耐エッチング性の向上
及び絶縁性の向上が図れる。
【００３０】例えば、加速電圧５０ｋＶでＮ（窒素）を
イオン化したイオンビームを、ＣＶＤ装置で成膜した水
素化窒化シリコン膜に大面積に同時に注入することによ
り、ビーム注入前は７.２×１０9(dyne/cm2)の応力を、
注入後には約１／４の１.９×１０9(dyne/cm2)に軽減す
ることができる。
イオン化したイオンビームを、ＣＶＤ装置で成膜した水
素化窒化シリコン膜に大面積に同時に注入することによ
り、ビーム注入前は７.２×１０9(dyne/cm2)の応力を、
注入後には約１／４の１.９×１０9(dyne/cm2)に軽減す
ることができる。
【００３１】上述の注入するイオンは複合イオンである
ほうがよい。
ほうがよい。
【００３２】それは、同一の元素または異種の元素から
成る複数のイオンを同時にこの絶縁膜中にイオン注入す
ることにより、単一イオンを注入する場合に比べ、膜厚
全体の広い領域に渡って絶縁膜中の元素の濃度勾配を持
った濃度分布になるようにドーピングすることができる
ため、単一イオンを注入する場合に比べてさらに絶縁膜
の応力を低下させることができるからである。
成る複数のイオンを同時にこの絶縁膜中にイオン注入す
ることにより、単一イオンを注入する場合に比べ、膜厚
全体の広い領域に渡って絶縁膜中の元素の濃度勾配を持
った濃度分布になるようにドーピングすることができる
ため、単一イオンを注入する場合に比べてさらに絶縁膜
の応力を低下させることができるからである。
【００３３】このようにイオンを注入した後、前記絶縁
膜をその成膜温度よりも高温でアニールすることによ
り、さらに膜質の向上が図れる。
膜をその成膜温度よりも高温でアニールすることによ
り、さらに膜質の向上が図れる。
【００３４】例えば加速電圧５０ｋＶでＮ（窒素）をイ
オン化したイオンビームをＣＶＤ装置で成膜した水素化
窒化シリコン膜に大面積に同時に注入後、この水素化窒
化シリコン膜を成膜温度以上でアニールすることで膜質
が向上し、多結晶シリコンＴＦＴ用エッチングストッパ
ー膜として使用できる。
オン化したイオンビームをＣＶＤ装置で成膜した水素化
窒化シリコン膜に大面積に同時に注入後、この水素化窒
化シリコン膜を成膜温度以上でアニールすることで膜質
が向上し、多結晶シリコンＴＦＴ用エッチングストッパ
ー膜として使用できる。
【００３５】ここでアニールの必要性を以下に説明す
る。
る。
【００３６】イオン注入後の絶縁膜は、注入されたイオ
ンにより絶縁膜を構成する原子の結合が切断されるた
め、絶縁膜中の欠陥密度がイオン注入前に比べてイオン
注入後の方が大きくなる。そうすると、絶縁抵抗が低下
しリーク電流の増加という問題が生じる。
ンにより絶縁膜を構成する原子の結合が切断されるた
め、絶縁膜中の欠陥密度がイオン注入前に比べてイオン
注入後の方が大きくなる。そうすると、絶縁抵抗が低下
しリーク電流の増加という問題が生じる。
【００３７】そこで、イオン注入後に絶縁膜をアニール
すると、イオン注入により切断された原子結合が再結合
されるため、絶縁膜中の欠陥密度が減少しリーク電流を
小さくすることができる。即ち、膜中の欠陥密度を低下
させてより良質の絶縁膜を得ることができるのである。
すると、イオン注入により切断された原子結合が再結合
されるため、絶縁膜中の欠陥密度が減少しリーク電流を
小さくすることができる。即ち、膜中の欠陥密度を低下
させてより良質の絶縁膜を得ることができるのである。
【００３８】図２に示す如く、多結晶シリコンＴＦＴ
は、前述の図１の絶縁膜２上に多結晶シリコンから成る
ソース電極４並びにドレイン電極５、ゲート絶縁膜６、
多結晶シリコンから成るゲート電極７を順次積層して形
成される。
は、前述の図１の絶縁膜２上に多結晶シリコンから成る
ソース電極４並びにドレイン電極５、ゲート絶縁膜６、
多結晶シリコンから成るゲート電極７を順次積層して形
成される。
【００３９】上述の本発明の薄膜トランジスタにより、
絶縁性基板１を絶縁膜２で覆うことにより、その絶縁膜
がエッチングストッパー膜として機能するため、絶縁膜
形成以後の多結晶シリコンＴＦＴ作製工程において、前
記絶縁性基板１がエッチングされることを防止できる。 ＜実施例２＞図３に本発明を多結晶シリコンＴＦＴの保
護絶縁膜に適用した実施例を示す。
絶縁性基板１を絶縁膜２で覆うことにより、その絶縁膜
がエッチングストッパー膜として機能するため、絶縁膜
形成以後の多結晶シリコンＴＦＴ作製工程において、前
記絶縁性基板１がエッチングされることを防止できる。 ＜実施例２＞図３に本発明を多結晶シリコンＴＦＴの保
護絶縁膜に適用した実施例を示す。
【００４０】同図に示す如く、多結晶シリコンＴＦＴ
は、透明な絶縁性基板１上に、多結晶シリコンから成る
ソース電極４並びにドレイン電極５、ゲート絶縁膜６、
多結晶シリコンから成るゲート電極７を順次積層して形
成されるが、さらにその上に本発明のシリコンを母体と
する絶縁膜２を保護絶縁膜として堆積する。
は、透明な絶縁性基板１上に、多結晶シリコンから成る
ソース電極４並びにドレイン電極５、ゲート絶縁膜６、
多結晶シリコンから成るゲート電極７を順次積層して形
成されるが、さらにその上に本発明のシリコンを母体と
する絶縁膜２を保護絶縁膜として堆積する。
【００４１】この絶縁膜２に、絶縁膜を構成するシリコ
ン以外の元素をイオン化したイオンビーム３を照射して
イオンを注入する。
ン以外の元素をイオン化したイオンビーム３を照射して
イオンを注入する。
【００４２】本発明の絶縁膜の製造方法によれば、イオ
ンを注入することにより、絶縁膜２の内部応力を低減す
ることができるため、この絶縁膜の多結晶シリコンＴＦ
Ｔへ与えるストレスを緩和することができる。よってＴ
ＦＴの保護膜によるストレスが原因で生じるＴＦＴ特性
劣化を押さえることが可能となる。
ンを注入することにより、絶縁膜２の内部応力を低減す
ることができるため、この絶縁膜の多結晶シリコンＴＦ
Ｔへ与えるストレスを緩和することができる。よってＴ
ＦＴの保護膜によるストレスが原因で生じるＴＦＴ特性
劣化を押さえることが可能となる。
【００４３】前述の＜実施例１＞及び＜実施例２＞にお
いては、多結晶シリコンＴＦＴのエッチングストッパー
膜及び保護膜をそれぞれ個別に形成した例を示したが、
同一の多結晶シリコンＴＦＴにおいて、エッチングスト
ッパー膜及び保護膜を形成することも可能である（図４
に示す）。 ＜実施例３＞図５に、アクティブマトリックス液晶ディ
スプレイ用ａ-ＳｉＴＦＴの保護絶縁膜に本発明を適用
した実施例を示す。
いては、多結晶シリコンＴＦＴのエッチングストッパー
膜及び保護膜をそれぞれ個別に形成した例を示したが、
同一の多結晶シリコンＴＦＴにおいて、エッチングスト
ッパー膜及び保護膜を形成することも可能である（図４
に示す）。 ＜実施例３＞図５に、アクティブマトリックス液晶ディ
スプレイ用ａ-ＳｉＴＦＴの保護絶縁膜に本発明を適用
した実施例を示す。
【００４４】同図において、アクティブマトリックス液
晶ディスプレイ用ａ-ＳｉＴＦＴは、ガラス基板などの
透明な絶縁性基板１上にゲート電極７を形成し、さらに
その上に順次ゲート絶縁膜６、アモルファスシリコン膜
８、ｎ+アモルファスシリコン膜９を積層し、ソース電
極４並びにドレイン電極５、画素電極１０を配置し、こ
れらの上にシリコンを母材とする絶縁膜２を積層した構
造である。
晶ディスプレイ用ａ-ＳｉＴＦＴは、ガラス基板などの
透明な絶縁性基板１上にゲート電極７を形成し、さらに
その上に順次ゲート絶縁膜６、アモルファスシリコン膜
８、ｎ+アモルファスシリコン膜９を積層し、ソース電
極４並びにドレイン電極５、画素電極１０を配置し、こ
れらの上にシリコンを母材とする絶縁膜２を積層した構
造である。
【００４５】前記絶縁膜２に、この絶縁膜を構成するシ
リコン以外の元素から成るイオンを同時に大面積に注入
することにより、絶縁膜の低応力化が図れるものであ
る。
リコン以外の元素から成るイオンを同時に大面積に注入
することにより、絶縁膜の低応力化が図れるものであ
る。
【００４６】従来、絶縁膜の応力が大きいと、絶縁膜の
下部のドレイン電極配線の断線等の欠点が発生していた
が、本発明によりこれらの欠点を解決することができ
る。
下部のドレイン電極配線の断線等の欠点が発生していた
が、本発明によりこれらの欠点を解決することができ
る。
【００４７】本実施例においては、前記絶縁膜がプラズ
マＣＶＤ製のＳｉＮｘ膜の場合は、窒素イオンから成る
イオンビームをこの絶縁膜に加速電圧１０乃至１００ｋ
Ｖ、ドーズ量１×１０14乃至６×１０16ｄｏｓｅ／ｃｍ
2 の条件で注入を行った。なお、ドーズ量とは単位面積
あたりのイオンの個数である。
マＣＶＤ製のＳｉＮｘ膜の場合は、窒素イオンから成る
イオンビームをこの絶縁膜に加速電圧１０乃至１００ｋ
Ｖ、ドーズ量１×１０14乃至６×１０16ｄｏｓｅ／ｃｍ
2 の条件で注入を行った。なお、ドーズ量とは単位面積
あたりのイオンの個数である。
【００４８】また、前記絶縁膜がＳｉＯ2膜の場合に
は、前記ＳｉＮX膜の場合の窒素イオンから成るイオン
ビームを酸素イオンから成るイオンビームに代えて、前
記条件でＳｉＯ2膜に注入する。
は、前記ＳｉＮX膜の場合の窒素イオンから成るイオン
ビームを酸素イオンから成るイオンビームに代えて、前
記条件でＳｉＯ2膜に注入する。
【００４９】さらに、ＳｉＯＮ膜の場合には、酸素イオ
ン又は窒素イオンの単体イオン、又は酸素イオン及び窒
素イオンから成る複合イオンをＳｉＯＮ膜に上記条件で
注入を行う。
ン又は窒素イオンの単体イオン、又は酸素イオン及び窒
素イオンから成る複合イオンをＳｉＯＮ膜に上記条件で
注入を行う。
【００５０】また、ａ−ＳｉＴＦＴにおいても、＜実施
例１＞と同様に本発明を絶縁性基板上に形成したエッチ
ングストッパー膜に適用したり、エッチングストッパー
膜及び保護絶縁膜に適用することも可能である。
例１＞と同様に本発明を絶縁性基板上に形成したエッチ
ングストッパー膜に適用したり、エッチングストッパー
膜及び保護絶縁膜に適用することも可能である。
【００５１】また、前述のイオン注入後の絶縁膜は、２
００℃以上４００℃以下の温度でアニールを行うと安定
した特性が得られる。
００℃以上４００℃以下の温度でアニールを行うと安定
した特性が得られる。
【００５２】上述の如く、本発明は従来の半導体への不
純物の注入ではなく、Ｓｉを母材とする絶縁膜に対し
て、同一の原子から成る複数のイオンまたは異種の原子
から成る複数のイオンの注入による膜の改質を目的とし
ている点が特徴である。
純物の注入ではなく、Ｓｉを母材とする絶縁膜に対し
て、同一の原子から成る複数のイオンまたは異種の原子
から成る複数のイオンの注入による膜の改質を目的とし
ている点が特徴である。
【００５３】本発明によれば、前述の＜従来の技術＞の
項で記載した４つの従来の製造方法による絶縁膜の欠点
を低減することが可能である。
項で記載した４つの従来の製造方法による絶縁膜の欠点
を低減することが可能である。
【００５４】即ち、絶縁膜の応力を低減することによ
り、該絶縁膜のクラックや膜剥がれを防止することがで
きるとともに、ＴＦＴ素子の保護絶縁膜として用いるこ
とにより、素子特性の安定化を図ることができる。
り、該絶縁膜のクラックや膜剥がれを防止することがで
きるとともに、ＴＦＴ素子の保護絶縁膜として用いるこ
とにより、素子特性の安定化を図ることができる。
【００５５】また、窒素や酸素等の原子から成るイオン
を、層間絶縁膜に注入した絶縁膜を用いることにより、
多層配線の層間ショートを防止することができる。
を、層間絶縁膜に注入した絶縁膜を用いることにより、
多層配線の層間ショートを防止することができる。
【００５６】さらに、イオン注入後の膜にアニールを施
すことにより膜の緻密化を図ることができるため、絶縁
膜の膜質向上が図れる。
すことにより膜の緻密化を図ることができるため、絶縁
膜の膜質向上が図れる。
【００５７】
【発明の効果】本発明によれば、応力が低減でき、高抵
抗でピンホールが少ないシリコンを母材とする絶縁膜を
形成することができ、半導体素子への応力低減及び層間
絶縁膜のピンホールによる層間短絡の防止が図れる。
抗でピンホールが少ないシリコンを母材とする絶縁膜を
形成することができ、半導体素子への応力低減及び層間
絶縁膜のピンホールによる層間短絡の防止が図れる。
【図１】本発明の実施例を示す断面図である。
【図２】本発明の実施例を示すＴＦＴ素子断面図であ
る。
る。
【図３】本発明の実施例を示すＴＦＴ素子断面図であ
る。
る。
【図４】本発明の実施例を示すＴＦＴ素子断面図であ
る。
る。
【図５】本発明の実施例を示すＴＦＴ素子断面図であ
る。
る。
１ 絶縁性基板 ２ 絶縁膜 ３ イオンビーム ４ ソース電極 ５ ドレイン電極 ６ ゲート絶縁膜 ７ ゲート電極 ８ アモルファスシリコン膜 ９ ｎ+アモルファスシリコン膜 １０ 画素電極
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｊ 8617−4Ｍ Ｗ
Claims (6)
- 【請求項１】 絶縁性基板上の絶縁膜の上に、不純物を
ドーピングした多結晶シリコンから成るソース電極並び
にドレイン電極、シリコン酸化膜から成るゲート絶縁
膜、不純物をドーピングした非単結晶シリコンから成る
ゲート電極を備えた薄膜トランジスタにおいて、前記絶
縁基板上の絶縁膜を構成する元素のうち、少なくとも１
種類の元素の前記非晶質絶縁膜中における濃度分布が、
膜厚方向に濃度勾配を有することを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】 請求項１の薄膜トランジスタにおいて、
前記絶縁膜はシリコンを母材とする材料から成ることを
特徴とする薄膜トランジスタ。 - 【請求項３】 請求項１の薄膜トランジスタにおいて、
前記絶縁膜中の濃度勾配は、該絶縁膜を構成するシリコ
ン以外の元素から成るイオンを該絶縁膜に注入して形成
されることを特徴とする薄膜トランジスタ。 - 【請求項４】 請求項１の薄膜トランジスタにおいて、
前記注入イオンが、同一の元素又は異種の元素から成る
複合イオンで構成されていることを特徴とする薄膜トラ
ンジスタ。 - 【請求項５】 絶縁性基板上の絶縁膜の上に、不純物を
ドーピングした多結晶シリコンから成るソース電極並び
にドレイン電極、シリコン酸化膜から成るゲート絶縁
膜、不純物をドーピングした非単結晶シリコンから成る
ゲート電極、及び前記各電極上に絶縁膜を形成して成る
薄膜トランジスタにおいて、前記注入イオンが、同一の
元素又は異種の元素から成る複合イオンで構成されてい
ることを特徴とする薄膜トランジスタ。 - 【請求項６】 請求項５の薄膜トランジスタにおいて、
前記絶縁基板上の絶縁膜を構成する元素のうち、少なく
とも１種類の元素の前記非晶質絶縁膜中における濃度分
布が、膜厚方向に濃度勾配を有することを特徴とする薄
膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7410192A JPH05275702A (ja) | 1992-03-30 | 1992-03-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7410192A JPH05275702A (ja) | 1992-03-30 | 1992-03-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275702A true JPH05275702A (ja) | 1993-10-22 |
Family
ID=13537463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7410192A Pending JPH05275702A (ja) | 1992-03-30 | 1992-03-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275702A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5888855A (en) * | 1994-12-14 | 1999-03-30 | Kabushiki Kaisha Toshiba | Method of manufacturing active matrix display |
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| US7494851B2 (en) | 2002-12-28 | 2009-02-24 | Lg Display Co., Ltd. | Thin film transistor array substrate and method for manufacturing the same |
| WO2019204006A3 (en) * | 2018-04-20 | 2019-12-12 | Varian Semiconductor Equipment Associates, Inc. | Techniques for forming low stress mask using implantation |
-
1992
- 1992-03-30 JP JP7410192A patent/JPH05275702A/ja active Pending
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| US9196632B2 (en) | 1999-03-23 | 2015-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
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