KR100301852B1 - 박막트랜지스터제조방법 - Google Patents
박막트랜지스터제조방법 Download PDFInfo
- Publication number
- KR100301852B1 KR100301852B1 KR1019940006540A KR19940006540A KR100301852B1 KR 100301852 B1 KR100301852 B1 KR 100301852B1 KR 1019940006540 A KR1019940006540 A KR 1019940006540A KR 19940006540 A KR19940006540 A KR 19940006540A KR 100301852 B1 KR100301852 B1 KR 100301852B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- gate insulating
- forming
- source
- semiconductor layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000010410 layer Substances 0.000 claims abstract description 35
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 12
- 239000011229 interlayer Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract 2
- 238000000059 patterning Methods 0.000 claims abstract 2
- 239000010408 film Substances 0.000 claims description 32
- 239000010409 thin film Substances 0.000 claims description 30
- 150000002500 ions Chemical class 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 7
- 230000001133 acceleration Effects 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- -1 oxygen ions Chemical class 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 24
- 229920005591 polysilicon Polymers 0.000 abstract description 20
- 238000000151 deposition Methods 0.000 abstract description 7
- 239000011521 glass Substances 0.000 abstract description 4
- 239000007943 implant Substances 0.000 abstract 1
- 238000000206 photolithography Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 박막트랜지스터의 활성반도체층과 절연층과의 계면을 보호할 수 있는 구조를 채용하여 박막트랜지스터의 성능과 생산성을 향상시키기 위한 것이다.
본 발명은 절연기판위에 반도체층을 형성하는 공정과, 산소이온 또는 구성원자로 산소를 포함하는 이온을 상기 반도체층 표면에 주입하고 열처리하여 제1게이트절연막을 형성하는 공정, 상기 제1게이트절연막 및 반도체층을 패터닝하는 공정, 상기 제1게이트절연막 상부에 제2게이트절연막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법을 제공한다.
Description
제1도는 종래의 박막트랜지스터 제조방법을 도시한 공정순서도.
제2도는 본 발명의 박막트랜지스터 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
11 : 절연기판 12 : 반도체층
13 : 제1게이트절연막 14 : 제2게이트절연막
15 : 게이트전극 16 : 소오스 및 드레인영역
17 : 층간절연막 18 : 콘택홀
19 : 금속전극
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 반도체층과 절연층의 계면을 보호할 수 있는 구조의 다결정실리콘 박막트랜지스터를 제조하는 방법에 관한 것이다.
다결정실리콘 박막트랜지스터는 대면적의 유리기판에 형성이 가능하도록 그 제조공정의 온도를 감소시키기 위한 연구가 진행되고 있다.
저온(600℃미만)의 공정조건을 갖는 다결정실리콘 박막트랜지스터는 통상 엑시머레이저를 이용한 재결정방법, SiF4가스를 사용하는 플라즈마화학기상증착방법등으로 제조가 가능하며, 다결정실리콘 박막트랜지스터의 게이트절연막으로는 상압화학기상증착방법으로 제조되는 산화막이나 플라즈마 화학기상증착방법으로 제조되는 산화막등을 사용한다.
제1도에 종래의 다결정실리콘 박막트랜지스터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제1(a)도와 같이 유리기판(1)위에 비정질실리콘박막을 증착한 후 엑시머레이저를 이용하여 재결정화하여 다결정실리콘박막(2)을 형성하거나 SiF4의 혼합가스등을 플리즈마로 분해하여 400℃정도의 온도를 유지하는 기판위에 다결정실리콘박막(2)을 직접증착하여 형성한다.
이어서 제1(b)도와 같이 상기 다결정실리콘박막(2)을 사진식각방법에 의해 선택적으로 제거하여 필요한 부분만 남긴 후, 이위에 상압화학기상증착방법에 의해 SiO2를 약 1000Å정도 증착하여 게이트절연막(3)을 형성한다. 이어서 상기 게이트절연막(3)위에 Cr, Mo, W등의 금속을 증착한 후, 이를 사진식각방법에 의해 페터닝하여 게이트전극(5)을 형성한 다음 상기 게이트전극(5)을 마스크로 이용하여 인(P)이나 보론(B)등의 이온을 선택적으로 주입하여 n+(또는 p+)를 도핑된 반도체층(4)을 상기 다결정실리콘층의 소정영역에 형성함으로써 소오스 및 드레인영역을 형성한다.
다음에 제1(c)도와 같이 상압화학기상증착방법이나 플라즈마 화학기상증착방법을 이용하여 SiO2등의 절연막을 상기 기판상에 증착하여층간절연막(6)을 형성한 후, 이를 선택적으로 식각하여 상기 소오스 및 드레인영역(4) 및 게이트전극(5)을 노출시키는 콘택홀(7)을 형성한다.
이어서 제1(d)도와 같이 상기 기판 전면에 Al등의 금속을 스퍼티링방법으로 증착한 후, 이를 사진식각방법에 의해 패터닝하여 상기 콘택홀(7)을 통해 소오스 및 드레인영역(4)과 게이트전극(5)과 접속되는 금속전극(8)을 형성함으로써 박막트랜지스터를 완성한다.
상술한 종래기술에 있어서는 다결정실리콘으로 이루어진 활성반도체층(2)과 게이트절연막(3)의 계면이 형성될 때 주위환경에 그 계면이 노출되게 되어 오염의 가능성이 높다.
그리고 반도체층(2)이 공기에 노출되면 산화 및 여러가지 원소와의 화학적 반응이 일어나게 되어 계면의 전기적 상태밀도가 많아져 박막트랜지스터의 전기적 특성이 저하되거나 불균일하게 되는 문제가 발생한다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 박막트랜지스터의 활성반도체층과 절연층과의 계면을 보호할 수 있는 구조를 채용함으로써 박막트랜지스터의 성능과 생산성을 향상시키는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터 제조방법을 절연기판위에 반도체층을 형성하는 공정과, 산소이온 또는 구성원자로 산소를 포함하는 이온을 상기 반도체층 표면에 주입하고 열처리하여 제1게이트절연막을 형성하는 공정, 상기 제1게이트절연막 및 반도체층을 패터닝하는 공정, 상기 제1게이트절연막 상부에 제2게이트절연막을 형성하는 공정을 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명의 박막트랜지스터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2(a)도와 같이 유리기판(11)위에 비정질실리콘박막을 증착한 후 엑시머레이저를 이용하여 재결정화하거나, SiF4의 혼합가스등을 플라즈마로 분해하여 400℃정도의 온도를 유지하는 기판위에 다결정실리콘을 직접 증착하는 방법을 이용하여 다결정실리콘박막(12)을 형성한다.
이어서 제2(b)와 같이 기판온도를 상온 내지 500℃로 하고 이온도핑장치를 이용하여 산소(O2) 및 H2O의 혼합 또는 단일가스를 플라즈마 분해 및 가속시켜 상기 다결정실리콘박막(12)의 표면에 주입한 후 열처리를 행한다. 이때, O+이온이나 (OH)+이온등은 그 가속에너지에 따라 약 1000Å정도까지 주입할 수 있다. 따라서 가속에너지를 1-200KeV로 조절하여 상기 다결정실리콘 표면에 약 200Å-1000Å두께의 산화막(SiO2)을 증착하여 제1게이트절연막(13)을 형성한다.
다음에 제2(c)도와 같이 사진식각방법에 의해 상기 산화막(13) 및 다결정실리콘박막(12)을 선택적으로 제거하여 필요한 부분만 남긴 후, 이위에 상압화학기상증착방법에 의해 SiO2를 증착하여 제2게이트절연막(14)을 형성한다. 이어서 상기 제2게이트절연막(14)위에 Cr, Mo, W등의 금속을 스퍼터링방법에 의해 증착한 후, 이를 사진식각방법에 의해 패터닝하여 게이트전극(15)을 형성한 다음 게이트전극(15)을 마스크로 이용하여 인(P)이나 B, As, Sb등의 이온을 선택적으로 주입하여 n+, (또는 p+)로 도핑된 반도체층을 상기 다결정실리콘층의 소정영역에 형성함으로써 소오스 및 드레인영역(16)을 형성한 후 열처리를 행한다.
다음에 제2(d)와 같이 상압화학기상증착방법이나 플라즈마 화학기상증착방법을 이용하여 SiO2등의 절연막을 상기 기판상에 증착하여 층간절연막(17)을 형성한 후, 이를 선택적으로 식각하여 상기 소오스 및 드레인영역(16) 및 게이트전극(15)을 노출시키는 콘택홀(18)을 형성한다.
이어서 제2(e)도와 같이 상기 기판 전면에 Al등의 금속을 스퍼터링방법으로 증착한 후, 이를 사진식각방법에 의해 패터닝하여 상기 콘택홀(18)을 통해 소오스 및 드레인영역(16)과 게이트전극(15)과 접속되는 금속전극(19)을 형성함으로써 박막트랜지스터를 완성한다.
본 발명은 다결정실리콘박막(12)을 형성한 후, 외부로부터 주입된 산소원자 및 이온으로 다결정실리콘박막을 산화시켜 게이트절연막(13)을 형성하므로 종래의 공정과 달리 다결정실리콘박막과 게이트절연막의 계면이 외부의 환경에 노출되지 않는다. 따라서 이와 같은 방법으로 형성된 계면은 항상 균일하고 안정적인 전기적 특성을 나타낼 수 있게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 활성반도체와 게이트절연막의 계면을 주위의 환경으로부터 오염 및 반응으로부터 방지할 수 있게 되므로 안정적인 전기적 특성뿐 아니라 재현성 있고 우수한 전기적 특성을 갖는 박막트랜지스터를 실현할 수 있다. 또한 저온공정에 의해 다결정실리콘 박막트랜지스터의 문턱전압을 감소시킬 수 있게 된다.
Claims (3)
- 절연기판위에 반도체층을 형성하는 공정과, 산소이온 또는 구성원자로 산소를 포함하는 이온을 상기 반도체층 표면에 주입하고 열처리하여 제1게이트절연막을 형성하는 공정, 상기 제1게이트절연막 및 반도체층을 패터닝하는 공정, 상기 제1게이트절연막 상부에 제2게이트절연막을 형성하는 공정, 상기 제2게이트절연막위에 게이트전극을 형성하는 공정, 상기 반도체층에 이온을 선택적으로 주입하여 채널층으로 작용하는 진성 반도체의 양쪽 가장자리에 소오스 및 드레인영역을 형성하는 공정, 상기 소오스 및 드레인영역에 각각 전기적으로 접속되는 금속전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 산소이온 또는 구성원자로 산소를 포함하는 이온을 상기 반도체층 표면에 주입하고 열처리하는 공정은 기판온도를 상온 내지 500℃하고 가속에너지를 1-200KeV로 하여 행하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트전극을 마스크로 이용하여 상기 소오스 및 드레인영역에 이온을 선택적으로 주입하는 공정과, 상기 게이트전극과 소오스 및 드레인영역을 덮도록 층간절연막을 형성하고, 상기 층간절연막을 선택적으로 식각하여 상기 게이트전극과 상기 소오스 및 드레인영역의 일부를 노출시키는 콘택홀을 형성하는 공정과, 상기 금속전극을 콘택홀을 통해 상기 게이트전극과 소오스 및 드레인영역의 각각에 전기적으로 접속되도록 형성하는 공정이 더 포함되는 것을 특징으로 하는 박막트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940006540A KR100301852B1 (ko) | 1994-03-30 | 1994-03-30 | 박막트랜지스터제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940006540A KR100301852B1 (ko) | 1994-03-30 | 1994-03-30 | 박막트랜지스터제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950028012A KR950028012A (ko) | 1995-10-18 |
| KR100301852B1 true KR100301852B1 (ko) | 2001-11-30 |
Family
ID=37529193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940006540A KR100301852B1 (ko) | 1994-03-30 | 1994-03-30 | 박막트랜지스터제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100301852B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101139194B1 (ko) * | 2003-03-24 | 2012-04-26 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치의 제조 방법 |
-
1994
- 1994-03-30 KR KR1019940006540A patent/KR100301852B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101139194B1 (ko) * | 2003-03-24 | 2012-04-26 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950028012A (ko) | 1995-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7413966B2 (en) | Method of fabricating polysilicon thin film transistor with catalyst | |
| US5328861A (en) | Method for forming thin film transistor | |
| JP3193803B2 (ja) | 半導体素子の作製方法 | |
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| KR100402845B1 (ko) | 액정표시장치의제조방법 | |
| KR19980016968A (ko) | 셀프얼라인 박막트랜지스터 제조방법 | |
| EP0032030B1 (en) | A semiconductor device and a method of manufacturing a semiconductor device | |
| US5130264A (en) | Method of making a thin film transistor | |
| KR100301852B1 (ko) | 박막트랜지스터제조방법 | |
| KR100509660B1 (ko) | 피막제조방법 | |
| KR20050106250A (ko) | 플라즈마를 이용한 다결정 박막 트랜지스터의 제조 방법 | |
| JPH04239731A (ja) | 電界効果型トランジスタの製造方法 | |
| KR100452444B1 (ko) | 다결정 실리콘 박막트랜지스터 제조방법 | |
| KR970011502B1 (ko) | 다결정실리콘 박막트랜지스터의 제조방법 | |
| KR100274893B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JPH05243262A (ja) | 半導体装置の製造方法 | |
| KR100635567B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| KR970054500A (ko) | 다결정 실리콘 박막 트랜지스터의 제조방법 | |
| KR100357299B1 (ko) | 반도체소자의트랜지스터제조방법 | |
| KR100304551B1 (ko) | 박막트랜지스터제조방법 | |
| KR100269604B1 (ko) | 반도체장치의 박막트랜지스터 제조방법 | |
| KR100307540B1 (ko) | 반도체소자의 제조방법 | |
| JP3316203B2 (ja) | 半導体素子の作製方法 | |
| KR100289394B1 (ko) | 반도체소자에서의에피택셜코발트살리사이드제조방법 | |
| KR100295667B1 (ko) | 반도체소자의제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120330 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20130329 Year of fee payment: 13 |
|
| EXPY | Expiration of term |