JP3316203B2 - 半導体素子の作製方法 - Google Patents
半導体素子の作製方法Info
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- JP3316203B2 JP3316203B2 JP2000125250A JP2000125250A JP3316203B2 JP 3316203 B2 JP3316203 B2 JP 3316203B2 JP 2000125250 A JP2000125250 A JP 2000125250A JP 2000125250 A JP2000125250 A JP 2000125250A JP 3316203 B2 JP3316203 B2 JP 3316203B2
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（ＴＦＴ）、薄膜ダイオード等の薄膜状態の半導体素子
の作製方法に関するものである。特に本発明は、結晶性
の半導体材料を使用する半導体素子に関する。本発明に
よって作製される半導体素子は、ガラス等の絶縁基板
上、単結晶シリコン等の半導体基板上、いずれにも形成
される。
（ＴＦＴ）、薄膜ダイオード等の薄膜状態の半導体素子
の作製方法に関するものである。特に本発明は、結晶性
の半導体材料を使用する半導体素子に関する。本発明に
よって作製される半導体素子は、ガラス等の絶縁基板
上、単結晶シリコン等の半導体基板上、いずれにも形成
される。
【０００２】
【従来の技術】薄膜トランジスタ、薄膜ダイオード等の
薄膜半導体素子は、使用されるシリコンの種類によっ
て、アモルファス系素子と結晶系素子に分かれている。
アモルファスシリコンは電界効果移動度や導電率等の物
性で結晶性シリコンに劣るので、高い動作特性を得るに
は結晶系の半導体素子が求められている。
薄膜半導体素子は、使用されるシリコンの種類によっ
て、アモルファス系素子と結晶系素子に分かれている。
アモルファスシリコンは電界効果移動度や導電率等の物
性で結晶性シリコンに劣るので、高い動作特性を得るに
は結晶系の半導体素子が求められている。
【０００３】
【発明が解決しようする課題】しかしながら、シリコン
膜の結晶化をおこなうには６００℃以上の温度が必要で
あり、かつ、その結晶化に長い時間が必要であったの
で、実際に量産する場合には、結晶化装置の設備がいく
つも必要とされ、巨額の設備投資がコストに跳ね返って
くるという問題を抱えていた。本発明は、６００℃以下
の温度で、かつ、実質的に問題にならない程度の短時間
でシリコン膜の結晶化をおこない、これを半導体素子に
利用する技術を提供する。
膜の結晶化をおこなうには６００℃以上の温度が必要で
あり、かつ、その結晶化に長い時間が必要であったの
で、実際に量産する場合には、結晶化装置の設備がいく
つも必要とされ、巨額の設備投資がコストに跳ね返って
くるという問題を抱えていた。本発明は、６００℃以下
の温度で、かつ、実質的に問題にならない程度の短時間
でシリコン膜の結晶化をおこない、これを半導体素子に
利用する技術を提供する。
【０００４】
【課題を解決するための手段】本発明では、実質的にア
モルファス状態のシリコン被膜に微量の触媒材料を添加
することによって結晶化を促進させ、結晶化温度を低下
させ、結晶化時間を短縮する。触媒材料としては、ニッ
ケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、白金の
単体、もしくは珪化物等の化合物が適している。具体的
には、これらの元素を有する膜、粒子、クラスター等を
アモルファスシリコン膜の下、もしくは上に密着して形
成し、あるいはイオン注入法等の方法によってアモルフ
ァスシリコン膜中にこれらの元素を導入し、その後、こ
れを適当な温度で熱アニールすることによって結晶化さ
せる。
モルファス状態のシリコン被膜に微量の触媒材料を添加
することによって結晶化を促進させ、結晶化温度を低下
させ、結晶化時間を短縮する。触媒材料としては、ニッ
ケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、白金の
単体、もしくは珪化物等の化合物が適している。具体的
には、これらの元素を有する膜、粒子、クラスター等を
アモルファスシリコン膜の下、もしくは上に密着して形
成し、あるいはイオン注入法等の方法によってアモルフ
ァスシリコン膜中にこれらの元素を導入し、その後、こ
れを適当な温度で熱アニールすることによって結晶化さ
せる。
【０００５】化学的気相成長法（ＣＶＤ法）によってア
モルファスシリコン膜を形成する際には原料ガス中に、
また、スパッタリング等の物理的気相法でアモルファス
シリコン膜を形成する際には、ターゲットや蒸着源等の
成膜材料中に、これらの触媒材料を添加しておいてもよ
い。当然のことであるが、アニール温度が高いほど結晶
化時間は短いという関係がある。また、ニッケル、鉄、
コバルト、白金の濃度が大きいほど結晶化温度が低く、
結晶化時間が短いという関係がある。本発明人の研究で
は、これらのうちの少なくとも１つの元素の濃度が１×
１０17ｃｍ-3以上存在することが望ましいことがわかっ
た。なお、これらの元素の濃度は、２次イオン質量分析
（ＳＩＭＳ）法によって測定した膜中の最小値を用いて
判断すると良い。
モルファスシリコン膜を形成する際には原料ガス中に、
また、スパッタリング等の物理的気相法でアモルファス
シリコン膜を形成する際には、ターゲットや蒸着源等の
成膜材料中に、これらの触媒材料を添加しておいてもよ
い。当然のことであるが、アニール温度が高いほど結晶
化時間は短いという関係がある。また、ニッケル、鉄、
コバルト、白金の濃度が大きいほど結晶化温度が低く、
結晶化時間が短いという関係がある。本発明人の研究で
は、これらのうちの少なくとも１つの元素の濃度が１×
１０17ｃｍ-3以上存在することが望ましいことがわかっ
た。なお、これらの元素の濃度は、２次イオン質量分析
（ＳＩＭＳ）法によって測定した膜中の最小値を用いて
判断すると良い。
【０００６】なお、上記触媒材料はいずれもシリコンに
とっては好ましくない材料であるので、できるだけその
濃度が低いことが望まれる。本発明人の研究では、これ
らの触媒材料の濃度は合計して１×１０20ｃｍ-3を越え
ないことが望まれる。さらに良い特性を得るには熱アニ
ールによって結晶化させたシリコン膜の表面を２〜２０
ｎｍ、あるいはシリコン膜の厚さの１／１００以上、１
／５以下をエッチングすればよい。これは表面にこれら
の触媒材料元素の過剰なものが析出しやすいためであ
る。そして、このように清浄にした表面をプラズマＣＶ
Ｄ法、光ＣＶＤ法、減圧ＣＶＤ法等の化学的気相法、あ
るいはスパッタリング法等の物理的気相法によって酸化
珪素を主成分とする絶縁被膜で被覆することによって、
清浄な界面が保存される。絶縁被膜には必要によって、
燐等の元素を添加してもよい。このような半導体−絶縁
被膜構造は、そのまま、ＭＯＳ構造等に用いることがで
きる。上記の方法によって、ＴＦＴを作製した場合に
は、リーク電流（ＯＦＦ電流）が低下し、サブスレシュ
ホールド特性（Ｓ値）が改善するという効果が認められ
た。以下に実施例を示し、より詳細に本発明を説明す
る。
とっては好ましくない材料であるので、できるだけその
濃度が低いことが望まれる。本発明人の研究では、これ
らの触媒材料の濃度は合計して１×１０20ｃｍ-3を越え
ないことが望まれる。さらに良い特性を得るには熱アニ
ールによって結晶化させたシリコン膜の表面を２〜２０
ｎｍ、あるいはシリコン膜の厚さの１／１００以上、１
／５以下をエッチングすればよい。これは表面にこれら
の触媒材料元素の過剰なものが析出しやすいためであ
る。そして、このように清浄にした表面をプラズマＣＶ
Ｄ法、光ＣＶＤ法、減圧ＣＶＤ法等の化学的気相法、あ
るいはスパッタリング法等の物理的気相法によって酸化
珪素を主成分とする絶縁被膜で被覆することによって、
清浄な界面が保存される。絶縁被膜には必要によって、
燐等の元素を添加してもよい。このような半導体−絶縁
被膜構造は、そのまま、ＭＯＳ構造等に用いることがで
きる。上記の方法によって、ＴＦＴを作製した場合に
は、リーク電流（ＯＦＦ電流）が低下し、サブスレシュ
ホールド特性（Ｓ値）が改善するという効果が認められ
た。以下に実施例を示し、より詳細に本発明を説明す
る。
【０００７】
【実施例】〔実施例１〕 図１に本実施例の作製工程の
断面図を示す。本実施例はＴＦＴを作製する方法を示す
ものである。本実施例では２種類のＴＦＴを作製した。
まず、基板（コーニング７０５９）１０上にスパッタリ
ング法によって厚さ２００ｎｍの酸化珪素の下地膜１１
を形成した。さらに、プラズマＣＶＤ法によって、厚さ
５０〜１５０ｎｍ、例えば８０ｎｍのアモルファスシリ
コン膜１２を堆積した。連続して、スパッタリング法に
よって、厚さ０．５〜２０ｎｍ、例えば２ｎｍの珪化ニ
ッケル膜（化学式ＮｉＳｉx 、０．４≦ｘ≦２．５、例
えば、ｘ＝２．０）１３を堆積した。（図１（Ａ））
断面図を示す。本実施例はＴＦＴを作製する方法を示す
ものである。本実施例では２種類のＴＦＴを作製した。
まず、基板（コーニング７０５９）１０上にスパッタリ
ング法によって厚さ２００ｎｍの酸化珪素の下地膜１１
を形成した。さらに、プラズマＣＶＤ法によって、厚さ
５０〜１５０ｎｍ、例えば８０ｎｍのアモルファスシリ
コン膜１２を堆積した。連続して、スパッタリング法に
よって、厚さ０．５〜２０ｎｍ、例えば２ｎｍの珪化ニ
ッケル膜（化学式ＮｉＳｉx 、０．４≦ｘ≦２．５、例
えば、ｘ＝２．０）１３を堆積した。（図１（Ａ））
【０００８】そして、これを還元雰囲気下、５００℃で
４時間アニールして結晶化させた。この結果、アモルフ
ァスシリコン膜は結晶化した。ここまでは２つのＴＦＴ
とも同じ工程でおこなった。そして、一方のＴＦＴはそ
の表面をフッ化水素酸を含有するエッチング液によって
２〜２０ｎｍ、例えば１０ｎｍエッチングして、清浄な
表面１４を露出させた。他のＴＦＴでは、シリコン膜を
純水で洗浄しただけで、エッチング処理はおこなわなか
った。（図１（Ｂ））
４時間アニールして結晶化させた。この結果、アモルフ
ァスシリコン膜は結晶化した。ここまでは２つのＴＦＴ
とも同じ工程でおこなった。そして、一方のＴＦＴはそ
の表面をフッ化水素酸を含有するエッチング液によって
２〜２０ｎｍ、例えば１０ｎｍエッチングして、清浄な
表面１４を露出させた。他のＴＦＴでは、シリコン膜を
純水で洗浄しただけで、エッチング処理はおこなわなか
った。（図１（Ｂ））
【０００９】その後は２つのＴＦＴとも同じ工程を採用
した。得られたシリコン膜をフォトリソグラフィー法に
よってパターニングし、島状シリコン領域１５を形成し
た。さらに、スパッタリング法によって厚さ１００ｎｍ
の酸化珪素膜１６をゲイト絶縁膜として堆積した。スパ
ッタリングには、ターゲットとして酸化珪素を用い、ス
パッタリング時の基板温度は２００〜４００℃、例えば
３５０℃、スパッタリング雰囲気は酸素とアルゴンで、
アルゴン／酸素＝０〜０．５、例えば０．１以下とし
た。（図１（Ｃ））
した。得られたシリコン膜をフォトリソグラフィー法に
よってパターニングし、島状シリコン領域１５を形成し
た。さらに、スパッタリング法によって厚さ１００ｎｍ
の酸化珪素膜１６をゲイト絶縁膜として堆積した。スパ
ッタリングには、ターゲットとして酸化珪素を用い、ス
パッタリング時の基板温度は２００〜４００℃、例えば
３５０℃、スパッタリング雰囲気は酸素とアルゴンで、
アルゴン／酸素＝０〜０．５、例えば０．１以下とし
た。（図１（Ｃ））
【００１０】引き続いて、減圧ＣＶＤ法によって、厚さ
６００〜８００ｎｍ、例えば６００ｎｍのシリコン膜
（０．１〜２％の燐を含む）を堆積した。なお、この酸
化珪素とシリコン膜の成膜工程は連続的におこなうこと
が望ましい。そして、シリコン膜をパターニングして、
ゲイト電極１７を形成した。
６００〜８００ｎｍ、例えば６００ｎｍのシリコン膜
（０．１〜２％の燐を含む）を堆積した。なお、この酸
化珪素とシリコン膜の成膜工程は連続的におこなうこと
が望ましい。そして、シリコン膜をパターニングして、
ゲイト電極１７を形成した。
【００１１】次に、プラズマドーピング法によって、シ
リコン領域にゲイト電極１７をマスクとして不純物
（燐）を注入した。ドーピングガスとして、フォスフィ
ン（ＰＨ 3 ）を用い、加速電圧を６０〜９０ｋＶ、例え
ば８０ｋＶとした。ドース量は１×１０15〜８×１０15
ｃｍ-2、例えば、５×１０15ｃｍ-2とした。この結果、
Ｎ型の不純物領域１８ａ、１８ｂが形成された。（図１
（Ｄ））
リコン領域にゲイト電極１７をマスクとして不純物
（燐）を注入した。ドーピングガスとして、フォスフィ
ン（ＰＨ 3 ）を用い、加速電圧を６０〜９０ｋＶ、例え
ば８０ｋＶとした。ドース量は１×１０15〜８×１０15
ｃｍ-2、例えば、５×１０15ｃｍ-2とした。この結果、
Ｎ型の不純物領域１８ａ、１８ｂが形成された。（図１
（Ｄ））
【００１２】その後、還元雰囲気中、５００℃で４時間
アニールすることによって、不純物を活性化させた。こ
のとき、シリコン膜中にはニッケルが拡散しているの
で、このアニールによって再結晶化が容易に進行し、不
純物領域１８ａ、１８ｂが活性化した。続いて、厚さ６
００ｎｍの酸化珪素膜１９を層間絶縁物としてプラズマ
ＣＶＤ法によって形成し、これにコンタクトホールを形
成して、金属材料、例えば、窒化チタンとアルミニウム
の多層膜によって配線２０ａ、２０ｂを形成した。最後
に、１気圧の水素雰囲気で３５０℃、３０分のアニール
をおこなった。以上の工程によって半導体回路が完成し
た。（図１（Ｅ））
アニールすることによって、不純物を活性化させた。こ
のとき、シリコン膜中にはニッケルが拡散しているの
で、このアニールによって再結晶化が容易に進行し、不
純物領域１８ａ、１８ｂが活性化した。続いて、厚さ６
００ｎｍの酸化珪素膜１９を層間絶縁物としてプラズマ
ＣＶＤ法によって形成し、これにコンタクトホールを形
成して、金属材料、例えば、窒化チタンとアルミニウム
の多層膜によって配線２０ａ、２０ｂを形成した。最後
に、１気圧の水素雰囲気で３５０℃、３０分のアニール
をおこなった。以上の工程によって半導体回路が完成し
た。（図１（Ｅ））
【００１３】図２には、本実施例で得られた２種類のＴ
ＦＴの特性（ＶG −ＩD 特性）を示す。測定時のソース
−ドレイン電圧は１Ｖである。ａは結晶化後に、シリコ
ン表面を１０ｎｍエッチングして、酸化珪素膜を形成し
たＴＦＴであり、ｂは結晶化後に、そのまま酸化珪素膜
を形成したものである。前者（ａ）は、ゲイトに負の電
圧が印加された際のリーク電流（ＩOFF a ）が小さく、
また、正の電圧が印加された際の立ち上がり（Ｓa ）が
急峻であり、ＯＮ／ＯＦＦ比も９桁で理想的な電界効果
トランジスタであることがわかる。一方、後者（ｂ）も
電界効果トランジスタとして機能することは示されてい
るが、リーク電流（ＩOFF b ）が前者に比べ大きく、正
の電圧が印加された際の立ち上がり（Ｓb ）が緩やか
で、ＯＮ／ＯＦＦ比も６桁程度である。しきい値電圧も
前者の方が小さい。これは前者の半導体膜中に存在する
トラップ準位の密度が小さいことを示唆している。この
ように、本発明の有無によって、ＴＦＴに差が生じるこ
とが明らかになった。
ＦＴの特性（ＶG −ＩD 特性）を示す。測定時のソース
−ドレイン電圧は１Ｖである。ａは結晶化後に、シリコ
ン表面を１０ｎｍエッチングして、酸化珪素膜を形成し
たＴＦＴであり、ｂは結晶化後に、そのまま酸化珪素膜
を形成したものである。前者（ａ）は、ゲイトに負の電
圧が印加された際のリーク電流（ＩOFF a ）が小さく、
また、正の電圧が印加された際の立ち上がり（Ｓa ）が
急峻であり、ＯＮ／ＯＦＦ比も９桁で理想的な電界効果
トランジスタであることがわかる。一方、後者（ｂ）も
電界効果トランジスタとして機能することは示されてい
るが、リーク電流（ＩOFF b ）が前者に比べ大きく、正
の電圧が印加された際の立ち上がり（Ｓb ）が緩やか
で、ＯＮ／ＯＦＦ比も６桁程度である。しきい値電圧も
前者の方が小さい。これは前者の半導体膜中に存在する
トラップ準位の密度が小さいことを示唆している。この
ように、本発明の有無によって、ＴＦＴに差が生じるこ
とが明らかになった。
【００１４】〔実施例２〕 図３に本実施例の作製工程
の断面図を示す。基板（コーニング７０５９）３０上に
スパッタリングによって厚さ２００ｎｍの酸化珪素の下
地膜３１を形成した。さらに、電子ビーム蒸着法によっ
て、厚さ０．５〜２０ｎｍ、例えば１ｎｍのニッケル膜
３３を堆積し、さらに、プラズマＣＶＤ法によって、厚
さ５０〜１５０ｎｍ、例えば５０ｎｍのアモルファスシ
リコン膜３２を堆積した。（図３（Ａ））
の断面図を示す。基板（コーニング７０５９）３０上に
スパッタリングによって厚さ２００ｎｍの酸化珪素の下
地膜３１を形成した。さらに、電子ビーム蒸着法によっ
て、厚さ０．５〜２０ｎｍ、例えば１ｎｍのニッケル膜
３３を堆積し、さらに、プラズマＣＶＤ法によって、厚
さ５０〜１５０ｎｍ、例えば５０ｎｍのアモルファスシ
リコン膜３２を堆積した。（図３（Ａ））
【００１５】そして、これを還元雰囲気下、４８０℃で
８時間アニールして結晶化させた。この結晶化工程後、
四塩化炭素（ＣＣｌ4 ）もしくは四フッ化炭素（Ｃ
Ｆ4 ）のプラズマによって、シリコン膜表面を軽くエッ
チングした。エッチングされた深さは２〜２０ｎｍであ
った。エッチング後、今度は塩化水素（ＨＣｌ）を１〜
１０％含む３５０〜４８０℃の雰囲気で３０分処理し
た。こうして、清浄な表面３４を形成した。（図３
（Ｂ））
８時間アニールして結晶化させた。この結晶化工程後、
四塩化炭素（ＣＣｌ4 ）もしくは四フッ化炭素（Ｃ
Ｆ4 ）のプラズマによって、シリコン膜表面を軽くエッ
チングした。エッチングされた深さは２〜２０ｎｍであ
った。エッチング後、今度は塩化水素（ＨＣｌ）を１〜
１０％含む３５０〜４８０℃の雰囲気で３０分処理し
た。こうして、清浄な表面３４を形成した。（図３
（Ｂ））
【００１６】その後、このシリコン膜をパターニングし
て、島状シリコン領域３５を形成した。さらに、テトラ
・エトキシ・シラン（Ｓｉ（ＯＣ2 Ｈ5 ）4 、ＴＥＯ
Ｓ）と酸素を原料として、プラズマＣＶＤ法によってゲ
イト絶縁膜として、厚さ１００ｎｍの酸化珪素３６を形
成した。原料には、上記ガスに加えて、トリクロロエチ
レン（Ｃ2 ＨＣｌ3 ）を用いた。成膜前にチャンバーに
酸素を４００ＳＣＣＭ流し、基板温度３００℃、全圧５
Ｐａ、ＲＦパワー１５０Ｗでプラズマを発生させ、この
状態を１０分保った。その後、チャンバーに酸素３００
ＳＣＣＭ、ＴＥＯＳ１５ＳＣＣＭ、トリクロロエチレン
２ＳＣＣＭを導入して、酸化珪素膜の成膜をおこなっ
た。基板温度、ＲＦパワー、全圧は、それぞれ３００
℃、７５Ｗ、５Ｐａであった。成膜完了後、チャンバー
に１００Ｔｏｒｒの水素を導入し、３５０℃で３５分の
水素アニールをおこなった。
て、島状シリコン領域３５を形成した。さらに、テトラ
・エトキシ・シラン（Ｓｉ（ＯＣ2 Ｈ5 ）4 、ＴＥＯ
Ｓ）と酸素を原料として、プラズマＣＶＤ法によってゲ
イト絶縁膜として、厚さ１００ｎｍの酸化珪素３６を形
成した。原料には、上記ガスに加えて、トリクロロエチ
レン（Ｃ2 ＨＣｌ3 ）を用いた。成膜前にチャンバーに
酸素を４００ＳＣＣＭ流し、基板温度３００℃、全圧５
Ｐａ、ＲＦパワー１５０Ｗでプラズマを発生させ、この
状態を１０分保った。その後、チャンバーに酸素３００
ＳＣＣＭ、ＴＥＯＳ１５ＳＣＣＭ、トリクロロエチレン
２ＳＣＣＭを導入して、酸化珪素膜の成膜をおこなっ
た。基板温度、ＲＦパワー、全圧は、それぞれ３００
℃、７５Ｗ、５Ｐａであった。成膜完了後、チャンバー
に１００Ｔｏｒｒの水素を導入し、３５０℃で３５分の
水素アニールをおこなった。
【００１７】引き続いて、スパッタリング法によって、
厚さ６００〜８００ｎｍ、例えば６００ｎｍのアルミニ
ウム膜（２％のシリコンを含む）を堆積した。なお、こ
の酸化珪素３６とアルミニウム膜の成膜工程は連続的に
おこなうことが望ましい。そして、アルミニウム膜をパ
ターニングして、配線３７ａ、３７ｂ、３７ｃを形成し
た。配線３７ａ、３７ｂは、いずれもゲイト電極として
機能する。さらに、このアルミニウム配線の表面を陽極
酸化して、表面に酸化物層３９ａ、３９ｂ、３９ｃを形
成した。陽極酸化の前に感光性ポリイミド（フォトニー
ス）によって後でコンタクトを形成する部分にポリイミ
ドマスク３８を選択的に形成した。陽極酸化の際には、
このマスクのために、この部分には陽極酸化物が形成さ
れなかった。
厚さ６００〜８００ｎｍ、例えば６００ｎｍのアルミニ
ウム膜（２％のシリコンを含む）を堆積した。なお、こ
の酸化珪素３６とアルミニウム膜の成膜工程は連続的に
おこなうことが望ましい。そして、アルミニウム膜をパ
ターニングして、配線３７ａ、３７ｂ、３７ｃを形成し
た。配線３７ａ、３７ｂは、いずれもゲイト電極として
機能する。さらに、このアルミニウム配線の表面を陽極
酸化して、表面に酸化物層３９ａ、３９ｂ、３９ｃを形
成した。陽極酸化の前に感光性ポリイミド（フォトニー
ス）によって後でコンタクトを形成する部分にポリイミ
ドマスク３８を選択的に形成した。陽極酸化の際には、
このマスクのために、この部分には陽極酸化物が形成さ
れなかった。
【００１８】陽極酸化は、酒石酸の１〜５％エチレング
リコール溶液中でおこなった。得られた酸化物層の厚さ
は２００ｎｍであった。次に、プラズマドーピング法に
よって、シリコン領域に不純物（燐）を注入した。ドー
ピングガスとして、フォスフィン（ＰＨ3 ）を用い、加
速電圧を６０〜９０ｋＶ、例えば８０ｋＶとした。ドー
ス量は１×１０15〜８×１０15ｃｍ-2、例えば、２×１
０15ｃｍ-2とした。このようにしてＮ型の不純物領域４
０ａを形成した。さらに、今度は左側のＴＦＴ（Ｎチャ
ネル型ＴＦＴ）のみをフォトレジストでマスクして、再
び、プラズマドーピング法で右側のＴＦＴ（Ｐチャネル
ＴＦＴ）のシリコン領域に不純物（ホウ素）を注入し
た。ドーピングガスとして、ジボラン（Ｂ2 Ｈ6 ）を用
い、加速電圧を５０〜８０ｋＶ、例えば６５ｋＶとし
た。ドース量は１×１０15〜８×１０15ｃｍ-2、例え
ば、先に注入された燐より多い５×１０15ｃｍ-2とし
た。このようにしてＰ型の不純物領域４０ｂを形成し
た。
リコール溶液中でおこなった。得られた酸化物層の厚さ
は２００ｎｍであった。次に、プラズマドーピング法に
よって、シリコン領域に不純物（燐）を注入した。ドー
ピングガスとして、フォスフィン（ＰＨ3 ）を用い、加
速電圧を６０〜９０ｋＶ、例えば８０ｋＶとした。ドー
ス量は１×１０15〜８×１０15ｃｍ-2、例えば、２×１
０15ｃｍ-2とした。このようにしてＮ型の不純物領域４
０ａを形成した。さらに、今度は左側のＴＦＴ（Ｎチャ
ネル型ＴＦＴ）のみをフォトレジストでマスクして、再
び、プラズマドーピング法で右側のＴＦＴ（Ｐチャネル
ＴＦＴ）のシリコン領域に不純物（ホウ素）を注入し
た。ドーピングガスとして、ジボラン（Ｂ2 Ｈ6 ）を用
い、加速電圧を５０〜８０ｋＶ、例えば６５ｋＶとし
た。ドース量は１×１０15〜８×１０15ｃｍ-2、例え
ば、先に注入された燐より多い５×１０15ｃｍ-2とし
た。このようにしてＰ型の不純物領域４０ｂを形成し
た。
【００１９】その後、レーザーアニール法によって不純
物の活性化をおこなった。レーザーとしてはＫｒＦエキ
シマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅ
ｃ）を用いたが、その他のレーザー、例えば、ＸｅＦエ
キシマーレーザー（波長３５３ｎｍ）、ＸｅＣｌエキシ
マーレーザー（波長３０８ｎｍ）、ＡｒＦエキシマーレ
ーザー（波長１９３ｎｍ）等を用いてもよい。レーザー
のエネルギー密度は、２００〜４００ｍＪ／ｃｍ2 、例
えば２５０ｍＪ／ｃｍ2 とし、１か所につき２〜１０シ
ョット、例えば２ショット照射した。レーザー照射時
に、基板を２００〜４５０℃程度に加熱してもよい。基
板を加熱した場合には最適なレーザーエネルギー密度が
変わることに注意しなければならない。なお、レーザー
照射時にはポリイミドのマスク３８を残しておいた。こ
れは露出したアルミニウムがレーザー照射によってダメ
ージを受けるからである。このポリイミドのマスク３８
は酸素プラズマ中にさらすことによって簡単に除去でき
る。この結果、不純物領域４０ａ、４０ｂが活性化され
た。（図３（Ｄ））
物の活性化をおこなった。レーザーとしてはＫｒＦエキ
シマーレーザー（波長２４８ｎｍ、パルス幅２０ｎｓｅ
ｃ）を用いたが、その他のレーザー、例えば、ＸｅＦエ
キシマーレーザー（波長３５３ｎｍ）、ＸｅＣｌエキシ
マーレーザー（波長３０８ｎｍ）、ＡｒＦエキシマーレ
ーザー（波長１９３ｎｍ）等を用いてもよい。レーザー
のエネルギー密度は、２００〜４００ｍＪ／ｃｍ2 、例
えば２５０ｍＪ／ｃｍ2 とし、１か所につき２〜１０シ
ョット、例えば２ショット照射した。レーザー照射時
に、基板を２００〜４５０℃程度に加熱してもよい。基
板を加熱した場合には最適なレーザーエネルギー密度が
変わることに注意しなければならない。なお、レーザー
照射時にはポリイミドのマスク３８を残しておいた。こ
れは露出したアルミニウムがレーザー照射によってダメ
ージを受けるからである。このポリイミドのマスク３８
は酸素プラズマ中にさらすことによって簡単に除去でき
る。この結果、不純物領域４０ａ、４０ｂが活性化され
た。（図３（Ｄ））
【００２０】続いて、厚さ２００ｎｍの酸化珪素膜４１
を層間絶縁物としてＴＥＯＳを原料とするプラズマＣＶ
Ｄ法によって形成し、これにコンタクトホールを形成し
て、金属材料、例えば、窒化チタンとアルミニウムの多
層膜によって配線４２ａ、４２ｂ、４２ｃを形成した。
配線４２ｃは配線３７ｃと右側のＴＦＴ（ＰチャネルＴ
ＦＴ）の不純物領域の４０ｂの一方４１を接続する。以
上の工程によって半導体回路が完成した。（図３
（Ｅ））
を層間絶縁物としてＴＥＯＳを原料とするプラズマＣＶ
Ｄ法によって形成し、これにコンタクトホールを形成し
て、金属材料、例えば、窒化チタンとアルミニウムの多
層膜によって配線４２ａ、４２ｂ、４２ｃを形成した。
配線４２ｃは配線３７ｃと右側のＴＦＴ（ＰチャネルＴ
ＦＴ）の不純物領域の４０ｂの一方４１を接続する。以
上の工程によって半導体回路が完成した。（図３
（Ｅ））
【００２１】以上の工程によって半導体回路が完成し
た。作製されたＴＦＴの特性は従来の６００℃のアニー
ルによって結晶化する工程によって作製されたものとは
何ら劣るところはなかった。例えば、本実施例によって
作成したシフトレジスタは、ドレイン電圧１５Ｖで１１
ＭＨｚ、１７Ｖで１６ＭＨｚの動作を確認できた。ま
た、信頼性の試験においても従来のものとの差を見出せ
なかった。
た。作製されたＴＦＴの特性は従来の６００℃のアニー
ルによって結晶化する工程によって作製されたものとは
何ら劣るところはなかった。例えば、本実施例によって
作成したシフトレジスタは、ドレイン電圧１５Ｖで１１
ＭＨｚ、１７Ｖで１６ＭＨｚの動作を確認できた。ま
た、信頼性の試験においても従来のものとの差を見出せ
なかった。
【００２２】
【発明の効果】本発明によって、ＴＦＴの特性を向上さ
せ、また、その信頼性を高めることが可能となった。本
発明は、実施例２に示したように、例えば、５００℃以
下というような低温、かつ、４時間という短時間でシリ
コンの結晶化をおこなうものである。しかも、得られる
ＴＦＴの特性、信頼性は従来のものとは何ら劣るところ
はない。スループットの向上に伴うコスト低下の効果は
言うまでもない。加えて、従来、６００℃のプロセスを
採用した場合にはガラス基板の縮みやソリが歩留り低下
の原因として問題となっていたが、本発明を利用するこ
とによって、例えば５５０℃以下の結晶化プロセスを採
用することによって、そのような問題点は一気に解消し
てしまう。
せ、また、その信頼性を高めることが可能となった。本
発明は、実施例２に示したように、例えば、５００℃以
下というような低温、かつ、４時間という短時間でシリ
コンの結晶化をおこなうものである。しかも、得られる
ＴＦＴの特性、信頼性は従来のものとは何ら劣るところ
はない。スループットの向上に伴うコスト低下の効果は
言うまでもない。加えて、従来、６００℃のプロセスを
採用した場合にはガラス基板の縮みやソリが歩留り低下
の原因として問題となっていたが、本発明を利用するこ
とによって、例えば５５０℃以下の結晶化プロセスを採
用することによって、そのような問題点は一気に解消し
てしまう。
【００２３】このことは、大面積の基板を一度に処理で
きることを意味するものである。すなわち、大面積基板
を処理することによって、１枚の基板から多くの集積回
路等を切りだすことによって単価を大幅に低下させるこ
とができる。このように本発明は工業上有益な発明であ
る。
きることを意味するものである。すなわち、大面積基板
を処理することによって、１枚の基板から多くの集積回
路等を切りだすことによって単価を大幅に低下させるこ
とができる。このように本発明は工業上有益な発明であ
る。
【図１】 実施例１の作製工程断面図を示す。
【図２】 実施例１で得られたＴＦＴの特性の例を示
す。
す。
【図３】 実施例２の作製工程断面図を示す。
１０・・・基板 １１・・・下地絶縁膜（酸化珪素） １２・・・アモルファスシリコン膜 １３・・・ニッケル膜 １４・・・清浄なシリコン表面 １５・・・島状シリコン領域 １６・・・ゲイト絶縁膜（酸化珪素） １７・・・ゲイト電極（燐ドープされたシリコン） １８・・・ソース、ドレイン領域 １９・・・層間絶縁物 ２０・・・金属配線・電極（窒化チタン／アルミニウ
ム）
ム）
フロントページの続き (56)参考文献 特開 平２−140915（ＪＰ，Ａ) 特開 平２−260521（ＪＰ，Ａ) 特開 昭61−58879（ＪＰ，Ａ) 特開 昭63−142807（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/20
Claims (14)
- 【請求項１】 基板の絶縁表面上に実質的にアモルファ
ス状態のシリコン膜を形成し、 前記シリコン膜の表面にニッケル、鉄、コバルト、白金
の少なくとも１つの金属元素を含有する材料を接し、 前記シリコン膜を熱処理して前記金属元素を前記シリコ
ン膜に拡散させて前記シリコン膜を結晶化し、 前記結晶化されたシリコン膜にリンを添加して不純物領
域を選択的に形成し、 前記不純物領域が形成されたシリコン膜を熱処理する半
導体素子の作製方法であって、 前記熱処理された不純物領域は前記金属元素の濃度が１
×１０17ｃｍ-3以上であることを特徴とする半導体素子
の作製方法。 - 【請求項２】 基板の絶縁表面にニッケル、鉄、コバル
ト、白金の少なくとも１つの金属元素を含有する材料を
接し、 前記材料に接して実質的にアモルファス状態のシリコン
膜を形成し、 前記シリコン膜を熱処理して前記金属元素を前記シリコ
ン膜に拡散させて前記シリコン膜を結晶化し、 前記結晶化されたシリコン膜にリンを添加して不純物領
域を選択的に形成し、 前記不純物領域が形成されたシリコン膜を熱処理する半
導体素子の作製方法であって、 前記熱処理された不純物領域は前記金属元素の濃度が１
×１０17ｃｍ-3以上であることを特徴とする半導体素子
の作製方法。 - 【請求項３】 請求項１または２において、 チャネル形成領域は前記結晶化されたシリコン膜に設け
られ、前記チャネル形成領域は前記金属元素の濃度が１
×１０20ｃｍ-3未満であることを特徴とする半導体素子
の作製方法。 - 【請求項４】 基板の絶縁表面上に実質的にアモルファ
ス状態のシリコン膜を形成し、 前記シリコン膜の表面にニッケル、鉄、コバルト、白金
の少なくとも１つの金属元素を含有する材料を接し、 前記シリコン膜を熱処理して前記金属元素を前記シリコ
ン膜に拡散させて前記シリコン膜を結晶化し、 前記結晶化されたシリコン膜にリンを添加してソース領
域及びドレイン領域を形成し、 前記ソース領域及びドレイン領域が形成されたシリコン
膜を熱処理する半導体素子の作製方法であって、 前記熱処理されたソース領域及びドレイン領域は前記金
属元素の濃度が１×１０17ｃｍ-3以上であることを特徴
とする半導体素子の作製方法。 - 【請求項５】 基板の絶縁表面にニッケル、鉄、コバル
ト、白金の少なくとも１つの金属元素を含有する材料を
接し、 前記材料に接して実質的にアモルファス状態のシリコン
膜を形成し、 前記シリコン膜を熱処理して前記金属元素を前記シリコ
ン膜に拡散させて前記シリコン膜を結晶化し、 前記結晶化されたシリコン膜にリンを添加してソース領
域及びドレイン領域を形成し、 前記ソース領域及びドレイン領域が形成されたシリコン
膜を熱処理する半導体素子の作製方法であって、 前記熱処理されたソース領域及びドレイン領域は前記金
属元素の濃度が１×１０17ｃｍ-3以上であることを特徴
とする半導体素子の作製方法。ことを特徴とする半導体
素子の作製方法。 - 【請求項６】 請求項４または５において チャネル形成領域は前記結晶化されたシリコン膜のソー
ス領域とドレイン領域の間に設けられ、該チャネル形成
領域は前記金属元素の濃度が１×１０20ｃｍ-3未満であ
ることを特徴とする半導体素子の作製方法。 - 【請求項７】 請求項１〜６のいずれか１において、前
記金属元素を含む材料はＮｉＳｉx （０．４≦ｘ≦２．
５）で示される珪化ニッケルを含有することを特徴とす
る半導体素子の作製方法。 - 【請求項８】 請求項１〜７のいずれか１項において、 前記金属元素を含む材料の状態は膜、粒子、クラスタで
あることを特徴とする半導体素子の作製方法。 - 【請求項９】 請求項８において、 前記金属を含む材料は、化学的気相成長法または物理的
気相成長法で形成されたことを特徴とする半導体素子の
作製方法。 - 【請求項１０】 基板の絶縁表面に接してニッケル、
鉄、コバルト、白金の少なくとも１つの金属元素を含有
する実質的にアモルファス状態のシリコン膜を形成し、 前記シリコン膜を熱処理して前記金属元素を前記シリコ
ン膜に拡散させて前記シリコン膜を結晶化し、 前記結晶化されたシリコン膜にリンを添加して不純物領
域を選択的に形成し、 前記不純物領域が形成されたシリコン膜を熱処理する半
導体素子の作製方法であって、 前記熱処理された不純物領域は前記金属元素の濃度が１
×１０17ｃｍ-3以上であることを特徴とする半導体素子
の作製方法。 - 【請求項１１】 請求項１０において、 チャネル形成領域は前記結晶化されたシリコン膜に設け
られ、前記チャネル形成領域は前記金属元素の濃度が１
×１０20ｃｍ-3未満であることを特徴とする半導体素子
の作製方法。 - 【請求項１２】 基板の絶縁表面に接してニッケル、
鉄、コバルト、白金の少なくとも１つの金属元素を含有
する実質的にアモルファス状態のシリコン膜を形成し、 前記シリコン膜を熱処理して前記金属元素を前記シリコ
ン膜に拡散させて前記シリコン膜を結晶化し、 前記結晶化されたシリコン膜にリンを添加してソース領
域及びドレイン領域を形成し、 前記ソース領域及びドレイン領域が形成されたシリコン
膜を熱処理する半導体素子の作製方法であって、 前記熱処理されたソース領域及びドレイン領域は前記金
属元素の濃度が１×１０17ｃｍ-3以上であることを特徴
とする半導体素子の作製方法。 - 【請求項１３】 請求項１２においてチャネル形成領域
は前記結晶化されたシリコン膜のソース領域とドレイン
領域の間に設けられ、該チャネル形成領域は前記金属元
素の濃度が１×１０20ｃｍ-3未満であることを特徴とす
る半導体素子の作製方法。 - 【請求項１４】 請求項１〜１３のいずれか１項におい
て、 前記実質的にアモルファス状態のシリコン膜の厚さは５
０〜１００ｎｍであることを特徴とする半導体素子の作
製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125250A JP3316203B2 (ja) | 1993-03-12 | 2000-04-26 | 半導体素子の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125250A JP3316203B2 (ja) | 1993-03-12 | 2000-04-26 | 半導体素子の作製方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000106056A Division JP2000315802A (ja) | 2000-01-01 | 2000-04-07 | 半導体素子の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323722A JP2000323722A (ja) | 2000-11-24 |
| JP3316203B2 true JP3316203B2 (ja) | 2002-08-19 |
Family
ID=18635235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000125250A Expired - Lifetime JP3316203B2 (ja) | 1993-03-12 | 2000-04-26 | 半導体素子の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316203B2 (ja) |
-
2000
- 2000-04-26 JP JP2000125250A patent/JP3316203B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000323722A (ja) | 2000-11-24 |
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