JP3282582B2 - トップゲート型薄膜トランジスタ及びその製造方法 - Google Patents
トップゲート型薄膜トランジスタ及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はトップゲート型薄膜
トランジスタ及びその製造方法に関し、特に液晶ディス
プレイ及び密着型イメージセンサ等の絶縁性基板上に形
成されるトップゲート型薄膜トランジスタ及びその製造
方法に関する。
トランジスタ及びその製造方法に関し、特に液晶ディス
プレイ及び密着型イメージセンサ等の絶縁性基板上に形
成されるトップゲート型薄膜トランジスタ及びその製造
方法に関する。
【０００２】
【従来の技術】液晶表示装置（ＬＣＤ）においては、ア
モルファスシリコン薄膜トランジスタ（ＴＦＴ）−ＬＣ
Ｄが主流となっている。しかし、アモルファスシリコン
ＴＦＴでは、ＬＣＤを大画面で高精細に実現することが
困難であるため、より高移動度のポリシリコン薄膜を活
性層とするＴＦＴが注目されている。
モルファスシリコン薄膜トランジスタ（ＴＦＴ）−ＬＣ
Ｄが主流となっている。しかし、アモルファスシリコン
ＴＦＴでは、ＬＣＤを大画面で高精細に実現することが
困難であるため、より高移動度のポリシリコン薄膜を活
性層とするＴＦＴが注目されている。
【０００３】一方で、ＬＣＤにおける用途の多用化によ
り、薄型化・小型化に対する要求も強く、その要求に答
えるため、アクティブマトリクス基板上に駆動回路も同
様にＴＦＴで形成してしまおうとする試みがなされてい
る。しかし、この駆動回路用のＴＦＴをアモルファスシ
リコン薄膜を用いて形成することは、動作速度及び駆動
能力の点で好ましくなく、ポリシリコン薄膜で形成する
ことが求められる。ポリシリコン薄膜の作製方法として
は、プロセス温度低温化、スループット向上及び低コス
ト化の観点から、安価な低温ガラス基板上にポリシリコ
ン薄膜を形成可能なレーザアニール法が主流となりつつ
ある。
り、薄型化・小型化に対する要求も強く、その要求に答
えるため、アクティブマトリクス基板上に駆動回路も同
様にＴＦＴで形成してしまおうとする試みがなされてい
る。しかし、この駆動回路用のＴＦＴをアモルファスシ
リコン薄膜を用いて形成することは、動作速度及び駆動
能力の点で好ましくなく、ポリシリコン薄膜で形成する
ことが求められる。ポリシリコン薄膜の作製方法として
は、プロセス温度低温化、スループット向上及び低コス
ト化の観点から、安価な低温ガラス基板上にポリシリコ
ン薄膜を形成可能なレーザアニール法が主流となりつつ
ある。
【０００４】しかしながら、一般のポリシリコンＴＦＴ
ではゲート配線の信頼性が低く、かつ低抵抗化が困難
で、ＬＣＤの高精細化が困難であるという問題点があ
る。この問題を回避するために、例えば特開平５−２３
５３５３号公報に開示されているように、ゲート配線を
ポリシリコン薄膜と金属薄膜の２層化配線とすることが
考えられる。
ではゲート配線の信頼性が低く、かつ低抵抗化が困難
で、ＬＣＤの高精細化が困難であるという問題点があ
る。この問題を回避するために、例えば特開平５−２３
５３５３号公報に開示されているように、ゲート配線を
ポリシリコン薄膜と金属薄膜の２層化配線とすることが
考えられる。
【０００５】図６はこのゲート配線を２層化したポリシ
リコンＴＦＴの構造を示す断面図である。低温ガラス基
板１上に下地酸化膜２が形成されており、この下地酸化
膜２上にポリシリコン薄膜３が選択的に形成されてお
り、その両側にソース・ドレイン領域７が形成されてい
る。これらのポリシリコン薄膜３及びソース・ドレイン
領域７を被覆するようにゲート絶縁膜４が形成されてお
り、このゲート絶縁膜４及びその上層の層間絶縁膜９に
形成されたコンタクト孔を介してソース・ドレイン領域
７に接触するように金属配線１０が形成されている。更
に、ゲート絶縁膜４上には、ポリシリコン薄膜３に整合
する位置に下層のポリシリコン薄膜１１及び上層の金属
薄膜６からなる２層ゲート電極が形成されている。そし
て、これらの層は層間絶縁膜９に被覆されている。
リコンＴＦＴの構造を示す断面図である。低温ガラス基
板１上に下地酸化膜２が形成されており、この下地酸化
膜２上にポリシリコン薄膜３が選択的に形成されてお
り、その両側にソース・ドレイン領域７が形成されてい
る。これらのポリシリコン薄膜３及びソース・ドレイン
領域７を被覆するようにゲート絶縁膜４が形成されてお
り、このゲート絶縁膜４及びその上層の層間絶縁膜９に
形成されたコンタクト孔を介してソース・ドレイン領域
７に接触するように金属配線１０が形成されている。更
に、ゲート絶縁膜４上には、ポリシリコン薄膜３に整合
する位置に下層のポリシリコン薄膜１１及び上層の金属
薄膜６からなる２層ゲート電極が形成されている。そし
て、これらの層は層間絶縁膜９に被覆されている。
【０００６】しかしながら、このポリシリコン薄膜１１
を用いてゲート配線を２層化した従来の薄膜トランジス
タでは、ゲート形成のプロセス温度は、成膜工程で６０
０℃、リン拡散工程で８５０℃のように極めて高温に達
するために、基板加熱及び冷却の時間が大きく、スルー
プットが低下するという問題点がある。また、６００℃
以上の温度は、安価な低温ガラス基板の軟化点以上の温
度である。このため、ＴＦＴ基板には高価な石英基板を
用いる必要があるために、製造コストが上昇する。
を用いてゲート配線を２層化した従来の薄膜トランジス
タでは、ゲート形成のプロセス温度は、成膜工程で６０
０℃、リン拡散工程で８５０℃のように極めて高温に達
するために、基板加熱及び冷却の時間が大きく、スルー
プットが低下するという問題点がある。また、６００℃
以上の温度は、安価な低温ガラス基板の軟化点以上の温
度である。このため、ＴＦＴ基板には高価な石英基板を
用いる必要があるために、製造コストが上昇する。
【０００７】更に、ポリシリコンＴＦＴの重大な問題点
の一つとして、リーク電流が大きいことが挙げられる。
この問題を回避するため、例えば、特開昭５８−２０４
５７０号公報、特開平１−１２５８６６号公報、特開平
５−１５２３２６号公報、特開平７−１０６５８２号公
報等に開示されているように、ＴＦＴのドレイン端に低
濃度不純物領域を有する所謂ＬＤＤ(Lightly Doped Dra
in)構造、又は、例えば、特開平６−３７３１４号公
報、特開平７−２０２２１０号公報等に開示されている
ように、オーバーラップＬＤＤ構造を採用することが考
えられる。
の一つとして、リーク電流が大きいことが挙げられる。
この問題を回避するため、例えば、特開昭５８−２０４
５７０号公報、特開平１−１２５８６６号公報、特開平
５−１５２３２６号公報、特開平７−１０６５８２号公
報等に開示されているように、ＴＦＴのドレイン端に低
濃度不純物領域を有する所謂ＬＤＤ(Lightly Doped Dra
in)構造、又は、例えば、特開平６−３７３１４号公
報、特開平７−２０２２１０号公報等に開示されている
ように、オーバーラップＬＤＤ構造を採用することが考
えられる。
【０００８】図７はこれらのＬＤＤ−ＴＦＴ構造を示
す。ポリシリコン薄膜３とソース・ドレイン領域７との
間に低濃度のＬＤＤ領域８が形成されており、ＬＤＤ領
域８及びポリシリコン薄膜３の上にゲート絶縁膜４が形
成されていて、このゲート絶縁膜４上の選択領域に金属
ゲート電極６が形成されている。
す。ポリシリコン薄膜３とソース・ドレイン領域７との
間に低濃度のＬＤＤ領域８が形成されており、ＬＤＤ領
域８及びポリシリコン薄膜３の上にゲート絶縁膜４が形
成されていて、このゲート絶縁膜４上の選択領域に金属
ゲート電極６が形成されている。
【０００９】図８は従来の他のＬＤＤ−ＴＦＴ構造を示
す。このＬＤＤ−ＴＦＴにおいては、ソース・ドレイン
領域７，ＬＤＤ領域８及びポリシリコン薄膜３を覆うよ
うにゲート絶縁膜４が形成されており、ゲート絶縁膜４
上のＬＤＤ領域８及びポリシリコン薄膜３の直上の領域
に下層のポリシリコン薄膜１１からなるゲート電極が形
成されており、その上に、下層より幅が狭い上層のポリ
シリコン薄膜１１からなるゲート電極が形成されてい
る。
す。このＬＤＤ−ＴＦＴにおいては、ソース・ドレイン
領域７，ＬＤＤ領域８及びポリシリコン薄膜３を覆うよ
うにゲート絶縁膜４が形成されており、ゲート絶縁膜４
上のＬＤＤ領域８及びポリシリコン薄膜３の直上の領域
に下層のポリシリコン薄膜１１からなるゲート電極が形
成されており、その上に、下層より幅が狭い上層のポリ
シリコン薄膜１１からなるゲート電極が形成されてい
る。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
オーバーラップＬＤＤ構造を含むＬＤＤ−ＴＦＴでは工
程数が増加して、スループットが低下するという問題が
ある。例えば、特開昭５８−２０４５７０号公報及び特
開平７−１０６５８２号公報では、不純物導入工程が２
回必要であり、例えば、特開平６−３７３１４号公報で
は、成膜からフォトレジスト工程を経てエッチングまで
のゲート電極形成工程が２回必要であり、例えば、特開
平７−２０２２１９号公報では上部ゲート電極の陽極酸
化工程及び陽極酸化部の除去工程が必要である。
オーバーラップＬＤＤ構造を含むＬＤＤ−ＴＦＴでは工
程数が増加して、スループットが低下するという問題が
ある。例えば、特開昭５８−２０４５７０号公報及び特
開平７−１０６５８２号公報では、不純物導入工程が２
回必要であり、例えば、特開平６−３７３１４号公報で
は、成膜からフォトレジスト工程を経てエッチングまで
のゲート電極形成工程が２回必要であり、例えば、特開
平７−２０２２１９号公報では上部ゲート電極の陽極酸
化工程及び陽極酸化部の除去工程が必要である。
【００１１】また、これらのＬＤＤ−ＴＦＴでは、前述
したゲート配線の信頼性向上と低抵抗化が困難である。
例えば、特開昭５８−２０４５７０号公報、特開平１−
１２５８６６号公報及び特開平６−３７３１４号公報で
は、ゲート電極に、高抵抗であると共に高温プロセスで
形成されるポリシリコン薄膜のみを用いており、例え
ば、特開平５−１５２３２６号公報及び特開平７−２０
２２１０号公報では、ゲート電極に信頼性が低い金属薄
膜のみを使用している（図７）。
したゲート配線の信頼性向上と低抵抗化が困難である。
例えば、特開昭５８−２０４５７０号公報、特開平１−
１２５８６６号公報及び特開平６−３７３１４号公報で
は、ゲート電極に、高抵抗であると共に高温プロセスで
形成されるポリシリコン薄膜のみを用いており、例え
ば、特開平５−１５２３２６号公報及び特開平７−２０
２２１０号公報では、ゲート電極に信頼性が低い金属薄
膜のみを使用している（図７）。
【００１２】ＬＤＤを含めた不純物注入工程後に、活性
化工程を行う必要があるが、この活性化工程のプロセス
温度もまたポリシリコンＴＦＴの問題点の一つである。
例えば、特開平１−１２５８６６号公報及び特開平５−
２３５３５３号公報では、活性化プロセス温度は１００
０℃であり、これでは安価な低温ガラス基板を使用する
ことができない。低温活性化法として、例えば特開平５
−１５２３２６号公報ではレーザアニール法を使用して
いるが、レーザアニール法は熱処理法と比較してコスト
が高い。また、レーザアニール法は過度の熱衝撃が発生
するため、膜が剥がれたり、割れたりして、ゲート電極
の信頼性が低下するという問題点がある。
化工程を行う必要があるが、この活性化工程のプロセス
温度もまたポリシリコンＴＦＴの問題点の一つである。
例えば、特開平１−１２５８６６号公報及び特開平５−
２３５３５３号公報では、活性化プロセス温度は１００
０℃であり、これでは安価な低温ガラス基板を使用する
ことができない。低温活性化法として、例えば特開平５
−１５２３２６号公報ではレーザアニール法を使用して
いるが、レーザアニール法は熱処理法と比較してコスト
が高い。また、レーザアニール法は過度の熱衝撃が発生
するため、膜が剥がれたり、割れたりして、ゲート電極
の信頼性が低下するという問題点がある。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、ゲート電極の信頼性を向上させることがで
きると共に低抵抗化することができ、更にリーク電流を
低減でき、薄膜トランジスタ製造工程の高スループット
化及び低コスト化を、同時に満足することができるトッ
プゲート型薄膜トランジスタ及びその製造方法を提供す
ることを目的とする。
のであって、ゲート電極の信頼性を向上させることがで
きると共に低抵抗化することができ、更にリーク電流を
低減でき、薄膜トランジスタ製造工程の高スループット
化及び低コスト化を、同時に満足することができるトッ
プゲート型薄膜トランジスタ及びその製造方法を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明に係るトップゲー
ト型薄膜トランジスタは、絶縁性基板と、この絶縁性基
板上に形成されチャネル領域及びソース・ドレイン領域
を構成するポリシリコン薄膜と、このポリシリコン薄膜
上に形成されたゲート絶縁膜と、このゲート絶縁膜上に
形成され上層金属薄膜及び下層マイクロクリスタルシリ
コン薄膜の２層構造からなるゲート電極とを有し、前記
下層マイクロクリスタルシリコン薄膜の下部から上部に
なるに従って結晶成分の成長が進んでおり、膜の抵抗率
が１Ωcm以下であることを特徴とする。
ト型薄膜トランジスタは、絶縁性基板と、この絶縁性基
板上に形成されチャネル領域及びソース・ドレイン領域
を構成するポリシリコン薄膜と、このポリシリコン薄膜
上に形成されたゲート絶縁膜と、このゲート絶縁膜上に
形成され上層金属薄膜及び下層マイクロクリスタルシリ
コン薄膜の２層構造からなるゲート電極とを有し、前記
下層マイクロクリスタルシリコン薄膜の下部から上部に
なるに従って結晶成分の成長が進んでおり、膜の抵抗率
が１Ωcm以下であることを特徴とする。
【００１５】このトップゲート型薄膜トランジスタにお
いて、前記ソース・ドレイン領域が低濃度領域及び高濃
度領域からなるＬＤＤ構造を有するように構成すること
ができる。また、この場合に、前記マイクロクリスタル
シリコン薄膜が前記低濃度領域にオーバーラップして形
成されるようにすることができる。更に、前記マイクロ
クリスタルシリコン薄膜の膜厚は７０ｎｍ以上であるこ
とが好ましい。
いて、前記ソース・ドレイン領域が低濃度領域及び高濃
度領域からなるＬＤＤ構造を有するように構成すること
ができる。また、この場合に、前記マイクロクリスタル
シリコン薄膜が前記低濃度領域にオーバーラップして形
成されるようにすることができる。更に、前記マイクロ
クリスタルシリコン薄膜の膜厚は７０ｎｍ以上であるこ
とが好ましい。
【００１６】本発明に係るトップゲート型薄膜トランジ
スタの製造方法は、絶縁性基板上にポリシリコン薄膜を
形成する工程と、このポリシリコン薄膜上にゲート絶縁
膜を形成する工程と、このゲート絶縁膜上に下層ゲート
電極として下部から上部になるに従って膜中の結晶成分
の成長が進むマイクロクリスタルシリコン薄膜をプラズ
マＣＶＤ法により３５０℃以下の温度で形成する工程
と、前記マイクロクリスタルシリコン薄膜上に上層ゲー
ト電極となる金属薄膜をスパッタ法により形成する工程
と、前記金属薄膜上にフォトレジストを選択的に形成す
る工程と、ドライエッチングにより前記フォトレジスト
をマスクとして前記上層金属薄膜及び前記下層マイクロ
クリスタルシリコン薄膜を同一のマスクのもと連続的に
エッチングして２層構造のゲート電極を形成する工程
と、前記ゲート絶縁膜を介して前記ポリシリコン薄膜に
不純物を導入する工程と、を有することを特徴とする。
スタの製造方法は、絶縁性基板上にポリシリコン薄膜を
形成する工程と、このポリシリコン薄膜上にゲート絶縁
膜を形成する工程と、このゲート絶縁膜上に下層ゲート
電極として下部から上部になるに従って膜中の結晶成分
の成長が進むマイクロクリスタルシリコン薄膜をプラズ
マＣＶＤ法により３５０℃以下の温度で形成する工程
と、前記マイクロクリスタルシリコン薄膜上に上層ゲー
ト電極となる金属薄膜をスパッタ法により形成する工程
と、前記金属薄膜上にフォトレジストを選択的に形成す
る工程と、ドライエッチングにより前記フォトレジスト
をマスクとして前記上層金属薄膜及び前記下層マイクロ
クリスタルシリコン薄膜を同一のマスクのもと連続的に
エッチングして２層構造のゲート電極を形成する工程
と、前記ゲート絶縁膜を介して前記ポリシリコン薄膜に
不純物を導入する工程と、を有することを特徴とする。
【００１７】このトップゲート型薄膜トランジスタの製
造方法において、前記上層金属薄膜及び前記下層マイク
ロクリスタルシリコン薄膜をエッチングして側面がサイ
ドエッチングされた２層構造のゲート電極を形成する工
程を設けても良い。
造方法において、前記上層金属薄膜及び前記下層マイク
ロクリスタルシリコン薄膜をエッチングして側面がサイ
ドエッチングされた２層構造のゲート電極を形成する工
程を設けても良い。
【００１８】また、前記ゲート電極の前記上層金属薄膜
のみ側面をサイドエッチングしてもよい。そして、前記
ゲート電極を形成する工程は、前記マイクロクリスタル
シリコン薄膜をＣｌ2とＳＦ6とＨ2との混合ガス中でエ
ッチングする工程を有することができ、また、前記上層
金属薄膜のエッチング工程と、前記マイクロクリスタル
シリコン薄膜のエッチング工程と、を同一チャンバ内で
連続的に行うものであることが好ましい。更に、前記マ
イクロクリスタルシリコン薄膜の成膜工程と、前記金属
薄膜の成膜工程と、を基板を大気に曝すことなく連続的
に行うことができる。
のみ側面をサイドエッチングしてもよい。そして、前記
ゲート電極を形成する工程は、前記マイクロクリスタル
シリコン薄膜をＣｌ2とＳＦ6とＨ2との混合ガス中でエ
ッチングする工程を有することができ、また、前記上層
金属薄膜のエッチング工程と、前記マイクロクリスタル
シリコン薄膜のエッチング工程と、を同一チャンバ内で
連続的に行うものであることが好ましい。更に、前記マ
イクロクリスタルシリコン薄膜の成膜工程と、前記金属
薄膜の成膜工程と、を基板を大気に曝すことなく連続的
に行うことができる。
【００１９】本発明においては、マイクロクリスタルシ
リコン薄膜を２層化ゲート電極の下層に適用することに
より、低コストで、高信頼性を有する低抵抗ゲート配線
が形成される。マイクロクリスタルシリコン薄膜とは、
ジャーナル・オブ・ノン−クリスタライン・ソリッズ、
第59&60巻、第767頁(J. Non-Cryst. Solids, Vol. 59&6
0, p.767.)に開示されているように、プラズマＣＶＤ法
によって形成されたシリコン薄膜であり、粒径が１０ｎ
ｍ以下の極めて微細な結晶粒とアモルファスとが混在し
たシリコン薄膜のことである。このマイクロクリスタル
シリコン薄膜の成膜温度は３００℃程度であるために、
従来のポリシリコン薄膜の成膜に使用されている減圧Ｃ
ＶＤ法及び常圧ＣＶＤ法の成膜温度が６００℃程度であ
ることと比較して、成膜工程のスループット及び製造コ
ストは極めて優れている。また、マイクロクリスタルシ
リコン薄膜には、微細な結晶粒が存在するために、ポリ
シリコン薄膜と同程度の低抵抗化が可能である。従っ
て、ＴＦＴのゲート電極として、下層にマイクロクリス
タルシリコン薄膜を、上層に金属薄膜を用いることによ
り、低コストで、高信頼性を有する低抵抗ゲート配線を
形成することができる。
リコン薄膜を２層化ゲート電極の下層に適用することに
より、低コストで、高信頼性を有する低抵抗ゲート配線
が形成される。マイクロクリスタルシリコン薄膜とは、
ジャーナル・オブ・ノン−クリスタライン・ソリッズ、
第59&60巻、第767頁(J. Non-Cryst. Solids, Vol. 59&6
0, p.767.)に開示されているように、プラズマＣＶＤ法
によって形成されたシリコン薄膜であり、粒径が１０ｎ
ｍ以下の極めて微細な結晶粒とアモルファスとが混在し
たシリコン薄膜のことである。このマイクロクリスタル
シリコン薄膜の成膜温度は３００℃程度であるために、
従来のポリシリコン薄膜の成膜に使用されている減圧Ｃ
ＶＤ法及び常圧ＣＶＤ法の成膜温度が６００℃程度であ
ることと比較して、成膜工程のスループット及び製造コ
ストは極めて優れている。また、マイクロクリスタルシ
リコン薄膜には、微細な結晶粒が存在するために、ポリ
シリコン薄膜と同程度の低抵抗化が可能である。従っ
て、ＴＦＴのゲート電極として、下層にマイクロクリス
タルシリコン薄膜を、上層に金属薄膜を用いることによ
り、低コストで、高信頼性を有する低抵抗ゲート配線を
形成することができる。
【００２０】また、本発明では、２層ゲート電極形成の
際に上層金属ゲート電極のみをサイドエッチングするこ
とにより、ゲート絶縁膜を介した１回の不純物導入工程
で、低温活性化が可能なオーバーラップＬＤＤ構造が形
成される。
際に上層金属ゲート電極のみをサイドエッチングするこ
とにより、ゲート絶縁膜を介した１回の不純物導入工程
で、低温活性化が可能なオーバーラップＬＤＤ構造が形
成される。
【００２１】下層ゲート電極が露出した部位では、下層
ゲート電極及びゲート絶縁膜を介してポリシリコン薄膜
に不純物が導入される。一方、ゲート電極が存在しない
部位では、ゲート絶縁膜のみを介してポリシリコン薄膜
に不純物が導入される。従って、ポリシリコン薄膜の下
層ゲート電極が露出した部位の直下にあたる領域は、ゲ
ート電極が存在しない部位の直下にあたる領域よりも、
不純物導入量が少ないＬＤＤ領域となる。なお、ポリシ
リコン薄膜の上層ゲート絶縁膜が存在する部位の直下に
当たる領域では、上層ゲート電極の遮蔽効果のために、
不純物は導入されない。
ゲート電極及びゲート絶縁膜を介してポリシリコン薄膜
に不純物が導入される。一方、ゲート電極が存在しない
部位では、ゲート絶縁膜のみを介してポリシリコン薄膜
に不純物が導入される。従って、ポリシリコン薄膜の下
層ゲート電極が露出した部位の直下にあたる領域は、ゲ
ート電極が存在しない部位の直下にあたる領域よりも、
不純物導入量が少ないＬＤＤ領域となる。なお、ポリシ
リコン薄膜の上層ゲート絶縁膜が存在する部位の直下に
当たる領域では、上層ゲート電極の遮蔽効果のために、
不純物は導入されない。
【００２２】不純物導入後の活性化温度は、不純物導入
に伴うポリシリコン薄膜の組織変化に依存する。不純物
が導入されるとポリシリコン薄膜は、原子構造に乱れが
生じるために、アモルファス相へと変化する。不純物導
入後の活性化とは、この不純物を含んだアモルファス相
を再び結晶化させることである。ここで、ポリシリコン
薄膜が絶縁膜界面から基板界面まで膜厚方向の全ての領
域でアモルファス化した場合、結晶化に際しては、６０
０℃以上の、望ましくは１０００℃程度の熱処理温度が
必要となる。アモルファス相が結晶化するには、核発生
及び粒成長の両過程を経なければならないが、核発生に
は熱処理温度に依存した潜伏時間が必要である。シリコ
ンの場合、製造プロセスに適した数時間程度の時間範囲
に核発生を起こさせるためには、１０００℃の温度が必
要である。また、熱処理温度を６００℃まで下げた場
合、核発生に必要な時間は２０時間まで増大し、スルー
プットは著しく増大する。
に伴うポリシリコン薄膜の組織変化に依存する。不純物
が導入されるとポリシリコン薄膜は、原子構造に乱れが
生じるために、アモルファス相へと変化する。不純物導
入後の活性化とは、この不純物を含んだアモルファス相
を再び結晶化させることである。ここで、ポリシリコン
薄膜が絶縁膜界面から基板界面まで膜厚方向の全ての領
域でアモルファス化した場合、結晶化に際しては、６０
０℃以上の、望ましくは１０００℃程度の熱処理温度が
必要となる。アモルファス相が結晶化するには、核発生
及び粒成長の両過程を経なければならないが、核発生に
は熱処理温度に依存した潜伏時間が必要である。シリコ
ンの場合、製造プロセスに適した数時間程度の時間範囲
に核発生を起こさせるためには、１０００℃の温度が必
要である。また、熱処理温度を６００℃まで下げた場
合、核発生に必要な時間は２０時間まで増大し、スルー
プットは著しく増大する。
【００２３】ところが、不純物導入後に、ポリシリコン
膜の表面のみがアモルファス化し、基板界面近傍にポリ
シリコンが残存した場合では、５００℃程度の低温で、
数時間程度の熱処理により活性化が可能となる。これは
既に結晶核が存在していることにより、粒成長過程のみ
で結晶化が進行するためである。本発明では、絶縁膜を
介して不純物を導入することにより、ポリシリコン膜の
膜厚方向における不純物濃度プロファイルを制御し、不
純物導入後にポリシリコンが残存するように容易に制御
することができる。従って、安価な低温ガラス基板を用
いることができる程度の低温活性化が可能であり、スル
ープットも高くなる。
膜の表面のみがアモルファス化し、基板界面近傍にポリ
シリコンが残存した場合では、５００℃程度の低温で、
数時間程度の熱処理により活性化が可能となる。これは
既に結晶核が存在していることにより、粒成長過程のみ
で結晶化が進行するためである。本発明では、絶縁膜を
介して不純物を導入することにより、ポリシリコン膜の
膜厚方向における不純物濃度プロファイルを制御し、不
純物導入後にポリシリコンが残存するように容易に制御
することができる。従って、安価な低温ガラス基板を用
いることができる程度の低温活性化が可能であり、スル
ープットも高くなる。
【００２４】以上述べたように、本発明により２層ゲー
ト電極形成の際に上層金属ゲート電極のみをサイドエッ
チすることにより、ゲート絶縁膜を介した１回の不純物
導入工程で、低温活性化が可能な、低抵抗、高信頼性ゲ
ート電極を有するオーバーラップＬＤＤ-ＴＦＴが形成
される。
ト電極形成の際に上層金属ゲート電極のみをサイドエッ
チすることにより、ゲート絶縁膜を介した１回の不純物
導入工程で、低温活性化が可能な、低抵抗、高信頼性ゲ
ート電極を有するオーバーラップＬＤＤ-ＴＦＴが形成
される。
【００２５】
【発明の実施の形態】次に、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例に係るトップゲート型薄膜トランジスタを示
す断面図である。このトランジスタは以下のようにして
製造することができる。先ず、絶縁基板１上に下地絶縁
膜２を堆積する。次に、全面にシリコン薄膜を堆積し、
ＣＷレーザ光又はパルスレーザ光を使用したレーザアニ
ール法によりポリシリコン薄膜３を形成し、アイランド
状にパターンニングした後、その上にゲート絶縁膜４を
堆積する。次に、下層ゲート電極としてプラズマＣＶＤ
法により３５０℃以下の温度でマイクロクリスタルシリ
コン薄膜５を膜厚が７０ｎｍ以上となるよう堆積した
後、上層ゲート電極として金属薄膜６を続けて堆積し、
これらをパターニングして２層ゲート電極を形成する。
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例に係るトップゲート型薄膜トランジスタを示
す断面図である。このトランジスタは以下のようにして
製造することができる。先ず、絶縁基板１上に下地絶縁
膜２を堆積する。次に、全面にシリコン薄膜を堆積し、
ＣＷレーザ光又はパルスレーザ光を使用したレーザアニ
ール法によりポリシリコン薄膜３を形成し、アイランド
状にパターンニングした後、その上にゲート絶縁膜４を
堆積する。次に、下層ゲート電極としてプラズマＣＶＤ
法により３５０℃以下の温度でマイクロクリスタルシリ
コン薄膜５を膜厚が７０ｎｍ以上となるよう堆積した
後、上層ゲート電極として金属薄膜６を続けて堆積し、
これらをパターニングして２層ゲート電極を形成する。
【００２６】イオンドーピング法等によりゲート絶縁膜
４を介して、ポリシリコン薄膜３に選択的に不純物を導
入してソース・ドレイン領域７を形成し、例えば５００
℃で熱処理することにより、不純物を活性化させる。続
いて、層間絶縁膜９を堆積し、ソース・ドレイン領域７
上を露出させるコンタクトホールを開口する。最後に、
アルミニウム等の金属薄膜を形成し、これをパターニン
グしてソース・ドレイン領域７と接触する金属配線１０
を形成し、薄膜トランジスタの形成工程を完了する。
４を介して、ポリシリコン薄膜３に選択的に不純物を導
入してソース・ドレイン領域７を形成し、例えば５００
℃で熱処理することにより、不純物を活性化させる。続
いて、層間絶縁膜９を堆積し、ソース・ドレイン領域７
上を露出させるコンタクトホールを開口する。最後に、
アルミニウム等の金属薄膜を形成し、これをパターニン
グしてソース・ドレイン領域７と接触する金属配線１０
を形成し、薄膜トランジスタの形成工程を完了する。
【００２７】このようにして、ポリシリコン薄膜３から
なるチャネル領域と、その両側のソース・ドレイン領域
７と、これらの領域との間にゲート絶縁膜４を介して積
層された２層構造のゲート電極とを有するトップゲート
型薄膜トランジスタが得られる。この２層構造のゲート
電極は、下層のマイクロクリスタルシリコン薄膜５と上
層の金属薄膜６とからなるものである。マイクロクリス
タルシリコン薄膜５は成膜温度が低いので、従来のポリ
シリコン薄膜と比較して成膜工程のスループットが良
く、製造コストが低減される。また、マイクロクリスタ
ルシリコン薄膜５は微細な結晶粒を有するため、ポリシ
リコン薄膜と同程度の低抵抗化が可能である。このた
め、低コストで、高信頼性の低抵抗ゲート配線を形成す
ることができる。
なるチャネル領域と、その両側のソース・ドレイン領域
７と、これらの領域との間にゲート絶縁膜４を介して積
層された２層構造のゲート電極とを有するトップゲート
型薄膜トランジスタが得られる。この２層構造のゲート
電極は、下層のマイクロクリスタルシリコン薄膜５と上
層の金属薄膜６とからなるものである。マイクロクリス
タルシリコン薄膜５は成膜温度が低いので、従来のポリ
シリコン薄膜と比較して成膜工程のスループットが良
く、製造コストが低減される。また、マイクロクリスタ
ルシリコン薄膜５は微細な結晶粒を有するため、ポリシ
リコン薄膜と同程度の低抵抗化が可能である。このた
め、低コストで、高信頼性の低抵抗ゲート配線を形成す
ることができる。
【００２８】次に、図２を参照して、本発明の第２実施
例について説明する。本実施例においては、その製造工
程が、マイクロクリスタルシリコン薄膜５と、金属薄膜
６の堆積工程までは第１実施例と同様である。本実施例
においては、パターニングにより２層ゲート電極を形成
する際、２層ともオーバーエッチングを行うことによ
り、ゲート電極をサイドエッチングする。そして、ゲー
ト電極上にレジストを保持したまま、イオンドーピング
法等によりゲート絶縁膜４を通過させてポリシリコン薄
膜３に選択的に不純物を導入してソース・ドレイン領域
７を形成する。
例について説明する。本実施例においては、その製造工
程が、マイクロクリスタルシリコン薄膜５と、金属薄膜
６の堆積工程までは第１実施例と同様である。本実施例
においては、パターニングにより２層ゲート電極を形成
する際、２層ともオーバーエッチングを行うことによ
り、ゲート電極をサイドエッチングする。そして、ゲー
ト電極上にレジストを保持したまま、イオンドーピング
法等によりゲート絶縁膜４を通過させてポリシリコン薄
膜３に選択的に不純物を導入してソース・ドレイン領域
７を形成する。
【００２９】次に、前記レジストを除去した後に、低濃
度の不純物を導入し、ＬＤＤ領域（低濃度領域）８を形
成する。その後、不純物活性化以降の工程は、第１実施
例と同様であり、これらの工程により、薄膜トランジス
タが完成する。
度の不純物を導入し、ＬＤＤ領域（低濃度領域）８を形
成する。その後、不純物活性化以降の工程は、第１実施
例と同様であり、これらの工程により、薄膜トランジス
タが完成する。
【００３０】本実施例においては、第１実施例と同様の
効果を奏するのに加え、ソース・ドレイン領域がＬＤＤ
領域（低濃度領域）８を有し、これにより、ＬＤＤ構造
の薄膜トランジスタが得られる。
効果を奏するのに加え、ソース・ドレイン領域がＬＤＤ
領域（低濃度領域）８を有し、これにより、ＬＤＤ構造
の薄膜トランジスタが得られる。
【００３１】図３は本発明の第３実施例に係るトップゲ
ート型薄膜トランジスタを示す断面図である。マイクロ
クリスタルシリコン薄膜５と、金属薄膜６の堆積までの
工程は第１実施例と同様である。そして、本実施例にお
いては、パターニングにより２層ゲート電極を形成する
際、金属薄膜６のみをオーバーエッチングすることによ
り、上層金属薄膜６と下層マイクロクリスタルシリコン
薄膜５とで幅が異なる２層ゲート電極が形成される。
ート型薄膜トランジスタを示す断面図である。マイクロ
クリスタルシリコン薄膜５と、金属薄膜６の堆積までの
工程は第１実施例と同様である。そして、本実施例にお
いては、パターニングにより２層ゲート電極を形成する
際、金属薄膜６のみをオーバーエッチングすることによ
り、上層金属薄膜６と下層マイクロクリスタルシリコン
薄膜５とで幅が異なる２層ゲート電極が形成される。
【００３２】そして、ゲート電極上のレジストを除去し
た後に、イオンドーピング法等によりゲート絶縁膜4を
挿通して、ポリシリコン薄膜３に選択的に不純物を導入
すると、下層ゲート電極のマイクロクリスタルシリコン
薄膜５を通過したものは低濃度化し、低濃度のＬＤＤ領
域８を形成し、下層マイクロクリスタルシリコン薄膜５
から外れる領域を通過したものは高濃度のソース・ドレ
イン領域７を形成する。このようにして、本実施例で
は、ソース・ドレイン領域７とＬＤＤ領域８を同時に形
成できる。不純物活性化以降の工程は第１実施例と同様
にして、薄膜トランジスタの形成工程を完了する。本実
施例においては、第１及び第２実施例と同様の効果を奏
するのに加え、ゲート絶縁膜４及び下層マイクロクリス
タルシリコン薄膜５を介して１回の不純物導入工程で低
温活性化が可能なオーバーラップＬＤＤ構造を形成する
ことができる。
た後に、イオンドーピング法等によりゲート絶縁膜4を
挿通して、ポリシリコン薄膜３に選択的に不純物を導入
すると、下層ゲート電極のマイクロクリスタルシリコン
薄膜５を通過したものは低濃度化し、低濃度のＬＤＤ領
域８を形成し、下層マイクロクリスタルシリコン薄膜５
から外れる領域を通過したものは高濃度のソース・ドレ
イン領域７を形成する。このようにして、本実施例で
は、ソース・ドレイン領域７とＬＤＤ領域８を同時に形
成できる。不純物活性化以降の工程は第１実施例と同様
にして、薄膜トランジスタの形成工程を完了する。本実
施例においては、第１及び第２実施例と同様の効果を奏
するのに加え、ゲート絶縁膜４及び下層マイクロクリス
タルシリコン薄膜５を介して１回の不純物導入工程で低
温活性化が可能なオーバーラップＬＤＤ構造を形成する
ことができる。
【００３３】
【実施例】次に、本実施例方法により、実際にトップゲ
ート型薄膜トランジスタを製造し、その特性を評価した
結果について説明する。先ず、第１実施例の構造の薄膜
トランジスタを製造した結果について説明する。低温ガ
ラス基板としては日本電気硝子社製OA-2基板を用いた。
プラズマＣＶＤ法によりＳｉＨ4及びＮ2Ｏを原料ガスと
して、下地絶縁膜としての二酸化シリコン薄膜を１００
ｎｍの厚さに堆積した。
ート型薄膜トランジスタを製造し、その特性を評価した
結果について説明する。先ず、第１実施例の構造の薄膜
トランジスタを製造した結果について説明する。低温ガ
ラス基板としては日本電気硝子社製OA-2基板を用いた。
プラズマＣＶＤ法によりＳｉＨ4及びＮ2Ｏを原料ガスと
して、下地絶縁膜としての二酸化シリコン薄膜を１００
ｎｍの厚さに堆積した。
【００３４】次に、減圧ＣＶＤ法によりＳｉ2Ｈ6を原料
ガスとして、アモルファスシリコン薄膜を７５ｎｍ堆積
した。堆積条件としては、Ｓｉ2Ｈ6の流速１５０ｓｃｃ
ｍ、圧力８Ｐａ、基板温度４５０℃の条件で７０分間堆
積を行った。このアモルファスシリコン薄膜に、波長３
０８ｎｍのＸｅＣｌエキシマレーザ光を照射するレーザ
アニール法を用いることにより、ポリシリコン薄膜を形
成した。レーザ照射条件としては、エネルギー密度４２
０ｍＪ／ｃｍ2、ビーム重ね率９０％の条件で、ビーム
をスキャン照射した。ポリシリコン薄膜は通常のフォト
レジスト工程によるパターニング後に、ドライエッチン
グ法によりアイランド化した。
ガスとして、アモルファスシリコン薄膜を７５ｎｍ堆積
した。堆積条件としては、Ｓｉ2Ｈ6の流速１５０ｓｃｃ
ｍ、圧力８Ｐａ、基板温度４５０℃の条件で７０分間堆
積を行った。このアモルファスシリコン薄膜に、波長３
０８ｎｍのＸｅＣｌエキシマレーザ光を照射するレーザ
アニール法を用いることにより、ポリシリコン薄膜を形
成した。レーザ照射条件としては、エネルギー密度４２
０ｍＪ／ｃｍ2、ビーム重ね率９０％の条件で、ビーム
をスキャン照射した。ポリシリコン薄膜は通常のフォト
レジスト工程によるパターニング後に、ドライエッチン
グ法によりアイランド化した。
【００３５】次に、アイランド化されたポリシリコン薄
膜上に、減圧ＣＶＤ法によりＳｉＨ4及びＯ2を原料ガス
として、ゲート絶縁膜となる二酸化シリコン薄膜を４０
ｎｍ堆積した。堆積条件としてはＳｉＨ4の流速が３５
ｓｃｃｍ、Ｏ2流速１４０ｓｃｃｍ、圧力３０Ｐａ、基
板温度４００℃の条件で２０分間堆積を行った。
膜上に、減圧ＣＶＤ法によりＳｉＨ4及びＯ2を原料ガス
として、ゲート絶縁膜となる二酸化シリコン薄膜を４０
ｎｍ堆積した。堆積条件としてはＳｉＨ4の流速が３５
ｓｃｃｍ、Ｏ2流速１４０ｓｃｃｍ、圧力３０Ｐａ、基
板温度４００℃の条件で２０分間堆積を行った。
【００３６】次に、プラズマＣＶＤ法によりＳｉＨ4と
ＰＨ3（Ｈ2希釈０．５％）とＨ2を原料ガスとして、下
層ゲート電極となるマイクロクリスタルシリコン薄膜を
７０ｎｍ堆積した。堆積条件としては、ＳｉＨ4流量２
０scｃｍ、ＰＨ3流量４０scｃｍ、Ｈ2流量１０００scｃ
ｍ、圧力５０Ｐａ、放電電力密度０．１３Ｗ／ｃｍ2、
基板温度３５０℃の条件で１９分間堆積した。
ＰＨ3（Ｈ2希釈０．５％）とＨ2を原料ガスとして、下
層ゲート電極となるマイクロクリスタルシリコン薄膜を
７０ｎｍ堆積した。堆積条件としては、ＳｉＨ4流量２
０scｃｍ、ＰＨ3流量４０scｃｍ、Ｈ2流量１０００scｃ
ｍ、圧力５０Ｐａ、放電電力密度０．１３Ｗ／ｃｍ2、
基板温度３５０℃の条件で１９分間堆積した。
【００３７】マイクロクリスタルシリコン薄膜の抵抗率
は図４に示すように、膜厚に大きく依存する。これは、
膜厚が厚くなるほど、マイクロクリスタルシリコン中の
結晶成分の成長が進むためである。下層ゲート電極への
適用を考慮した場合、膜の抵抗率は１Ωｃｍ以下が望ま
れる。従って、マイクロクリスタルシリコン薄膜の膜厚
としては７０ｎｍ以上が必要である。また、基板温度が
高い方が結晶成分の成長が促進されるため、基板温度は
高いことが望まれるが、過度の温度はスループット低下
と、装置コスト及びプロセスコストの増大をもたらす。
従って基板温度としては、通常のプラズマＣＶＤ装置で
実現可能な３５０℃程度までが適当である。
は図４に示すように、膜厚に大きく依存する。これは、
膜厚が厚くなるほど、マイクロクリスタルシリコン中の
結晶成分の成長が進むためである。下層ゲート電極への
適用を考慮した場合、膜の抵抗率は１Ωｃｍ以下が望ま
れる。従って、マイクロクリスタルシリコン薄膜の膜厚
としては７０ｎｍ以上が必要である。また、基板温度が
高い方が結晶成分の成長が促進されるため、基板温度は
高いことが望まれるが、過度の温度はスループット低下
と、装置コスト及びプロセスコストの増大をもたらす。
従って基板温度としては、通常のプラズマＣＶＤ装置で
実現可能な３５０℃程度までが適当である。
【００３８】次に、スパッタリング法により、上層ゲー
ト電極となるタングステンシリサイド薄膜を１００ｎｍ
堆積した。スパッタリングガスにはＡｒを使用してお
り、堆積条件としては、Ａｒ流速１００ｓｃｃｍ、圧力
０．３Ｐａ、２Ｗ／ｃｍ2、基板温度１５０℃の条件で
０．３分間堆積した。このとき膜の抵抗率としては、５
×１０-5Ωｃｍの値であった。
ト電極となるタングステンシリサイド薄膜を１００ｎｍ
堆積した。スパッタリングガスにはＡｒを使用してお
り、堆積条件としては、Ａｒ流速１００ｓｃｃｍ、圧力
０．３Ｐａ、２Ｗ／ｃｍ2、基板温度１５０℃の条件で
０．３分間堆積した。このとき膜の抵抗率としては、５
×１０-5Ωｃｍの値であった。
【００３９】マイクロクリスタルシリコン薄膜とタング
ステンシリサイド薄膜は、スループットの点とマイクロ
クリスタルシリコン薄膜表面の自然酸化膜発生を抑制す
るため、同一の真空装置で異なるチャンバを用いて連続
的に堆積した。各薄膜を異なる真空装置で成膜すると
き、マイクロクリスタルシリコン薄膜表面に自然酸化膜
が発生し、２層ゲート電極全体としての抵抗率は増大
し、結果としてＴＦＴ特性は約４％低下した。
ステンシリサイド薄膜は、スループットの点とマイクロ
クリスタルシリコン薄膜表面の自然酸化膜発生を抑制す
るため、同一の真空装置で異なるチャンバを用いて連続
的に堆積した。各薄膜を異なる真空装置で成膜すると
き、マイクロクリスタルシリコン薄膜表面に自然酸化膜
が発生し、２層ゲート電極全体としての抵抗率は増大
し、結果としてＴＦＴ特性は約４％低下した。
【００４０】次に、通常のフォトレジスト法で、ゲート
電極のパターニングを行った。次にドライエッチング法
でＣＦ4とＯ2より、タングステンシリサイド薄膜をドラ
イエッチした。エッチング条件としては、ＣＦ4流速４
０scｃｍ、Ｏ2流速１０scｃｍ、圧力6Ｐａ、放電電力密
度0.3Ｗ／ｃｍ2の条件で1.5分間エッチングした。タン
グステンシリサイド薄膜のエッチング終了後に、エッチ
ングチャンバを一旦10-4Ｐａまで真空引きし、続いてＣ
ｌ2とＳＦ6とＨ2を導入して、マイクロクリスタルシリ
コン薄膜のドライエッチングを行った。エッチング条件
としてはＣｌ2流速40scｃｍ、ＳＦ6流速10scｃｍ、Ｈ2
流量10scｃｍ、圧力10Ｐａ、放電電力密度0.35Ｗ／ｃｍ
2の条件で6分間エッチングした。
電極のパターニングを行った。次にドライエッチング法
でＣＦ4とＯ2より、タングステンシリサイド薄膜をドラ
イエッチした。エッチング条件としては、ＣＦ4流速４
０scｃｍ、Ｏ2流速１０scｃｍ、圧力6Ｐａ、放電電力密
度0.3Ｗ／ｃｍ2の条件で1.5分間エッチングした。タン
グステンシリサイド薄膜のエッチング終了後に、エッチ
ングチャンバを一旦10-4Ｐａまで真空引きし、続いてＣ
ｌ2とＳＦ6とＨ2を導入して、マイクロクリスタルシリ
コン薄膜のドライエッチングを行った。エッチング条件
としてはＣｌ2流速40scｃｍ、ＳＦ6流速10scｃｍ、Ｈ2
流量10scｃｍ、圧力10Ｐａ、放電電力密度0.35Ｗ／ｃｍ
2の条件で6分間エッチングした。
【００４１】タングステンシリサイド薄膜のエッチング
ガスには、高エッチングレートが得られるＣＦ４とＯ２
を使用した。マイクロクリスタルシリコン薄膜のドライ
エッチングガスにはマイクロクリスタルシリコン薄膜と
二酸化シリコン薄膜との間で高い選択比を有することが
条件となるが、Ｃｌ２とＳＦ６とＨ２を使用することに
より、残渣タングステンシリコンの除去能力に優れ、か
つマイクロクリスタルシリコン薄膜と二酸化シリコン薄
膜との間で20以上の高選択比が得られた。また、タング
ステンシリサイド薄膜とマイクロクリスタルシリコン薄
膜を同一真空装置内でドライエッチすることはスループ
ット上有利である。
ガスには、高エッチングレートが得られるＣＦ４とＯ２
を使用した。マイクロクリスタルシリコン薄膜のドライ
エッチングガスにはマイクロクリスタルシリコン薄膜と
二酸化シリコン薄膜との間で高い選択比を有することが
条件となるが、Ｃｌ２とＳＦ６とＨ２を使用することに
より、残渣タングステンシリコンの除去能力に優れ、か
つマイクロクリスタルシリコン薄膜と二酸化シリコン薄
膜との間で20以上の高選択比が得られた。また、タング
ステンシリサイド薄膜とマイクロクリスタルシリコン薄
膜を同一真空装置内でドライエッチすることはスループ
ット上有利である。
【００４２】ゲート電極上のレジストを除去した後に、
イオンドーピング法でＰＨ3(Ｈ2希釈5%)により、ゲート
電極をマスクとした自己整合型の不純物導入を行った。
ドーピング条件としては加速電圧50ｋｅＶ、ドーズ量3
×1015ｃｍ-2、圧力0.02Ｐａの条件であった。
イオンドーピング法でＰＨ3(Ｈ2希釈5%)により、ゲート
電極をマスクとした自己整合型の不純物導入を行った。
ドーピング条件としては加速電圧50ｋｅＶ、ドーズ量3
×1015ｃｍ-2、圧力0.02Ｐａの条件であった。
【００４３】図５にドーピングの結果得られたシリコン
中のＰ濃度プロファイルを示す。シリコン薄膜のアモル
ファス化を引き起こすＰ濃度は3×1019ｃｍ-3以上であ
ることが実験の結果明らかとなった。従って、40ｎｍの
絶縁膜を介して75ｎｍのポリシリコン薄膜にドーピング
を行った場合、膜厚の半分程度はポリシリコンが残存
し、不純物活性化温度は低温で済む。実際、熱処理温度
500℃、熱処理時間２時間の条件で活性化が果たせた。
このときの不純物導入部の抵抗率は2×10-3Ωｃｍであ
った。また、活性化工程後の基板には2ppmの歪みが認め
られたが、後のＴＦＴ製造工程には支障がなかった。
中のＰ濃度プロファイルを示す。シリコン薄膜のアモル
ファス化を引き起こすＰ濃度は3×1019ｃｍ-3以上であ
ることが実験の結果明らかとなった。従って、40ｎｍの
絶縁膜を介して75ｎｍのポリシリコン薄膜にドーピング
を行った場合、膜厚の半分程度はポリシリコンが残存
し、不純物活性化温度は低温で済む。実際、熱処理温度
500℃、熱処理時間２時間の条件で活性化が果たせた。
このときの不純物導入部の抵抗率は2×10-3Ωｃｍであ
った。また、活性化工程後の基板には2ppmの歪みが認め
られたが、後のＴＦＴ製造工程には支障がなかった。
【００４４】一方、絶縁膜を介さずに直接ドーピングし
た場合、ポリシリコン薄膜は膜厚のほぼ全域にわたりア
モルファス化する。このとき熱処理温度500℃では、50
時間の熱処理時間でも活性化は果たされず、熱処理温度
600℃、熱処理時間20時間で初めて活性化が果たされ
た。また、活性化工程後の基板には40ppmもの歪みが発
生し、その後のＴＦＴ製造工程において、特にフォトレ
ジスト工程のレチクル目合わせ、及び成膜工程の基板搬
送において、支障があった。その結果、スループット及
び歩留まりは低下した。
た場合、ポリシリコン薄膜は膜厚のほぼ全域にわたりア
モルファス化する。このとき熱処理温度500℃では、50
時間の熱処理時間でも活性化は果たされず、熱処理温度
600℃、熱処理時間20時間で初めて活性化が果たされ
た。また、活性化工程後の基板には40ppmもの歪みが発
生し、その後のＴＦＴ製造工程において、特にフォトレ
ジスト工程のレチクル目合わせ、及び成膜工程の基板搬
送において、支障があった。その結果、スループット及
び歩留まりは低下した。
【００４５】次に、プラズマＣＶＤ法でＳｉＨ4とＮＨ3
とＮ2より、窒化シリコン膜を300ｎｍ堆積した。ドライ
エッチング法によりコンタクトホールを開けた後、スパ
ッタ法でアルミニウム膜を400ｎｍ堆積し、パターニン
グして金属配線とした。最後に水素アニールを行い、Ｔ
ＦＴが完成した。
とＮ2より、窒化シリコン膜を300ｎｍ堆積した。ドライ
エッチング法によりコンタクトホールを開けた後、スパ
ッタ法でアルミニウム膜を400ｎｍ堆積し、パターニン
グして金属配線とした。最後に水素アニールを行い、Ｔ
ＦＴが完成した。
【００４６】このようにして完成したＴＦＴは従来のＴ
ＦＴよりプロセス温度が低く、高スループット及び低コ
ストで作製され、ゲート電極の信頼性が高い。
ＦＴよりプロセス温度が低く、高スループット及び低コ
ストで作製され、ゲート電極の信頼性が高い。
【００４７】次に、本発明の第２実施例の薄膜トランジ
スタを製造した結果について説明する。低温ガラス基板
としてはコーニング社製1737基板を用いた。次に、プラ
ズマＣＶＤ法でＳｉＨ4とＮ2Ｏにより、下地絶縁膜とし
ての二酸化シリコン薄膜を100ｎｍ堆積した。
スタを製造した結果について説明する。低温ガラス基板
としてはコーニング社製1737基板を用いた。次に、プラ
ズマＣＶＤ法でＳｉＨ4とＮ2Ｏにより、下地絶縁膜とし
ての二酸化シリコン薄膜を100ｎｍ堆積した。
【００４８】次に、プラズマＣＶＤ法でＳｉＨ4とＨ2に
よりアモルファスシリコン薄膜を75ｎｍ堆積した。堆積
条件としては、ＳｉＨ4流速150scｃｍ、Ｈ2流速400scｃ
ｍ、圧力100Ｐａ、放電電力0.1Ｗ／ｃｍ2、基板温度320
℃の条件で8分間堆積を行った。このアモルファスシリ
コン薄膜に、熱処理温度400℃で熱処理時間2時間の脱水
素アニールを施した後に、波長248ｎｍのＫｒＦエキシ
マレーザ光を照射するレーザアニール法により、ポリシ
リコン薄膜を形成した。レーザ照射条件としては、エネ
ルギー密度３８０ｍＪ／ｃｍ2、ビーム重ね率９０％の
条件で、ビームをスキャン照射した。ポリシリコン薄膜
は通常のフォトレジスト工程によるパターニング後に、
ドライエッチング法によりアイランド化された。
よりアモルファスシリコン薄膜を75ｎｍ堆積した。堆積
条件としては、ＳｉＨ4流速150scｃｍ、Ｈ2流速400scｃ
ｍ、圧力100Ｐａ、放電電力0.1Ｗ／ｃｍ2、基板温度320
℃の条件で8分間堆積を行った。このアモルファスシリ
コン薄膜に、熱処理温度400℃で熱処理時間2時間の脱水
素アニールを施した後に、波長248ｎｍのＫｒＦエキシ
マレーザ光を照射するレーザアニール法により、ポリシ
リコン薄膜を形成した。レーザ照射条件としては、エネ
ルギー密度３８０ｍＪ／ｃｍ2、ビーム重ね率９０％の
条件で、ビームをスキャン照射した。ポリシリコン薄膜
は通常のフォトレジスト工程によるパターニング後に、
ドライエッチング法によりアイランド化された。
【００４９】次に、アイランド化されたポリシリコン膜
上に、ＥＣＲ-プラズマＣＶＤ法でＳｉＨ4とＯ2より、
ゲート絶縁膜となる二酸化シリコン薄膜を40ｎｍ堆積し
た。堆積条件としては、ＳｉＨ4流速10scｃｍ、Ｏ2流速
200scｃｍ、圧力100Ｐａ、放電電力密度0.23Ｗ／ｃ
ｍ2、基板温度270℃の条件で4分間堆積を行った。
上に、ＥＣＲ-プラズマＣＶＤ法でＳｉＨ4とＯ2より、
ゲート絶縁膜となる二酸化シリコン薄膜を40ｎｍ堆積し
た。堆積条件としては、ＳｉＨ4流速10scｃｍ、Ｏ2流速
200scｃｍ、圧力100Ｐａ、放電電力密度0.23Ｗ／ｃ
ｍ2、基板温度270℃の条件で4分間堆積を行った。
【００５０】次に、プラズマＣＶＤ法により、ＳｉＨ4
とＰＨ3(Ｈ2希釈0.5％)とＨ2を原料ガスとして、下層ゲ
ート電極となるマイクロクリスタルシリコン薄膜を70ｎ
ｍ堆積した。堆積条件としては、ＳｉＨ4流量10scｃ
ｍ、ＰＨ3流量40scｃｍ、Ｈ2流量1000scｃｍ、圧力100
Ｐａ、放電電力密度0.5Ｗ／ｃｍ2、基板温度300℃の条
件で23分間堆積した。続いて第1の実施例と同様にスパ
ッタ法で上層ゲート電極となるタングステンシリサイド
薄膜を100ｎｍ堆積した。
とＰＨ3(Ｈ2希釈0.5％)とＨ2を原料ガスとして、下層ゲ
ート電極となるマイクロクリスタルシリコン薄膜を70ｎ
ｍ堆積した。堆積条件としては、ＳｉＨ4流量10scｃ
ｍ、ＰＨ3流量40scｃｍ、Ｈ2流量1000scｃｍ、圧力100
Ｐａ、放電電力密度0.5Ｗ／ｃｍ2、基板温度300℃の条
件で23分間堆積した。続いて第1の実施例と同様にスパ
ッタ法で上層ゲート電極となるタングステンシリサイド
薄膜を100ｎｍ堆積した。
【００５１】第１の実施例と同様にゲート電極をパター
ニングとドライエッチングにより形成するが、このとき
エッチング時間を通常の条件から長くして、1μｍのサ
イドエッチ領域を作製する。エッチング時間は上層及び
下層で、夫々2分及び9分とした。
ニングとドライエッチングにより形成するが、このとき
エッチング時間を通常の条件から長くして、1μｍのサ
イドエッチ領域を作製する。エッチング時間は上層及び
下層で、夫々2分及び9分とした。
【００５２】次に、ゲート電極上にレジストを保持した
まま、第1実施例と同様にイオンドーピング法で不純物
を導入した。次に、ゲート電極上のレジストを除去し、
イオンドーピング法により、ＰＨ3(Ｈ2希釈0.1％)とＨ2
を原料ガスとして、サイドエッチ領域に低濃度の不純物
を導入し、ＬＤＤ領域を形成した。ドーピング条件とし
ては加速電圧40ｋｅＶ、ドーズ量7×1012ｃｍ-2、圧力
0.02Ｐａの条件であった。ＬＤＤ領域を有することによ
り、結果として得られたＴＦＴのリーク電流は約1/50に
低減された。
まま、第1実施例と同様にイオンドーピング法で不純物
を導入した。次に、ゲート電極上のレジストを除去し、
イオンドーピング法により、ＰＨ3(Ｈ2希釈0.1％)とＨ2
を原料ガスとして、サイドエッチ領域に低濃度の不純物
を導入し、ＬＤＤ領域を形成した。ドーピング条件とし
ては加速電圧40ｋｅＶ、ドーズ量7×1012ｃｍ-2、圧力
0.02Ｐａの条件であった。ＬＤＤ領域を有することによ
り、結果として得られたＴＦＴのリーク電流は約1/50に
低減された。
【００５３】活性化工程以降は第1の実施例と同様の工
程で、ＬＤＤ-ＴＦＴが完成した。このように完成した
ＬＤＤ-ＴＦＴは従来のＬＤＤ-ＴＦＴよりプロセス温度
が低く、高スループット及び低コストで作製され、ゲー
ト電極の信頼性が高い。
程で、ＬＤＤ-ＴＦＴが完成した。このように完成した
ＬＤＤ-ＴＦＴは従来のＬＤＤ-ＴＦＴよりプロセス温度
が低く、高スループット及び低コストで作製され、ゲー
ト電極の信頼性が高い。
【００５４】次に、本発明の第３実施例方法により薄膜
トランジスタを製造した結果について説明する。第1実
施例と同様にして、ガラス基板上にポリシリコン薄膜を
形成してアイランド化し、ゲート絶縁膜、マイクロクリ
スタルシリコン薄膜及びタングステンシリサイド薄膜を
堆積した。
トランジスタを製造した結果について説明する。第1実
施例と同様にして、ガラス基板上にポリシリコン薄膜を
形成してアイランド化し、ゲート絶縁膜、マイクロクリ
スタルシリコン薄膜及びタングステンシリサイド薄膜を
堆積した。
【００５５】第１実施例と同様にして、ゲート電極をパ
ターニング及びドライエッチング法によって形成する
が、このときのエッチング時間を、上層で2分間、下層
で6分間とした。この結果、上層は下層よりも左右で1μ
ｍづつ幅が狭くなった。
ターニング及びドライエッチング法によって形成する
が、このときのエッチング時間を、上層で2分間、下層
で6分間とした。この結果、上層は下層よりも左右で1μ
ｍづつ幅が狭くなった。
【００５６】次に、第１実施例と同様に、イオンドーピ
ング法により不純物を導入した。ゲート電極が存在しな
い部位では、ゲート絶縁膜のみを介してポリシリコン薄
膜に不純物が導入され、そのドーズ量は第1の実施例と
同様に3×1015ｃｍ-2であった。一方、上層ゲート電極
がサイドエッチされて下層ゲート電極が露出した部位
の、直下に当たるポリシリコン領域では、ドーズ量は2
×1012ｃｍ-2であった。
ング法により不純物を導入した。ゲート電極が存在しな
い部位では、ゲート絶縁膜のみを介してポリシリコン薄
膜に不純物が導入され、そのドーズ量は第1の実施例と
同様に3×1015ｃｍ-2であった。一方、上層ゲート電極
がサイドエッチされて下層ゲート電極が露出した部位
の、直下に当たるポリシリコン領域では、ドーズ量は2
×1012ｃｍ-2であった。
【００５７】図５に示すように、膜厚70ｎｍの下層ゲー
ト電極の影響により、Ｐ濃度は約3桁の低下を示した。
ＬＤＤ領域を有することにより、結果として得られたＴ
ＦＴのリーク電流は約1/20に低減された。
ト電極の影響により、Ｐ濃度は約3桁の低下を示した。
ＬＤＤ領域を有することにより、結果として得られたＴ
ＦＴのリーク電流は約1/20に低減された。
【００５８】活性化工程以降は第1の実施例と同様であ
り、これによりＬＤＤ-ＴＦＴが完成した。このように
完成したＬＤＤ-ＴＦＴは従来のＬＤＤ-ＴＦＴよりプロ
セス温度が低く、不純物導入回数が少なく、高スループ
ット及び低コストで作製され、ゲート電極の信頼性が高
いものであった。
り、これによりＬＤＤ-ＴＦＴが完成した。このように
完成したＬＤＤ-ＴＦＴは従来のＬＤＤ-ＴＦＴよりプロ
セス温度が低く、不純物導入回数が少なく、高スループ
ット及び低コストで作製され、ゲート電極の信頼性が高
いものであった。
【００５９】なお、本発明は上記実施例に限定されない
ことは勿論である。例えば、上記実施例では、レーザア
ニールを施す初期材料としてアモルファスシリコンを使
用しているが、初期材料として他にポリシリコン又はマ
イクロクリスタルシリコン等の他のシリコン膜を使用し
ても同様の効果が得られた。また、ゲート絶縁膜として
酸化シリコン膜に代えて、窒化シリコン膜及び酸窒化シ
リコン膜等の他の絶縁膜を使用しても同様の効果が得ら
れた。また、上層ゲート電極としてタングステンシリサ
イドに代え、アルミニウム、クロム、モリブデン、モリ
ブデンシリサイド又はタングステンモリブデン合金等の
他の金属を使用しても同様の効果が得られた。
ことは勿論である。例えば、上記実施例では、レーザア
ニールを施す初期材料としてアモルファスシリコンを使
用しているが、初期材料として他にポリシリコン又はマ
イクロクリスタルシリコン等の他のシリコン膜を使用し
ても同様の効果が得られた。また、ゲート絶縁膜として
酸化シリコン膜に代えて、窒化シリコン膜及び酸窒化シ
リコン膜等の他の絶縁膜を使用しても同様の効果が得ら
れた。また、上層ゲート電極としてタングステンシリサ
イドに代え、アルミニウム、クロム、モリブデン、モリ
ブデンシリサイド又はタングステンモリブデン合金等の
他の金属を使用しても同様の効果が得られた。
【００６０】
【発明の効果】以上説明したように、本発明に係るトッ
プゲート型薄膜トランジスタではゲート電極にマイクロ
クリスタルシリコン薄膜と金属薄膜とからなる２層ゲー
ト電極を使用することにより、低抵抗で、高信頼性のゲ
ート電極を有するＴＦＴを、高スループット及び低コス
トで製造することができる。また、上層ゲート電極のみ
をサイドエッチすることにより、低抵抗及び高信頼性の
ゲート電極を有するＬＤＤ−ＴＦＴを低コストで製造す
ることができる。
プゲート型薄膜トランジスタではゲート電極にマイクロ
クリスタルシリコン薄膜と金属薄膜とからなる２層ゲー
ト電極を使用することにより、低抵抗で、高信頼性のゲ
ート電極を有するＴＦＴを、高スループット及び低コス
トで製造することができる。また、上層ゲート電極のみ
をサイドエッチすることにより、低抵抗及び高信頼性の
ゲート電極を有するＬＤＤ−ＴＦＴを低コストで製造す
ることができる。
【図１】本発明の第１の実施例に係る薄膜トランジスタ
の構造を示す断面図である。
の構造を示す断面図である。
【図２】本発明の第２の実施例に係る薄膜トランジスタ
の構造を示す断面図である。
の構造を示す断面図である。
【図３】本発明の第３の実施例に係る薄膜トランジスタ
の構造を示す断面図である。
の構造を示す断面図である。
【図４】マイクロクリスタルシリコン薄膜の膜厚と抵抗
率の関係を示すグラフ図である。
率の関係を示すグラフ図である。
【図５】シリコン中のＰ濃度プロファイルを示すグラフ
図である。
図である。
【図６】従来の薄膜トランジスタの構造を示す断面図で
ある。
ある。
【図７】従来のＬＤＤ薄膜トランジスタの構造を示す断
面図である。
面図である。
【図８】
従来の他のＬＤＤ−ＴＦＴ構造を示す断面図で
ある。
ある。
１：低温ガラス基板 ２：下地酸化膜 ３：ポリシリコン薄膜 ４：ゲート絶縁膜 ５：マイクロクリスタルシリコンゲート電極 ６：金属ゲート電極 ７：ソース・ドレイン領域 ８：ＬＤＤ領域 ９：層間絶縁膜 １０：金属配線 １１：ポリシリコンゲート電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−46209（ＪＰ，Ａ) 特開 平８−330227（ＪＰ，Ａ) 特開 昭59−141271（ＪＰ，Ａ) 特開 平４−266019（ＪＰ，Ａ) 特開 平９−139503（ＪＰ，Ａ) 特開 平６−148685（ＪＰ，Ａ) 特開 平７−202210（ＪＰ，Ａ) 特開 平９−199426（ＪＰ，Ａ) 特開 平９−162123（ＪＰ，Ａ) 特開 平６−151378（ＪＰ，Ａ) 特開 平８−264507（ＪＰ，Ａ) 特開 平８−321624（ＪＰ，Ａ) 特開 平９−289321（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/205 H01L 21/336 H01L 21/365
Claims (10)
- 【請求項１】 絶縁性基板と、この絶縁性基板上に形成
されチャネル領域及びソース・ドレイン領域を構成する
ポリシリコン薄膜と、このポリシリコン薄膜上に形成さ
れたゲート絶縁膜と、このゲート絶縁膜上に形成され上
層金属薄膜及び下層マイクロクリスタルシリコン薄膜の
２層構造からなるゲート電極とを有し、前記下層マイク
ロクリスタルシリコン薄膜の下部から上部になるに従っ
て結晶成分の成長が進んでおり、膜の抵抗率が１Ωcm以
下であることを特徴とするトップゲート型薄膜トランジ
スタ。 - 【請求項２】 前記ソース・ドレイン領域は低濃度領域
と高濃度領域とからなるＬＤＤ構造を有することを特徴
とする請求項１に記載のトップゲート型薄膜トランジス
タ。 - 【請求項３】 前記マイクロクリスタルシリコン薄膜が
前記低濃度領域にオーバーラップして形成されているこ
とを特徴とする請求項２に記載のトップゲート型薄膜ト
ランジスタ。 - 【請求項４】 前記マイクロクリスタルシリコン薄膜の
膜厚が７０ｎｍ以上であることを特徴とする請求項１乃
至３のいずれか１項に記載のトップゲート型薄膜トラン
ジスタ。 - 【請求項５】 絶縁性基板上にポリシリコン薄膜を形成
する工程と、このポリシリコン薄膜上にゲート絶縁膜を
形成する工程と、このゲート絶縁膜上に下層ゲート電極
として下部から上部になるに従って膜中の結晶成分の成
長が進むマイクロクリスタルシリコン薄膜をプラズマＣ
ＶＤ法により３５０℃以下の温度で形成する工程と、前
記マイクロクリスタルシリコン薄膜上に上層ゲート電極
となる金属薄膜をスパッタ法により形成する工程と、前
記金属薄膜上にフォトレジストを選択的に形成する工程
と、ドライエッチングにより前記フォトレジストをマス
クとして前記上層金属薄膜及び前記下層マイクロクリス
タルシリコン薄膜を同一のマスクのもと連続的にエッチ
ングして２層構造のゲート電極を形成する工程と、前記
ゲート絶縁膜を介して前記ポリシリコン薄膜に不純物を
導入する工程と、を有することを特徴とするトップゲー
ト型薄膜トランジスタの製造方法。 - 【請求項６】 前記上層金属薄膜及び前記下層マイクロ
クリスタルシリコン薄膜をエッチングして側面がサイド
エッチングされた２層構造のゲート電極を形成する工程
を有することを特徴とする請求項５に記載のトップゲー
ト型薄膜トランジスタの製造方法。 - 【請求項７】 前記ゲート電極の前記上層金属薄膜の側
面のみをサイドエッチングすることを特徴とする請求項
５に記載のトップゲート型薄膜トランジスタの製造方
法。 - 【請求項８】 前記ゲート電極を形成する工程は、前記
マイクロクリスタルシリコン薄膜をＣｌ２とＳＦ６とＨ
２との混合ガス中でエッチングする工程を有することを
特徴とする請求項５乃至７のいずれか１項に記載のトッ
プゲート型薄膜トランジスタの製造方法。 - 【請求項９】 前記ゲート電極を形成する工程は、前記
上層金属薄膜のエッチング工程と、前記マイクロクリス
タルシリコン薄膜のエッチング工程と、を同一チャンバ
内で連続的に行うものであることを特徴とする請求項８
に記載のトップゲート型薄膜トランジスタの製造方法。 - 【請求項１０】 前記マイクロクリスタルシリコン薄膜
の成膜工程と、前記金属薄膜の成膜工程と、を基板を大
気に曝すことなく連続的に行うことを特徴とする請求項
５乃至７のいずれか１項に記載のトップゲート型薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117598A JP3282582B2 (ja) | 1998-04-21 | 1998-04-21 | トップゲート型薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117598A JP3282582B2 (ja) | 1998-04-21 | 1998-04-21 | トップゲート型薄膜トランジスタ及びその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001312058A Division JP3613221B2 (ja) | 2001-10-09 | 2001-10-09 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307777A JPH11307777A (ja) | 1999-11-05 |
| JP3282582B2 true JP3282582B2 (ja) | 2002-05-13 |
Family
ID=14554398
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11117598A Expired - Fee Related JP3282582B2 (ja) | 1998-04-21 | 1998-04-21 | トップゲート型薄膜トランジスタ及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619255B2 (en) | 2006-03-22 | 2009-11-17 | Nec Corporation | Layer-stacked wiring and method for manufacturing same and semiconductor device using same and method for manufacturing semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4727029B2 (ja) * | 1999-11-29 | 2011-07-20 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置、電気器具及びｅｌ表示装置用の半導体素子基板 |
| JP4718717B2 (ja) * | 2000-05-12 | 2011-07-06 | 株式会社半導体エネルギー研究所 | 携帯用情報機器 |
| JP4389359B2 (ja) | 2000-06-23 | 2009-12-24 | 日本電気株式会社 | 薄膜トランジスタ及びその製造方法 |
| US6613620B2 (en) | 2000-07-31 | 2003-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP4127466B2 (ja) * | 2000-07-31 | 2008-07-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4954482B2 (ja) * | 2000-07-31 | 2012-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4772228B2 (ja) * | 2000-07-31 | 2011-09-14 | 株式会社半導体エネルギー研究所 | 発光装置の作製方法 |
| US6773944B2 (en) | 2001-11-07 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP3991883B2 (ja) | 2003-02-20 | 2007-10-17 | 日本電気株式会社 | 薄膜トランジスタ基板の製造方法 |
| JP4382375B2 (ja) * | 2003-03-13 | 2009-12-09 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜トランジスタの製造方法 |
| JP2007200936A (ja) | 2006-01-23 | 2007-08-09 | Nec Corp | 薄膜トランジスタ及びその製造方法並びに液晶表示装置 |
| JP5578389B2 (ja) | 2006-05-16 | 2014-08-27 | Ｎｌｔテクノロジー株式会社 | 積層膜パターン形成方法及びゲート電極形成方法 |
| JP4563499B2 (ja) * | 2009-11-25 | 2010-10-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR102091664B1 (ko) * | 2013-09-27 | 2020-03-23 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 이의 제조방법 |
-
1998
- 1998-04-21 JP JP11117598A patent/JP3282582B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619255B2 (en) | 2006-03-22 | 2009-11-17 | Nec Corporation | Layer-stacked wiring and method for manufacturing same and semiconductor device using same and method for manufacturing semiconductor device |
| US7851807B2 (en) | 2006-03-22 | 2010-12-14 | Nec Lcd Technologies, Ltd. | Layer-stacked wiring and semiconductor device using the same |
| US8026162B2 (en) | 2006-03-22 | 2011-09-27 | Nec Corporation | Method of manufacturing layer-stacked wiring |
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| JPH11307777A (ja) | 1999-11-05 |
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