JP2007200936A - 薄膜トランジスタ及びその製造方法並びに液晶表示装置 - Google Patents

Abstract

【課題】 リーク電流を低減する構造を持ち簡易なプロセスで製造できるＴＦＴを提供する。
【解決手段】 絶縁基板上に下地絶縁膜１１を堆積する。次に、シリコン薄膜を堆積し、レーザアニール法によりポリシリコン薄膜１２を形成する。ポリシリコン薄膜１２をアイランド化してゲート絶縁膜１３を堆積する。次に下層ゲート電極としてマイクロクリスタルシリコン薄膜１４を堆積した後、上層ゲート電極として金属膜１５を続けて堆積する。これらをパターニングして多層ゲート電極を形成するとき、下層ゲート電極を上層ゲート電極よりも大きく形成する。その後、イオン注入法等によりゲート絶縁膜１３を介してポリシリコン薄膜１２に選択的に不純物を導入するとＬＤＤ領域１９とソース・ドレイン領域１８が同時に形成される。その後、上層ゲート電極をマスクとして、下層ゲート電極が露出した部位をエッチングすることにより、目的のＴＦＴ１０を得る。
【選択図】 図１

Description

本発明は、薄膜トランジスタ及びその製造方法に関し、特に液晶ディスプレイ及び密着型イメージセンサなどの絶縁性基板上に形成される薄膜トランジスタ、及びその製造方法に関する。

近年、液晶表示装置（以下「ＬＣＤ」という。）においては、アモルファスシリコン薄膜トランジスタ（以下、薄膜トランジスタを「ＴＦＴ」という。）−ＬＣＤが主流となっている。しかし、ＬＣＤにおける用途の多様化により、薄型化及び小型化に対する要求も強く、その要求に応えるため、アクティブマトリクス基板上に駆動回路もＴＦＴで形成することが一般的になってきている。この駆動回路用のＴＦＴをアモルファスシリコン薄膜を用いて形成することは、動作速度及び駆動能力の点で好ましくなく、より高移動度のポリシリコン薄膜を活性層として駆動回路用のＴＦＴを形成することが求められている。

しかしながら、ポリシリコンＴＦＴの重大な問題点の一つとして、リーク電流が大きいことが挙げられる。この問題を回避するため、例えば特許文献１〜４に開示されているような、ＴＦＴのドレイン端に低濃度不純物領域を有するＬＤＤ(Lightly Doped Drain)構造や、例えば特許文献５に開示されているようなオーバーラップＬＤＤ構造を採用することが考えられる。

図７は、特許文献１に記載されたＬＤＤ−ＴＦＴの製造法である。まず、図７［１］に示すように、絶縁基板（図示せず）の上に下地絶縁膜７１を形成し、その上にポリシリコン薄膜７２を形成し、これをエッチングによりアイランド化し、その上にゲート絶縁膜７３を形成し、その上にゲート電極７４を形成し、その上にフォトレジスト膜７５を形成し、これをパターニングする。

続いて、図７［２］に示すように、フォトレジスト膜７５をマスクとしてゲート電極７４をエッチングし、フォトレジスト膜７５を除去する。続いて、図７［３］に示すように、ゲート電極７４を覆うようにフォトレジスト膜７６を形成し、これをパターニングする。続いて、図７［４］に示すように、フォトレジスト膜７６をマスクとしてゲート絶縁膜７３を介してポリシリコン薄膜７２に不純物を導入することにより、ソース・ドレイン領域７７を形成する。

最後に、図７［５］に示すように、フォトレジスト膜７６を除去し、ゲート電極７４をマスクとしてゲート絶縁膜７３を介してポリシリコン薄膜７２に更に不純物を導入することにより、ＬＤＤ領域７８を形成する。これにより、ＴＦＴ７０の基本構造が完成する。

しかしながら従来のＬＤＤ−ＴＦＴでは、工程数及び必要マスク数が増加してスループットが低下するという問題がある。例えば特許文献１，４で、不純物導入工程が二回必要であり、例えば特許文献５では上部ゲート電極の陽極酸化工程及び陽極酸化部の除去工程が必要である。

この問題を解決する従来技術として、オーバーラップ構造ＬＤＤ−ＴＦＴがある。オーバーラップ構造ＴＦＴを利用した省プロセスＬＤＤ−ＴＦＴとして、特許文献６ではオーバーラップさせたゲート電極を通して不純物導入を行うことにより、一回の不純物導入工程によってソース・ドレイン領域及びＬＤＤ領域を形成する省プロセス化を実現している。

図８は特許文献６における、省プロセス化を実現したオーバーラップＬＤＤ構造ＴＦＴの断面図である。図８に示されるＴＦＴ８０において、マイクロクリスタルシリコン薄膜８５と金属膜８６とのサイズの違いは、ゲート電極を形成するためのエッチング工程において、金属膜８６をサイドエッチングすることにより得られる。

特開昭５８−２０４５７０号公報（第２頁） 特開平１−１２５８６６号公報（第１頁 従来技術とその問題点） 特開平５−１５２３２６号公報（第２頁 段落０００３） 特開平７−１０６５８２号公報（第４頁 段落００２０） 特開平７−２０２２１０号公報（第３頁 実施例２、第４頁 発明の効果） 特開平１１−３０７７７７号公報（第６頁 図４）

ただし、オーバーラップ構造ＬＤＤ−ＴＦＴでは、そのオーバーラップ部位からリーク電流が発生することにより、本来の目的であるリーク電流の低減が十分に達成されないという問題点がある。特許文献６では、簡素な製造方法によるオーバーラップ構造を含むＬＤＤ−ＴＦＴが記載されているものの、逆電圧をかけることによるオーバーラップ部位からのリーク電流の増加量は無視できないほど高い。ＬＣＤに用いられたＴＦＴにおいて、リーク電流が発生した場合、液晶の動作を十分に制御できなくなる。そのため、ポリシリコンＴＦＴのリーク電流の低減は、ＬＣＤを作成するにあたり不可避の課題である。

そこで、本発明の目的は、ＴＦＴ製造工程の高スループット化及び低コスト化を実現するとともに、リーク電流の低減を同時に満足することができる、高信頼性のトップゲート型ＴＦＴ及びその製造方法を提供することにある。

本発明に係るＴＦＴは、絶縁性基板上に形成された非結晶半導体薄膜と、非結晶半導体薄膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された下層ゲート電極及び上層ゲート電極からなるゲート電極と、非結晶半導体薄膜に形成された高濃度不純物導入領域及び低濃度不純物導入領域からなるＬＤＤ構造とを備えたものである。そして、低濃度不純物導入領域と高濃度不純物導入領域との不純物濃度差は、下層ゲート電極によって導入を阻止された不純物の濃度に相当する。また、低濃度不純物導入領域上には、ゲート電極が存在しない。

低濃度不純物導入領域と高濃度不純物導入領域との不純物濃度差が下層ゲート電極によって導入を阻止された不純物の濃度に相当するということは、非結晶半導体薄膜に対してゲート絶縁膜及び下層ゲート電極を介して不純物を導入したことを意味する。つまり、非結晶半導体薄膜のうち、ゲート絶縁膜のみが上に形成された領域は高濃度不純物導入領域となり、ゲート絶縁膜及び下層ゲート電極の両方が上に形成された領域は低濃度不純物導入領域となる。そして、低濃度不純物導入領域上にゲート電極が存在しないことは、上層ゲート電極をマスクとして下層ゲート電極の露出部分（低濃度不純物導入領域上の下層ゲート電極）をエッチングして除去したことを意味する。低濃度不純物導入領域上にゲート電極が存在しないと、低濃度不純物導入領域上にゲート電極がある場合に比べて、低濃度不純物導入領域に対するゲート電極からの電界が弱まるので、リーク電流が減少する。

非結晶半導体薄膜は、例えばポリシリコン薄膜である。ポリシリコン薄膜は、キャリア移動度が大きいので集積回路の形成にも適している。また、非結晶半導体薄膜は、ポリシリコン薄膜に限らず、マイクロクリスタルシリコン薄膜やアモルファスシリコン薄膜などでもよい。

本発明に係るＴＦＴの製造方法は、絶縁性基板上に非結晶半導体薄膜を形成する第一工程と、非結晶半導体薄膜上にゲート絶縁膜を形成する第二工程と、ゲート絶縁膜上に、幅の広い下層ゲート電極と幅の狭い上層ゲート電極からなるゲート電極を形成する第三工程と、ゲート電極及びゲート絶縁膜を通して非結晶半導体薄膜に不純物を導入することにより、非結晶半導体薄膜にソース・ドレイン領域及びＬＤＤ領域を同時に形成する第四工程と、上層ゲート電極をマスクとして下層ゲート電極をエッチングして除去する第五工程と、を含むことを特徴とする。

第三工程は、ゲート絶縁膜上に複数層からなる導電膜を形成する工程と、これらの導電膜を選択的にエッチングすることによってゲート電極を形成する工程とを含む、としてもよい。又は、第三工程は、ゲート絶縁膜上に複数層からなる導電膜を形成する工程と、導電膜の最上層上にフォトレジスト膜を選択的に形成する工程と、フォトレジスト膜をマスクとして、導電膜に等方性エッチングを施すことにより上層ゲート電極を形成するとともに、導電膜に異方性エッチングを施すことにより下層ゲート電極を形成する工程とを含む、としてもよい。この場合の等方性エッチングはウェットエッチングとしてもよい。

本発明では、ゲート電極形成の際に上層ゲート電極より大きい下層ゲート電極が形成され、言わば凸状の断面を持つゲート電極を形成することにより、ゲート絶縁膜及び下層ゲート電極を介した一回の不純物導入工程によって、低温活性化が可能なオーバーラップＬＤＤ構造を得られる。しかも、このように省プロセス化を実現したオーバーラップＬＤＤ構造において、下層ゲート電極が露出した部位を、上層ゲート電極をマスクとしてエッチングすることにより、低リーク電流のＬＤＤ−ＴＦＴが得られる。なお、不純物導入方法としては、イオン注入法や拡散法などが挙げられる。

また、フォトレジスト膜をマスクとして、導電膜に等方性エッチングを施すことにより上層ゲート電極を形成するとともに、導電膜に異方性エッチングを施すことにより下層ゲート電極を形成する工程を用いれば、上層ゲート電極及び下層ゲート電極の各層ごとにフォトレジスト用のマスクを用意する必要がなくなる点において、高スループットかつ低コスト化を実現することができる。

本発明によれば、ゲート絶縁膜及び下層ゲート電極を介した一回の不純物導入工程の後、上層ゲート電極をマスクとして下層ゲート電極の露出部分をエッチングすることにより、ＬＤＤ領域上に位置するゲート電極を簡単に除去できるので、省プロセスかつ低リーク電流のＬＤＤ−ＴＦＴを得ることができる。

次に、本発明を実施するための最良の形態について、添付の図面を参照して具体的に説明する。図１は、本発明に係るＴＦＴ及びその製造方法の第一実施形態を示す断面図であり、図１［１］〜図１［６］の順に工程が進行する。以下、この図面に基づき説明する。

本実施形態のＴＦＴ１０は、以下のようにして製造することができる。まず、図１［１］に示すように、絶縁基板（図示せず）上に下地絶縁膜１１を堆積する。続いて、その全面にシリコン薄膜を堆積し、ＣＷレーザ光又はパルスレーザ光を使用したレーザアニール法によってポリシリコン薄膜１２を形成し、アイランド状にパターンニングした後、その上にゲート絶縁膜１３を堆積する。続いて、プラズマＣＶＤ法を用いて３５０［℃］以下の温度で下層ゲート電極となるマイクロクリスタルシリコン薄膜１４を膜厚が７０［ｎｍ］以上となるよう堆積した後、上層ゲート電極となる金属膜１５を続けて堆積し、金属膜１５の上に選択的にフォトレジスト膜１６を形成する。

続いて、図１［２］に示すように、フォトレジスト膜１６をマスクとしてエッチング工程により金属膜１５をパターニングして、ゲート電極の上層ゲート電極を形成する。

続いて、図１［３］に示すように、金属膜１５及びマイクロクリスタルシリコン薄膜１４の上に、フォトレジスト膜１７を形成する。

続いて、図１［４］に示すように、フォトレジスト膜１７をマスクとし、マイクロクリスタルシリコン薄膜１４をエッチングし、金属膜１５からなる上層ゲート電極よりも大きくなるように、マイクロクリスタルシリコン薄膜１４からなる下層ゲート電極を形成する。

続いて、図１［５］に示すように、イオン注入法等を用いて、ゲート絶縁膜１３並びに、マイクロクリスタルシリコン薄膜１４及び金属膜１５からなる下層ゲート電極及び上層ゲート電極を介して、ポリシリコン薄膜１２に選択的に不純物を導入してソース・ドレイン領域１８とＬＤＤ領域１９とを同時に形成し、例えば５００［℃］で熱処理することによって不純物を活性化する。このとき、ＬＤＤ領域１９とソース・ドレイン領域１８との不純物濃度差は、マイクロクリスタルシリコン薄膜１４からなる下層ゲート電極によって導入を阻止された不純物の濃度に相当する。

続いて、図１［６］に示すように、上層ゲート電極の金属膜１５をマスクとして、下層ゲート電極のマイクロクリスタルシリコン薄膜１４の露出部分をエッチングして除去する。これにより、ＬＤＤ領域１９上にゲート電極が存在しないＴＦＴ１０の基本構造が完成する。

以下図示しないが、層間絶縁膜を堆積した後、ソース・ドレイン領域１８上を露出させるコンタクトホールを開口する。最後に、アルミニウム等の金属薄膜を形成し、これをパターニングしてソース・ドレイン領域１８と接触する金属配線を形成することにより、ＴＦＴ１０の製造工程を完了する。

このようにして、ポリシリコン薄膜１２からなるチャネル領域と、その両側のソース・ドレイン領域１８及びＬＤＤ領域１９と、これらの領域の間にゲート絶縁膜１３を介して積層された二層構造のゲート電極と、を有するトップゲート型のＴＦＴ１０が得られる。この二層構造のゲート電極は、下層ゲート電極のマイクロクリスタルシリコン薄膜１４と上層ゲート電極の金属膜１５とからなるものである。そのため、上層ゲート電極の金属膜１５をマスクとして、下層ゲート電極のマイクロクリスタルシリコン薄膜１４の露出部分をエッチングすることができる。したがって、低コストかつ省プロセスで、低リーク電流のＬＤＤ構造ＴＦＴを形成することができる。なお、低リーク電流になる理由としては、ＬＤＤ領域１９上に下層ゲート電極が存在しないので、ＬＤＤ領域１９上に下層ゲート電極がある場合に比べて、ＬＤＤ領域１９に対する下層ゲート電極からの電界が弱まることが考えられる。

図２は、本発明に係るＴＦＴ及びその製造方法の第二実施形態を示す断面図であり、図２［１］〜図２［５］の順に工程が進行する。以下、この図面に基づき説明する。

図２［１］に示すように、マイクロクリスタルシリコン薄膜１４及び金属膜１５の堆積並びにフォトレジスト膜１６の形成までの工程は、第一実施形態と同様である。

続いて、図２［２］に示すように、フォトレジスト膜１６をマスクとして金属膜１５のみをオーバーエッチングする。

続いて、図２［３］に示すように、同じフォトレジスト膜１６をマスクとして、マイクロクリスタルシリコン薄膜１４をエッチングする。これにより、金属膜１５からなる上層ゲート電極とマイクロクリスタルシリコン薄膜１４からなる下層ゲート電極との、幅の異なる二層ゲート電極が形成される。

続いて、図２［４］に示すように、ゲート電極上のフォトレジスト膜１６を除去した後に、ゲート絶縁膜１３並びに金属膜１５及びマイクロクリスタルシリコン薄膜１４からなる下層ゲート電極及び上層ゲート電極を挿通して、イオン注入法等によってポリシリコン薄膜１２に選択的に不純物を導入する。すると、上層ゲート電極からはみ出したマイクロクリスタルシリコン薄膜１４下のポリシリコン薄膜１２は、不純物がマイクロクリスタルシリコン薄膜１４を通過することによって不純物濃度が低下するのでＬＤＤ領域１９となる。一方、マイクロクリスタルシリコン薄膜１４から外れるポリシリコン薄膜１２は、マイクロクリスタルシリコン薄膜１４によって不純物が遮られないので高濃度のソース・ドレイン領域１８となる。このようにして、本実施形態では、ソース・ドレイン領域１８とＬＤＤ領域１９とを同時に形成できる。

不純物活性化以降の工程は、第一実施形態と同様である。以上によって、ＴＦＴ２０の製造工程を完了する。

本実施形態によれば、第一実施形態と同様の効果を奏するのに加え、凸型のゲート電極を一回のフォトレジスト工程によって形成できるため、更に省プロセスによって低リーク電流のＬＤＤ構造を有するＴＦＴを形成することができる。

なお、上記第一及び第二実施形態において、ＬＤＤ領域１９は、ソース側及びドレイン側の両方に設けているが、ドレイン側のみに設けてもよい。また、ゲート電極は、下層ゲート電極のマイクロクリスタルシリコン薄膜１４と上層ゲート電極の金属膜１５との二層膜としているが、単層膜を加工して断面を凸状とすることにより下層ゲート電極及び上層ゲート電極を形成してもよいし、あるいは下層ゲート電極及び上層ゲート電極をそれぞれ多層膜としてもよい。更に、先に上層ゲート電極をパターニングし、次に下層ゲート電極をパターニングしているが、これとは逆に、先に下層ゲート電極をパターニングし、次に上層ゲート電極をパターニングしてもよい。

図３は、本発明に係るＬＣＤの一実施形態を示す平面図である。以下、この図面に基づき説明する。

本実施形態のＬＣＤ３０は、上記第一及び第二実施形態のＴＦＴ（図示せず）が形成された絶縁性基板３１と、絶縁性基板３１と対向基板３２とによって挟持された液晶素子（図示せず）からなる表示部３３と、液晶素子をＴＦＴを介して駆動する駆動回路等（走査回路３４等）とを備えている。これらの駆動回路等は、走査回路３４，３７、レベルシフタ／タイミングバッファ３５、レベルシフタ３６、データレジスタ３８、ラッチ回路３９、ＤＡＣ回路４０、セレクタ回路４１等である。

表示部３３は、マトリクス状に配線されたゲート線４２及びデータ線４３と、ゲート線４２とデータ線４３との交点に設けられたＴＦＴと、ＴＦＴに接続された液晶素子とを有する、アクティブマトリクス型である。駆動回路等を構成するＴＦＴ（図示せず）は、表示部３３を構成するＴＦＴと同時に絶縁性基板３１上に形成された、ポリシリコンＴＦＴである。

本実施形態のＬＣＤ３０によれば、前述の実施形態のＴＦＴで構成された表示部３３を具備したことにより、安価でありながら高品質の表示を実現できる。これは、前述の実施形態のＴＦＴが、省プロセスで低リークなＴＦＴを実現できるため、コントラスト比を大きく取れ、色むらを減少させることができ、良好な画質を得ることができるからである。なお、駆動回路等の詳細については、周知技術であるので（例えば特開２００４−４６０５４号公報参照）、ここでは説明を省略するが、駆動回路に前述の実施形態のＴＦＴを用いた場合には、低リークであるために誤動作を防ぐことができるというメリットがある。

次に、本発明に係るＴＦＴ及びその製造方法の第一実施形態により、実際にトップゲート型ＴＦＴを製造し、その特性を評価した結果について説明する。

まず、低温ガラス基板としては日本電気硝子株式会社製「ＯＡ−２基板」を用いた。そして、プラズマＣＶＤ法を用い、ＳｉＨ₄及びＮ₂Ｏを原料ガスとして、下地絶縁膜としての二酸化シリコン薄膜を３００［ｎｍ］の厚さに堆積した。

続いて、減圧ＣＶＤ法を用い、Ｓｉ₂Ｈ₆を原料ガスとして、アモルファスシリコン薄膜を６０［ｎｍ］堆積した。このとき、Ｓｉ₂Ｈ₆の流速２００［ｓｃｃｍ］、圧力１３［Ｐａ］かつ基板温度４５０［℃］の条件で、５０分間の堆積を行った。このアモルファスシリコン薄膜に、波長３０８［ｎｍ］のＸｅＣｌエキシマレーザ光を照射するレーザアニール法を用いることにより、ポリシリコン薄膜を形成した。このとき、エネルギ密度３９６［ｍＪ／ｃｍ²］かつビーム重ね率９０［％］の条件で、レーザビームをスキャン照射した。ポリシリコン薄膜は、通常のフォトレジスト工程によるパターニング後に、ドライエッチング法によりアイランド化した。

続いて、アイランド化されたポリシリコン薄膜上に、プラズマＣＶＤ法によりＳｉＨ₄及びＯ₂を原料ガスとして、ゲート絶縁膜となる二酸化シリコン薄膜を１２０［ｎｍ］堆積した。このとき、ＴＥＯＳ流速１８５［ｓｃｃｍ］、Ｏ₂流速３５００［ｓｃｃｍ］、Ｈｅ流速１００［ｓｃｃｍ］、圧力１２５［Ｐａ］、基板温度４１０［℃］かつ放電電力０．３３［Ｗ／ｃｍ^-2］の条件で、７０秒間の堆積を行った。なお、ゲート絶縁膜となる二酸化シリコン薄膜を１００［ｎｍ］又は８０［ｎｍ］とした場合も、同様の結果が得られた。

続いて、プラズマＣＶＤ法を用い、ＳｉＨ₄とＰＨ₃（Ｈ₂希釈５［％］）とＨ₂とを原料ガスとして、下層ゲート電極となるマイクロクリスタルシリコン薄膜を１００［ｎｍ］堆積した。このとき、ＳｉＨ₄流量２０［ｓｃｃｍ］、ＰＨ₃流量６５［ｓｃｃｍ］、Ｈ₂流量２５００［ｓｃｃｍ］、圧力２６０［Ｐａ］、放電電力密度１．３７［Ｗ／ｃｍ²］、かつ基板温度３９０［℃］の条件で、４分間堆積した。

ここで、マイクロクリスタルシリコン薄膜の抵抗率は、膜厚に大きく依存する。これは、膜厚が厚くなるほど、マイクロクリスタルシリコン中の結晶成分の成長が進むためである。下層ゲート電極への適用を考慮した場合、膜の抵抗率は１［Ωｃｍ］以下が望まれる。したがって、マイクロクリスタルシリコン薄膜の膜厚としては、７０［ｎｍ］以上が必要である。また、基板温度が高い方が結晶成分の成長が促進されるため、基板温度は高いことが望まれるが、過度の温度はスループット低下と、装置コスト及びプロセスコストの増大とをもたらす。したがって、基板温度としては、通常のプラズマＣＶＤ装置で実現可能な３５０［℃］程度までが適当である。

続いて、スパッタリング法を用い、上層ゲート電極となるクロム薄膜を２００［ｎｍ］堆積した。スパッタリングガスにはＡｒを使用し、Ａｒ流速１００［ｓｃｃｍ］、圧力０．３［Ｐａ］、放電電力密度２［Ｗ／ｃｍ²］かつ基板温度１５０［℃］の条件で、０．２３分間堆積した。このクロム薄膜の抵抗率は、９×１０^-3［Ωｃｍ］であった。続いて、通常のフォトレジスト法を用い、クロム薄膜からなる上層ゲート電極のパターニングを行った。

続いて、ドライエッチング法を用い、Ｃｌ₂、Ｏ₂及びＨｅによって、クロム薄膜をドライエッチした。このとき、Ｃｌ₂流速２５０［ｓｃｃｍ］、Ｏ₂流速１５０［ｓｃｃｍ］、Ｈｅ流速１５０［ｓｃｃｍ］、圧力４０［Ｐａ］かつ放電電力密度１．３［Ｗ／ｃｍ²］の条件で、５分間エッチングした。クロム薄膜のエッチング終了後に、再びフォトレジスト法を用い、下層ゲート電極のパターニングを行った。

続いて、マイクロクリスタルシリコン薄膜のドライエッチングを、エッチングガスとしてＣｌ₂及びＣＦ_4を用いて行った。このとき、Ｃｌ₂流速１００［ｓｃｃｍ］、ＣＦ₄流速４０［ｓｃｃｍ］、圧力３［Ｐａ］かつ放電電力密度０．４８［Ｗ／ｃｍ²］の条件でエッチングし、終点検出から更に６分間のエッチングを行った。

続いて、ゲート電極上のフォトレジスト膜を除去した後に、イオン注入法でＢ⁺を用いて、ゲート電極をマスクとした自己整合型の不純物導入を行った。ドーピング条件は、加速電圧７０［ｋｅＶ］、ドーズ量２．２×10¹⁴［ｃｍ^-2］かつ圧力０．０２［Ｐａ］であった。ここで、図４について説明する。図４は、シリコン表面からイオン注入法でＢ⁺をドーピングしたときのグラフであり、横軸がシリコン表面からの深さであり、縦軸が不純物濃度である。本実施例のシリコン系材料であればその違いを無視できるので、ポリシリコン薄膜の高濃度不純物導入領域（高濃度のソース・ドレイン領域）の不純物濃度は、ゲート絶縁膜の二酸化シリコン薄膜１２０［ｎｍ］に相当する深さ１２０［ｎｍ］での値である。一方、低濃度不純物導入領域（ＬＤＤ領域）の不純物濃度は、ゲート絶縁膜の二酸化シリコン薄膜１２０［ｎｍ］＋下層ゲート電極のマイクロクリスタルシリコン薄膜１００［ｎｍ］に相当する深さ２２０［ｎｍ］での値である。このように、膜厚１００［ｎｍ］の下層ゲート電極の影響によって、Ｂ濃度は約１桁の低下を示した。

なお、図４では、参考までに加速電圧が８０［ｋｅＶ］及び９０［ｋｅＶ］の場合も示している。加速電圧が高くなるほど、不純物濃度のピークが深いところへ移ることがわかる。また、Ｂ濃度が極大値となる深さの値は、７０ｋｅＶのときが約１２０ｎｍであり、８０ｋｅＶのときが約１３５ｎｍであり、９０ｋｅＶのときが約１５５ｎｍである。深さに対する濃度の減少がやや緩やかになる深さ（すなわちＢ濃度が１Ｅ＋１９から１Ｅ＋１８に変化するときの深さの変化）は、７０ｋｅＶのときが約１００ｎｍであり、８０ｋｅＶのときが約１２０ｎｍであり、９０ｋｅＶのときが約１３０ｎｍである。

続いて、エッチングガスにＣｌ₂及びＣＦ₄を用いて、下層ゲート電極の露出部をエッチングした。エッチング条件としては、Ｃｌ₂流速１００［ｓｃｃｍ］、ＣＦ₄流速４０［ｓｃｃｍ］、圧力３［Ｐａ］かつ放電電力密度０．２９［Ｗ／ｃｍ²］であった。

続いて、プラズマＣＶＤ法でＳｉＨ₄、ＰＨ₃（Ｈ₂希釈５［％］）及びＨ₂を用い、酸化シリコン膜を１００［ｎｍ］堆積したあと、活性化のためのアニールを行った。そして、再びプラズマＣＶＤ法でＳｉＨ₄、ＰＨ₃（Ｈ₂希釈５［％］）及びＨ₂を用い、酸化シリコン膜を３００［ｎｍ］堆積した後、ドライエッチング法によりコンタクトホールを開け、スパッタ法でアルミニウム膜を５００［ｎｍ］堆積し、パターニングして金属配線とした。最後にアニールを行い、ＴＦＴが完成した。

このようにして完成したＴＦＴは、従来のＴＦＴよりもプロセス温度が低く、高スループットかつ低コストで作製され、ゲート電極の信頼性が高く、しかも下層ゲート電極とＬＤＤ領域とのオーバーラップを取り除くことにより、リーク電流の増加が抑制される。図５は、従来のトップゲート型ＴＦＴ（実線Ｃ）、特許文献６に記載のオーバーラップ型ＬＤＤ構造ＴＦＴ（実線Ｂ）及び本実施例のＴＦＴ（実線Ａ）について、各Ｖｇ−Ｉｄ特性を比較したグラフである。本実施例のＴＦＴ（実線Ａ）は、従来のトップゲート型ＴＦＴ（実線Ｃ）及び特許文献６に記載のオーバーラップ型ＬＤＤ構造ＴＦＴ（実線Ｂ）に比べて、リーク電流が大幅に抑えられる。換言すると、本発明に係るトップゲート型ＴＦＴによれば、リーク電流を低減する効果のある、ＬＤＤ−ＴＦＴを省マスクプロセスで形成することができる。

次に、本発明に係るＴＦＴ及びその製造方法の第二実施形態により、実際にトップゲート型ＴＦＴを製造し、その特性を評価した結果について説明する。

まず。実施例１と同様にして、ガラス基板上にポリシリコン薄膜を形成してアイランド化し、ゲート絶縁膜、マイクロクリスタルシリコン薄膜及びクロム薄膜を堆積した。

続いて、実施例１とほぼ同じように、ゲート電極をパターニングした。ただし、このときウェットエッチング法を用いて上層をオーバーエッチングした。このときのエッチャントは室温の硝酸二セリウムアンモニウム及び過塩素酸の水溶液を用い、エッチング時間を２１０秒とした。そして、前の工程で用いたフォトレジスト膜を残したまま、下層ゲート電極を実施例１と同様の条件でドライエッチングした。この結果、上層ゲート電極は下層ゲート電極よりも左右で1［μｍ］ずつ幅が狭くなった。

本実施例において、ウェットエッチングを使用したことにより、ドライエッチングを使用した場合に比べて、サイドエッチング量を大きくすることができたため、ＬＤＤ領域を十分とることができた。なお、上記ウェットエッチングを二回に分け、その二回目はエッチャントの濃度を半分にすることにより、エッチング精度を高めてもよい。

続いて、実施例１と同様に、イオン注入法により不純物を導入した。ゲート電極が存在しない部位では、ゲート絶縁膜のみを介してポリシリコン薄膜に不純物が導入され、そのドーズ量は実施例１と同様に２．２×10¹⁴［ｃｍ^-2］であった。一方、上層ゲート電極がサイドエッチされて下層ゲート電極が露出した部位の、直下に当たるポリシリコン領域では、ドーズ量は３．３×10¹³［ｃｍ^-2］であった。図４に示すように、膜厚１００［ｎｍ］の下層ゲート電極の影響により、Ｂ濃度は約１桁の低下を示した。

露出部分のエッチング工程以降は実施例１と同様であり、これによりＬＤＤ-ＴＦＴが完成した。このように完成したＬＤＤ-ＴＦＴは、従来のＬＤＤ-ＴＦＴよりプロセス温度が低く、不純物導入回数及び使用するマスクが少なく、高スループット及び低コストで作製され、ゲート電極に由来するリーク電流が低いものであった。

また、本実施例においてウェットエッチングをドライエッチングに置き換えてゲート電極形成工程を行ったとき、図６に示すように、露出部分のエッチング後に下層ゲート電極の誘導体からなる残渣２１が発生した。残渣２１は、ドライエッチングによってサイドエッチングを行った時に、露出したマイクロクリスタルシリコン薄膜の表面にエッチングガスが触れることによって生じた、又は、ドーピングによる不純物導入の時に生じた、マイクロクリスタルシリコンの酸化物である。この残渣２１が存在すると、その容量成分によってＴＦＴ特性がばらついたり、その上に積層される配線が損傷したりする。そこで、残渣２１を発生させないため、また、ドライエッチングではサイドエッチング量が十分に取れないことからも、本実施例のとおり、上層ゲート電極のエッチングには、ウェットエッチングを用いることが好ましい。

なお、本発明は、言うまでもなく、前述の各実施形態及び各実施例に限定されない。例えば、上記実施例では、レーザアニールを施す初期材料としてアモルファスシリコンを使用しているが、初期材料として他にポリシリコン又はマイクロクリスタルシリコン等の他のシリコン膜を使用しても同様の効果が得られた。また、ゲート絶縁膜として酸化シリコン膜に代えて、窒化シリコン膜や酸窒化シリコン膜等の他の絶縁膜を使用しても同様の効果が得られた。また、上層ゲート電極としてクロムに代え、アルミニウム、タングステンシリサイド、モリブデン、モリブデンシリサイド又はタングステンモリブデン合金等の他の金属を使用しても同様の効果が得られた。同じく、上記実施例では、不純物にＢを用いてｐ−ｃｈ型ＴＦＴを製造しているが、不純物にＰを用いてｎ−ｃｈ型ＴＦＴを製造した際にも同様の効果が得られた。

本発明に係るＴＦＴ及びその製造方法の第一実施形態を示す断面図である。 本発明に係るＴＦＴ及びその製造方法の第二実施形態を示す断面図である。 本発明に係るＬＣＤの一実施形態を示す平面図である。 シリコン中のＢ濃度プロファイルを示すグラフである。 従来のトップゲート型ＴＦＴ、特許文献６に記載のオーバーラップ型ＬＤＤ構造ＴＦＴ及び本発明に係るＴＦＴについて、各Ｖｇ−Ｉｄ特性を比較したグラフである。 本発明の実施例２においてウェットエッチングに代えてドライエッチングを用いて製造したＴＦＴを示す断面図である。 従来のＬＤＤ−ＴＦＴの製造方法を示す断面図である 特許文献６に記載のオーバーラップ型ＬＤＤ構造ＴＦＴを示す断面図である。

符号の説明

１０，２０ ＴＦＴ
１１ 下地絶縁膜
１２ ポリシリコン薄膜
１３ ゲート絶縁膜
１４ マイクロクリスタルシリコン薄膜（下層ゲート電極）
１５ 金属膜（上層ゲート電極）
１６，１７ フォトレジスト膜
１８ ソース・ドレイン領域
１９ ＬＤＤ領域
３０ ＬＣＤ

Claims (9)

1. 絶縁性基板上に形成された非結晶半導体薄膜と、この非結晶半導体薄膜上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成された下層ゲート電極及び上層ゲート電極からなるゲート電極と、前記非結晶半導体薄膜に形成された高濃度不純物導入領域及び低濃度不純物導入領域からなるＬＤＤ構造と、を備えた薄膜トランジスタにおいて、
   前記低濃度不純物導入領域と前記高濃度不純物導入領域との不純物濃度差は、前記下層ゲート電極によって導入を阻止された不純物の濃度に相当し、
   前記低濃度不純物導入領域上に前記ゲート電極が存在しない、
   ことを特徴とする薄膜トランジスタ。
2. 前記非結晶半導体薄膜がポリシリコン薄膜である、
   ことを特徴とする請求項１記載の薄膜トランジスタ。
   
3. 絶縁性基板上に非結晶半導体薄膜を形成する第一工程と、
   この非結晶半導体薄膜上にゲート絶縁膜を形成する第二工程と、
   このゲート絶縁膜上に、幅の広い下層ゲート電極と幅の狭い上層ゲート電極とからなるゲート電極を形成する第三工程と、
   前記ゲート電極及び前記ゲート絶縁膜を通して前記非結晶半導体薄膜に不純物を導入することにより、前記非結晶半導体薄膜にソース・ドレイン領域及びＬＤＤ領域を同時に形成する第四工程と、
   前記上層ゲート電極をマスクとして前記下層ゲート電極をエッチングして除去する第五工程と、
   を含むことを特徴とする薄膜トランジスタの製造方法。
4. 前記第三工程は、
   前記ゲート絶縁膜上に複数層からなる導電膜を形成する工程と、
   これらの導電膜を選択的にエッチングすることによって前記ゲート電極を形成する工程と、
   を含むことを特徴とする請求項３記載の薄膜トランジスタの製造方法。
5. 前記第三工程は、
   前記ゲート絶縁膜上に複数層からなる導電膜を形成する工程と、
   この導電膜の最上層上にフォトレジスト膜を選択的に形成する工程と、
   前記フォトレジスト膜をマスクとして、前記導電膜に等方性エッチングを施すことにより前記上層ゲート電極を形成するとともに、前記導電膜に異方性エッチングを施すことにより前記下層ゲート電極を形成する工程と、
   を含むことを特徴とする請求項３記載の薄膜トランジスタの製造方法。
6. 前記等方性エッチングはウェットエッチングである、
   ことを特徴とする請求項５記載の薄膜トランジスタの製造方法。
7. 前記ゲート絶縁膜が二酸化シリコン薄膜であり、
   前記複数層からなる導電膜が下層のマイクロクリスタルシリコン薄膜と上層のクロム薄膜とであり、
   前記ウェットエッチングのエッチャントが硝酸二セリウムアンモニウム及び過塩素酸の水溶液である、
   ことを特徴とする請求項６記載の薄膜トランジスタの製造方法。
8. 前記非結晶半導体薄膜がポリシリコン薄膜である、
   ことを特徴とする請求項３乃至７のいずれか１項に記載の薄膜トランジスタの製造方法。
   
9. 請求項１又は２記載の薄膜トランジスタが形成された前記絶縁性基板と、この絶縁性基板と対向基板とによって挟持された液晶素子と、この液晶素子を前記薄膜トランジスタを介して駆動する駆動回路と、
   を備えたことを特徴とする液晶表示装置。

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