CN101009331A - 薄膜晶体管及其制造方法 - Google Patents

薄膜晶体管及其制造方法 Download PDF

Info

Publication number
CN101009331A
CN101009331A CN200710004095.4A CN200710004095A CN101009331A CN 101009331 A CN101009331 A CN 101009331A CN 200710004095 A CN200710004095 A CN 200710004095A CN 101009331 A CN101009331 A CN 101009331A
Authority
CN
China
Prior art keywords
gate electrode
film
ldd
tft
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200710004095.4A
Other languages
English (en)
Other versions
CN101009331B (zh
Inventor
佐藤淳
Original Assignee
NEC Corp
NEC LCD Technologies Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, NEC LCD Technologies Ltd filed Critical NEC Corp
Publication of CN101009331A publication Critical patent/CN101009331A/zh
Application granted granted Critical
Publication of CN101009331B publication Critical patent/CN101009331B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Abstract

一种用于在绝缘衬底上形成薄膜晶体管的方法，所述方法包括如下步骤：在绝缘衬底上形成非单晶半导体薄膜；在非单晶半导体薄膜上形成栅极绝缘膜；在栅极绝缘膜上形成包括下栅电极和上栅电极的栅电极，所述下栅电极具有没有被上栅电极覆盖的部分；通过经由栅电极和栅极绝缘膜将杂质引入非单晶半导体薄膜中，从而在非单晶半导体薄膜中一次性地形成源极－漏极区和LDD(轻掺杂漏极)区域；以及利用上栅电极作为掩模将下栅电极的暴露部分蚀刻掉。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及一种在绝缘衬底上形成的薄膜晶体管及其制造方法，并且具体来说，涉及一种适用于液晶显示器(LCD)和接触图像传感器的薄膜晶体管及其制造方法。
背景技术
近年来，已经在大多数LCD中使用了其中为每一个像素配置非晶硅TFT作为像素晶体管的有源矩阵衬底。然而，随着LCD应用种类的增加，存在对于更薄更小的LCD的更多的需求。为了满足上述需求，常常利用有源矩阵衬底上的TFT来形成驱动电路。就晶体管的操作速度和驱动能力而言，不希望使用非晶硅薄膜形成驱动电路的TFT。因此，需要形成一种使用其有源层作为多晶硅薄膜的TFT(即，多晶硅薄膜)，所述多晶硅薄膜比非晶硅薄膜具有更高的载流子迁移率。
然而，使用多晶硅TFT的其中一个重要的问题是较大的漏泄电流。为了避免较大的漏泄电流问题，日本专利特开申请Sho-58-204570、Hei-1-125866、Hei-5-152326、Hei-7-106582(JP，A，58-204570；JP，A，01-125866；JP，05-152326；和JP，A，07-105682)等提出了具有LDD(轻掺杂漏极)结构的TFT，其中漏极区的栅极侧部分是轻掺杂的区域。以下具有LDD结构的TFT被称为LDD-TFT。日本专利特开申请Hei-7-202210(JP，A，07-202210)提出了一种具有重叠结构的LDD-TFT，其中漏极区的一端与栅电极相重叠，且漏极区和栅电极之间具有栅极绝缘膜，以及与栅电极相重叠的部分漏极区是轻掺杂区域。
已经提出了许多用于制造LDD-TFT的制造工艺。图1A到1E逐步地示出了上述给出的JP，A，58-204570中公开的制造工艺的工序。
首先，如图1A所示，在例如玻璃衬底的绝缘衬底79上形成了下层绝缘膜71，在下层绝缘膜71上形成多晶硅薄膜72，且通过蚀刻将多晶硅薄膜72构图为岛状。随后，利用栅极绝缘膜73覆盖下层绝缘膜71和多晶硅薄膜72，在栅极绝缘膜73上形成栅电极74，在栅电极74上形成光致抗蚀剂膜75，以及对光致抗蚀剂膜75进行构图。
随后，如图1B所示，使用光致抗蚀剂膜75作为掩模对栅电极74进行蚀刻，并且除去光致抗蚀剂膜75。如图1C所示，以如下方式形成光致抗蚀剂膜76且对光致抗蚀剂膜76进行构图，所述方式是使用光致抗蚀剂膜76覆盖栅电极74的顶表面和侧表面。随后，如图1D所示，通过使用光致抗蚀剂膜76作为掩模，经由栅极绝缘膜73利用杂质对多晶硅薄膜72进行掺杂，从而形成源极-漏极区77。
最后，除去光致抗蚀剂膜76，通过使用栅电极74作为掩模，经由栅极绝缘膜73利用杂质进一步对多晶硅薄膜72进行掺杂，从而形成LDD区78。由此，完成了TFT70的基本结构。由于是将栅电极配置在跨过半导体层(多晶硅膜72)的衬底的相对侧上，因此TFT70是顶栅极型LDD-TFT。
然而，常规的LDD-TFT具有这样的问题，即其制造工艺的工序涉及增加了多个必需的工艺和掩模，结果导致生产能力下降。例如，为了利用JP，A，58-204570或JP，A，07-106582中描述的方法来制造LDD-TFT，需要两个掺杂工艺。JP，A，07-202210中描述的方法提出了一种具有重叠结构的LDD-TFT，该方法需要对上部栅电极进行阳极化工艺以及需要除去阳极化氧化物部分的工艺。
为了解决制造LDD-TFT的常规方法的这些问题，日本专利特开申请Hei-11-307777(JP，A，11-307777)公开了一种具有重叠结构的LDD-TFT，且能够以较少的工艺制造该LDD-TFT。在该LDD-TFT中，通过被配置为与漏极区相重叠的栅电极，利用杂质对漏极区进行掺杂，从而一次性地在一个掺杂工艺中形成源极-漏极区和LDD区域，由此减少了工艺的数目。图2示出了JP，A，11-307777公开的重叠的LDD-TFT。在图2所示的TFT80中，玻璃衬底81的一个表面被下层绝缘膜82完全覆盖且多晶硅薄膜83配置在下层绝缘膜82上。多晶硅薄膜83被栅极绝缘膜84覆盖，在其上通过构图配置有栅电极。所述栅电极具有双层结构，该双层结构由配置在接近栅极绝缘膜84处的下栅电极85和配置在下栅电极85上的上栅电极86构成。下栅电极85大于上栅电极86。下栅电极85由微晶硅薄膜制成，且上栅电极86由例如硅化钨膜的金属膜制成。通过在用于形成栅电极的刻蚀工艺中对上栅电极86进行侧蚀刻，从而可以获得下栅电极(即，微晶硅薄膜)85和上栅电极(即，金属膜)86的尺寸差异。
利用杂质对没有被栅极绝缘膜84上的下栅电极85覆盖的那部分多晶硅薄膜83进行掺杂，从而形成源极-漏极区87。杂质浓度低于源极-漏极区87的LDD区域88与源极-漏极区87相连接，该LDD区域88也被配置在多晶硅膜83中。LDD区域88形成在如下位置中，所述位置是与栅极绝缘膜84上的下栅电极85相重叠但不与上栅电极86相重叠的位置。在上下栅电极85、86被构图为预定形状之后，通过杂质的离子注入法可以一次性地在一个掺杂工艺中形成源极-漏极区87和LDD区域88。以这种方法，根据JP，A，11-307777中描述的制造方法，可以利用数目减少的工艺形成重叠的LDD-TFT。
然而，该重叠的LDD-TFT具有这样的问题，即，由于电流从栅电极和LDD区域彼此重叠的那部分泄漏，因此不能充分地实现作为LDD的期望目的，即减少漏泄电流。
尽管能够通过简单的制造工艺来制造JP，A，11-307777中描述的重叠LDD-TFT，但是当施加反向电压时，出现自重叠部分的漏泄电流的增加就会变得过大，以至于不能忽略。如果在LCD中使用的TFT中出现了漏泄电流，则不能充分地控制单个像素中的液晶元件。因此，在多晶硅TFT中减少漏泄电流是在LCD的制造中必须解决的关键问题。
发明内容
本发明的目的在于提供高可靠性的顶栅极型LDD-TFT，其能够减小漏泄电流并以较高的工艺生产能力和较低的生产成本进行制造。
另一本发明的目的在于提供一种制造方法，该制造方法能够以较高的生产能力和较低的成本制造高可靠性的顶栅极型LDD-TFT，其能够减小漏泄电流。
本发明的第一目的能够通过这样一种薄膜晶体管实现，所述薄膜晶体管包括：形成在绝缘衬底上的非单晶半导体薄膜；形成在非单晶半导体薄膜上的栅极绝缘膜；形成在栅极绝缘膜上的栅电极，且该栅电极包括下栅电极和上栅电极；以及LDD(轻掺杂漏极)结构，该结构包括形成在非单晶半导体薄膜中的重掺杂区域和轻掺杂区域。在根据本发明的薄膜晶体管中，轻掺杂区域和重掺杂区域之间的杂质浓度差等于由下栅电极所阻挡而没有被引入的杂质的浓度，以及在轻掺杂区域上不存在栅电极。
在根据本发明的薄膜晶体管中，轻掺杂区域通常被用作LDD结构中的LDD区域，且重掺杂区域被用作源极-漏极区。
轻掺杂区域和重掺杂区域之间的杂质浓度差等于由下栅电极所阻挡的杂质的浓度，上述事实指的是，通过栅极绝缘膜和下栅电极将杂质引入非单晶半导体薄膜中。即，在其上仅仅形成有栅极绝缘膜的非单晶半导体薄膜中的区域成为重掺杂区域，而其上形成有栅极绝缘膜和下栅电极的区域成为轻掺杂区域。在轻掺杂区域上不存在栅电极的事实是指：使用上栅电极作为掩模以蚀刻掉下栅电极的暴露部分，即，轻掺杂区域上的部分下栅电极。在轻掺杂区域上缺少栅电极能够削弱从栅电极到轻掺杂区域形成的电场，与栅电极位于轻掺杂区域上的情形相比，减小了泄漏电流。
例如，非单晶半导体薄膜可以是多晶硅薄膜。多晶硅薄膜具有较高载流子迁移率，因此适于形成集成电路(IC)。非单晶半导体薄膜不局限于多晶硅薄膜。可以是微晶硅薄膜或非晶硅薄膜。微晶硅薄膜是由微小的硅晶体颗粒和非晶硅构成的硅薄膜，且通常通过等离子CVD(化学气相淀积)形成。例如，微晶硅薄膜中的硅晶体的颗粒大小例如是50纳米或更小，通常不超过10纳米。
尽管栅极绝缘膜通常是二氧化硅膜，但是也可以使用其他绝缘膜代替，例如氮化硅或氮氧化硅膜。
下栅电极可以是任何能够通过利用上栅电极作为掩模进行蚀刻的导电材料。例如，可以优选地使用微晶硅膜。
上栅电极可以是如下金属的膜，所述金属例如是：铬(Cr)、铝(Al)、硅化钨(WSi)、钼(Mo)、以及硅化钼(MoSi)、或者可以是合金膜，例如钨钼(W-Mo)膜。
可以通过制造薄膜晶体管的方法实现本发明的第二目的，所述方法包括如下步骤：在绝缘衬底上形成非单晶半导体薄膜；在非单晶半导体薄膜上形成栅极绝缘膜；在栅极绝缘膜上形成包括下栅电极和上栅电极的栅电极，所述下栅电极具有没有被上栅电极覆盖的部分；通过经由栅电极和栅极绝缘膜将杂质引入非单晶半导体薄膜中，从而在非单晶半导体薄膜中一次性地形成重掺杂区域和轻掺杂区域；以及利用上栅电极作为掩模将下栅电极的暴露部分蚀刻掉。
本发明的方法中形成栅电极的步骤可以包括如下步骤：在栅极绝缘膜上形成由多个层构成的导电膜，以及通过选择性地蚀刻所述导电膜从而形成栅电极。
可选地，形成栅电极的步骤可以包括如下步骤：在栅极绝缘膜上形成由多个层构成的导电膜；在导电膜的顶层上选择性地形成光致抗蚀剂膜；利用所述光致抗蚀剂膜作为掩模，通过对所述导电膜进行各向同性蚀刻从而形成上栅电极，以及利用所述光致抗蚀剂膜作为掩模，通过对导电膜进行各向异性蚀刻从而形成下栅电极。所述各向同性蚀刻优选是湿蚀刻。
根据本发明，在形成栅电极期间形成了尺寸大于上栅电极的下栅电极，以使得下栅电极的一部分不会被上栅电极所覆盖。通过形成上述栅电极，通过一个掺杂工艺就可以提供能够低温激活的重叠LDD结构，在所述掺杂工艺中，经由栅极绝缘膜和下栅电极引入杂质。此外，在以减少的工艺数目制造的重叠LDD结构中，通过利用上栅电极作为掩模对下栅电极的暴露部分进行蚀刻。结果，可以实现泄漏电流最小化的LDD-TFT。杂质的掺杂方法可以是离子注入法、扩散等等。
此外，当通常使用光致抗蚀剂膜作为掩模用于对导电膜进行各向同性蚀刻以形成上栅电极时，以及当通常使用光致抗蚀剂膜作为掩模用于对导电膜进行各向异性蚀刻以形成下栅电极时，可以无需为每个上下栅电极层都提供光致抗蚀掩膜，由此进一步提高了生产能力并降低了成本。
以这种方法，根据本发明，在通过栅极绝缘膜和下栅电极的单一掺杂工艺之后，通过利用上栅电极作为掩模来对下栅电极的暴露部分进行蚀刻，从而可以容易地去除配置在LDD区域上的部分栅电极，由此提供了使泄漏电流最小化的LDD-TFT，并同时防止了工艺数目的增加。
由以下本发明的详细说明并同时参考说明了本发明实例的附图，将使得本发明的上述及其他目的、特征、以及优点变得明显加清楚。
附图说明
图1A到1E逐步地示出了常规LDD-TFT的制造工艺的工序的横剖面图；
图2示出了常规重叠LDD-TFT的剖视图；
图3示出了根据本发明第一实施例的TFT的基本结构的剖视图；
图4A到4E图示出了图3所示的TFT的制造工艺的工序的横剖面图；
图5A到5E图示出了根据本发明第二实施例的TFT制造工艺的工序的横剖面图；
图6示出了LCD的示例性的结构的平面图，在所述LCD中配置了根据本发明的TFT；
图7示出了硅层中的硼的浓度分布的曲线图；
图8示出了栅极电压Vg与漏电流Id的曲线图；以及
图9示出了根据实例2，通过利用干蚀刻代替湿蚀刻制造的TFT的剖视图。
具体实施方式
图3示出了根据本发明第一实施例的LDD-TFT的基本结构。TFT10包括例如低温玻璃衬底的绝缘衬底50，配置在绝缘衬底50的一个表面上的下层绝缘膜11，通过对配置在下层绝缘膜11上的多晶硅薄膜12进行构图，形成了栅极绝缘膜13从而覆盖多晶硅薄膜12和下层绝缘膜11，以及形成在栅极绝缘膜13上的栅电极。栅电极由两层构成：靠近栅极绝缘膜13配置的下栅电极14以及配置在下栅电极14上的上栅电极15。下栅电极14和上栅电极15具有相同的平面形状。即，栅电极不具有阶梯形的形状，该阶梯形的形状只有由于在下栅电极14和上栅电极15的平面形状之间存在差异才会存在。
在多晶硅薄膜12中，除了栅极绝缘膜13上的下栅电极14之下的区域以外的区域是其中将被引入杂质的源极-漏极区18。在所述区域上，接近下栅电极14的区域是LDD区域19。通过利用相同的杂质以不同杂质浓度对多晶硅薄膜12进行掺杂，从而形成了源极-漏极区18和LDD区域19。源极-漏极区18中的杂质浓度高于LDD区域19中的杂质浓度。在图3所示的TFT10中，LDD区域19延伸到下栅电极14边界的位置，而不是延伸到下栅电极14下面。换言之，下栅电极14和LDD区域19没有彼此重叠。
以下将要描述图3所示的TFT10的制造方法。图4A到4E逐步地示出了TFT10的制造工艺的工序。
如图4A所示，首先在绝缘衬底50的一个表面上淀积下层绝缘膜11，然后在下层绝缘膜11的整个表面上淀积硅薄膜，并且利用CW(连续波)激光或者脉冲激光对硅薄膜进行激光退火，从而形成多晶硅薄膜12。随后，多晶硅薄膜12被构图为岛，以及淀积栅极绝缘膜13以覆盖经构图的多晶硅薄膜12。随后，在350℃或更低的温度下，通过利用等离子CVD在栅极绝缘膜13上将微晶硅薄膜14A淀积到70纳米或更厚的厚度，其中所述微晶硅薄膜14A将形成下栅电极，随后将在微晶硅薄膜14A上淀积金属膜15A，并在金属膜15A上选择性地形成光致抗蚀剂膜16，其中所述金属膜15A将形成上栅电极。
如图4B所示，利用光致抗蚀剂膜16作为掩模通过蚀刻对金属膜15A进行构图，由此形成栅电极的上栅电极15。随后，如图4C所示，在上栅电极15和微晶硅薄膜14A上形成光致抗蚀剂膜17。这里，仅仅以如下方式在部分微晶硅薄膜14A上配置光致抗蚀剂膜17，所述的方式是光致抗蚀剂膜17覆盖了上栅电极15。使得在上栅电极15边界处的光致抗蚀剂膜17的横向范围与其中将要形成LDD区域19的区域的范围近似相等。
随后，如图4D所示，使用光致抗蚀剂膜17作为掩模对微晶硅薄膜14进行蚀刻，从而形成了根据如下条件制成的下栅电极14，所述条件是微晶薄膜的尺寸大于由金属膜制成的上栅电极15的尺寸。如图4E所示，除去光致抗蚀剂膜17，且通过利用离子注入法等，经由栅极绝缘膜13、下栅电极14、以及上栅电极15使用杂质对多晶硅薄膜12进行选择性地掺杂，从而一次性地形成了源极-漏极区18和LDD区域19。随后，例如通过以500℃的热处理激活杂质。LDD区域19和源极-漏极区18之间的杂质浓度差等于由微晶薄膜制成的下栅电极14所阻挡的杂质的浓度。由于上栅电极15具有足够的厚度，因此在形成上栅电极15的位置中，可以有效地防止杂质被引入到多晶硅薄膜12中。
随后，使用由金属膜制成的上栅电极15作为掩模，用于将由微晶薄膜制成的下栅电极14的暴露部分蚀刻掉。结果，如3所示的TFT10的基本结构就完成了，在所述TFT10中，在LDD区域19上不存在栅电极。
尽管未示出，在整个表面上淀积了层间绝缘膜，并随后形成了接触孔以露出源极-漏极区18，且最后形成了例如铝膜的金属薄膜并对其进行构图，从而形成了与源极-漏极区18相接触的金属布线，从而完成了TFT10的制造工艺。
以这种方法，可以制造顶栅极型TFT10，其具有由多晶硅薄膜12制成的沟道区、源极-漏极区18和LDD区域19以及双层的栅电极，其中源极-漏极区18和LDD区域19被配置在所述沟道区的两侧的每一侧上，以及所述双层栅电极被配置在LDD区域19之间的部分上的栅极绝缘膜13上。
在第一实施例的TFT10中，栅电极具有由下栅电极14和上栅电极15构成的双层结构，其中下栅电极14由微晶硅薄膜制成，以及上栅电极15由金属膜制成。因此，可以使用上栅电极15的金属膜作为掩模对下栅电极14的微晶硅薄膜的暴露部分进行蚀刻，从而将下栅电极14成型为与上栅电极15具有相同的平面形状。在通过离子注入法等形成LDD区域19之后将下栅电极14形成为与上栅电极15相同的平面形状，由于杂质不会被引入到上栅电极15之下的多晶硅薄膜12中的区域，因此可以制造其中在LDD区域19上不存在下栅电极14的LDD-TFT。
以这种方法，根据第一实施例，在不增加制造工艺数目的情况下，能够以很低的成本制造使泄漏电流最小化的LDD-TFT。能够使泄漏电流最小化的理由是，LDD区域19不会被下栅电极所重叠，因此，与在LDD区域上存在栅电极的情形相比，从栅电极施加到LDD区域的电场较弱。
接下来将描述根据本发明第二实施例的LDD-TFT。根据第二实施例的LDD-TFT在结构上与图3所示的根据第一实施例的LDD-TFT相同，但是制造工艺方面有所区别。将参考图5A到5E描述根据第二实施例的LDD-TFT的制造工艺，其逐步地示出了制造工艺的工序。
如图5A所示，在绝缘衬底50上按照如下所述的顺序淀积下层绝缘膜11、多晶硅薄膜12、栅极绝缘膜13、微晶硅薄膜14A和金属膜15A，以及如第一实施例那样，在金属膜15A上形成光致抗蚀剂膜16并对其进行构图。在第一实施例中对光致抗蚀剂膜16进行构图的几何形状与上栅电极15的形状相对应，然而在第二实施例中，光致抗蚀剂膜16的几何形状与如下区域的几何形状相对应，所述区域是在完成了的TFT中的下栅电极14和LDD区域19组合的区域。
随后，如图5B所示，使用光致抗蚀剂膜16作为掩模仅仅对金属膜15A进行蚀刻。在该刻蚀过程中，过度地蚀刻金属膜15A，以使得部分地除去了位于光致抗蚀剂膜16之下的部分金属膜15A。此后，如图5C所示，使用相同的光致抗蚀剂膜16作为掩模蚀刻微晶硅薄膜14A。结果，形成了双层的栅电极，在所述双层栅电极中，由微晶硅薄膜制成的下栅电极14伸出超过了由金属膜制成的上栅电极15的边界，换言之，上栅电极15和下栅电极14具有不同的横向宽度。
随后，如图5D所示，除去栅电极上的光致抗蚀剂膜16，且通过利用离子注入法等，经由栅极绝缘膜13、下栅电极14、以及上栅电极15使用杂质对多晶硅薄膜12进行选择性地掺杂。所述杂质穿过了微晶硅薄膜的没有被上栅电极15覆盖的部分。因此，位于被微晶硅薄膜的覆盖部分之下的多晶硅薄膜12的部分中的杂质浓度下降了，且该区域成为了LDD区域19。另一方面，由于杂质没有被微晶硅薄膜所阻挡，因此没有被微晶硅薄膜覆盖的那部分多晶硅薄膜12成为重掺杂的源极-漏极区18。以这种方法，根据第二实施例一次性地形成了源极-漏极区18和LDD区域19。
杂质激活之后的工艺与第一实施例相同。结果，如图5E所示，在第二实施例中完成了TFT20的基本结构。此后，与第一实施例相同，配置了层间绝缘膜和金属布线。
第二实施例提供了与上述第一实施例相同的有益效果。此外，根据第二实施例，由于可以在一个光刻工艺中形成由下层和上层构成的栅电极，因此可以利用比第一实施例更少的工艺制造使泄漏电流最小化的LDD-TFT，其中所述的下层具有相对宽的轮廓且上层具有相对窄的轮廓。
在第一和第二实施例中，尽管LDD区域19被配置在栅电极之下形成的沟道区的源极和漏极的两侧上，但是根据本发明可以将LDD区域仅仅配置在漏极侧上。在那种情况下，将在多晶硅薄膜中的源极侧上仅形成杂质浓度较高的源极-漏极区。
根据本发明，尽管上述实施例中的栅电极具有微晶硅薄膜制成的下栅电极14和金属膜制成的上栅电极15组成的双层结构，但是也可以通过对由相同材料制成的单层膜进行处理，从而形成由具有较宽轮廓的下层和具有较窄轮廓的上层构成的栅电极。此外，下栅电极本身可以被形成为多层膜，且上栅电极本身也可以被形成为多层膜。形成上下栅电极的顺序并不局限于上述顺序。可以首先对下栅电极进行构图并随后对上栅电极进行构图。
图6示出了包括根据本发明的LDD-TFT的LCD的示例性结构。所示出的LCD30包括：绝缘衬底31，在其上形成有根据第一或第二实施例的TFT、与绝缘衬底31配套的相对衬底32、显示部分33(其包括多个夹在绝缘衬底31和相对衬底32之间的液晶元件(未示出))，以及例如驱动电路的各电路(例如扫描电路34)，用于经由TFT对液晶元件进行驱动。所配置的电路包括扫描电路34、37，电平转换器/定时缓存器35、电平转换器36、数据寄存器38、锁存电路39、DAC(数字-模拟转换)电路40、选择电路41等等。所使用的驱动电路的详细结构是本领域技术人员所公知的，且例如，在日本专利特开申请第2004-46054号(JP，A，2004-046054)中被公开了。
显示部分33包括栅极线42和数据线43的矩阵，每个TFT被配置在栅极线42和数据线43的交叉处，以及连接到TFT的液晶元件。显示部分33被配置为有源矩阵显示器。构成例如驱动电路的电路的TFT是在绝缘衬底31上与形成其他TFT同时形成的多晶硅LDD-TFT(即，像素晶体管)，所述TFT的每一个与显示部分33中的每个单独的液晶像素相关。
由于LCD30具有显示部分33，而该显示部分33使用了根据上述任何实施例而形成的LDD-TFT，因此LCD30成本较低且仍然能够显示高质量的图像。这是由于根据本发明的TFT能够实现较低的泄漏电流量，且因此允许将LCD的对比度设置得较高以及能够减小颜色不均匀，由此即使使用了较少的工艺进行制造，但是仍然能够提供高质量的图像。此外，通过在驱动电路中使用根据本发明的LDD-TFT，由于使泄漏电流最小化，因此可以防止电路的故障并且可以减小电路的功耗。
实例：
本发明将对实际制造的顶栅极型LDD-TFT特性的评估结果进行进一步详细描述。
实例1：
根据第一实施例制造LDD-TFT。绝缘衬底50使用低温玻璃，来自Nippon Electric Glass有限公司的“OA-2衬底”。通过使用等离子CVD在低温玻璃衬底上将二氧化硅薄膜淀积到300纳米的厚度从而作为下层绝缘膜11，其中所述的等离子CVD使用了SiH4和N2O的混合气体作为原材料气体。随后，通过减压CVD方法在下层绝缘膜11上将非晶硅薄膜淀积到60纳米的膜厚度，其中所述的减压CVD方法使用Si2H6作为原材料气体。在Si2H6的流速为200sccm时，在压力为13Pa、衬底温度为450℃、持续时间为50分钟的条件下执行淀积。此后，执行激光退火，其中利用波长为308纳米的XeCl准分子激光器光束对非晶硅薄膜进行辐照，从而使所述非晶硅薄膜结晶，由此形成多晶硅薄膜。使用能量密度为396mJ/cm2且重叠率(overlap rate)为90％的准分子激光器光束对非晶硅薄膜进行扫描和辐照。随后使用普通的光刻工艺对多晶硅薄膜12进行构图，以及利用干蚀刻对多晶硅薄膜17进行蚀刻从而将多晶硅薄膜12成型为岛。
通过等离子CVD在岛状的多晶硅薄膜12上将二氧化硅薄膜淀积到12纳米的厚度，其中所述等离子CVD使用SiH4和O2作为原材料气体。SiH4和O2的流速分别为185sccm和3500sccm，且被用作稀释气体He的流速是100sccm。在如下条件下进行淀积，所述条件是：压力为125Pa、衬底温度为410℃、放电电功率为0.33W/cm2、持续时间70秒。
随后，通过等离子CVD将最终被形成为下栅电极14的微晶硅薄膜14A淀积到100纳米的厚度，其中所述的等离子CVD使用了SiH4、PH3(5％H2稀释)和H2的混合气体。SiH4、PH3(5％H2稀释)和H2的流速分别为20sccm、65sccm和2500sccm。在如下条件下进行淀积，所述条件是：压力为260Pa、放电功率密度为1.37W/cm2、衬底温度为390℃、持续时间4分钟。所形成的微晶硅薄膜的电阻率很大程度上取决于它的厚度。这是由于微晶硅中晶体成分的生长速率随着膜厚度的增加而增加。考虑到该膜被用作下栅电极，因此期望膜的电阻率小于等于1Ω·cm。因此，微晶硅薄膜应该至少为70纳米厚。由于结晶成分的生长速率随着衬底温度的上升而增加，因此也期望衬底的温度较高。然而，衬底的温度过高会导致工艺生产能力下降以及会导致设备和工艺成本增加。衬底的温度优选地为高达350℃，其在通常的等离子CVD装置中是可行的。
随后，执行溅射以将铬(Cr)薄膜沉淀到200纳米的厚度从而作为金属膜15A，该金属膜15A将形成上栅电极15。在如下条件下执行所述淀积，所述条件是：使用流速为100sccm的Ar作为溅射气体、压力为0.3Pa、放电功率密度为2W/cm2、衬底温度为150℃，持续时间0.23分钟。所形成的铬薄膜的电阻率为9×10-3Ωcm。执行普通的光刻工艺以对用于形成上栅电极15的光致抗蚀剂膜16进行构图。随后，使用光致抗蚀剂16作为掩模，通过使用Cl2、O2和He的混合气体作为蚀刻气体的干蚀刻对铬薄膜进行蚀刻，从而形成上栅电极15。在如下条件下执行蚀刻，所述条件是：Cl2、O2、H3的流速分别为250sccm、150sccm和150sccm，压力为40Pa、放电功率密度为1.3W/cm2、持续时间5分钟。
在通过蚀刻铬薄膜形成了上栅电极15之后，提供用于形成下栅电极14的光致抗蚀剂膜17并对其进行构图。随后使用光致抗蚀剂膜17作为掩模，使用Cl2和CF4作为蚀刻气体对微晶硅薄膜14A进行干蚀刻。在如下条件下进行蚀刻，所述条件是：Cl2和CF4的流速分别为100sccm和40sccm，压力为3Pa、放电功率密度为0.48W/cm2。在检测到蚀刻终点之后，继续蚀刻6分钟。
在如此蚀刻了微晶硅薄膜14A之后，除去了栅电极上的光致抗蚀剂膜17，以及通过使用硼离子(B+)的离子注入法、使用栅电极作为掩模以自对准方式将杂质引入多晶硅薄膜12中。以如下条件进行掺杂，所述条件是：加速电压为70KeV、压力为0.02Pa、剂量为2.2x1014cm2。
将描述图7中的曲线图。图7示出了通过使用硼离子(B+)的离子注入法距硅层表面掺杂的硅层中的硼的浓度分布图。横轴表示距硅层表面的深度，且纵轴表示杂质(即，硼)的浓度。在所注入的硼的浓度分布图中，无论硅材料是什么，它们之间的差异都将被忽略，其中所述硅材料的类型例如是多晶硅、微晶硅、或二氧化硅。从图7的曲线图可以看出，在该实例的多晶硅薄膜12的重掺杂区域(即，源极-漏极区18)中的杂质浓度是120纳米深度处的值，120纳米等于被用作栅极绝缘膜13的二氧化硅薄膜的厚度。另一方面，图7中轻掺杂区域(LDD区域19)中的杂质浓度是220纳米深度处的值，其等于120纳米厚的二氧化硅薄膜和100纳米厚的微晶硅薄膜的叠层的厚度，其中所述二氧化硅薄膜用作栅极绝缘膜13且微晶硅薄膜形成下栅电极14。由于100nm厚的下栅电极的存在的影响，因此LDD区域19中的硼浓度的数量级低于源极-漏极区18中的浓度。
图7还示出了加速电压为80keV和90keV时的硼离子的浓度分布图。可以看出，随着加速电压的增加，杂质浓度的峰值移到了硅层中更深的位置处。此外，对于70keV的加速电压，硼浓度达到最大的深度约为120纳米，对于80keV约为135纳米，以及对于90keV约为155纳米。在以下深度处，硼浓度会逐渐变小，即，在以下深度处，硼浓度从1×1019cm-3变化为1×1018cm-3，所述深度是：对于70keV的加速电压大约为100纳米、对于80keV大约为120纳米、对于90keV大约为130纳米。
在如上所述地执行了离子注入法之后，通过使用Cl2和CF4作为蚀刻气体的混合气体，蚀刻掉下栅电极14的暴露部分，即，没有被上栅电极15覆盖的部分微晶硅薄膜。在如下条件下进行蚀刻，所述条件是：Cl2的流速为100sccm、CF4的流速为40sccm，压力为3Pa、放电功率密度为0.29W/cm2。
随后，通过等离子CVD在整个表面上将二氧化硅膜淀积到100纳米的厚度，其中所述的等离子CVD使用了SiH4、PH3(5％H2稀释)和H2的混合气体的原材料气体。为了激活多晶硅薄膜12中的杂质而执行退火。随后，再次通过等离子CVD在整个表面上将二氧化硅薄膜淀积到300纳米的厚度，其中所述的等离子CVD使用了SiH4、PH3(5％H2稀释)和H2的混合气体作为原材料气体。通过干蚀刻形成接触孔，通过利用溅射将铝膜淀积到500纳米的厚度，以及对其进行构图从而形成金属布线。最后，执行退火以完成TFT。
与常规的TFT相比，利用这种方法制造的LDD-TFT可以以较低的工艺温度、较高的生产能力以及较低的成本进行制造，并且栅电极更加可靠。此外，由于下栅电极没有与LDD区域重叠，因此在根据该实例的TFT中抑制了泄漏电流的增加。
图8示出了根据该实例制造的和利用常规方法制造的TFT的栅极电压(Vg)与漏极电流(Id)的特性。图8中，曲线A表示本实例的TFT(具有120纳米厚栅氧化膜)的Vg-Id特性，曲线B表示JP，A，11-307777中描述的重叠LDD-TFT的Vg-Id特性，且曲线C表示图1E所示的常规顶栅极型LDD-TFT的Vg-Id特性。如所示的，与常规的重叠LDD-TFT(曲线B)和常规的顶栅极型LDD-TFT(曲线C)相比，本实例的TFT中的泄漏电流显著地减小了。换言之，根据本发明，能够利用较少掩模的工艺制造具有减小泄漏电流的效果的顶栅极型LDD-TFT。
根据上述实例的在LDD-TFT中用作栅极绝缘膜的二氧化硅薄膜具有120纳米的厚度。还可以利用本实例的步骤制造具有100纳米厚的二氧化硅薄膜(作为栅极绝缘膜)的LDD-TFT和具有80纳米厚的二氧化硅薄膜的LDD-TFT。具有100纳米和80纳米厚的栅氧化膜的LDD-TFT也可以提供与具有120纳米厚的栅氧化膜的LDD-TFT相同的效果。
实例2：
根据第二实施例制造的LDD-TFT。
如实例1一样，在低温玻璃衬底上形成多晶硅薄膜12并构图为岛，以及淀积栅极绝缘膜13、微晶硅薄膜14A和铬薄膜15A。随后，如实例1中一样对栅电极进行构图。然而，通过利用湿蚀刻对上栅电极15进行过蚀刻。所使用的蚀刻剂是室温下的硝酸铈铵(IV)(Ce(NH4)2(NO3)6)和高氯酸的水溶液，执行蚀刻210秒。保留在先前的工艺中使用的光致抗蚀剂膜16，并用于在与实例1中所使用的相同条件下对下栅电极14进行干蚀刻。结果，上栅电极15的宽度比下栅电极14在每侧上窄1μm。
在该实例中，与使用干蚀刻的情形相比，通过湿蚀刻可以增加上栅电极的侧蚀刻量。如此，可以形成足够大的LDD区域19。应当指出，可以执行两个湿蚀刻，且可以在第二蚀刻中使用这样的蚀刻剂，所述蚀刻剂具有的浓度为第一蚀刻中使用的蚀刻剂浓度的一半，由此提高了蚀刻精度。
如实例1中，随后通过离子注入法将杂质硼引入到多晶硅薄膜12中。仅仅经由栅极绝缘膜13将杂质引入到在多晶硅薄膜12中没有被栅电极覆盖的区域中，且与实例1相同，剂量为2.2×1014cm-2。另一方面，位于如下部分之下的多晶硅薄膜12区域中的剂量为3.3×1013cm-2，所述区域是上栅电极15被夹在其中且下栅电极14被暴露的区域。如图7所示，在100纳米厚的下栅电极14的影响下，硼浓度被减少了一个数量级。
以与实例1使用的相同的方式执行蚀刻下栅电极14的暴露部分的工艺以及随后的各个工艺，由此完成LDD-TFT。与常规的TFT相比，以这种方法制造的LDD-TFT能够以较低的工艺温度、较少的杂质引入次数和更少的掩模、更高的生产能力和更低的成本进行制造。此外，来源于LDD-TFT中的栅电极的泄漏电流较小。
当在实例2中使用干蚀刻代替湿蚀刻执行栅电极形成工艺时，在蚀刻了下栅电极的暴露部分之后，留下了下栅电极的衍生物的残留物。残留物21是微晶硅的氧化物，其是由于蚀刻气体与暴露的微晶硅薄膜相接触而引起，或者是在掺杂期间产生的。如果保留上述残留物21，则它们的电容性分量会导致薄膜晶体管特性的变化或对形成在残留物上的布线造成损伤。为了避免生成上述残留物21，以及由于干蚀刻不能提供充足的侧蚀刻量，因此如果根据第二实施例制造LDD-TFT，则优选与实例2相同地使用湿蚀刻对上栅电极进行蚀刻。
当已经描述了本发明的优选实施例以及实例时，显然，本本发明不局限于这些实施例和实例。在上述实例中，使用非晶硅作为初始材料，并应用激光退火以形成将被用作沟道、LDD和源极-漏极区的非单晶硅薄膜。然而，通过使用任何其他类型的硅膜可以获得与上述相同的有益效果，所述的硅膜例如是用于形成非单晶硅薄膜而作为初始材料的多晶硅膜或微晶硅膜。此外，代替上述的二氧化硅膜，例如氮化硅薄膜或氮氧化硅膜的其他绝缘膜也可以被用作栅极绝缘膜，从而获得相同的上述效果。用于形成上栅电极的金属膜可以是其他金属膜，例如是铝、硅化钨、钼或硅化钼，或者是用于代替上述铬的合金，例如钨-钼合金。通过使用任何这些金属或者合金可以获得上述相同的效果。
尽管使用硼(B)作为引入到多晶硅薄膜的杂质以制造上述实例中的P沟道TFT，然而，通过使用磷作为杂质制造N沟道的TFT也可以获得相同的上述效果。
尽管已经使用专用名词描述了本发明的优选实施例，但是上述说明仅仅是用于说明目的的，以及应当理解，在不背离权利要求书的精神或保护范围的情况下可以作出多种变化和改变。

Claims (10)

1.一种薄膜晶体管，其包括：
形成在绝缘衬底上的非单晶半导体薄膜；
形成在所述非单晶半导体薄膜上的栅极绝缘膜；
形成在所述栅极绝缘膜上的栅电极，且该栅电极包括下栅电极和上栅电极；以及
轻掺杂漏极结构，包括形成在所述非单晶半导体薄膜中的重掺杂区域和轻掺杂区域；
其中所述轻掺杂区域和所述重掺杂区域之间的杂质浓度差等于由所述下栅电极所阻挡而没有被引入的杂质的浓度；以及
在所述轻掺杂区域上不存在所述栅电极。
2.根据权利要求1的薄膜晶体管，其中所述非单晶半导体薄膜是多晶硅薄膜。
3.根据权利要求2的薄膜晶体管，其中所述下栅电极由微晶硅薄膜制成且所述上栅电极由金属膜制成。
4.一种用于制造薄膜晶体管的方法，包括如下步骤：
在绝缘衬底上形成非单晶半导体薄膜；
在所述非单晶半导体薄膜上形成栅极绝缘膜；
在所述栅极绝缘膜上形成包括下栅电极和上栅电极的栅电极，所述下栅电极具有没有被上栅电极覆盖的部分；
通过经由所述栅电极和所述栅极绝缘膜将杂质引入到非单晶半导体薄膜中，从而在非单晶半导体薄膜中一次性地形成重掺杂区域和轻掺杂区域；以及
利用所述上栅电极作为掩模将下栅电极的暴露部分蚀刻掉。
5.根据权利要求4的方法，其中形成栅电极的步骤包括如下步骤：
在栅极绝缘膜上形成包括多个层的导电膜，以及
通过选择性地蚀刻所述导电膜从而形成栅电极。
6.根据权利要求4的方法，其中形成栅电极的步骤包括如下步骤：
在栅极绝缘膜上形成包括多个层的导电膜；
在导电膜的顶层上选择性地形成光致抗蚀剂膜；
利用所述光致抗蚀剂膜作为掩模，通过对所述导电膜进行各向同性蚀刻从而形成上栅电极，以及利用所述光致抗蚀剂膜作为掩模，通过对导电膜进行各向异性蚀刻从而形成下栅电极。
7.根据权利要求6的方法，其中所述各向同性蚀刻是湿蚀刻。
8.根据权利要求7的方法，其中所述栅极绝缘膜是二氧化硅薄膜，所述包括多个层的导电膜包括下微晶硅薄膜和上铬薄膜；且
湿蚀刻中使用的蚀刻剂是硝酸铈铵(IV)和高氯酸的水溶液。
9.根据权利要求4的方法，其中所述非单晶半导体薄膜是多晶硅薄膜。
10.一种液晶显示器装置，其包括：
绝缘衬底，在所述绝缘衬底上形成了根据权利要求1的薄膜晶体管；
相对衬底；
夹在所述绝缘衬底和所述相对衬底之间的液晶元件；以及
通过所述薄膜晶体管驱动所述液晶元件的驱动电路。
CN200710004095.4A 2006-01-23 2007-01-23 薄膜晶体管及其制造方法 Active CN101009331B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006-014272 2006-01-23
JP2006014272 2006-01-23
JP2006014272A JP2007200936A (ja) 2006-01-23 2006-01-23 薄膜トランジスタ及びその製造方法並びに液晶表示装置

Publications (2)

Publication Number Publication Date
CN101009331A true CN101009331A (zh) 2007-08-01
CN101009331B CN101009331B (zh) 2011-05-18

Family

ID=38284707

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710004095.4A Active CN101009331B (zh) 2006-01-23 2007-01-23 薄膜晶体管及其制造方法

Country Status (3)

Country Link
US (1) US7618881B2 (zh)
JP (1) JP2007200936A (zh)
CN (1) CN101009331B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103985716A (zh) * 2014-05-06 2014-08-13 深圳市华星光电技术有限公司 薄膜晶体管阵列基板制造方法及薄膜晶体管阵列基板
CN105355588A (zh) * 2015-09-30 2016-02-24 深圳市华星光电技术有限公司 Tft阵列基板的制备方法、tft阵列基板及显示装置
WO2016173322A1 (zh) * 2015-04-30 2016-11-03 京东方科技集团股份有限公司 一种阵列基板及其制作方法、及显示装置
CN106409683A (zh) * 2016-11-07 2017-02-15 信利（惠州）智能显示有限公司 Mos管及其制备方法
CN112928153A (zh) * 2019-12-05 2021-06-08 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101827848B1 (ko) * 2010-10-22 2018-03-23 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비한 표시 장치
CN103078002B (zh) * 2012-12-28 2016-01-27 苏州阿特斯阳光电力科技有限公司 一种低表面浓度浅扩散结太阳电池的制备方法
CN104465405B (zh) * 2014-12-30 2017-09-22 京东方科技集团股份有限公司 薄膜晶体管的制作方法及阵列基板的制作方法
TW201704831A (zh) * 2015-07-31 2017-02-01 凌巨科技股份有限公司 薄膜電晶體結構
JP2020129635A (ja) 2019-02-12 2020-08-27 株式会社ジャパンディスプレイ 半導体装置および半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58204570A (ja) 1982-05-24 1983-11-29 Seiko Epson Corp 半導体集積回路装置の製造方法
JPH01125866A (ja) 1987-11-10 1989-05-18 Citizen Watch Co Ltd 半導体集積回路の製造方法
JPH05152326A (ja) 1991-12-02 1993-06-18 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
JPH07106582A (ja) 1993-09-29 1995-04-21 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JP3086579B2 (ja) 1993-12-28 2000-09-11 シャープ株式会社 薄膜トランジスタの製造方法
JP3648808B2 (ja) 1995-10-18 2005-05-18 セイコーエプソン株式会社 薄膜半導体装置およびその製造方法
JP3282582B2 (ja) 1998-04-21 2002-05-13 日本電気株式会社 トップゲート型薄膜トランジスタ及びその製造方法
US6232208B1 (en) * 1998-11-06 2001-05-15 Advanced Micro Devices, Inc. Semiconductor device and method of manufacturing a semiconductor device having an improved gate electrode profile
JP4354099B2 (ja) * 2000-07-10 2009-10-28 シャープ株式会社 薄膜トランジスタの製造方法
JP5259904B2 (ja) 2001-10-03 2013-08-07 ゴールドチャームリミテッド 表示装置
US6773944B2 (en) * 2001-11-07 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2005243938A (ja) * 2004-02-26 2005-09-08 Sharp Corp 薄膜トランジスタおよびその製造方法
JP4304374B2 (ja) * 2004-07-26 2009-07-29 日本電気株式会社 トップゲート型薄膜トランジスタ

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103985716A (zh) * 2014-05-06 2014-08-13 深圳市华星光电技术有限公司 薄膜晶体管阵列基板制造方法及薄膜晶体管阵列基板
US9419029B1 (en) 2014-05-06 2016-08-16 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method for manufacturing thin film transistor array substrate and thin film transistor array substrate for the same
CN103985716B (zh) * 2014-05-06 2018-03-27 深圳市华星光电技术有限公司 薄膜晶体管阵列基板制造方法及薄膜晶体管阵列基板
WO2016173322A1 (zh) * 2015-04-30 2016-11-03 京东方科技集团股份有限公司 一种阵列基板及其制作方法、及显示装置
US9880439B2 (en) 2015-04-30 2018-01-30 Boe Technology Group Co., Ltd. Array substrate, method for manufacturing the same, and display device
CN105355588A (zh) * 2015-09-30 2016-02-24 深圳市华星光电技术有限公司 Tft阵列基板的制备方法、tft阵列基板及显示装置
CN105355588B (zh) * 2015-09-30 2018-06-12 深圳市华星光电技术有限公司 Tft阵列基板的制备方法、tft阵列基板及显示装置
CN106409683A (zh) * 2016-11-07 2017-02-15 信利（惠州）智能显示有限公司 Mos管及其制备方法
CN112928153A (zh) * 2019-12-05 2021-06-08 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法
CN112928153B (zh) * 2019-12-05 2023-07-04 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN101009331B (zh) 2011-05-18
US20070170526A1 (en) 2007-07-26
US7618881B2 (en) 2009-11-17
JP2007200936A (ja) 2007-08-09

Similar Documents

Publication Publication Date Title
CN101009331B (zh) 薄膜晶体管及其制造方法
US5508209A (en) Method for fabricating thin film transistor using anodic oxidation
JP3212060B2 (ja) 半導体装置およびその作製方法
KR960011183B1 (ko) 반도체 장치
US5977559A (en) Thin-film transistor having a catalyst element in its active regions
US6627487B2 (en) Semiconductor device and manufacturing method thereof
US7227187B2 (en) Semiconductor device and manufacturing method thereof
US8080850B2 (en) Semiconductor device having semiconductor layer on insulating structure and method of manufacturing the same
JP3325992B2 (ja) 半導体装置の作製方法
JP3991883B2 (ja) 薄膜トランジスタ基板の製造方法
JPH0818055A (ja) 半導体集積回路およびその作製方法
JP2805590B2 (ja) 半導体装置の作製方法
US20040023446A1 (en) Method of manufacturing thin film transistor, method of manufacturing flat panel display, thin film transistor, and flat panel display
US20060051905A1 (en) Method of fabricating planarized poly-silicon thin film transistors
KR960008133B1 (ko) 반도체장치와 그 제작방법
JPH1065181A (ja) 半導体装置およびその作製方法
JP2004336073A (ja) トップゲート型薄膜トランジスタ及びその製造方法
JP2000150907A (ja) 半導体装置の作製方法
JP4417327B2 (ja) 半導体装置の作製方法
JP4087363B2 (ja) 半導体装置
KR101031702B1 (ko) 금속유도결정화에 의한 액정표시소자 제조방법
JP3615239B2 (ja) 薄膜トランジスタ及びその製造方法
JP2004064056A (ja) 半導体集積回路の作製方法
JP2002033328A (ja) 半導体装置
JP3607186B2 (ja) アクティブマトリクス型表示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Co-patentee after: NLT Technologies Ltd.

Patentee after: NEC Corp.

Address before: Tokyo, Japan

Co-patentee before: NEC LCD Technologies, Ltd.

Patentee before: NEC Corp.

ASS Succession or assignment of patent right

Free format text: FORMER OWNER: NLT TECHNOLOGIES, LTD.

Effective date: 20140321

Owner name: NLT TECHNOLOGIES, LTD.

Free format text: FORMER OWNER: NEC CORP.

Effective date: 20140321

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140321

Address after: Kanagawa, Japan

Patentee after: NLT Technologies Ltd.

Address before: Tokyo, Japan

Patentee before: NEC Corp.

Patentee before: NLT Technologies Ltd.