JPS58204570A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS58204570A JPS58204570A JP8780982A JP8780982A JPS58204570A JP S58204570 A JPS58204570 A JP S58204570A JP 8780982 A JP8780982 A JP 8780982A JP 8780982 A JP8780982 A JP 8780982A JP S58204570 A JPS58204570 A JP S58204570A
- Authority
- JP
- Japan
- Prior art keywords
- resist
- source
- mask
- drain
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 238000001259 photo etching Methods 0.000 claims abstract 2
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims 3
- 238000005530 etching Methods 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract 4
- 238000000034 method Methods 0.000 description 9
- 239000010409 thin film Substances 0.000 description 5
- 238000010276 construction Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアモルハスシリコン、又は多結晶シリコン等の
薄膜を基板として用いた半導体集積回路装置に関し、ソ
ース及びドレインの形成方法に関する。
薄膜を基板として用いた半導体集積回路装置に関し、ソ
ース及びドレインの形成方法に関する。
薄膜を基板として用いたＭＯ８電界効果トランジスタの
研究開発がさかんにおこなわれている。
研究開発がさかんにおこなわれている。
それは薄膜ＭＯ８電界効果トランジスタが実用可能にな
ると、種々の大きなメリットが出てくるからである。安
価な工Ｃが出来るし、大型の工Ｃ及び多層構造の工Ｃ等
が実現して、工Ｃの大きな応用範囲が出現する。
ると、種々の大きなメリットが出てくるからである。安
価な工Ｃが出来るし、大型の工Ｃ及び多層構造の工Ｃ等
が実現して、工Ｃの大きな応用範囲が出現する。
現在、いたるところで研究開発されつつあるこの薄膜Ｍ
Ｏ８電界効果トランジスタ及び集積回路装置にも大きな
問題点がいくつか存在する。゛その大きな問題の中の一
つに、ソース及びドレイン間のリークがある。シリコン
単結晶基板の接合リークはトランジスタ１個あたりに換
算すると１０−１２〜１０−１３ Ａ程度になる。それ
に比較して、アモルハスシリコン及び多結晶シリコンを
基板として用いた薄膜ＭＯ８電界効果型のソース及びド
レイン間のリークは１０−９〜１０−１＠Ａであり、２
桁から３桁多い。そのため、スタティックタイプの駆動
でもリークが多くて問題はあるし、ダイナミックタイプ
の駆動ではリークのため動作ができなくなってしまう。
Ｏ８電界効果トランジスタ及び集積回路装置にも大きな
問題点がいくつか存在する。゛その大きな問題の中の一
つに、ソース及びドレイン間のリークがある。シリコン
単結晶基板の接合リークはトランジスタ１個あたりに換
算すると１０−１２〜１０−１３ Ａ程度になる。それ
に比較して、アモルハスシリコン及び多結晶シリコンを
基板として用いた薄膜ＭＯ８電界効果型のソース及びド
レイン間のリークは１０−９〜１０−１＠Ａであり、２
桁から３桁多い。そのため、スタティックタイプの駆動
でもリークが多くて問題はあるし、ダイナミックタイプ
の駆動ではリークのため動作ができなくなってしまう。
この問題を解決するために種々な手段が取られているが
、この中でソース及びドレイン拡散を２重にする方法に
よるとリーク電流が１桁程度少なくなる。これについて
第１図に例を挙げ以下に説明する。
、この中でソース及びドレイン拡散を２重にする方法に
よるとリーク電流が１桁程度少なくなる。これについて
第１図に例を挙げ以下に説明する。
第１図に示すように絶縁基板１の上にＰ型多結晶シリコ
ン基板２を形成し、エツチング分離した上に熱酸化膜３
を形成する。そしてその上に多結晶シリコンをデポジッ
トしてＮ＋拡散をした後、選択エツチングしてゲート電
極４を形成する。さらに、ゲット電極４をオーバーする
ようにレジスト５を形成し、レジスト５をマスクにして
１×１０”、に−以上のリンイオンを打込んでＮ型のソ
ース・ドレイン拡散層６を形成する。
ン基板２を形成し、エツチング分離した上に熱酸化膜３
を形成する。そしてその上に多結晶シリコンをデポジッ
トしてＮ＋拡散をした後、選択エツチングしてゲート電
極４を形成する。さらに、ゲット電極４をオーバーする
ようにレジスト５を形成し、レジスト５をマスクにして
１×１０”、に−以上のリンイオンを打込んでＮ型のソ
ース・ドレイン拡散層６を形成する。
□
第２図に示すように、レジストを剥離比だ後、ゲート電
極４をマスクにして５ ｘ １０ ”／ｃｄ〜５×１０
１４／ａｉ１ の比較的低濃度のリンを打込んで、ソ
ース・ドレイン拡散層７を形成する。
極４をマスクにして５ ｘ １０ ”／ｃｄ〜５×１０
１４／ａｉ１ の比較的低濃度のリンを打込んで、ソ
ース・ドレイン拡散層７を形成する。
以上の方法によると、Ｐ型多結晶シリコン基板２と高濃
度のＮ型のソース・ドレイン拡散層６との間に低濃度の
Ｎ型のソース・ドレイン拡散層７があり、接合は低濃度
のＮ型ソース・ドレイン拡散層との間で決定され、リー
ク電流が少ない。
度のＮ型のソース・ドレイン拡散層６との間に低濃度の
Ｎ型のソース・ドレイン拡散層７があり、接合は低濃度
のＮ型ソース・ドレイン拡散層との間で決定され、リー
ク電流が少ない。
しかしながら、上記の製造方法によると、レジストで、
マスクするため、マスク合せの余裕を十分とってやらね
ばならないため素子が大型になる。
マスクするため、マスク合せの余裕を十分とってやらね
ばならないため素子が大型になる。
さらに、レジストマスクの工程をふやさなければならな
いため、通常のコストよりもアップになる本発明は以上
のような欠点を改良したもので、本発明の目的は工程を
減少しコストダウンする事にあり、さらに他の目的はマ
スク合せの余裕を取る必要をなくシ、素子の小型化をは
かる事にある第３図〜第５ｉに例を挙げ、以下に本発明
について説明する。
いため、通常のコストよりもアップになる本発明は以上
のような欠点を改良したもので、本発明の目的は工程を
減少しコストダウンする事にあり、さらに他の目的はマ
スク合せの余裕を取る必要をなくシ、素子の小型化をは
かる事にある第３図〜第５ｉに例を挙げ、以下に本発明
について説明する。
第６図に示すように絶縁基板１１の上にＰ型多結晶シリ
コン基板１２を形成し、エツチング分離したその上に熱
酸化膜１３を形成する。そして、その上に多結晶シリコ
ンをデポジットしてＮ“拡散をした後、レジスト１５を
マスクに多結晶シリコンをエツチングしてゲート電極１
４を形成する。
コン基板１２を形成し、エツチング分離したその上に熱
酸化膜１３を形成する。そして、その上に多結晶シリコ
ンをデポジットしてＮ“拡散をした後、レジスト１５を
マスクに多結晶シリコンをエツチングしてゲート電極１
４を形成する。
そして、レジスト１５が形成されているその上からＩ
Ｘ １０ ”／ｃｄ 以上の高濃度のリンイオンを打
込んでＮ型のソース・ドレイン拡散層を形成する。さら
に第４図に示すようにレジスト１５をマスクにゲート電
極をオーバエツチングする。そして、第１５図に示すよ
うに、レジスト１５を剥離して、ゲート電極１４をマス
クに５Ｘ１０Ｌ１１．−〜５ Ｘ １０１４／ｃｓｉ
と比較的低濃度の打込みをして、ソース・ドレイン拡散
層１７を形成する。
Ｘ １０ ”／ｃｄ 以上の高濃度のリンイオンを打
込んでＮ型のソース・ドレイン拡散層を形成する。さら
に第４図に示すようにレジスト１５をマスクにゲート電
極をオーバエツチングする。そして、第１５図に示すよ
うに、レジスト１５を剥離して、ゲート電極１４をマス
クに５Ｘ１０Ｌ１１．−〜５ Ｘ １０１４／ｃｓｉ
と比較的低濃度の打込みをして、ソース・ドレイン拡散
層１７を形成する。
以上のような方法によるとＰ型多結晶基板と接合を形成
するのは比較的低濃度のＮ型のソース・ドレイン拡散層
であり、リークは少なくてすむ。
するのは比較的低濃度のＮ型のソース・ドレイン拡散層
であり、リークは少なくてすむ。
さらに本発明の方法によると、従来の方法のように高濃
度の拡散の時にレジストマスクをあらためて形成するよ
うなホト工程の増加をもたらさないですむ。又、マスク
合せをする事もないので合せ余裕を必要とする事もなく
素子を大きくする事もない。
度の拡散の時にレジストマスクをあらためて形成するよ
うなホト工程の増加をもたらさないですむ。又、マスク
合せをする事もないので合せ余裕を必要とする事もなく
素子を大きくする事もない。
第１図及び第２図は従来方法による工程ごとの断面略図
である。 第３〜５図は本発明の方法による工程ごとの断面略図で
ある。 以下法の通り １．１１・・・・・・絶縁基板 ２．１２・・・・・・Ｐ型多結晶シリコン基板３．１３
・・・・・・熱酸化膜 ４．１４・・・・・・ゲート電極 ５９１５・・・・・・レジスト ６．１６・・・・・・Ｎ型ソースＯドレイン拡散７９１
７・・・・・・ＭＷソース・ドレイン拡散層 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 ″ 第５１Ｊ
である。 第３〜５図は本発明の方法による工程ごとの断面略図で
ある。 以下法の通り １．１１・・・・・・絶縁基板 ２．１２・・・・・・Ｐ型多結晶シリコン基板３．１３
・・・・・・熱酸化膜 ４．１４・・・・・・ゲート電極 ５９１５・・・・・・レジスト ６．１６・・・・・・Ｎ型ソースＯドレイン拡散７９１
７・・・・・・ＭＷソース・ドレイン拡散層 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 ″ 第５１Ｊ
Claims (1)
- アモルハスシリコン、又は多結晶シリコンヲ基板として
用いた半導体集積回路装置において、ゲート電極のホト
エツチングの後、ソース及びドレイン拡散層用のイオン
打込みをし、その後さらに電極をオーバエッチしてサイ
ドエッチさせ、レジストハクリ後ふたたび該ソース及び
ドレイン拡散層用に前記イオン打込みよりも低濃でイオ
ン打込みして形成する事を特徴とする半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8780982A JPS58204570A (ja) | 1982-05-24 | 1982-05-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8780982A JPS58204570A (ja) | 1982-05-24 | 1982-05-24 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58204570A true JPS58204570A (ja) | 1983-11-29 |
Family
ID=13925299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8780982A Pending JPS58204570A (ja) | 1982-05-24 | 1982-05-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58204570A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283068A (ja) * | 1987-05-14 | 1988-11-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
| JPH0936373A (ja) * | 1995-07-18 | 1997-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JPH0945921A (ja) * | 1995-07-27 | 1997-02-14 | Nec Corp | 薄膜トランジスタの製造方法 |
| JP2004040108A (ja) * | 2002-07-08 | 2004-02-05 | Toppoly Optoelectronics Corp | Ｌｄｄ構造を有する薄膜トランジスタとその製造方法 |
| US6803600B2 (en) | 1991-08-26 | 2004-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| US6849872B1 (en) | 1991-08-26 | 2005-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US7019385B1 (en) | 1996-04-12 | 2006-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| US7618881B2 (en) | 2006-01-23 | 2009-11-17 | Nec Corporation | Thin-film transistor and manufacturing method thereof |
-
1982
- 1982-05-24 JP JP8780982A patent/JPS58204570A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283068A (ja) * | 1987-05-14 | 1988-11-18 | Sharp Corp | 薄膜トランジスタの製造方法 |
| US6803600B2 (en) | 1991-08-26 | 2004-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| US6849872B1 (en) | 1991-08-26 | 2005-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| US7456427B2 (en) | 1991-08-26 | 2008-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| US7821011B2 (en) | 1991-08-26 | 2010-10-26 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices and method of manufacturing the same |
| US7855106B2 (en) | 1991-08-26 | 2010-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH0936373A (ja) * | 1995-07-18 | 1997-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JPH0945921A (ja) * | 1995-07-27 | 1997-02-14 | Nec Corp | 薄膜トランジスタの製造方法 |
| US7019385B1 (en) | 1996-04-12 | 2006-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| US7838968B2 (en) | 1996-04-12 | 2010-11-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| JP2004040108A (ja) * | 2002-07-08 | 2004-02-05 | Toppoly Optoelectronics Corp | Ｌｄｄ構造を有する薄膜トランジスタとその製造方法 |
| US7618881B2 (en) | 2006-01-23 | 2009-11-17 | Nec Corporation | Thin-film transistor and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02256267A (ja) | 薄膜ｓｏｉ ｃ―ｍｏｓ素子及びその製造方法 | |
| US3996658A (en) | Process for producing semiconductor memory device | |
| JPS58204570A (ja) | 半導体集積回路装置の製造方法 | |
| US4553314A (en) | Method for making a semiconductor device | |
| JPH0193159A (ja) | ＢｉＣＭＯＳ素子の製造方法 | |
| JPS5843912B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3153911B2 (ja) | 半導体装置の製法 | |
| SU773793A1 (ru) | Способ изготовлени полупроводниковых интегральных бипол рных схем | |
| JP2917918B2 (ja) | 半導体装置の製造方法 | |
| JP3371196B2 (ja) | パターン形成方法 | |
| JPS6244862B2 (ja) | ||
| GB1595547A (en) | Method for forming very small contact windows in a semiconductor device | |
| JPS5975653A (ja) | 半導体集積回路装置の製造方法 | |
| KR930008905B1 (ko) | 다층구조의 시모스 트랜지스터의 제조방법 | |
| KR940001258B1 (ko) | BiCMOS소자의 제조방법 | |
| JPS6041870B2 (ja) | 相補型ｍｏｓ集積回路装置の製造方法 | |
| JP2820284B2 (ja) | 半導体装置の製造方法 | |
| JPH0621458A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2892436B2 (ja) | 半導体装置の製造方法 | |
| JP3479393B2 (ja) | 半導体装置の製造方法 | |
| JPS62112376A (ja) | 半導体装置 | |
| JPS6089940A (ja) | 半導体装置の製造方法 | |
| JPS6046546B2 (ja) | 半導体装置の製造方法 | |
| JPS5886760A (ja) | 半導体装置の製造方法 | |
| JP2001119031A (ja) | 半導体装置およびその製造方法 |