JPS62112376A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62112376A JPS62112376A JP60253208A JP25320885A JPS62112376A JP S62112376 A JPS62112376 A JP S62112376A JP 60253208 A JP60253208 A JP 60253208A JP 25320885 A JP25320885 A JP 25320885A JP S62112376 A JPS62112376 A JP S62112376A
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- Japan
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- drain region
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に拡散層容量を低減して
高速素子をめざしたＭＯ８型半導体装覆に係わるもので
ある。
高速素子をめざしたＭＯ８型半導体装覆に係わるもので
ある。
（発明の技術的背景とその問題点）
従来、ＭＯ８型トランジスタとしては、例えば第２図に
示すものが知られている。 図中の１は。
示すものが知られている。 図中の１は。
Ｎ型の単結晶シリコン基板である。この基板１の表面に
は、フィールド酸化膜２が形成されている。
は、フィールド酸化膜２が形成されている。
このフィールド酸化８１２で囲まれた前記基板１の素子
領域にはＰ１型のソース・ドレイン領ｉｉ！３゜４が設
けられている。前記素子領域上には、ゲート波化膜５を
合して多結晶シリコンからなるゲート電Ｉｆ！ｅが設け
られている。前記基板１上には、前記ソース・ドレイン
領域３．４に対応する部分にコンタクトホール７を有し
たパッシベーション護（Ｓｉ０２１１１）８が設けられ
ている。前記コンタクトホール７には、Ａ２配Ｊｉｊ１
９が設けられている。ところで、こうした（ｉ造のＭＯ
８型トランジスタにおいては、Ａ−Ａ’ 断面の不純物
プロファイルが第３図に示す通りとなっている。
領域にはＰ１型のソース・ドレイン領ｉｉ！３゜４が設
けられている。前記素子領域上には、ゲート波化膜５を
合して多結晶シリコンからなるゲート電Ｉｆ！ｅが設け
られている。前記基板１上には、前記ソース・ドレイン
領域３．４に対応する部分にコンタクトホール７を有し
たパッシベーション護（Ｓｉ０２１１１）８が設けられ
ている。前記コンタクトホール７には、Ａ２配Ｊｉｊ１
９が設けられている。ところで、こうした（ｉ造のＭＯ
８型トランジスタにおいては、Ａ−Ａ’ 断面の不純物
プロファイルが第３図に示す通りとなっている。
ところで、ＬＳＩのスピードを決定する要因の一つとし
て、ゲートあたりの伝播波遅延時間があり、これはトラ
ンジスタの電流駆動能力及びゲート間にぶらさがってい
る負荷容量などで主に決定される。ここで、負荷容量の
一つにドレインの拡散ＷＪ容珊がある。つまり、素子の
微細化が進むにつれてスケーリング則に従って基板の不
純物濃度を高くづ−る方向にあるが、基板の不純物濃度
が高くなるとドレインとの接合の空乏層が伸びにくくな
り接合容量が増大し、素子の高速動作化ができない。
て、ゲートあたりの伝播波遅延時間があり、これはトラ
ンジスタの電流駆動能力及びゲート間にぶらさがってい
る負荷容量などで主に決定される。ここで、負荷容量の
一つにドレインの拡散ＷＪ容珊がある。つまり、素子の
微細化が進むにつれてスケーリング則に従って基板の不
純物濃度を高くづ−る方向にあるが、基板の不純物濃度
が高くなるとドレインとの接合の空乏層が伸びにくくな
り接合容量が増大し、素子の高速動作化ができない。
本発明は上記事情に鑑みてなされたちので、ドレイン領
域と半導体基板との接合８優を低減して素子の高速動作
化を達成できる半導体装置を提供することを目的とする
。
域と半導体基板との接合８優を低減して素子の高速動作
化を達成できる半導体装置を提供することを目的とする
。
本発明は、第１導電型の半導体基板と、この基板表面に
設置プられた第２導電型のソース・ドレイン領域と、前
記トレイン領域の直下に該ドし／イン領域と離間して設
けられた第２導電型の拡散層とを具備することにより、
通常のドレイン領域と半導体基板とのＰＮ接合の下に更
にＰＮ接合を形成して空乏層を広げ、ドレイン領域と基
板との接合容量の低減をし、素子の高速動作化を図った
ったものである。
設置プられた第２導電型のソース・ドレイン領域と、前
記トレイン領域の直下に該ドし／イン領域と離間して設
けられた第２導電型の拡散層とを具備することにより、
通常のドレイン領域と半導体基板とのＰＮ接合の下に更
にＰＮ接合を形成して空乏層を広げ、ドレイン領域と基
板との接合容量の低減をし、素子の高速動作化を図った
ったものである。
以下、本発明の一実施例に係る［）ブートネルＭＯＳト
ランジスタを製造工程順に示−づ゛第１図（ａ）〜（（
１）を参照【ノで説明り”る。
ランジスタを製造工程順に示−づ゛第１図（ａ）〜（（
１）を参照【ノで説明り”る。
（１）まず、５ Ｘ １０” ｔａｘ”の不純物９度を
右するＮ型の単結晶シリコン基板１１を用い、素子分離
領域に厚さ６０００人の厚いノイールド酸化膜１２を形
成した。つづいて、このフィールド醇化膜１２で囲まれ
た素子領域上に厚さ１００人の酸化１（図示せｆ）を介
し・て厚さ４０００人の多結晶シリコン膜（図示１！ず
〉をＣＶＤ法により形成した。次いで、この多結晶シリ
１］ン膜上にレジス１〜を塗布、乾燥した後、バターニ
ングして所定の形状のレジストパターン１３を形成した
く第１図（ａ）図示）。しかる後、このレジス１−パタ
ーン１３をマスクとして前記多結晶シリコン膜及び酸化
膜を夫々反応性イオンエツヂング（ＲＩＥ）によりエツ
チングし、多結晶シリコンからなるゲート電極１４、ゲ
ート酸化膜１５を形成した。更に、前記し／シストパタ
ーン１３をマスクとしてボロンイオン１６を加速電圧２
００ＫｅＶ、ドーズｆｆ１５Ｘ１０１２ｃｆＲ’の条件
で前記素子領域にイオン注入し、低濃度ボロン層１７を
形成した。ひきつづき、前記レジストパターン１３をマ
スクとしてＢＦ２イオン１８を加速電圧４０ＫｅＶ、ド
ーズｆｆ１２Ｘ１０”ｃ！１１′２の条件で前記素子領
域にイオン注入し、高濃度のボロンｔｉｉ１１９を形成
した（第１図（ｂ）図示）。
右するＮ型の単結晶シリコン基板１１を用い、素子分離
領域に厚さ６０００人の厚いノイールド酸化膜１２を形
成した。つづいて、このフィールド醇化膜１２で囲まれ
た素子領域上に厚さ１００人の酸化１（図示せｆ）を介
し・て厚さ４０００人の多結晶シリコン膜（図示１！ず
〉をＣＶＤ法により形成した。次いで、この多結晶シリ
１］ン膜上にレジス１〜を塗布、乾燥した後、バターニ
ングして所定の形状のレジストパターン１３を形成した
く第１図（ａ）図示）。しかる後、このレジス１−パタ
ーン１３をマスクとして前記多結晶シリコン膜及び酸化
膜を夫々反応性イオンエツヂング（ＲＩＥ）によりエツ
チングし、多結晶シリコンからなるゲート電極１４、ゲ
ート酸化膜１５を形成した。更に、前記し／シストパタ
ーン１３をマスクとしてボロンイオン１６を加速電圧２
００ＫｅＶ、ドーズｆｆ１５Ｘ１０１２ｃｆＲ’の条件
で前記素子領域にイオン注入し、低濃度ボロン層１７を
形成した。ひきつづき、前記レジストパターン１３をマ
スクとしてＢＦ２イオン１８を加速電圧４０ＫｅＶ、ド
ーズｆｆ１２Ｘ１０”ｃ！１１′２の条件で前記素子領
域にイオン注入し、高濃度のボロンｔｉｉ１１９を形成
した（第１図（ｂ）図示）。
（２）次に、９００℃、６０分間熱処理を行ない、前記
低濃度ボロン台１７、高濃度ボロン層１９中のボロンが
活性化した。その結果、前記素子領域の表面にはＰ＋型
のソース・ドレイン領域２０１２１が形成され、かつこ
れらソース・ドレイン領域２０，２１の直下の素子領域
に低濃度のＰ型層２０ａ、２１ａが前記ソース、ドレイ
ン領域２０．２１から離間して夫々形成されたく第１図
（Ｃ）図示）。なお、前記ソース、ドレイン領域２０．
２１は、イオン注入の代わりに気相成長や固相拡散を用
いて形成してもよい。つづいて、全面にパッシベーショ
ン用のＳ ｉ ０２膜２２を堆積した後、ソース・ドレ
イン領域２０．２１及びゲート電極２２上の５ｉ０２膜
２２を選択的に開口し、コンタクトホール２３を形成し
た。次いで、これらコンタクトホール２３にＡ℃配線２
４を形成し、ＰチャネルＭＯＳトランジスタを製造した
く第１図（ｄ）図示）。
低濃度ボロン台１７、高濃度ボロン層１９中のボロンが
活性化した。その結果、前記素子領域の表面にはＰ＋型
のソース・ドレイン領域２０１２１が形成され、かつこ
れらソース・ドレイン領域２０，２１の直下の素子領域
に低濃度のＰ型層２０ａ、２１ａが前記ソース、ドレイ
ン領域２０．２１から離間して夫々形成されたく第１図
（Ｃ）図示）。なお、前記ソース、ドレイン領域２０．
２１は、イオン注入の代わりに気相成長や固相拡散を用
いて形成してもよい。つづいて、全面にパッシベーショ
ン用のＳ ｉ ０２膜２２を堆積した後、ソース・ドレ
イン領域２０．２１及びゲート電極２２上の５ｉ０２膜
２２を選択的に開口し、コンタクトホール２３を形成し
た。次いで、これらコンタクトホール２３にＡ℃配線２
４を形成し、ＰチャネルＭＯＳトランジスタを製造した
く第１図（ｄ）図示）。
本発明に係るＰチャネルＭ ＯＳ を−ランジスタは、
第１図（ｄ）に示す如く、Ｎ型の単結晶シリコン基板１
１の素子領域にＰ４″型のソース・ドレイン領域２０．
２１を設け、かつこれらソース・ドレイン１Ｍ２０，２
１（７）直下に該ａｔｄ２０．２１から夫々離間して低
濃度のＰ型層２０ａ、２１ａを設けた構造となっている
。そして、第１図（ｄ）をＡ−Ａ’で切った断面の不純
物プロファイルは第４図に示すようになる。同図におい
て、実線は個々の不純物プロファイルで点線が全体の不
純物である。また、同図より３つのＰＮ接合ができるこ
とが明らかであり、浅い方からソース領ｉｉｉ！２０と
基板１１との接合Ａ、基板１１と低濃度のＰ型層２０ａ
との接合Ｂ、低濃度のＰ型層２０ａと基板１１との接合
Ｃである。従って、素子の微細化が進んでパンデスルー
やショートヂャネル効果防止のため基板濃度が高くなっ
た場合、ドレイン領１１２１基板１１間に伸びる空乏ｌ
ｉ！幅は小さくなり、接合容」が増大する。具体的には
、従来例ではドレインバイアス、ＶＤ −０で基板側
に伸びる空乏層幅は約０．１Ｆｚ＋ａ、ＶＤ−５Ｖで約
０．４ｔｍである。これに対し、本発明の場合、Ｖｔ）
−０Ｖで約４倍、ＶＤ−５Ｖで約２．５倍の空乏層を伸
ばすことができ、容量はそれぞれ １／４、１／２．５
と減少できる。これにより、本発明によれば素子の高速
動作を行なうことができる。
第１図（ｄ）に示す如く、Ｎ型の単結晶シリコン基板１
１の素子領域にＰ４″型のソース・ドレイン領域２０．
２１を設け、かつこれらソース・ドレイン１Ｍ２０，２
１（７）直下に該ａｔｄ２０．２１から夫々離間して低
濃度のＰ型層２０ａ、２１ａを設けた構造となっている
。そして、第１図（ｄ）をＡ−Ａ’で切った断面の不純
物プロファイルは第４図に示すようになる。同図におい
て、実線は個々の不純物プロファイルで点線が全体の不
純物である。また、同図より３つのＰＮ接合ができるこ
とが明らかであり、浅い方からソース領ｉｉｉ！２０と
基板１１との接合Ａ、基板１１と低濃度のＰ型層２０ａ
との接合Ｂ、低濃度のＰ型層２０ａと基板１１との接合
Ｃである。従って、素子の微細化が進んでパンデスルー
やショートヂャネル効果防止のため基板濃度が高くなっ
た場合、ドレイン領１１２１基板１１間に伸びる空乏ｌ
ｉ！幅は小さくなり、接合容」が増大する。具体的には
、従来例ではドレインバイアス、ＶＤ −０で基板側
に伸びる空乏層幅は約０．１Ｆｚ＋ａ、ＶＤ−５Ｖで約
０．４ｔｍである。これに対し、本発明の場合、Ｖｔ）
−０Ｖで約４倍、ＶＤ−５Ｖで約２．５倍の空乏層を伸
ばすことができ、容量はそれぞれ １／４、１／２．５
と減少できる。これにより、本発明によれば素子の高速
動作を行なうことができる。
また、工程的には、ゲート電極１４を形成後、ソース・
ドレイン領域２０．２１形成のためのイオン注入時に、
低濃度のＰ型層形成のためのイオン注入を一工程増加さ
せるだけでよく、はとんど負担にならない。
ドレイン領域２０．２１形成のためのイオン注入時に、
低濃度のＰ型層形成のためのイオン注入を一工程増加さ
せるだけでよく、はとんど負担にならない。
なお、上記実施例では、低濃度のＰ型層をソース・ドレ
イン領域の直下に夫々離間して設けたが、これに限らず
、トレイン１Ｍの直下のみに設けた場合でも上記実施例
と同様な効果が得られる。更に、上記実施例では、Ｐ型
層はその不純物濃度が低濃度である場合について述べた
が、高濃度であっても従来と比べ効果的である。
イン領域の直下に夫々離間して設けたが、これに限らず
、トレイン１Ｍの直下のみに設けた場合でも上記実施例
と同様な効果が得られる。更に、上記実施例では、Ｐ型
層はその不純物濃度が低濃度である場合について述べた
が、高濃度であっても従来と比べ効果的である。
また、上記実施例では、ＰチャネルＭＯ８ｔ−ランジス
タに適用した場合について述べたが、これに限らない。
タに適用した場合について述べたが、これに限らない。
例えば、ＮチャネルＭＯＳトランジスタにも適用でき、
更に相補型ＭＯＳトランジスタでもよい。
更に相補型ＭＯＳトランジスタでもよい。
以上詳述した如く本発明によれば、ドレイン領域と半導
体基板との寄生容ｌを低減して素子の高速動作化をなし
える半導体装置を提供できる。
体基板との寄生容ｌを低減して素子の高速動作化をなし
える半導体装置を提供できる。
第１図（ａ）〜（ｄ）は本発明の一実施例に係るＰチャ
ネルＭＯＳトランジスタを製造工程順に示す断面図、第
２図は従来のＰチャネルＭＯＳトランジスタの断面図、
第３図は従来のＰチャネルＭＯＳトランジスタによる不
純物濃度特性図、第４図は本発明のＰチャネルＭＯＳト
ランジスタによる不純物濃度特性図である。 １１・・・Ｎ型の単結晶シリコン基板、１２・・・フィ
ールド酸化膜、１４・・・ゲート電極、１５・・・ゲー
ト酸化膜、１６・・・ボロンイオン、１７・・・低濃度
ボロン層、１８・・・ＢＦ２層、１９・・・高濃度ボロ
ン層、２０・・・Ｐ＋型のソース領域、２１・・・Ｐ＋
型のドレイン領域、２０ａ、２１ａ・・・低濃度のＰ型
層、２２２−８ｉ０２．２３−ｖ ンタクトホール、２
４・・・ＡＱ、配線。 出願人代理人 弁理士 鈴江武彦 （Ｃ） 第１図 Ａ゛ 第２図 澤３ 第３図
ネルＭＯＳトランジスタを製造工程順に示す断面図、第
２図は従来のＰチャネルＭＯＳトランジスタの断面図、
第３図は従来のＰチャネルＭＯＳトランジスタによる不
純物濃度特性図、第４図は本発明のＰチャネルＭＯＳト
ランジスタによる不純物濃度特性図である。 １１・・・Ｎ型の単結晶シリコン基板、１２・・・フィ
ールド酸化膜、１４・・・ゲート電極、１５・・・ゲー
ト酸化膜、１６・・・ボロンイオン、１７・・・低濃度
ボロン層、１８・・・ＢＦ２層、１９・・・高濃度ボロ
ン層、２０・・・Ｐ＋型のソース領域、２１・・・Ｐ＋
型のドレイン領域、２０ａ、２１ａ・・・低濃度のＰ型
層、２２２−８ｉ０２．２３−ｖ ンタクトホール、２
４・・・ＡＱ、配線。 出願人代理人 弁理士 鈴江武彦 （Ｃ） 第１図 Ａ゛ 第２図 澤３ 第３図
Claims (2)
- （１）第１導電型の半導体基板と、この基板表面に設け
られた第２導電型のソース・ドレイン領域と、前記ドレ
イン領域の直下に該ドレイン領域と離間して設けられた
第２導電型の拡散層とを具備することを特徴とする半導
体装置。 - （２）第２導電型の拡散層の不純物濃度が ドレイン領域に対して低濃度であることを特徴とする特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253208A JPS62112376A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253208A JPS62112376A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112376A true JPS62112376A (ja) | 1987-05-23 |
| JPH0422346B2 JPH0422346B2 (ja) | 1992-04-16 |
Family
ID=17248058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60253208A Granted JPS62112376A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112376A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997029519A1 (en) * | 1996-02-07 | 1997-08-14 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
| KR100422584B1 (ko) * | 2001-06-30 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
-
1985
- 1985-11-12 JP JP60253208A patent/JPS62112376A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997029519A1 (en) * | 1996-02-07 | 1997-08-14 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
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| Publication number | Publication date |
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| JPH0422346B2 (ja) | 1992-04-16 |
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