JPH0193159A - ＢｉＣＭＯＳ素子の製造方法 - Google Patents
ＢｉＣＭＯＳ素子の製造方法Info
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- JPH0193159A JPH0193159A JP63178271A JP17827188A JPH0193159A JP H0193159 A JPH0193159 A JP H0193159A JP 63178271 A JP63178271 A JP 63178271A JP 17827188 A JP17827188 A JP 17827188A JP H0193159 A JPH0193159 A JP H0193159A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、高速かつ高集積度の半導体素子の製造方法に
関し、特に通信やコンピュータの分野等の半導体回路で
要求される高速高集積半導体素子を製造するために、高
速動作が要求される回路に用いられるバイポーラトラン
ジスタと高密度を要求される回路に用いられるＣＭＯＳ
トランジスタを混在させて、高速でかつ高集積回路を実
現した混載形半導体素子、すなわちＢｉＣＭＯＳ素子を
製造する製造方法に関する。
関し、特に通信やコンピュータの分野等の半導体回路で
要求される高速高集積半導体素子を製造するために、高
速動作が要求される回路に用いられるバイポーラトラン
ジスタと高密度を要求される回路に用いられるＣＭＯＳ
トランジスタを混在させて、高速でかつ高集積回路を実
現した混載形半導体素子、すなわちＢｉＣＭＯＳ素子を
製造する製造方法に関する。
〔従来の技術］
一般に、大規模集積回路の設計にあたって重要な点は、
いかに回路の動作速度を高めることができるかというこ
とと、回路に含まれる素子の数が増加するにしてもすべ
ての回路から放出される熱量を一定な範囲内でいかに減
少させることができるかということである。
いかに回路の動作速度を高めることができるかというこ
とと、回路に含まれる素子の数が増加するにしてもすべ
ての回路から放出される熱量を一定な範囲内でいかに減
少させることができるかということである。
一般に、ディジタル回路においては、これを基本ゲート
の消費電力と伝搬遅延時間との積Ｆがよく用いられ、そ
の値が小さければ小さい程良好な回路ということができ
る。
の消費電力と伝搬遅延時間との積Ｆがよく用いられ、そ
の値が小さければ小さい程良好な回路ということができ
る。
大抵の場合、バイポーラ回路では、ゲートの伝搬遅延時
間を短縮させることができるが、放出熱量が多くて１つ
のチップに集積することのできるトランジスタの個数に
制約を受けることになる。
間を短縮させることができるが、放出熱量が多くて１つ
のチップに集積することのできるトランジスタの個数に
制約を受けることになる。
他方、ＣＭＯＳ回路の場合は、回路で発生する熱量を減
少させることができ、電力消耗の点からは非常に有利で
あり、集積度を高めることができるが、容量性負荷を充
・放電するためにはＣＭＯＳトランジスタ自体の電流駆
動能力が小さくて動作速度が制限されてしまう。
少させることができ、電力消耗の点からは非常に有利で
あり、集積度を高めることができるが、容量性負荷を充
・放電するためにはＣＭＯＳトランジスタ自体の電流駆
動能力が小さくて動作速度が制限されてしまう。
また、最近の傾向では、直接回路の設計においてアナロ
グおよびディジタル回路が同時に要求される通信用半導
体回路の比重が次第に増加してきており、 ＣＭＯＳ回
路のこれまでの発展に加えて、バイポーラ・アナログ回
路の必要性が増大しつつある。
グおよびディジタル回路が同時に要求される通信用半導
体回路の比重が次第に増加してきており、 ＣＭＯＳ回
路のこれまでの発展に加えて、バイポーラ・アナログ回
路の必要性が増大しつつある。
それゆえに、１つのチップに、バイポーラ素子と０ＭＯ
Ｓ素子とを同時に搭載するＢｉＣＭＯＳ素子の製造技術
が開発され、各種の通信用集積回路、あるいはＶＴＲや
カメラなどに用いられる集積回路等として実用化されて
いる。最近では、かかるＢｉＣＭＯＳ素子がゲート・ア
レイや記憶素子にも応用されている。
Ｓ素子とを同時に搭載するＢｉＣＭＯＳ素子の製造技術
が開発され、各種の通信用集積回路、あるいはＶＴＲや
カメラなどに用いられる集積回路等として実用化されて
いる。最近では、かかるＢｉＣＭＯＳ素子がゲート・ア
レイや記憶素子にも応用されている。
このようなりｉ（：ＭＯＳ素子においては、高密度が要
求される回路部分については０ＭＯＳ素子を用い、高速
が要求される部分についてはバイポーラ素子を利用し、
以って高速と同時に高集積度を実現した半導体素子を得
ている。
求される回路部分については０ＭＯＳ素子を用い、高速
が要求される部分についてはバイポーラ素子を利用し、
以って高速と同時に高集積度を実現した半導体素子を得
ている。
従来のＢｉＣＭＯＳ素子製造技術の一例では、第３図に
示すように、ＣＭＯＳ素子の製造工程を主体とし、その
途中においてバイポーラ・トランジスタを製造する。
示すように、ＣＭＯＳ素子の製造工程を主体とし、その
途中においてバイポーラ・トランジスタを製造する。
すなわち、第３図の例では、Ｐ形基板１００上にＮゝ形
埋込層１０１を形成してから、その露出表面上にＰ形エ
ピタキシアル層１０２をエピタキシアル成長させる。つ
いで、エピタキシアル層１０２において、Ｎ＋形埋込層
１０１の上方にＮ形ウェル１０３および１０４を形成し
、Ｎ形ウェル１０４にＰ形ＭＯＳ素子を形成し、Ｐ形エ
ピタキシアル層１０２にＮ形ＭＯＳ素子を形成すると共
に、Ｎ形ウェル１０３にはバイポーラＮＰＮ トランジ
スタを形成する。ここで、１０５および１０６はＰ形Ｍ
ＯＳ素子のソースおよびドレイン領域としてのＰ０形領
域、１０７は絶縁層、１０８はゲート電極、１０９およ
び１１０はＮ形ＭＯＳ素子のソースおよびドレイン領域
としてのＮ＋形領領域１１１はゲート電極、１１２はサ
ブストレート領域である。
埋込層１０１を形成してから、その露出表面上にＰ形エ
ピタキシアル層１０２をエピタキシアル成長させる。つ
いで、エピタキシアル層１０２において、Ｎ＋形埋込層
１０１の上方にＮ形ウェル１０３および１０４を形成し
、Ｎ形ウェル１０４にＰ形ＭＯＳ素子を形成し、Ｐ形エ
ピタキシアル層１０２にＮ形ＭＯＳ素子を形成すると共
に、Ｎ形ウェル１０３にはバイポーラＮＰＮ トランジ
スタを形成する。ここで、１０５および１０６はＰ形Ｍ
ＯＳ素子のソースおよびドレイン領域としてのＰ０形領
域、１０７は絶縁層、１０８はゲート電極、１０９およ
び１１０はＮ形ＭＯＳ素子のソースおよびドレイン領域
としてのＮ＋形領領域１１１はゲート電極、１１２はサ
ブストレート領域である。
バイポーラトランジスタの部分においては、１１３はＮ
形ウェル１０３内の表面近傍に形成したＰ影領域、１１
４はＮ形ウェル１０３においてＰ影領域ｉ１３のまわり
に環状に形成したコレクタ（Ｃ）領域としてのＮ＋形領
領域１１５および１１６はＰ影領域１１３内に形成した
、それぞれ、ベース（Ｂ）およびエミッタ（Ｅ）領域と
してのＰ＋形領域およびＮ３形領域である。
形ウェル１０３内の表面近傍に形成したＰ影領域、１１
４はＮ形ウェル１０３においてＰ影領域ｉ１３のまわり
に環状に形成したコレクタ（Ｃ）領域としてのＮ＋形領
領域１１５および１１６はＰ影領域１１３内に形成した
、それぞれ、ベース（Ｂ）およびエミッタ（Ｅ）領域と
してのＰ＋形領域およびＮ３形領域である。
この場合の製造工程は簡単であるものの、バイポーラ素
子の固有特性である高速性が大きく制約されていた。
子の固有特性である高速性が大きく制約されていた。
したがって、このような欠点を補完するために、ＢｉＣ
ＭＯＳ素子を製造するにあたって、第４図に示すように
、バイポーラ・トランジスタの製造工程を主体とし、そ
の途中において０ＭＯＳ素子を製造し、かつバイポーラ
・トランジスタはＳＢＣ（Ｓｔａｎｄ−ａｒｄ Ｂｕｒ
ｉｅｄ Ｃｏ１１ｅｃｔｏｒ）技術で製造することが行
われてきた。
ＭＯＳ素子を製造するにあたって、第４図に示すように
、バイポーラ・トランジスタの製造工程を主体とし、そ
の途中において０ＭＯＳ素子を製造し、かつバイポーラ
・トランジスタはＳＢＣ（Ｓｔａｎｄ−ａｒｄ Ｂｕｒ
ｉｅｄ Ｃｏ１１ｅｃｔｏｒ）技術で製造することが行
われてきた。
第４図において、Ｐ形基板１００上にＮ＋形埋込層１３
１ 、 Ｐ”形埋込層１３２．Ｎ”埋込層１３３、Ｐ０
形埋込層１３４を形成し、各埋込層１３１．１３２゜１
３３および１３４にそれぞれ対応して、Ｎ形ウェル１３
５ 、Ｐ形ウェル１３６ 、Ｎ形ウェル１３７およびＰ
形ウェル１３８を形成する。なお、Ｎ＋形埋込層１３１
は埋込コレクタ領域を形成するものであって、その一部
分はコレクタ電極とオーミック接触できる位置まで図示
のように垂直上方に延在させる。Ｐ形ウェル１３６はバ
イポーラ素子と０ＭＯＳ素子との間のＰＮ接合分離を行
うためのＰ形分離領域を構成する。
１ 、 Ｐ”形埋込層１３２．Ｎ”埋込層１３３、Ｐ０
形埋込層１３４を形成し、各埋込層１３１．１３２゜１
３３および１３４にそれぞれ対応して、Ｎ形ウェル１３
５ 、Ｐ形ウェル１３６ 、Ｎ形ウェル１３７およびＰ
形ウェル１３８を形成する。なお、Ｎ＋形埋込層１３１
は埋込コレクタ領域を形成するものであって、その一部
分はコレクタ電極とオーミック接触できる位置まで図示
のように垂直上方に延在させる。Ｐ形ウェル１３６はバ
イポーラ素子と０ＭＯＳ素子との間のＰＮ接合分離を行
うためのＰ形分離領域を構成する。
［発明が解決しようとする課題］
しかし、ＳＢＣ技術で製造したバイポーラ・トランジス
タは、Ｐ形分離領域１３６のＰＮ接合面を素子分離に利
用しているので、側面拡散（Ｌａ ｔｅ ｒａ ＩＤ１
ｆｆｕｓｉｏｎ）と空乏領域の存在等により素子の面積
を縮少させるのに多くの制約が伴い、素子自体に存在す
る抵抗性と容量性をこれ以上減少することができず、動
作速度面においても良い結果を期待し難い問題点があり
た。
タは、Ｐ形分離領域１３６のＰＮ接合面を素子分離に利
用しているので、側面拡散（Ｌａ ｔｅ ｒａ ＩＤ１
ｆｆｕｓｉｏｎ）と空乏領域の存在等により素子の面積
を縮少させるのに多くの制約が伴い、素子自体に存在す
る抵抗性と容量性をこれ以上減少することができず、動
作速度面においても良い結果を期待し難い問題点があり
た。
そこで、本発明の目的は、上述のような問題点を解決す
るために多結晶シリコンの自己整列（セルフ アライメ
ント）による高速バイポーラ・トランジスタと高集積Ｃ
ＭＯＳ素子を１つのウェーハで同時に製造して高速およ
び高集積特性を得ることのできるＢｉＣＭＯＳ素子の製
造方法を提供することにある。
るために多結晶シリコンの自己整列（セルフ アライメ
ント）による高速バイポーラ・トランジスタと高集積Ｃ
ＭＯＳ素子を１つのウェーハで同時に製造して高速およ
び高集積特性を得ることのできるＢｉＣＭＯＳ素子の製
造方法を提供することにある。
［課題を解決するための手段］
このような目的を達成するために、本発明は、Ｐ形基板
にＮ゛形埋込層を形成する工程と、そのＮ０形埋込層の
上にＮ形エピタキシアル層を成長させる工程と、Ｐ形ウ
ェルを限界するために酸化膜を成長させてマスクを形成
する工程と、不純物をＮ形エピタキシアル層にイオン注
入し、Ｐ形基板まで熱拡散させてＰ形ウェルを形成する
工程と、そのＰ形ウェルおよびＮ形エピタキシアル層の
上に第１酸化膜を成長させた後にシリコン窒化膜をさら
に付着させる工程と、第１酸化膜とシリコン窒化膜とに
よるマスクを用いてＰＩ形接合分離領域を形成する工程
と、Ｐ＋形接合分離領域の上方に第２酸化膜を成長させ
て素子分離領域を形成する工程と、第１酸化膜およびシ
リコン窒化膜を除去後、０ＭＯＳ素子のゲート酸コＩＳ
膜を成長させる工程と、Ｎ形エピタキシアル層に不純物
を感光膜マスクを介してドープしてバイボー、う・トラ
ンジスタのベース領域をコレクタ領域を形成する工程と
、感光膜マスクを除去してから、その露出表面上に多結
晶シリコンを付着させ、次いでその多結晶シリコン膜に
不純物をイオン注入してＮ４形多結晶シリコン膜を形成
する工程と、そのＮ４″形多結晶シリコン膜上に第３酸
化膜を付着させる工程と、Ｎ０形多結晶シリコン膜と第
３酸化膜とによってｊ：ＭＯＳ素子のゲートとバイポー
ラ・トランジスタのエミッタおよびコレクタとを形成す
る工程と、０ＭＯＳ素子を構成するＰ形およびＮ形ＭＯ
Ｓ素子の各Ｐ０形およびＮ＋形のソースおよびドレイン
領域を限界した後、不純物をドープしてＰ形およびＮ形
ＭＯＳ素子のソースおよびドレイン領域を形成する工程
と、第４の酸化膜を露出表面に付着させた後にエツチン
グ除去してゲート、コレクタおよびエミッタのＮ４形多
結晶シリコン層の側面に第４酸化膜が残るようにする工
程と、多結晶シリコンをエミッタおよびそのまわりに付
着させる工程と、多結晶シリコンに不純物をドープし、
熱処理を施してベース直列抵抗の低いＰ０形非活性ベー
ス領域を形成する工程と、多結晶シリコンがバーイボー
ラ・トランジスタのＰ１形非活性ベース領域に接続され
るベース部分のみに残るようにマスクを施してエツチン
グを行う工程と、そのマスクを除去後、露出表面に酸化
膜を付着してから、バイポーラ素子および０ＭＯＳ素子
の配線パターンを形成する工程とを具備したことを特徴
とする。
にＮ゛形埋込層を形成する工程と、そのＮ０形埋込層の
上にＮ形エピタキシアル層を成長させる工程と、Ｐ形ウ
ェルを限界するために酸化膜を成長させてマスクを形成
する工程と、不純物をＮ形エピタキシアル層にイオン注
入し、Ｐ形基板まで熱拡散させてＰ形ウェルを形成する
工程と、そのＰ形ウェルおよびＮ形エピタキシアル層の
上に第１酸化膜を成長させた後にシリコン窒化膜をさら
に付着させる工程と、第１酸化膜とシリコン窒化膜とに
よるマスクを用いてＰＩ形接合分離領域を形成する工程
と、Ｐ＋形接合分離領域の上方に第２酸化膜を成長させ
て素子分離領域を形成する工程と、第１酸化膜およびシ
リコン窒化膜を除去後、０ＭＯＳ素子のゲート酸コＩＳ
膜を成長させる工程と、Ｎ形エピタキシアル層に不純物
を感光膜マスクを介してドープしてバイボー、う・トラ
ンジスタのベース領域をコレクタ領域を形成する工程と
、感光膜マスクを除去してから、その露出表面上に多結
晶シリコンを付着させ、次いでその多結晶シリコン膜に
不純物をイオン注入してＮ４形多結晶シリコン膜を形成
する工程と、そのＮ４″形多結晶シリコン膜上に第３酸
化膜を付着させる工程と、Ｎ０形多結晶シリコン膜と第
３酸化膜とによってｊ：ＭＯＳ素子のゲートとバイポー
ラ・トランジスタのエミッタおよびコレクタとを形成す
る工程と、０ＭＯＳ素子を構成するＰ形およびＮ形ＭＯ
Ｓ素子の各Ｐ０形およびＮ＋形のソースおよびドレイン
領域を限界した後、不純物をドープしてＰ形およびＮ形
ＭＯＳ素子のソースおよびドレイン領域を形成する工程
と、第４の酸化膜を露出表面に付着させた後にエツチン
グ除去してゲート、コレクタおよびエミッタのＮ４形多
結晶シリコン層の側面に第４酸化膜が残るようにする工
程と、多結晶シリコンをエミッタおよびそのまわりに付
着させる工程と、多結晶シリコンに不純物をドープし、
熱処理を施してベース直列抵抗の低いＰ０形非活性ベー
ス領域を形成する工程と、多結晶シリコンがバーイボー
ラ・トランジスタのＰ１形非活性ベース領域に接続され
るベース部分のみに残るようにマスクを施してエツチン
グを行う工程と、そのマスクを除去後、露出表面に酸化
膜を付着してから、バイポーラ素子および０ＭＯＳ素子
の配線パターンを形成する工程とを具備したことを特徴
とする。
［作 用］
本発明によれば、従来のように、０ＭＯＳ素子の製造工
程の途中においてバイポーラ素子の製造を行ったり、あ
るいはバイポーラ素子の製造工程の途中において０ＭＯ
Ｓ素子の製造を行うのではなく、多結晶シリコンの自己
整列工程を経て０ＭＯＳ素子とバイポーラ素子とを同時
に併行して形成していくので、高速動作の可能なバイポ
ーラ素子と高集積度の０ＭＯＳ素子とを混載した、高速
・高集積半導体素子であるＢｉＣＭＯＳ素子を比較的簡
単な工程で、かつ工程数を増加させることなく製造する
ことができる。
程の途中においてバイポーラ素子の製造を行ったり、あ
るいはバイポーラ素子の製造工程の途中において０ＭＯ
Ｓ素子の製造を行うのではなく、多結晶シリコンの自己
整列工程を経て０ＭＯＳ素子とバイポーラ素子とを同時
に併行して形成していくので、高速動作の可能なバイポ
ーラ素子と高集積度の０ＭＯＳ素子とを混載した、高速
・高集積半導体素子であるＢｉＣＭＯＳ素子を比較的簡
単な工程で、かつ工程数を増加させることなく製造する
ことができる。
［実施例１
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図（Ａ）はＰ形ウェルまで形成する工程を示す断面
図である。
図である。
ここで、Ｐ形シリコン単結晶によるシリコン・ウェーハ
、すなわちＰ形基板１の表面に埋込層マスクを使用して
バイポーラ・トランジスタとＰ形ＭＯＳ素子が形成され
るエリアを指定した後に砒素（Ａｓ）をイオン注入して
Ｎ０形埋込層２および３を形成する。Ｐ形基板１および
埋込層２および３の露出表面を覆うように、厚さ約１．
５〜２μｍの、リン（Ｐ）がドープされたＮ形エピタキ
シアル層４を成長させる。
、すなわちＰ形基板１の表面に埋込層マスクを使用して
バイポーラ・トランジスタとＰ形ＭＯＳ素子が形成され
るエリアを指定した後に砒素（Ａｓ）をイオン注入して
Ｎ０形埋込層２および３を形成する。Ｐ形基板１および
埋込層２および３の露出表面を覆うように、厚さ約１．
５〜２μｍの、リン（Ｐ）がドープされたＮ形エピタキ
シアル層４を成長させる。
このＮ形エピタキシアル層４の厚さを薄くしたのは、バ
イポーラ・トランジスタのコレクタ抵抗を下げると同時
にＮ形ＭＯＳ素子のためのＰ形ウェル形成時の拡散時間
を短縮して埋込層２および３からエピタキシアル層４へ
の拡散を防止するためである。
イポーラ・トランジスタのコレクタ抵抗を下げると同時
にＮ形ＭＯＳ素子のためのＰ形ウェル形成時の拡散時間
を短縮して埋込層２および３からエピタキシアル層４へ
の拡散を防止するためである。
Ｐ形ウェルを限界するために、まず、酸化膜を成長させ
、ついでその酸化膜によりマスクを形成した後、そのマ
スクの開口よりエピタキシアル層４にボロンをイオン注
入し、温度１１８０℃で約２時問にわたって加熱拡散を
行って、Ｐ形ウェル５をＰ形基板１の表面に至るまで拡
散形成する。
、ついでその酸化膜によりマスクを形成した後、そのマ
スクの開口よりエピタキシアル層４にボロンをイオン注
入し、温度１１８０℃で約２時問にわたって加熱拡散を
行って、Ｐ形ウェル５をＰ形基板１の表面に至るまで拡
散形成する。
第１図（Ｂ）は、酸化膜分離後、ゲート酸化膜を成長さ
せるまでの工程を示す。
せるまでの工程を示す。
ここで、まず、エピタキシアル層４およびＰ形ウェル５
の露出表面上に５００人の酸化膜を成長させた後、さら
に１５００人のシリコン窒化膜（ｓｉ３Ｎ４）を低圧蒸
着方法（ＬＰＧＶＤ）で蒸着する。次に、バイポーラ・
トランジスタとＭＯＳ トランジスタとの分離のために
、上記酸化膜と上記シリコン酸化膜により形成したフィ
ールドマスクを用いてエピタキシアル層４内にＰＮ接合
分離領域を限界した後、その領域に不純物（ボロン）を
イオン注入してＰ３形接合分離領域６を形成する。次に
、活性マスクを利用して、各素子の活性領域を限界した
後、酸化膜分離方法を用いて酸化膜を成長させて厚さ１
００００人の素子分離領域７および絶縁層８を形成する
。
の露出表面上に５００人の酸化膜を成長させた後、さら
に１５００人のシリコン窒化膜（ｓｉ３Ｎ４）を低圧蒸
着方法（ＬＰＧＶＤ）で蒸着する。次に、バイポーラ・
トランジスタとＭＯＳ トランジスタとの分離のために
、上記酸化膜と上記シリコン酸化膜により形成したフィ
ールドマスクを用いてエピタキシアル層４内にＰＮ接合
分離領域を限界した後、その領域に不純物（ボロン）を
イオン注入してＰ３形接合分離領域６を形成する。次に
、活性マスクを利用して、各素子の活性領域を限界した
後、酸化膜分離方法を用いて酸化膜を成長させて厚さ１
００００人の素子分離領域７および絶縁層８を形成する
。
上記シリコン窒化膜を除去した後、ＰＭＯＳ素子の閾値
電圧調節のために、Ｐ形ウェル５の部分を除くＮ影領域
４にボロンを薄くイオン注入し、次いで、上記酸化膜を
除去してからＣＭＯＳのゲート酸化膜９を成長させる。
電圧調節のために、Ｐ形ウェル５の部分を除くＮ影領域
４にボロンを薄くイオン注入し、次いで、上記酸化膜を
除去してからＣＭＯＳのゲート酸化膜９を成長させる。
第１図（Ｃ）は、多結晶シリコンによりバイポーラ・ト
ランジスタのベースとエミッタとコレクタおよび０ＭＯ
Ｓ素子の両ゲートを形成する工程である。
ランジスタのベースとエミッタとコレクタおよび０ＭＯ
Ｓ素子の両ゲートを形成する工程である。
まず、０ＭＯＳ素子の部分の酸化膜９は残したまま、バ
イポーラ・トランジスタのベース領域９とコレクタ領域
ＩＯに相当する部分を、感光膜によるマスクを使用して
それぞれ限界した後、Ｎ形エピタキシアル層４にボロン
およびリンをそれぞれイオン注入してＰ−形ベース領域
９とＮ＋形コレクタ領域１０を形成する。
イポーラ・トランジスタのベース領域９とコレクタ領域
ＩＯに相当する部分を、感光膜によるマスクを使用して
それぞれ限界した後、Ｎ形エピタキシアル層４にボロン
およびリンをそれぞれイオン注入してＰ−形ベース領域
９とＮ＋形コレクタ領域１０を形成する。
マスク用感光膜を除去した後、その露出表面に多結晶シ
リコンを低圧蒸着方法で厚さ３０００人程度大黒着し、
ついで砒素をイオン注入してＮ３形多結晶シリコン層１
１を形成する。このＮ０形多結晶シリコン層１１を、そ
の後非活性ベース領域のために蒸着されるＰ＋形多結晶
シリコン層と分離するために、低圧蒸着法により酸化膜
１２をＮ＋形多結晶シリコン層１１の上に蒸着する。そ
の後、Ｎ形ＭＱＳ素子のゲート１３とＰ形ＭＯＳ素子の
ゲート１４とバイポーラ・トランジスタのエミッタ１５
とコレクタ１６を、乾式エツチング（反応性イオンエツ
チング）法で酸化膜１２と多結晶シリコン層１１とを同
時に異方性エツチングすることにより形成する。
リコンを低圧蒸着方法で厚さ３０００人程度大黒着し、
ついで砒素をイオン注入してＮ３形多結晶シリコン層１
１を形成する。このＮ０形多結晶シリコン層１１を、そ
の後非活性ベース領域のために蒸着されるＰ＋形多結晶
シリコン層と分離するために、低圧蒸着法により酸化膜
１２をＮ＋形多結晶シリコン層１１の上に蒸着する。そ
の後、Ｎ形ＭＱＳ素子のゲート１３とＰ形ＭＯＳ素子の
ゲート１４とバイポーラ・トランジスタのエミッタ１５
とコレクタ１６を、乾式エツチング（反応性イオンエツ
チング）法で酸化膜１２と多結晶シリコン層１１とを同
時に異方性エツチングすることにより形成する。
第１図（Ｄ） は０ＭＯＳ素子のソース／ドレイン領
域を形成し、ついでエミッタ１５とコレクタ１６の役割
をなすＮ“形多結晶シリコン層１１の両方の側面を電気
的に絶縁する工程を示す。
域を形成し、ついでエミッタ１５とコレクタ１６の役割
をなすＮ“形多結晶シリコン層１１の両方の側面を電気
的に絶縁する工程を示す。
まず、Ｐ＋形およびＮ０形ソース／ドレイン領域１７．
１８および１９．２０を限界した後、ボロン（ＢＦ２ガ
ス利用）をＮ形エピタキシアル層４にイオン注入してＰ
形ＭＯＳ素子のＰ”形ソース／ドレイン１７．１８を形
成し、また、Ｎ形ＭＯＳ素子のＮ＋形ソース／ドレイン
１９．２０を形成するためにＮ１形ソース／ドレイン・
マスクを施してから、砒素をＰ形ウェル５にイオン注入
する。次に、厚さ３０００人の酸化膜を露出表面に低圧
蒸着法により蒸着した後、乾式エツチング方法で異方性
エツチングして、Ｎ０形多結晶シリコン層１１の上面部
を含む水平面方向の酸化膜は、すべて、エツチングによ
り除去し、層１１の側面、すなわち垂直面の部分２１の
みはエツチングしないようにする。
１８および１９．２０を限界した後、ボロン（ＢＦ２ガ
ス利用）をＮ形エピタキシアル層４にイオン注入してＰ
形ＭＯＳ素子のＰ”形ソース／ドレイン１７．１８を形
成し、また、Ｎ形ＭＯＳ素子のＮ＋形ソース／ドレイン
１９．２０を形成するためにＮ１形ソース／ドレイン・
マスクを施してから、砒素をＰ形ウェル５にイオン注入
する。次に、厚さ３０００人の酸化膜を露出表面に低圧
蒸着法により蒸着した後、乾式エツチング方法で異方性
エツチングして、Ｎ０形多結晶シリコン層１１の上面部
を含む水平面方向の酸化膜は、すべて、エツチングによ
り除去し、層１１の側面、すなわち垂直面の部分２１の
みはエツチングしないようにする。
なお、この過程では、１次酸化膜はエッチング特性によ
り保護される。
り保護される。
第１図（Ｅ）は、バイポーラ・トランジスタのベース直
列抵抗を減少させるた、めに非活性ベース領域を形成す
る工程を示す。
列抵抗を減少させるた、めに非活性ベース領域を形成す
る工程を示す。
多結晶シリコンを低圧蒸着法によりエミッタ１５および
そのまわりの絶縁層７および８を覆うようにして厚さ３
０００人程度大黒着する。次に、上記多結晶シリコンに
ボロンを熱拡散またはイオン注入法でドーピングさせて
Ｐ＋形多結晶シリコン膜２２を形成し、次に、熱処理を
施すことにより、ベース領域９に、抵抗が低いＰ０形非
活性ベース領域２３を形成し、その後、上記Ｐゝ形多結
晶シリ°コン膜２２がバイポーラ・トランジスタのベー
ス領域２３に接続されるベース部分２４のみに残るよう
にＰ９形多結晶シリコン膜２２にマスクを施して乾式エ
ツチングを行う。感光膜を除去した後、第２図に示すよ
うに、ＣＭＯＳ素子のソース／ドレインのための熱処理
、酸化膜２５の蒸着、接触マスクおよび配線パターン２
６〜３１形成のためのアルミニウム蒸着工程等、−数的
なバイポーラ素子またはＣＭＯＳ素子の製造工程を経て
、ＢｉＣＭＯＳ半導体素子が完成する。
そのまわりの絶縁層７および８を覆うようにして厚さ３
０００人程度大黒着する。次に、上記多結晶シリコンに
ボロンを熱拡散またはイオン注入法でドーピングさせて
Ｐ＋形多結晶シリコン膜２２を形成し、次に、熱処理を
施すことにより、ベース領域９に、抵抗が低いＰ０形非
活性ベース領域２３を形成し、その後、上記Ｐゝ形多結
晶シリ°コン膜２２がバイポーラ・トランジスタのベー
ス領域２３に接続されるベース部分２４のみに残るよう
にＰ９形多結晶シリコン膜２２にマスクを施して乾式エ
ツチングを行う。感光膜を除去した後、第２図に示すよ
うに、ＣＭＯＳ素子のソース／ドレインのための熱処理
、酸化膜２５の蒸着、接触マスクおよび配線パターン２
６〜３１形成のためのアルミニウム蒸着工程等、−数的
なバイポーラ素子またはＣＭＯＳ素子の製造工程を経て
、ＢｉＣＭＯＳ半導体素子が完成する。
［発明の効果］
以上から明らかなように、本発明によれば、従来のよう
に、ＣＭＯＳ素子の製造工程の途中においてバイポーラ
素子の製造を行ったり、あるいはバイポーラ素子の製造
工程の途中においてＣＭＯＳ素子の製造を行うのではな
く、多結晶シリコンの自己整列工程を経てＣＭＯＳ素子
とバイポーラ素子とを同時に併行して形成していくので
、高速動作の可能なバイポーラ素子と高集積度のＣＭＯ
Ｓ素子とを混載した、高速・高集積半導体素子であるＢ
ｉＣ，ＭＯＳ素子を比較的簡単な工程で、かつ工程数を
増加させることなく製造することができる。
に、ＣＭＯＳ素子の製造工程の途中においてバイポーラ
素子の製造を行ったり、あるいはバイポーラ素子の製造
工程の途中においてＣＭＯＳ素子の製造を行うのではな
く、多結晶シリコンの自己整列工程を経てＣＭＯＳ素子
とバイポーラ素子とを同時に併行して形成していくので
、高速動作の可能なバイポーラ素子と高集積度のＣＭＯ
Ｓ素子とを混載した、高速・高集積半導体素子であるＢ
ｉＣ，ＭＯＳ素子を比較的簡単な工程で、かつ工程数を
増加させることなく製造することができる。
なお、上述例では、各種層を形成するにあたって蒸着を
用いたが、蒸着技術の他に、一般の化学気相成長法ある
いはスパッタ技術を用いた薄膜形成装置を用いて各種層
を付着形成することもできる。
用いたが、蒸着技術の他に、一般の化学気相成長法ある
いはスパッタ技術を用いた薄膜形成装置を用いて各種層
を付着形成することもできる。
第１図（八）〜（Ｅ）は本発明製造方法の順次の工程の
一例を示す断面図、 第２図は本発明製造方法によって製造されたＢｉＣＭＯ
Ｓ素子の一例を示す断面図、第３図は従来のＣＭＯＳ素
子製造工程により製造されたＢｉＣＭＯＳ素子の一例を
示す断面図、第４図は従来のバイポーラ・トランジスタ
製造工程により製造されたＢｉＣＭＯＳ素子の一例を示
す断面図である。 １・・・Ｐ形基板、 ２．３・・・ＮＩ形埋込層、 ４・・・Ｎ形エピタキシアル層、 ５・・・Ｐ形ウェル、 ６・・・Ｐ１１接合分離領域、 ７・・・素子分離領域、 ８・・・絶縁層、 ９・・・ＣＭＯＳゲート酸化膜、 １１・・・Ｎ１形多結晶シリコン層、 １２・・・酸化膜、 １３．１４ ・・・ゲート、 １５・・・エミッタ、 １６・・・コレクタ、 １７．１８・・・Ｐ０形領域、 １９．２０・・・Ｎ＋形領領域 ２１・・・垂直面部分、 ２２・・・Ｐ＋形多結晶シリコン膜、 ２３・・・ベース領域、 ２４・・・ベース部分、 ２５・・・酸化膜、 ２６〜３１・・・配線パターン。
一例を示す断面図、 第２図は本発明製造方法によって製造されたＢｉＣＭＯ
Ｓ素子の一例を示す断面図、第３図は従来のＣＭＯＳ素
子製造工程により製造されたＢｉＣＭＯＳ素子の一例を
示す断面図、第４図は従来のバイポーラ・トランジスタ
製造工程により製造されたＢｉＣＭＯＳ素子の一例を示
す断面図である。 １・・・Ｐ形基板、 ２．３・・・ＮＩ形埋込層、 ４・・・Ｎ形エピタキシアル層、 ５・・・Ｐ形ウェル、 ６・・・Ｐ１１接合分離領域、 ７・・・素子分離領域、 ８・・・絶縁層、 ９・・・ＣＭＯＳゲート酸化膜、 １１・・・Ｎ１形多結晶シリコン層、 １２・・・酸化膜、 １３．１４ ・・・ゲート、 １５・・・エミッタ、 １６・・・コレクタ、 １７．１８・・・Ｐ０形領域、 １９．２０・・・Ｎ＋形領領域 ２１・・・垂直面部分、 ２２・・・Ｐ＋形多結晶シリコン膜、 ２３・・・ベース領域、 ２４・・・ベース部分、 ２５・・・酸化膜、 ２６〜３１・・・配線パターン。
Claims (1)
- 【特許請求の範囲】 １）Ｐ形基板にＮ＾＋形埋込層を形成する工程と、 そのＮ＾＋形埋込層の上にＮ形エピタキシアル層を成長
させる工程と、 Ｐ形ウェルを限界するために酸化膜を成長させてマスク
を形成する工程と、 不純物を前記Ｎ形エピタキシアル層にイオン注入し、前
記Ｐ形基板まで熱拡散させてＰ形ウェルを形成する工程
と、 そのＰ形ウェルおよび前記Ｎ形エピタキシアル層の上に
第１酸化膜を成長させた後にシリコン窒化膜をさらに蒸
着させる工程と、 前記第１酸化膜と前記シリコン窒化膜とによるマスクを
用いてＰ＾＋形接合分離領域を形成する工程と、 前記Ｐ＾＋形接合分離領域の上方に第２酸化膜を成長さ
せて素子分離領域を形成する工程と、前記第１酸化膜お
よび前記シリコン窒化膜を除去後、ＣＭＯＳ素子のゲー
ト酸化膜を成長させる工程と、 前記Ｎ形エピタキシアル層に不純物を感光膜マスクを介
してドープしてバイポーラ・トランジスタのベース領域
をコレクタ領域を形成する工程と、 前記感光膜マスクを除去してから、その露出表面上に多
結晶シリコンを蒸着させ、次いでその多結晶シリコン膜
に不純物をイオン注入してＮ＾＋形多結晶シリコン膜を
形成する工程と、 そのＮ＾＋形多結晶シリコン膜上に第３酸化膜を蒸着さ
せる工程と、 前記Ｎ＾＋形多結晶シリコン膜と前記第３酸化膜とによ
って前記ＣＭＯＳ素子のゲートと前記バイポーラ・トラ
ンジスタのエミッタおよびコレクタとを形成する工程と
、 前記ＣＭＯＳ素子を構成するＰ形およびＮ形ＭＯＳ素子
の各Ｐ＾＋形およびＮ＾＋形のソースおよびドレイン領
域を限界した後、不純物をドープしてＰ形およびＮ形Ｍ
ＯＳ素子のソースおよびドレイン領域を形成する工程と
、 第４の酸化膜を露出表面に蒸着させた後にエッチング除
去して前記ゲート、コレクタおよびエミッタの前記Ｎ＾
＋形多結晶シリコン層の側面に前記第４酸化膜が残るよ
うにする工程と、 多結晶シリコンを前記エミッタおよびそのまわりに蒸着
させる工程と、 当該多結晶シリコンに不純物をドープし、熱処理を施し
てベース直列抵抗の低いＰ＾＋形非活性ベース領域を形
成する工程と、 前記多結晶シリコンが前記バイポーラ・トランジスタの
前記Ｐ＾＋形非活性ベース領域に接続されるベース部分
のみに残るようにマスクを施してエッチングを行う工程
と、 そのマスクを除去後、露出表面に酸化膜を蒸着してから
、前記バイポーラ素子および前記ＣＭＯＳ素子の配線パ
ターンを形成する工程と を具備したことを特徴とするＢｉＣＭＯＳ素子の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1987-8119 | 1987-07-25 | ||
| KR1019870008119A KR890003827B1 (ko) | 1987-07-25 | 1987-07-25 | 고속 고집적 반도체소자(Bicmos)의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193159A true JPH0193159A (ja) | 1989-04-12 |
| JPH065706B2 JPH065706B2 (ja) | 1994-01-19 |
Family
ID=19263293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63178271A Expired - Lifetime JPH065706B2 (ja) | 1987-07-25 | 1988-07-19 | ＢｉＣＭＯＳ素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4954456A (ja) |
| JP (1) | JPH065706B2 (ja) |
| KR (1) | KR890003827B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5011784A (en) * | 1988-01-21 | 1991-04-30 | Exar Corporation | Method of making a complementary BiCMOS process with isolated vertical PNP transistors |
| US5262345A (en) * | 1990-01-25 | 1993-11-16 | Analog Devices, Inc. | Complimentary bipolar/CMOS fabrication method |
| US5001073A (en) * | 1990-07-16 | 1991-03-19 | Sprague Electric Company | Method for making bipolar/CMOS IC with isolated vertical PNP |
| WO1993016494A1 (en) * | 1992-01-31 | 1993-08-19 | Analog Devices, Inc. | Complementary bipolar polysilicon emitter devices |
| US6037195A (en) * | 1997-09-25 | 2000-03-14 | Kabushiki Kaisha Toshiba | Process of producing thin film transistor |
| DE60040812D1 (de) * | 1999-03-15 | 2008-12-24 | Matsushita Electric Ind Co Ltd | Herstellungsverfahren für einen Bipolar-Transistor und ein MISFET Halbleiter Bauelement |
| KR20040060474A (ko) * | 2002-12-30 | 2004-07-06 | 동부전자 주식회사 | 임베디드 반도체 장치의 소자 분리 구조물의 형성 방법 |
| US7163856B2 (en) * | 2003-11-13 | 2007-01-16 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor |
| US7220633B2 (en) | 2003-11-13 | 2007-05-22 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused MOSFET |
| US8089125B2 (en) * | 2007-06-07 | 2012-01-03 | Advanced Micro Devices, Inc. | Integrated circuit system with triode |
| JP5755939B2 (ja) * | 2011-05-24 | 2015-07-29 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880000483B1 (ko) * | 1985-08-05 | 1988-04-07 | 재단법인 한국전자통신 연구소 | 반도체소자의 제조방법 |
| JP2537936B2 (ja) * | 1986-04-23 | 1996-09-25 | エイ・ティ・アンド・ティ・コーポレーション | 半導体デバイスの製作プロセス |
-
1987
- 1987-07-25 KR KR1019870008119A patent/KR890003827B1/ko not_active IP Right Cessation
-
1988
- 1988-07-19 JP JP63178271A patent/JPH065706B2/ja not_active Expired - Lifetime
- 1988-07-25 US US07/224,020 patent/US4954456A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065706B2 (ja) | 1994-01-19 |
| US4954456A (en) | 1990-09-04 |
| KR890003827B1 (ko) | 1989-10-05 |
| KR890003026A (ko) | 1989-04-12 |
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