JPS6347963A - 集積回路とその製造方法 - Google Patents

集積回路とその製造方法

Info

Publication number
JPS6347963A
JPS6347963A JP62200764A JP20076487A JPS6347963A JP S6347963 A JPS6347963 A JP S6347963A JP 62200764 A JP62200764 A JP 62200764A JP 20076487 A JP20076487 A JP 20076487A JP S6347963 A JPS6347963 A JP S6347963A
Authority
JP
Japan
Prior art keywords
transistor
type
doped
region
dish
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62200764A
Other languages
English (en)
Inventor
フランツ、ネツプル
ヨーゼフ、ウインネルル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPS6347963A publication Critical patent/JPS6347963A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔卒業上の利用分野〕 この発明は、ｐ又はｎ型にドープされた基板にｐ又はｎ
チャネル・トランジスタを収容するｎ又はｐ型にドープ
された皿形領域が設けられ、この領域にｎｐｎ又はｐｎ
ｐバイポーラ・トランジスタが絶縁して置かれ、皿形領
域がトランジスタのコレクタを形成するバイポーラ・ト
ランジスタとＣＭＯＳトランジスタを共ｉ１！！基板上
に含む集積回路とその製造方法に関するものである。
〔従来の技術〕
１つのチップにバイポーラ・トランジスタとＣＭｏ５ト
ランジスタとを同時に製作する場合、一般にｎ型皿形領
域ＣＭＯＳ過程を出発点とし、バイポーラ・トランジス
タのエミッタ領域とベース接続部がＭＯＳトランジスタ
のソース領域およびドレン令頁域と同時にイオン注入さ
れ、金属接触が作られる。この種の過程は例えば欧州特
許出顆公開第８６１０６４８６号公報において提案され
ている。この場合ｎ型にドープされた皿形領域にｎｐｎ
バイポーラ・トランジスタが置かれ、皿形領域がトラン
ジスタのコレクタを形成すると同時に深部に達するコレ
クタ接続部を通してバイポーラ・トランジスタ領域に接
続されるｎ゛型ドープ埋込み領域を覆う。この工程では
理込み部分とコレクタ接続部は皿形領域より前に作られ
る。皿形領域のイオン注入はこの領域内に環の形で置か
れているコレクタ接続部のイオン注入に対して自己整合
である。これによってコレクタ通路抵抗が減少し、ラッ
チアップ耐性が高められる。
しかし拡散コレクタを備えるバイポーラ・トランジスタ
と０ＭＯ３又はＢＩＣＭＯ３回路の場合隣り合せたコレ
クタ皿形令頁域又はＣＭＯＳ皿形領域間の間隔によって
実装密度が限定される。卯ち隣接する皿形領域間の最小
間隔は皿形領域め押込み領域からの横方向拡散、コレク
タ接続部に対するイオン注入の外に皿形領域・基板間接
合の空乏層の基板内部に向かっての膨張によって決定さ
れる。
これに対する救済手段としては皿形領域間又は埋込み領
域間の基板ドーピングを高めることが考えられる。しか
しこれは基板内の空乏領域の拡がりを縮小し、横方向拡
散を部分的に補償する効果がある一方、必然的にコレク
タ・基板間容量を高める。
〔発明が解決しようとする問題点］ この発明の目的は、ＣＭＯＳトランジスタとバイポーラ
・トランジスタを１つのチップ上に含む集積回路におい
て、実装密度を更に高めると共に皿形領域からの横拡散
を抑えてトランジスタ特性を変えることなくランチアッ
プ耐性を上昇させることである。
更にこのような集積回路を製作するマスキング工程の少
ない簡単な製造方法を提供することもこの発明の目的で
ある。
〔問題点を解決するための手段〕
これらの目的は胃二しこ７６ｊ１丁た集、積回路におい
て、ｐ又はｎチャネル・トランジスタを収容するｎ又は
ｐ型にドープされた皿形１域とｎｐｎ又はｐｎｐバイポ
ーラ・トランジスタを含Ｌ・皿形領域が基板内で溝によ
って取囲まれ、この、゛ム１が所属する皿形領域と同種
であるがより高い導電率を示す多結晶シリコンを充填さ
れ、この溝充填材がコレクタの接ＶＥ　領域を形成する
ことによって達成される。
溝の側壁とドープされた多結晶シリコン充虜材の間に例
えば酸化シリコンの絶♀（分離層を設けることもこの発
明の枠内にある。
この発明の種々の実施態様とこの発明による集積回路の
有利な製造方法は特許請求の範囲第２項以下に示され、
でいる。
〔発明の効果］ この発明による集積回路とその製造方法により次の利点
が達成される。
（１）　　ＣＭ　ＯＳ回路又はＢＩＣＭＯ５回路では、
多結晶シリコンを充填されたエッチ溝の存在により寄生
バイポーラ・トランジスタの構成分が特に重縁分離層を
使用すること乙こより著しく低域されるため、トランジ
スタ特性を不変にじでランチアップ耐性が高められる。
（２）　　コレクタ接続部に絶縁分離酸化物層を使用す
るとコレクタ・基板間容量が純粋の障壁容量に比べて低
下し、あるいは容量を等しくすれば基板のドーピングを
高め、隣接皿形頭載間の間隔を狡くすることが可能とな
る。
（３）　　コレクタ接続にドープされた多結晶シリコン
を使用すると、コレクタ接続に対する深部イオ′ン注入
とそれに続く拡散過程が不要になる。
（４）多結晶シリコンではドーパントの拡散が隣接する
単結晶シリコンに比べて早いため、コレクタ接続部から
単結晶シリコンへの横向き拡散は従来のコレクタ接続部
イオン注入の場合に比べて低減される。
（５）　　コレクタ接続部からの横向き拡散は絶縁分離
酸化物層を使用すると避けられる。
〔実施例〕
次に実施例と図面についてバイポーラ・トランジスタと
ＣＭＯＳトランジスタを共通基板上に同時に製作する過
程を更に詳細に説明する。第１図乃至第４図に示されて
いる工程はｎ型皿形領域を使用するバイポーラ・０ＭＯ
３過程に対するものであるが、当然ｐ型皿形領域を使用
する場合に移すことも可能である。
第１図：　従来のバイポーラ・０ＭＯ３過程において埋
込みコレクタとコレクタ接続部等の能動領域と皿形領域
、チャネルイオン注入区域、フィールド・イオン注入区
域およびフィールド酸化膜区域が次の工程段において画
定される。
（ａ）　　不必要区域をフォトレジスト・マスクで覆い
、ｎ型ドーパントのイオン注入によってｐ型ドープ基板
１（抵抗率２０ΩＣ１、（１００）面スライス）にｎ゛
型埋込み領域２を作る。
■）　ｐ型ドープ・エピタキシャル層３（２０Ωｃｍ）
を３μＩＩ厚さに成長させる。
（Ｃ）　　気相析出により５ｉＯｚと窒化シリコンの絶
縁分離二重層（第１図には示されていない）を形成させ
る。
（ｄ３　　フォトレジスト技術実施後ｎ型皿形領域５上
の窒化シリコン構造を溶解除去した後、リンイオン注入
により基板１内にｎ型皿形領域５を作る。
（ｅ）　　ｎ型皿形領域５をマスクする酸化処理を実施
し、同時に領域５を厚さ３μｍにドライブ・インする。
（ｆ）　　ホウ素イオンの深部注入を実施し、ｎチャネ
ル・トランジスタ（Ｂ）のチャネル領域の表面から遠い
部分６を形成させる。
（（２）酸化シリコンと窒化シリコンの二重層を設け、
その窒化シリコン層に続いて行われる局部酸化（ＬＯＣ
ＯＳ過程）に対する構造を作る（この構造は第１図に示
されていない）。
（ハ）不必要部分を予めフォトレジスト・マスクで覆い
、ｎチャネル・トランジスタ（Ｂ）のフィールド区域を
ドープするホウ素イオン注入を実施し、ｐ型ドープ区域
７を形成させる。
（ｉ）　　ＬＯ（Ｏ９過程を実施して能動トランジスタ
区域（Ａ、Ｂ、Ｃ）を分離し、フィールド酸化膜区域８
を８５０ｎｍの厚さに作る。
０）　　酸化マスクとなった窒化シリコン構造を溶解除
去する。
これによって完成したデバイスの断面が第１図に示され
ている０個々の工程段の詳細は前記の欧州特許出願公開
第８６１０６４８３号公報の記載から知ることができる
。
第２図：　ここでこの発明にとって重要な溝９のエツチ
ングが開始される。この溝は皿形領域５の周縁区域に乾
式エツチングによって作られる。
そのため適当なフォトマスクが第１回の装置の上に置か
れ、フォトレジスト層の開放区域にフィールド酸化膜区
域８を除去する５ｉｎｔエツチングがトリフルオルメタ
ンと酸素（ＣＨＦ３１０□）を使用して実施され、続い
てエッチ溝９を作るシリコンエツチングが三塩化ホウ素
と塩Ｗ　（ＢＣＬｔ／ＣＩ□）を使用して実施される。
溝の深さは２〜３μｍに調整され、；Ｉ４はエピタキシ
ャル層３に達する。
第３図：　溝９のエツチングに続いて中間酸化膜が気相
から析出し、トリフルオルメタンと酸素中の異方性エツ
チングにより満９の側壁に厚さ約１００ｒ＋ｍのＳｉＯ
□層１０だけを残して後は全部除去される。ｎ゛型にド
ープされた多結晶シリコン１１による溝９の充填はシリ
コンの気相析出により、そのドーピングに対しては析出
に際してヒ素又はリンを混合するかあるいは後でイオン
を注入する。
ドープされたポリシリコン層１１はフォトレジスト・マ
スクを使用して構造化される。
盈土園：　　図はエミッタ、ベースおよびコレクタ領域
とそれらの接続端の外にソース・ドレン領域、ゲート電
極およびそれらの接続端が作られ完成した集積回路を示
す。これらの部分の作成は公知方法例えば前記の欧州特
許出願第８６１０６４８３号公報に記載されている方法
による。
第４図に追加されている符号は次のものを表わす。
１２：ｎｐｎバイポーラ・トランジスタＡのエミッタ領
域（ｎ”型） １３：ｎｐｎバイポーラ・トランジスタＡのベース領域
（ｐ型） １４：ｎｐｎバイポーラ・トランジスタス接続領域（ｐ
’型） １５：ｎチャネルＭＯＳトランジスタＢのソース・ドレ
ン領域 １６：ｐチャネルＭＯＳトランジスタＣのソース・ドレ
ン領域 １７：ｎチャネルＭＯＳトランジスタＢのゲート電極 １８：ｐチャネルＭＯＳトランジスタＣのゲート電極 １９　：　５ｉ０２中間酸化膜 に、Ｅ、Ｂはバイポーラ・トランジスタＡのコレクタ、
エミッタおよびベースのアルミニウム接続端であり、２
０と２１はｎチャネル又はｐチャネル・トランジスタの
ソース・ドレン接続端で同じくアルミニラ１、製である
。
この発明の製法の１つの変形においてはｎ゛型ドープポ
リシリコン充填材１１上溝側壁の間の中間酸化物層１０
を除くことが可能である。これによって製造過程が簡略
化されるが、コレクタ接続部からいくらかの横向き拡散
が起ることは避けられない。
【図面の簡単な説明】
第１図乃至第４図はこの発明による製法の４つの段階に
おいてのデバイスの断面構成を示すもので、Ａはｎｐｎ
バイポーラ・トランジスタ、Ｂはｎチャネル・ＭＯＳト
ランジスタ、Ｃはｐチャネル・ＭＯＳトランジスタ、５
は皿形頭載、９はエッチ溝、１１はポリシリコン充填材
である。

Claims (1)

  1. 【特許請求の範囲】 １）ｐ又はｎチャネル・トランジスタを収容するｎ又は
    ｐ型にドープされた皿形領域がｐ又はｎ型にドープされ
    た基板に設けられ、この皿形領域内にｎｐｎ又はｐｎｐ
    バイポーラ・トランジスタが絶縁して置かれ、ｎ又はｐ
    型ドープ皿形領域がトランジスタのコレクタを形成する
    バイポーラ・トランジスタ（Ａ）とＣＭＯＳトランジス
    タ（Ｂ、Ｃ）を共通基板上に含む集積回路において、基
    板（１）内でｐ又はｎチャネル・トランジスタを収容す
    るｎ又はｐ型皿形領域（５）とｎｐｎ又はｐｎｐバイポ
    ーラ・トランジスタを含む皿形領域（５）が溝（９）に
    よって囲まれ、この溝が皿形領域（５）と同種でより高
    い導電率にドープされた多結晶シリコン（１１）で充填
    されていること、ドープされた充填材（１１）がコレク
    タの接続部を形成することを特徴とする集積回路。 ２）溝（９）の側壁とドープされた多結晶シリコン充填
    材（１１）の間に絶縁分離層（１０）が設けられている
    ことを特徴とする特許請求の範囲第１項記載の集積回路
    。 ３）絶縁分離層（１０）が酸化シリコンからなることを
    特徴とする特許請求の範囲第２項記載の集積回路。 ４）ｐ又はｎ型にドープされたシリコン基板にｐ又はｎ
    チャネル・トランジスタを収容するｎ又はｐ型にドープ
    された皿形領域が作られ、この皿形領域にｎｐｎ又はｐ
    ｎｐバイポーラ・トランジスタ（Ａ）が絶縁して置かれ
    、ｎ又はｐ型皿形領域がトランジスタ（Ａ）のコレクタ
    を形成すると同時にバイポーラ・トランジスタ領域に接
    続された埋込みｎ＾＋又はｐ＾＋ドープ領域を覆ってい
    るバイポーラ・トランジスタ（Ａ）とＣＭＯＳトランジ
    スタ（Ｂ、Ｃ）を共通基板上に含む集積回路の製造方法
    において、次の工程段： （ａ）ｐ又はｎ型ドープ基板（１）にｎ＾＋又はｐ＾＋
    型にドープされた埋込み領域（２）を作る； （ｂ）ｐ又はｎ型にドープされたエピタキシャル層（３
    ）を全面的に成長させる； （ｃ）ｎ又はｐ型ドープ・イオンを注入し、注入された
    イオンを基板（１）内に拡散させ ることにより基板内にｎ又はｐ型皿形領域 （５）を形成させる； （ｄ）ｎ又はｐトランジスタ（Ｂ、Ｃ）のチャネル領域
    の表面から遠い区域（６）を作る 深部イオン注入を実施する； （ｅ）基板（１）内の能動トランジスタ領域（Ａ、Ｂ、
    Ｃ）の分離に必要なフィールド酸 化膜（８）を窒化、シリコン構造を酸化マスクとする局
    部酸化によって作る； （ｆ）皿形領域（５）の側縁区域にフォトリソグラフィ
    によりエピタキシャル層（３）の 深さまでエッチ溝（９）を作る； （ｇ）ｎ＾＋又はｐ＾＋型にドープされたポリシリコン
    層（１１）を全面析出させた後構造化 してエッチ溝（９）をポリシリコンで充填 する； （ｈ）続いて公知方法によりトランジスタ構造（Ａ、Ｂ
    、Ｃ）を作り、中間絶縁層（１９）と金属化部分（２０
    、２１）を設ける； を実施することを特徴とする集積回路の製造方法。 ５）エッチ溝（９）の充填に先立って中間酸化膜（１０
    ）を設け、異方性エッチングによりエッチ溝（９）の側
    壁に達するまで除去することを特徴とする特許請求の範
    囲第４項記載の方法。 ６）工程段（ａ）あるいは工程段（ａ）と（ｂ）が除か
    れることを特徴とする特許請求の範囲第４項又は第５項
    記載の方法。 ７）ｐチャネル・トランジスタ（Ｃ）を収容するｎ型ド
    ープ皿形領域（５）がｐ型ドープ・シリコン基板（１）
    に作られ、この皿形領域にｎｐｎバイポーラ・トランジ
    スタ（Ａ）が絶縁して置かれ、ｎ型皿形領域（５）がト
    ランジスタ（Ａ）のコレクタを形成すると同時に深部に
    達するコレクタ接続端を通してバイポーラ・トランジス
    タ区域（Ａ）に接続されている埋込みｎ＾＋型ドープ区
    域（２）を覆っているバイポーラ・トランジスタ（８）
    とＣＭＯＳトランジスタ（Ｂ、Ｃ）を共通シリコン基板
    （１）上に含む集積回路の製造方法において、次の工程
    段： （ａ）不必要区域を予めマスクで覆い、ｎ型ドーパント
    のイオン注入によってｐ型ドープ 基板（１）にｎ＾＋型ドープ領域（２）を作る； （ｂ）ｐ型ドープ・エピタキシャル層（３）を全面的に
    設ける； （ｃ）酸化シリコンと窒化シリコンの絶縁分離用二重層
    を全面的に形成させる； （ｄ）ｎ型皿形領域（５）上の窒化シリコン構造を溶解
    除去した後ｎ型ドーパントのイオ ン注入によって基板（１）にｎ型皿形領域 （５）を作る； （ｅ）注入されたｎ型ドーパント・イオンを基板内に拡
    散進入させ、同時にｎ型皿形領域 （５）の表面を酸化する； （ｆ）窒化シリコン構造を除去した後酸化膜をマスクと
    してホウ素イオンの深部注入を実 施してｎトランジスタ（Ｂ）のチャネル領 域の表面から遠い部分（６）を形成させる；（ｇ）酸化
    シリコンと窒化シリコンの二重層を設け、続いて行われ
    る局部酸化（ＬＯＣＯＳ過程）に対して窒化シリコン層
    を適当に構造 化する； （ｈ）不必要部分をフォトレジストでマスクした後ｎチ
    ャネル・トランジスタのフィール ド酸化膜区域（７）をドープするホウ素イ オン注入を実施する； （ｉ）基板内の能動トランジスタ区域（Ａ、Ｂ、Ｃ）の
    分離に必要なフィールド酸化膜（８）をフォトレジスト
    ・マスクの除去後窒化シ リコン構造を酸化マスクとする局部酸化に よって作る； （ｊ）フォトリソグラフィの実施後ＳｉＯ＿２とＳｉの
    選択エッチングにより皿形領域（５）の側 縁区域にｐ型ドープ・エピタキシャル層の 深さまでエッチ溝（９）を作る； （ｋ）中間酸化膜（１０）を析出させる； （ｌ）異方性酸化膜エッチングを実施する；（ｍ）多結
    晶シリコン（１１）を析出させ、イオン注入と拡散によ
    ってｎ＾＋型にドープする； （ｎ）フォトリソグラフィの実施後ｎ＾＋型ドープ多結
    晶シリコン層（１１）に構造を作る；（ｏ）不必要部分
    を予めフォトレジストでマスクし、ホウ素イオン注入に
    よってバイポー ラ・トランジスタ区域（Ａ）にベース領域 （１３）を作る； （ｐ）フォトレジスト・マスクと散乱酸化膜を除去し、
    全面酸化によりゲート酸化膜を形 成させる； （ｑ）ｎ又はｐチャネル・ＭＯＳトランジスタのチャネ
    ル領域をドープする平坦なホウ素 イオン注入を実施する； （ｒ）ゲート材料を全面析出させ、それを構造化するこ
    とによりＭＯＳトランジスタ（Ｂ、Ｃ）のゲート電極（
    １７、１８）を作る； （ｓ）中間酸化膜として作用する酸化シリコン層（１９
    ）を気相から全面析出させる； （ｔ）ｐチャネル・トランジスタ区域（Ｃ）とバイポー
    ラ・トランジスタ区域（Ａ）のエ ミッタ領域とｎ＾＋型コレクタ領域を除いた部分を予め
    フォトレジスト・マスクで覆い、ｎ型ドーパントのイオ
    ン注入によってｎチ ャネル・トランジスタ（Ｂ）のソース・ド レン領域（１５）、エミッタ（１２）およ びバイポーラ・トランジスタ（Ａ）のｎ＾＋型コレクタ
    接触を同時に形成させる； （ｕ）ｎチャネル・トランジスタ区域（Ｂ）とバイポー
    ラ・トランジスタ区域（Ａ）のｐ＾＋型ベース領域（１
    ４）を除く部分を予めフ ォトレジスト・マスクで覆い、ホウ素イオ ン注入によってｐチャネル・トランジスタ （Ｃ）のソース・ドレン領域（１４）およ びバイポーラ・トランジスタ（Ａ）のｐ＾＋型ベース接
    触（１４）を同時に形成させる；（ｖ）フォトレジスト
    ・マスクを除去し、接触孔区域を露出させ、接続電極の
    形成のため の金属化と表面安定化処理を実施する； によることを特徴とする集積回路の製造方法。 ８）多結晶シリコン層（１１）のｎ＾＋型ドーピングが
    既に析出過程中に実施されることを特徴とする特許請求
    の範囲第７項記載の方法。 ９）工程段（ｋ）と（ｌ）が除かれることを特徴とする
    特許請求の範囲第７項または第８項記載の方法。 １０）抵抗率２０Ωｃｍにｐ型ドープされ（１００）面
    でスライスされたシリコン基板（１）が使用されること
    を特徴とする特許請求の範囲第７項乃至第９項の１つに
    記載の方法。 １１）抵抗率０．０２Ωｃｍにｐ型ドープされ（１００
    ）面でスライスされたシリコン基板（１）が使用され、
    工程段（ａ）が除かれることを特徴とする特許請求の範
    囲第７項乃至第９項の１つに記載の方法。 １２）工程段（ａ）と（ｂ）が除かれることを特徴とす
    る特許請求の範囲第７項乃至第１０項の１つに記載の方
    法。
JP62200764A 1986-08-13 1987-08-11 集積回路とその製造方法 Pending JPS6347963A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3627509 1986-08-13
DE3627509.3 1986-08-13

Publications (1)

Publication Number Publication Date
JPS6347963A true JPS6347963A (ja) 1988-02-29

Family

ID=6307334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62200764A Pending JPS6347963A (ja) 1986-08-13 1987-08-11 集積回路とその製造方法

Country Status (5)

Country Link
US (2) US4884117A (ja)
EP (1) EP0256315B1 (ja)
JP (1) JPS6347963A (ja)
CA (1) CA1282872C (ja)
DE (1) DE3776454D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034338A (en) * 1986-08-13 1991-07-23 Siemens Aktiengesellschaft Circuit containing integrated bipolar and complementary MOS transistors on a common substrate

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6473669A (en) * 1987-09-14 1989-03-17 Fujitsu Ltd Semiconductor integrated circuit
US5332920A (en) * 1988-02-08 1994-07-26 Kabushiki Kaisha Toshiba Dielectrically isolated high and low voltage substrate regions
JPH0817179B2 (ja) * 1989-03-14 1996-02-21 株式会社東芝 半導体装置およびその製造方法
US5212109A (en) * 1989-05-24 1993-05-18 Nissan Motor Co., Ltd. Method for forming PN junction isolation regions by forming buried regions of doped polycrystalline or amorphous semiconductor
JPH0330334A (ja) * 1989-06-28 1991-02-08 Toshiba Corp バイポーラトランジスタの製造方法
JPH0362568A (ja) * 1989-07-31 1991-03-18 Hitachi Ltd 半導体装置の製造方法
EP0414013A3 (en) * 1989-08-23 1991-10-16 Texas Instruments Incorporated Method for forming bipolar transistor in conjunction with complementary metal oxide semiconductor transistors
US5134082A (en) * 1991-06-10 1992-07-28 Motorola, Inc. Method of fabricating a semiconductor structure having MOS and bipolar devices
DE4300986C2 (de) * 1992-01-17 1999-08-26 Mitsubishi Electric Corp Halbleitervorrichtung zur Elementisolierung und Herstellungsverfahren derselben
US5358884A (en) * 1992-09-11 1994-10-25 Micron Technology, Inc. Dual purpose collector contact and isolation scheme for advanced bicmos processes
US6046079A (en) * 1993-08-18 2000-04-04 United Microelectronics Corporation Method for prevention of latch-up of CMOS devices
JP2595490B2 (ja) * 1993-11-22 1997-04-02 日本電気株式会社 半導体装置およびその製造方法
DE4341171C2 (de) * 1993-12-02 1997-04-17 Siemens Ag Verfahren zur Herstellung einer integrierten Schaltungsanordnung
KR0120572B1 (ko) * 1994-05-04 1997-10-20 김주용 반도체 소자 및 그 제조방법
US5872044A (en) * 1994-06-15 1999-02-16 Harris Corporation Late process method for trench isolation
US5622890A (en) * 1994-07-22 1997-04-22 Harris Corporation Method of making contact regions for narrow trenches in semiconductor devices
US6232649B1 (en) * 1994-12-12 2001-05-15 Hyundai Electronics America Bipolar silicon-on-insulator structure and process
US5569613A (en) * 1995-02-01 1996-10-29 United Microelectronics Corp. Method of making bipolar junction transistor
US5920108A (en) * 1995-06-05 1999-07-06 Harris Corporation Late process method and apparatus for trench isolation
JPH11501167A (ja) * 1995-12-21 1999-01-26 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 絶縁のためのｌｏｃｏｓ及びフィールド酸化物溝領域を有するシリコン本体を具えるｂｉｃｍｏｓ半導体装置
US5777370A (en) * 1996-06-12 1998-07-07 Advanced Micro Devices, Inc. Trench isolation of field effect transistors
TW313674B (en) * 1996-09-21 1997-08-21 United Microelectronics Corp High pressure metal oxide semiconductor device and manufacturing method thereof
AT2173U1 (de) * 1997-06-19 1998-05-25 Austria Mikrosysteme Int Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium
US6271070B2 (en) * 1997-12-25 2001-08-07 Matsushita Electronics Corporation Method of manufacturing semiconductor device
US7385275B2 (en) * 2006-02-15 2008-06-10 International Business Machines Corporation Shallow trench isolation method for shielding trapped charge in a semiconductor device
US9484451B2 (en) * 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
DE102009020429A1 (de) * 2009-05-08 2010-12-09 Texas Instruments Deutschland Gmbh Halbleitervorrichtung mit einem tiefen Kontakt und Verfahren zur Herstellung einer solchen Vorrichtung
US8129778B2 (en) * 2009-12-02 2012-03-06 Fairchild Semiconductor Corporation Semiconductor devices and methods for making the same
JP5766462B2 (ja) * 2011-02-24 2015-08-19 ローム株式会社 半導体装置およびその製造方法
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
CN106575666B (zh) 2014-08-19 2021-08-06 维西埃-硅化物公司 超结金属氧化物半导体场效应晶体管

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57143843A (en) * 1981-01-27 1982-09-06 Thomson Csf Transistor structure and method of producing same
JPS6010754A (ja) * 1983-06-30 1985-01-19 Toshiba Corp 半導体装置及びその製造方法
JPS60103661A (ja) * 1983-11-11 1985-06-07 Hitachi Ltd 半導体集積回路装置
JPS60137055A (ja) * 1983-12-26 1985-07-20 Hitachi Ltd Ｍｏｓｆｅｔとバイポ−ラトランジスタとが混在する半導体装置及びその製造方法
JPS60226163A (ja) * 1984-04-17 1985-11-11 ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン シヨツトキ−バイポ−ラトランジスタを有するｃｍｏｓ構造を製造する方法
JPS613446A (ja) * 1984-06-18 1986-01-09 Nippon Telegr & Teleph Corp <Ntt> 集積回路装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR57126E (fr) * 1946-03-07 1952-12-15 Const Mecaniques Chenard & Wal Dispositif de suspension à barre de torsion pour roues de véhicules
US3913124A (en) * 1974-01-03 1975-10-14 Motorola Inc Integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector including fabrication method therefor
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
JPS5943545A (ja) * 1982-09-06 1984-03-10 Hitachi Ltd 半導体集積回路装置
JPS6080267A (ja) * 1983-10-07 1985-05-08 Toshiba Corp 半導体集積回路装置の製造方法
WO1985003597A1 (en) * 1984-02-03 1985-08-15 Advanced Micro Devices, Inc. A bipolar transistor with active elements formed in slots
US4571817A (en) * 1985-03-15 1986-02-25 Motorola, Inc. Method of making closely spaced contacts to PN-junction using stacked polysilicon layers, differential etching and ion implantations
US4604790A (en) * 1985-04-01 1986-08-12 Advanced Micro Devices, Inc. Method of fabricating integrated circuit structure having CMOS and bipolar devices
JPH0719838B2 (ja) * 1985-07-19 1995-03-06 松下電器産業株式会社 半導体装置およびその製造方法
US4808548A (en) * 1985-09-18 1989-02-28 Advanced Micro Devices, Inc. Method of making bipolar and MOS devices on same integrated circuit substrate
EP0256315B1 (de) * 1986-08-13 1992-01-29 Siemens Aktiengesellschaft Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung
US4835115A (en) * 1987-12-07 1989-05-30 Texas Instruments Incorporated Method for forming oxide-capped trench isolation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57143843A (en) * 1981-01-27 1982-09-06 Thomson Csf Transistor structure and method of producing same
JPS6010754A (ja) * 1983-06-30 1985-01-19 Toshiba Corp 半導体装置及びその製造方法
JPS60103661A (ja) * 1983-11-11 1985-06-07 Hitachi Ltd 半導体集積回路装置
JPS60137055A (ja) * 1983-12-26 1985-07-20 Hitachi Ltd Ｍｏｓｆｅｔとバイポ−ラトランジスタとが混在する半導体装置及びその製造方法
JPS60226163A (ja) * 1984-04-17 1985-11-11 ナシヨナル・セミコンダクタ−・コ−ポレ−シヨン シヨツトキ−バイポ−ラトランジスタを有するｃｍｏｓ構造を製造する方法
JPS613446A (ja) * 1984-06-18 1986-01-09 Nippon Telegr & Teleph Corp <Ntt> 集積回路装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5034338A (en) * 1986-08-13 1991-07-23 Siemens Aktiengesellschaft Circuit containing integrated bipolar and complementary MOS transistors on a common substrate

Also Published As

Publication number Publication date
US5034338A (en) 1991-07-23
EP0256315B1 (de) 1992-01-29
US4884117A (en) 1989-11-28
CA1282872C (en) 1991-04-09
EP0256315A1 (de) 1988-02-24
DE3776454D1 (de) 1992-03-12

Similar Documents

Publication Publication Date Title
JPS6347963A (ja) 集積回路とその製造方法
JPH03145759A (ja) 半導体装置の製造方法
JPS62155553A (ja) バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法
JPH10256270A (ja) 相補型バイポーラトランジスタおよびその製造方法
JP3258123B2 (ja) 半導体装置
JPS62155552A (ja) バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法
JPS6252963A (ja) バイポ−ラトランジスタの製造方法
JP3172031B2 (ja) 半導体装置の製造方法
US6362025B1 (en) Method of manufacturing a vertical-channel MOSFET
JPH0193159A (ja) ＢｉＣＭＯＳ素子の製造方法
JPH0330334A (ja) バイポーラトランジスタの製造方法
JPH05283520A (ja) 半導体装置の製造方法
JPH03262154A (ja) ＢｉＣＭＯＳ型半導体集積回路の製造方法
JP3097095B2 (ja) 半導体装置の製造方法
KR100259586B1 (ko) 반도체장치 제조방법
JPH10294321A (ja) ラテラルｐｎｐトランジスタおよびその製造方法
JPH05121535A (ja) 不純物拡散方法およびウエハの誘電体分離方法
KR100188093B1 (ko) 고속 바이 시 모스 트랜지스터 및 그 제조 방법
JPS60244036A (ja) 半導体装置とその製造方法
KR100223921B1 (ko) 반도체 소자의 제조방법
JPS60211958A (ja) 半導体装置
JPH04262570A (ja) Ｃｍｏｓ構造を製作する方法
JPS63136660A (ja) 半導体装置とその製造法
JPH07245313A (ja) バイポーラトランジスタの製造方法
JPH03131037A (ja) 半導体装置の製造方法